[go: up one dir, main page]

JP4574976B2 - 微細パターン形成方法 - Google Patents

微細パターン形成方法 Download PDF

Info

Publication number
JP4574976B2
JP4574976B2 JP2003385309A JP2003385309A JP4574976B2 JP 4574976 B2 JP4574976 B2 JP 4574976B2 JP 2003385309 A JP2003385309 A JP 2003385309A JP 2003385309 A JP2003385309 A JP 2003385309A JP 4574976 B2 JP4574976 B2 JP 4574976B2
Authority
JP
Japan
Prior art keywords
photosensitive film
pattern
fine pattern
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003385309A
Other languages
English (en)
Other versions
JP2004200659A (ja
Inventor
鐘 勲 金
最 東 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2004200659A publication Critical patent/JP2004200659A/ja
Application granted granted Critical
Publication of JP4574976B2 publication Critical patent/JP4574976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、微細パターン形成方法に係り、特に、ＲＦＰ(Resist Flow Process)を用いた微細コンタクト形成工程の際に発生するパターン異常現象を改善してフォト工程における臨界寸法(criticaldimension)の均一度及びパターン形状を改善し、これによりエッチング工程においても同様に良好な臨界寸法の均一度及び良好なパターン形状を実現することが可能な微細パターン形成方法に関する。
半導体素子の高集積化及びデザインルールの減少に伴い、０.１４μｍ以下の高解像度コンタクトパターンを実現し且つパターン形成を増進させるためにＲＦＰが開発、使用されている。現在、ＲＦＰは露光装備で高解像力を増進させるために使用される工程であって、既に露光されて形成されたコンタクトパターンを感光膜のガラス転移温度以上の一定の温度で一定の時間加熱することにより、感光膜の流れを起こしてコンタクトパターンの大きさを減らす工程である。ところが、ＲＦＰ工程の際に適正の温度及び適正の時間以上、すなわちガラス転移温度より温度が高く適正の時間を超過した場合、感光膜があまり多く流下して感光膜パターンが撓まれるオーバーハング(overhang)現象が起こる。このため、結果的に後続エッチング工程の際に所望のコンタクトパターンを得ることができなくなる。
従って、本発明は、かかる問題点を解決するためのもので、その目的は、ＲＦＰを用いた微細コンタクト形成工程の際に現れるパターン異常現象を改善してフォト工程における臨界寸法の均一度及びパターン形状を改善し、これによりエッチング工程においても同様に良好な臨界寸法の均一度及び良好なパターン形状を実現する微細パターン形成方法を提供することにある。
上記目的を達成するために、本発明は、（ａ）下部膜が形成された半導体基板を提供する段階と、（ｂ）前記下部膜上に第１感光膜を塗布する段階と、（ｃ）前記第１感光膜上に前記第１感光膜よりガラス転移温度の高い第２感光膜を塗布する段階と、（ｄ）フォトマスクを用いた露光工程及び湿式現像工程を行って前記第２感光膜及び前記第１感光膜をパターニングし、これにより第１の臨界寸法を有する第１及び第２感光膜パターンを形成する段階と、（ｅ）前記第１及び第２感光膜パターンに対してＲＦＰ（Resist Flow Process）を行い、前記第１及び第２感光膜パターンの流れを引き起こす段階と、（ｆ）前記ＲＦＰが行われ、前記第１の臨界寸法より小さい第２の臨界寸法となった第１及び第２感光膜パターンをエッチングマスクとして利用したエッチング工程を行って、前記下部膜をパターニングする段階とを含む微細パターン形成方法を提供する。
以上説明したように、本発明では、ガラス転移温度のそれぞれ異なる二重感光膜を塗布した後、露光工程及び湿式現像工程を行い、二重感光膜パターンを形成し、前記二重感光膜パターンに対しＲＦＰを行うことにより、感光膜パターンの撓み現象を抑制することができる。
従って、本発明では、撓み現象が発生していない二重感光膜パターンを用いるエッチング工程を行って下部膜をパターニングすることにより、臨界寸法の均一度及びパターンの形状を改善することができ、これによりエッチング工程においても同様に良好な臨界寸法の均一度及び良好なパターン形状を実現することができる。
以下、添付図面に基づいて本発明の好適な実施例を説明する。ここで本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
図１ないし図５は本発明の好適な実施例に係る微細コンタクトパターン形成方法を説明するために示した断面図である。ここで、図１ないし図５に示した参照符号のうち同一の参照符号は互いに同一の機能を行う構成要素を示す。
図１を参照すると、半導体基板102上に下部膜104を蒸着する。この際、下部膜104はウェーハ製作工程において半導体素子製造工程の際に使用されるいずれの物質でもよい。例えば、下部膜104としては、ＴｉＮ、ＳｉＯＮ及びＳｉ３Ｎ４は勿論、アモルファスカーボン(amorphouscarbon)系列の有機反射防止膜(organic anti reflection coating)又は無機反射防止膜(inorganic antireflection coating)などを使用する。この他、反射防止膜として用いられる物質はいずれも使用することができる。
図２を参照すると、全体構造上に第１感光膜106ａ及び第２感光膜106ｂを順次塗布する。この際、第１感光膜106ａと第２感光膜106ｂとのガラス転移温度差は１〜１０℃となるようにする。すなわち、第１感光膜106ａとしては第２感光膜106ｂのガラス転移温度Ｔｇ２より相対的に低いガラス転移温度を有する感光膜を使用する。ところが、ガラス転移温度以外の他の特性は互いに同一の特性を有する感光膜を使用する。また、第１感光膜106ａは０.１μｍの厚さに塗布し、第２感光膜106ｂは０.５μｍの厚さに塗布する。
図３を参照すると、第２感光膜106ｂ上にフォトマスクを位置させた後、露光工程及び湿式現像工程を行い、コンタクトホール(以下、「第１コンタクトホール10」という)が臨界寸法ＣＤ１（第１の臨界寸法）を有する感光膜パターン106を形成する。この際、感光膜パターン106は内側壁がほぼ垂直的なプロファイルを有するようにパターニングされる。一方、露光工程では感光剤としてＩ線(ｌｉｎｅ)、ＫｒＦ（２４８ｎｍ）、ＡｒＦ（１９３ｎｍ）、ＥＵＶ（１５７ｎｍ）、Ｅ−ビームをＸ線などを使用する。
図４を参照すると、全体構造上に対してＲＦＰを行い、第１及び第２感光膜106ａ、106ｂの流れを誘発させる。これにより、第１及び第２感光膜106ａ、106ｂが流下し、臨界寸法ＣＤ２（第２の臨界寸法）を有する第２コンタクトホール20が形成される。この際、ＲＦＰ工程の際、加熱時間は５０〜２００秒とする。例えば、図３において、第１コンタクトホール10の臨界寸法ＣＤ１が０.２０μｍの場合、ＲＦＰを１３２℃で９０秒間行うと、撓み現象なしで０.１３μｍの臨界寸法ＣＤ２を有する第２コンタクトホール20を形成することができる。このように感光膜パターン106、すなわち第２コンタクトホール20の内側壁の撓み現象なしで微細パターンを実現することが可能な理由は、図２に示すように、ガラス転移温度のそれぞれ異なる感光膜を積層して形成した後、ＲＦＰを行うためである。
図５を参照すると、感光膜パターン106をエッチングマスクとして用いるエッチング工程を行って下部膜104をパターニングする。これにより、図４において、第２コンタクトホール20の臨界寸法ＣＤ２が０.１３μｍの場合、これと同様に、下部膜104の臨界寸法は０.１３μｍとなる。
従来の技術では単一感光膜を用いてＲＦＰを行う。このような従来の技術では、単一感光膜に対し露光工程及び湿式現像工程を行って単一感光膜パターンを形成した後ＲＦＰを行う場合、感光膜パターンの内側壁に撓み現象が発生する。これにより、内側壁に撓み現象が生じた感光膜パターンを用いるエッチング工程を行って下部膜をパターニングする場合には、微細パターンを実現し難い。例えば、ＲＦＰを行う前に感光膜パターンの臨界寸法が０.２０μｍの場合、ＲＦＰを行った後、この感光膜パターンを用いてエッチング工程を行うと、最終下部膜の臨界寸法は０.１５μｍとなる。
ところが、本発明の好適な実施例に係る微細パターン方法を適用する場合には、ガラス転移温度のそれぞれ異なる二重感光膜を用いてＲＦＰを行うため、従来の技術とは異なり、撓み現象が発生しない。これにより、撓み現象が発生していない感光膜パターンを用いるエッチング工程を行って下部膜をパターニングする場合いは、従来の技術に比べて微細パターンが可能である。例えば、ＲＦＰを行う前に感光膜パターンの臨界寸法が０.２０μｍの場合、ＲＦＰを行った後、この感光膜パターンを用いてエッチング工程を行うと、最終下部膜の臨界寸法は０.１３μｍとなる。
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではない。また、本発明は、当技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能である。
本発明の実施例に係る微細パターン形成方法を説明する断面図である。 本発明の実施例に係る微細パターン形成方法を説明する断面図である。 本発明の実施例に係る微細パターン形成方法を説明する断面図である。 本発明の実施例に係る微細パターン形成方法を説明する断面図である。 本発明の実施例に係る微細パターン形成方法を説明する断面図である。
10 …第１コンタクトホール
20 …第２コンタクトホール
102 …半導体基板
104 …下部膜
106 …感光膜パターン
106ａ …第１感光膜
106ｂ …第２感光膜

Claims (11)

  1. （ａ）下部膜が形成された半導体基板を提供する段階と、
    （ｂ）前記下部膜上に第１感光膜を塗布する段階と、
    （ｃ）前記第１感光膜上に前記第１感光膜よりガラス転移温度の高い第２感光膜を塗布する段階と、
    （ｄ）フォトマスクを用いた露光工程及び湿式現像工程を行って前記第２感光膜及び前記第１感光膜をパターニングし、これにより第１の臨界寸法を有する第１及び第２感光膜パターンを形成する段階と、
    （ｅ）前記第１及び第２感光膜パターンに対してＲＦＰ（Resist Flow Process）を行い、前記第１及び第２感光膜パターンの流れを引き起こす段階と、
    （ｆ）前記ＲＦＰが行われ、前記第１の臨界寸法より小さい第２の臨界寸法となった第１及び第２感光膜パターンをエッチングマスクとして利用したエッチング工程を行って、前記下部膜をパターニングする段階とを含む微細パターン形成方法。
  2. 前記下部膜はＴｉＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、アモルファスカーボン系列の有機反射防止膜又は無機反射防止膜であることを特徴とする請求項１記載の微細パターン形成方法。
  3. 前記第１感光膜と第２感光膜とのガラス転移温度差は１〜１０℃であることを特徴とする請求項１記載の微細パターン形成方法。
  4. 前記第１感光膜と前記第２感光膜は前記ガラス転移温度を除いた物性的特性が互いに同一であることを特徴とする請求項１記載の微細パターン形成方法。
  5. 前記第１感光膜は０.１μｍの厚さに塗布することを特徴とする請求項１記載の微細パターン形成方法。
  6. 前記第２感光膜は０.５μｍの厚さに塗布することを特徴とする請求項１記載の微細パターン形成方法。
  7. 前記露光工程は、感光剤としてＩ線、ＫｒＦ、ＡｒＦ、ＥＵＶ、Ｅビーム又はＸ線を使用することを特徴とする請求項１記載の微細パターン形成方法。
  8. 前記ＲＦＰの際、加熱時間を５０〜２００秒とすることを特徴とする請求項１記載の微細パターン形成方法。
  9. 前記ＲＦＰは１３２℃で９０秒間行うことを特徴とする請求項１記載の微細パターン形成方法
  10. 前記第１感光膜パターンの第２の臨界寸法が０.２０μｍであることを特徴とする請求項１記載の微細パターン形成方法。
  11. 前記第２感光膜パターンの第２の臨界寸法が０.１３μｍであることを特徴とする請求項１記載の微細パターン形成方法。
JP2003385309A 2002-12-13 2003-11-14 微細パターン形成方法 Expired - Fee Related JP4574976B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0079606A KR100498716B1 (ko) 2002-12-13 2002-12-13 미세 패턴 형성방법

Publications (2)

Publication Number Publication Date
JP2004200659A JP2004200659A (ja) 2004-07-15
JP4574976B2 true JP4574976B2 (ja) 2010-11-04

Family

ID=32653100

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003385309A Expired - Fee Related JP4574976B2 (ja) 2002-12-13 2003-11-14 微細パターン形成方法

Country Status (3)

Country Link
US (1) US6998351B2 (ja)
JP (1) JP4574976B2 (ja)
KR (1) KR100498716B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100775561B1 (ko) * 2006-05-26 2007-11-16 주식회사 케이티프리텔 이동 통신 단말기에서의 통화중 감성 및 상태 전달 방법
KR100891703B1 (ko) * 2007-03-30 2009-04-03 주식회사 엘지화학 마이크로 패턴이 형성된 필름의 제조방법 및 그로부터제조된 필름
CN109270796B (zh) 2017-07-17 2020-12-04 京东方科技集团股份有限公司 阵列基板的制备方法
CN110931354B (zh) * 2018-09-19 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体结构以及半导体结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61271840A (ja) * 1985-05-27 1986-12-02 Toshiba Corp 半導体装置の製造方法
JPS6236827A (ja) * 1985-08-10 1987-02-17 Nippon Gakki Seizo Kk 選択エツチング方法
JPH01307228A (ja) * 1988-06-06 1989-12-12 Hitachi Ltd パターン形成法
JPH05267254A (ja) * 1992-03-17 1993-10-15 Oki Electric Ind Co Ltd 半導体素子のパターン形成方法
JPH0697128A (ja) * 1992-07-31 1994-04-08 Internatl Business Mach Corp <Ibm> 多層金属構造の製造中におけるポリイミド皮膜のパターン形成方法
JP2001326153A (ja) * 2000-05-12 2001-11-22 Nec Corp レジストパターンの形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2071598C (en) * 1991-06-21 1999-01-19 Akira Eda Optical device and method of manufacturing the same
US5477360A (en) * 1993-04-23 1995-12-19 Kabushiki Kaisha Toshiba Liquid crystal display device
US5519802A (en) * 1994-05-09 1996-05-21 Deacon Research Method for making devices having a pattern poled structure and pattern poled structure devices
TWI250379B (en) * 1998-08-07 2006-03-01 Az Electronic Materials Japan Chemical amplified radiation-sensitive composition which contains onium salt and generator
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
KR100317583B1 (ko) * 1998-12-28 2002-05-13 박종섭 반도체소자의제조방법
JP3454234B2 (ja) * 1999-09-27 2003-10-06 日産自動車株式会社 分割コアモータ
KR100349375B1 (ko) * 1999-12-17 2002-08-21 주식회사 하이닉스반도체 레지스트 플로우 공정과 전자 빔 주사 공정을 병용한콘택홀 형성방법
KR100599446B1 (ko) * 2000-08-31 2006-07-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
JP4269544B2 (ja) * 2000-09-14 2009-05-27 株式会社デンソー 複数ロータ型同期機
KR20020043958A (ko) * 2000-12-05 2002-06-12 박종섭 반도체소자의 콘택홀 제조방법
US6504285B2 (en) * 2001-02-08 2003-01-07 Jae Shin Yun Vector motor
US6809456B2 (en) * 2001-02-08 2004-10-26 Jae Shin Yun Vector motor
JP4057807B2 (ja) * 2001-12-03 2008-03-05 東京応化工業株式会社 微細レジストパターン形成方法
US6645851B1 (en) * 2002-09-17 2003-11-11 Taiwan Semiconductor Manufacturing Company Method of forming planarized coatings on contact hole patterns of various duty ratios

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61271840A (ja) * 1985-05-27 1986-12-02 Toshiba Corp 半導体装置の製造方法
JPS6236827A (ja) * 1985-08-10 1987-02-17 Nippon Gakki Seizo Kk 選択エツチング方法
JPH01307228A (ja) * 1988-06-06 1989-12-12 Hitachi Ltd パターン形成法
JPH05267254A (ja) * 1992-03-17 1993-10-15 Oki Electric Ind Co Ltd 半導体素子のパターン形成方法
JPH0697128A (ja) * 1992-07-31 1994-04-08 Internatl Business Mach Corp <Ibm> 多層金属構造の製造中におけるポリイミド皮膜のパターン形成方法
JP2001326153A (ja) * 2000-05-12 2001-11-22 Nec Corp レジストパターンの形成方法

Also Published As

Publication number Publication date
US6998351B2 (en) 2006-02-14
US20040127056A1 (en) 2004-07-01
KR100498716B1 (ko) 2005-07-01
JP2004200659A (ja) 2004-07-15
KR20040051912A (ko) 2004-06-19

Similar Documents

Publication Publication Date Title
KR100811431B1 (ko) 반도체 소자의 제조 방법
CN102084300B (zh) 超精细图案化掩模、其生产方法以及将其用于形成超精细图案的方法
JP5106020B2 (ja) パターン形成方法
CN109585277B (zh) 形成开口于下方层中的方法
JP2010050384A (ja) 半導体装置の製造方法
KR101096194B1 (ko) 반도체 소자의 패턴 형성 방법
JPH0210362A (ja) 微細パターン形成方法
TWI304226B (en) Method for manufacturing semiconductor device
JP4574976B2 (ja) 微細パターン形成方法
KR100415091B1 (ko) 미세패턴 형성 방법
US20090092799A1 (en) Mixed lithography with dual resist and a single pattern transfer
KR20100102422A (ko) 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
JP2674589B2 (ja) レジストパターンの形成方法
JP2002251000A (ja) 位相シフトマスクの製造方法、位相シフトマスク、位相シフトマスクブランクス及び半導体装置の製造方法
JPH05234965A (ja) コンタクトホールの形成方法
JP5096860B2 (ja) パターン形成方法
KR20050016152A (ko) 설계 패턴의 작성 방법, 포토 마스크의 제조 방법,레지스트 패턴의 형성 방법 및 반도체 장치의 제조 방법
KR101128901B1 (ko) Ｔｓｉ 및 이중 패터닝 공정을 이용한 패턴 형성방법
KR100464654B1 (ko) 반도체소자의 콘택홀 형성방법
JP2009109768A (ja) レジストパターン形成方法
KR20080092154A (ko) 반도체 소자의 미세 패턴 형성방법
KR100510616B1 (ko) 반도체 제조 공정에서의 ｂａｒｃ 패터닝 및 식각 방법
TW419721B (en) Method of reducing line width of pattern by resist silylation process
KR20060070659A (ko) Ｂａｒｃ 실리레이션를 이용한 반도체 소자의 제조 방법
KR20090082676A (ko) Ｔｓｉ 및 이중 패터닝 공정을 이용한 패턴 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100810

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100819

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees