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JP4568215B2 - 回路装置および回路装置の製造方法 - Google Patents

回路装置および回路装置の製造方法 Download PDF

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JP4568215B2
JP4568215B2 JP2005347284A JP2005347284A JP4568215B2 JP 4568215 B2 JP4568215 B2 JP 4568215B2 JP 2005347284 A JP2005347284 A JP 2005347284A JP 2005347284 A JP2005347284 A JP 2005347284A JP 4568215 B2 JP4568215 B2 JP 4568215B2
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electrode
protruding electrode
circuit device
insulating resin
wiring layer
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清司 柴田
良輔 臼井
恭典 井上
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Priority to CN2006800451391A priority patent/CN101331604B/zh
Priority to PCT/JP2006/323972 priority patent/WO2007063954A1/ja
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Description

本発明は、回路装置および回路装置の製造方法に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される回路素子のさらなる小型化が求められている。回路素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。回路素子の表面実装方法として、回路素子の電極にはんだバンプを形成し、はんだバンプと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材をハーフエッチすることによって形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して回路素子を装着し、突起構造に回路素子の電極を接続する構造が知られている（特許文献１および特許文献２参照）。
特開平９−２８９２６４号公報 特開２０００−６８６４１号公報
従来のように絶縁樹脂としてエポキシ樹脂を用いて、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および回路素子を積層させると、エポキシ樹脂の流動性の低さが原因となって、突起構造とこれに対向する回路素子の電極との界面に樹脂の残膜が介在し、接続信頼性が低下するという問題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および回路素子を積層した回路装置において、突起構造と回路素子の電極との接続信頼性を向上させる技術の提供にある。
本発明のある態様は、回路装置である。この回路装置は、突起電極が設けられた配線層と、突起電極に対向する素子電極が設けられた回路素子と、配線層と回路素子との間に設けられ、加圧によって可塑流動性を起こす絶縁樹脂層と、を備え、配線層を絶縁樹脂層に圧着することにより、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されている。
この態様によれば、突起電極と素子電極との界面に、絶縁樹脂層の残膜が介在することが抑制されるため、回路装置の接続信頼性が向上する。
上記態様において、突起電極は、素子電極の接触面と平行な上面部と、上面部に近づくにつれて径が細くなるように形成された側面部と、を有してもよい。
この態様によれば、配線層、絶縁樹脂層および回路素子を圧着により積層する際に、突起電極を絶縁樹脂層にスムースに貫通させることができる。
また、上記態様において、上面部に近づくにつれて突起電極の径が細くなる度合いが、上端部において上端部以外に比べてより大きくてもよい。
この態様によれば、突起電極と絶縁樹脂層との界面の面積が増加するため、突起電極と絶縁樹脂層との密着性を向上させることができる。
本発明の他の態様は、回路装置の製造方法である。この回路装置の製造方法は、突起電極を金属板上に形成する突起電極形成工程と、金属板と、突起電極に対応する素子電極が設けられた回路素子とを、加圧によって可塑流動性を起こす絶縁樹脂層を介して圧着し、突起電極が絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続する圧着工程と、を備える。
上記突起電極形成工程において、突起電極の形状を上面部に近づくにつれて径が細くなるように形成してもよい。また、上記突起電極形成工程において、上面部に近づくにつれて突起電極の径が細くなる度合いが、上端部において上端部以外に比べてより大きくなるように形成してもよい。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および回路素子を積層した回路装置において、突起構造と回路素子の電極との接続信頼性が向上する。
本発明の実施の形態を図面を参照して説明する。
（実施形態１）
図１は、実施形態１に係る回路装置１０の構造を示す断面図である。回路装置１０は、配線層２０、絶縁樹脂層３０および回路素子４０がこの順で積層された構造を備える。
配線層２０は、銅などの金属部材からなり、所定の配線パターンを備える。配線層２０には、回路素子４０の各素子電極４２と対応する位置に突起電極２２が設けられている。また、各突起電極２２が形成されている部分の配線層２０の外面側にはんだバンプ２６が設けられている。
突起電極２２は、後述する素子電極４２の接触面と平行な上面部２７と、上面部２７に近づくにつれて径が細くなるように形成された側面部２８とを備えている。さらに、本実施形態の突起電極２２は、上面部２７に近づくにつれて突起電極２２の径が細くなる度合いが、上端部２９において上端部２９以外に比べてより大きくなっている。これにより、突起電極２２と絶縁樹脂層３０との界面の面積が増加するため、突起電極２２と絶縁樹脂層と３０の密着性が向上し、ひいては回路装置１０の信頼性が向上する。なお、本実施形態では、上面部２７を上辺とする台形の両上端部の角が削がれたような断面形状の突起電極２２が例示されている。突起電極２２は、絶縁樹脂層３０を貫通し、回路素子４０に設けられた素子電極４２と電気的に接続されている。
絶縁樹脂層３０は、配線層２０と回路素子４０との間に設けられ、一方の面が配線層２０と圧着し、他方の面が回路素子４０と圧着している。絶縁樹脂層３０は、加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層３０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、温度１６０℃の条件下で、この材料は、１５ＭＰａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂の加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
回路素子４０は、素子電極４２が設けられた電極面を絶縁樹脂層３０側に向けて絶縁樹脂層３０に圧着されている。回路素子４０の具体例は、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップである。
本実施形態の回路装置１０は、絶縁樹脂層３０として加圧により塑性流動を起こす材料が用いられているため、配線層２０、絶縁樹脂層３０および回路素子４０をこの順で圧着し、一体化する際に、突起電極２２と素子電極４２との間に絶縁樹脂層３０の残膜が介在することが抑制され、接続信頼性の向上が図られる。
（回路装置の製造方法）
図２（Ａ）〜図２（Ｃ）は、突起電極２２の形成方法を示す工程断面図である。
まず、図２（Ａ）に示すように、少なくとも、突起電極２２の高さと配線層２０の厚さとの和より大きい厚さを有する銅板２４を用意する。本実施形態では、銅板２４の厚さは１２５μｍである。
次に、図２（Ｂ）に示すように、リソグラフィ法により、電極形成領域にレジスト（図示せず）を選択的に形成し、レジストをマスクとして、銅板２４に所定のパターンの突起部２５を形成する。各突起部２５は、回路素子４０に形成された各素子電極４２の位置に対応して設けられる（図３（Ａ）参照）。
次に、図２（Ｃ）に示すように、アルゴン（Ａｒ）スパッタにより、突起部２５の頂部のエッジを削ぎ、突起電極２２を形成する。本実施形態の突起電極２２の高さ、上面の径および基面の径は、それぞれ６０μｍ、２０μｍφおよび６０μｍφである。
図３（Ａ）〜図３（Ｅ）は、突起電極２２と素子電極４２との接続方法および配線層２０の形成方法を示す工程断面図である。
図３（Ａ）に示すように、所定パターンの素子電極４２が形成された回路素子４０と、上述の方法で突起電極２２が作り込まれた銅板２４との間に、絶縁樹脂層３０を狭持する。絶縁樹脂層３０の膜厚は、突起電極２２の高さ程度である。プレス装置を用いて加圧成形することにより、回路素子４０、絶縁樹脂層３０および銅板２４を一体化する。プレス加工時の圧力および温度は、それぞれ約１５ＭＰａおよび１８０℃である。プレス加工により、突起電極２２が絶縁樹脂層３０を貫通し、突起電極２２と素子電極４２とが電気的に接続される。突起電極２２が上面部に近づくにつれて径が細くなるように形成された側面部を有することにより、突起電極２２が絶縁樹脂層３０にスムースに貫通する。
プレス加工時の圧力により、絶縁樹脂層３０の粘度が低下し、絶縁樹脂層３０は塑性流動を起こす。これにより、突起電極２２と素子電極４２との界面５０から絶縁樹脂層３０が押し出されて、絶縁樹脂層３０の一部が界面５０に残存しにくくなる（図３（Ｂ）参照）。
次に、図３（Ｃ）に示すように、銅板２４の裏面側の全体をエッチングすることにより、銅板２４を配線層の厚さに調整する。本実施形態の配線層の厚さは３５μｍである。
次に、図３（Ｄ）に示すように、リソグラフィ法により、配線層のパターンに合わせてレジスト６０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板２４に膜厚２０μｍのレジスト膜を貼り付け、配線層のパターンを有するフォトマスクを用いてＵＶ露光した後、Ｎａ２ＣＯ３溶液を用いて現像し、未露光領域のレジストを除去することによって、銅板２４の上にレジスト６０が選択的に形成される。なお、レジスト６０との密着性向上のために、レジスト膜のラミネート前に、銅板２４の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図３（Ｅ）に示すように、塩化第二鉄溶液を用いて、銅板２４の露出部分をエッチングすることにより、所定の配線パターンを有する配線層２０を形成する。レジストをＮａＯＨ溶液などの剥離剤を用いて剥離した後、突起電極２２に対応する部分の配線層２０上にはんだバンプ２６を形成する。
以上説明した製造工程により、図１に示した構造の回路装置１０が得られる。なお、上述の回路装置１０では、プレス加工によって突起電極２２が素子電極４２に接続したときに、素子電極４２は変形を受けていないが、図４に示すように、突起電極２２の先端部分が素子電極４２に食い込むようにしてもよい。これによれば、突起電極２２と素子電極４２とをより確実に電気的に接続することができ、回路装置１０の接続信頼性がさらに向上する。図４のように、突起電極２２の先端部分を素子電極４２に食い込ませるためには、プレス加工時の圧力、加圧時間等の加圧条件を調節すればよい。
（実施形態２）
上述した実施形態１では、配線層２０が単層であったが、配線層は多層であってもよい。図５は、実施形態２に係る回路装置１０の断面構造を示す。本実施形態の回路装置１０は、配線層が多層になっている。
実施形態２の回路装置１０の製造方法は、実施形態１と基本的には同様である。実施形態２の回路装置１０の製造方法では、１層目の絶縁樹脂層３０ａを介して、配線層２０ａと回路素子４０を圧着し、突起電極２２ａと素子電極４２とを電気的に接続した後、図３（Ｅ）に示したはんだバンプ２６の形成に代えて、２層目となる絶縁樹脂層３０ｂを介して、２層目となる配線層２０ｂが圧着される。２層目となる配線層２０ｂにも、図２（Ａ）〜図２（Ｃ）と同様な工程を経ることにより、配線層２０ａと同様に突起電極２２ｂが設けられている。２層目の配線層２０ｂの圧着は、図３（Ａ）〜図３（Ｅ）に示した工程を繰り返すことにより実現される。これにより、突起電極２２ｂと配線層２０ａとが電気的に接続する。
これによれば、多層配線のビルドアップをより簡便に行うことができるとともに、多層配線内の接続信頼性および多層配線と回路素子との接続信頼性を向上させることができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
例えば、上述の各実施の形態では、配線層の最外面にはんだバンプが形成されているが、これに限られない。たとえば、最外層の配線層にＭＯＳトランジスタを接着し、ＭＯＳトランジスタのソース電極、ドレイン電極およびゲート電極を最外層の配線層に電気的に接続してもよい。
また、上述したような突起電極を用いて加圧により塑性流動を引き起こす絶縁樹脂層を介して異なる配線層間を電気的に接続する手段は、ウエハレベルＣＳＰ(Chip Size Package)プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。ウエハレベルＣＳＰプロセスは、半導体装置のパッケージサイズを半導体チップとほぼ同じ寸法にする目的で、チップを切断することなく、ウエハ状態のままでパッケージングまでの工程を行う技術である。たとえば、ウエハレベルＣＳＰプロセスにおける再配線層の形成プロセスにおいて、加圧により塑性流動を引き起こす材料で構成された絶縁樹脂層を介して、上述したような突起電極が形成された配線層を構築する工程をウエハ全体で必要に応じて繰り返すことができる。これによれば、接続信頼性を損なうことなく、ウエハレベルＣＳＰのさらなる小型化を図ることができる。また、従来の半導体パッケージ製造プロセスに比べて、配線層の構築を簡便に行うことができるため、半導体パッケージの製造コストを低減することができる。
実施形態１に係る回路装置の構造を示す断面図である。 突起電極の形成方法を示す工程断面図である。 突起電極と素子電極との接続方法および配線層の形成方法を示す工程断面図である。 突起電極の先端部分が素子電極に食い込んだ状態の回路装置の構造を示す断面図である。 実施形態２に係る回路装置の構造を示す断面図である。
符号の説明
１０ 回路装置、２０ 配線層、２２ 突起電極、２４ 銅板、２６ はんだバンプ、３０ 絶縁樹脂層、４０ 回路素子、４２ 素子電極。

Claims (7)

  1. 突起電極が設けられた金属板をパターン化した配線層と、
    前記突起電極に対向する素子電極が設けられた回路素子と、
    前記配線層と前記回路素子との間に設けられ、加圧によって可塑流動性を起こす絶縁樹脂層と、
    を備え、
    前記配線層を前記絶縁樹脂層に圧着することにより、前記突起電極は前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されており、前記突起電極は、前記配線層と同一材料からなり前記配線層と一体的に設けられていることを特徴とする回路装置。
  2. 前記突起電極は、
    前記素子電極の接触面と平行な上面部と、
    前記上面部に近づくにつれて径が細くなるように形成された側面部と、
    を有することを特徴とする請求項１に記載の回路装置。
  3. 前記上面部に近づくにつれて前記突起電極の径が細くなる度合いが、上端部において前記上端部以外に比べてより大きいことを特徴とする請求項２に記載の回路装置。
  4. 前記配線層の前記回路素子形成側とは反対側に、はんだバンプが設けられていることを特徴とする請求項１〜３のうちいずれか１項に記載の回路装置。
  5. 突起電極の高さと配線層の厚さとの和より大きい厚さを有する金属板を準備する工程と、
    前記金属板をエッチングすることにより、前記配線層と一体的に突起電極を形成する突起電極形成工程と、
    前記金属板と、前記突起電極に対応する素子電極が設けられた回路素子とを、加圧によって可塑流動性を起こす絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、
    を備えることを特徴とする回路装置の製造方法。
  6. 前記突起電極形成工程において、前記突起電極の形状を上面部に近づくにつれて径が細くなるように形成することを特徴とする請求項５に記載の回路装置の製造方法。
  7. 前記突起電極形成工程において、前記上面部に近づくにつれて前記突起電極の径が細くなる度合いが、上端部において前記上端部以外に比べてより大きくなるように形成することを特徴とする請求項６に記載の回路装置の製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4902558B2 (ja) 2007-01-31 2012-03-21 三洋電機株式会社 半導体モジュールの製造方法
JP2009027042A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 回路モジュール、回路モジュールの製造方法および携帯機器
JP5134899B2 (ja) 2007-09-26 2013-01-30 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4698722B2 (ja) * 2007-11-08 2011-06-08 三洋電機株式会社 素子搭載用基板、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2009158751A (ja) * 2007-12-27 2009-07-16 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
JP5028291B2 (ja) * 2008-01-31 2012-09-19 三洋電機株式会社 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法
US8309864B2 (en) 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
JP5022963B2 (ja) * 2008-03-26 2012-09-12 三洋電機株式会社 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP2009182272A (ja) 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP4806468B2 (ja) * 2008-02-29 2011-11-02 三洋電機株式会社 半導体モジュール
JP4588091B2 (ja) 2008-02-29 2010-11-24 三洋電機株式会社 半導体モジュールの製造方法
JPWO2009122912A1 (ja) 2008-03-31 2011-08-04 三洋電機株式会社 はんだ構造体、はんだ構造体の形成方法、はんだ構造体を含む半導体モジュール、および携帯機器
JP2010087229A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP5173758B2 (ja) * 2008-11-17 2013-04-03 新光電気工業株式会社 半導体パッケージの製造方法
JP2010129914A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP5002633B2 (ja) * 2009-09-30 2012-08-15 三洋電機株式会社 半導体モジュールおよび携帯機器
CN102870209B (zh) * 2010-04-28 2016-04-20 松下知识产权经营株式会社 电路装置的制造方法
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5306443B2 (ja) * 2011-12-27 2013-10-02 三洋電機株式会社 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法
US9123732B2 (en) * 2012-09-28 2015-09-01 Intel Corporation Die warpage control for thin die assembly
US10194537B2 (en) 2013-03-25 2019-01-29 International Business Machines Corporation Minimizing printed circuit board warpage
KR102449353B1 (ko) * 2015-11-18 2022-09-30 삼성전기주식회사 인쇄회로기판 및 회로배선
CN113410203A (zh) * 2020-03-17 2021-09-17 群创光电股份有限公司 电子装置
CN113692142B (zh) * 2020-05-19 2023-03-24 庆鼎精密电子（淮安）有限公司 电路基板及其制造方法、电路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289264A (ja) * 1996-04-24 1997-11-04 Shinko Electric Ind Co Ltd 半導体装置用基板及びその製造方法並びに半導体装置
JPH10503059A (ja) * 1994-09-23 1998-03-17 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ アルミニウム接続面を有する電子部品を基板に接続する方法およびこの方法によって製造された電子回路
JP2004253703A (ja) * 2003-02-21 2004-09-09 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600103A (en) * 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
US5736681A (en) * 1993-09-03 1998-04-07 Kabushiki Kaisha Toshiba Printed wiring board having an interconnection penetrating an insulating layer
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10503059A (ja) * 1994-09-23 1998-03-17 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ アルミニウム接続面を有する電子部品を基板に接続する方法およびこの方法によって製造された電子回路
JPH09289264A (ja) * 1996-04-24 1997-11-04 Shinko Electric Ind Co Ltd 半導体装置用基板及びその製造方法並びに半導体装置
JP2004253703A (ja) * 2003-02-21 2004-09-09 Fujitsu Ltd 半導体装置及びその製造方法

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