JP4544081B2 - マイクロコンピュータ - Google Patents
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Description
そこで、例えば図9に示すように、マイコン4のリセット端子5に外部より与える信号により、マイコン4をリセット状態から解除するタイミングで、モードデコーダ6にデコード動作を実行させて動作モードを決定し、その後は、上記選択端子2を入力端子若しくは出力端子として使用可能とするものがある。
また、例えば特許文献1には、マイコンにおけるパワーオンリセットの解除時にリセット端子の信号レベルをモニタして、そのレベル(ハイ,ロウ)に応じて通常モードとテストモードとを切替えるようにした構成が開示されている。
本発明は上記事情に鑑みてなされたものであり、その目的は、動作モード選択端子を汎用の入/出力端子としても使用可能にすると共に、動作モードの切替えをより柔軟に行なうことができるマイクロコンピュータを提供することにある。
即ち、マイコンによっては、電源回路が外付けされ、その電源回路より供給される電流を制御して電源電圧を内部で安定化させるための電源制御回路を備えているものがある。その場合、電源制御回路は、電流制御用端子を介して外付けの電源回路に接続される。従って、マイコンの通常動作時においては、外付けの電源回路より電流制御用端子に対して付与される電位によってデコーダのイネーブル信号入力端子をインアクティブに設定する。また、マイコンがプリント基板に搭載される前の状態であれば、電流制御用端子の電位をマイコンの外部より設定してイネーブル信号入力端子をアクティブにすれば、動作モードを変更させることができる。
すると、マイコンの通常動作時においては、降圧電源制御回路も動作して降圧した電源が出力されるので、その電圧によりデコーダのイネーブル信号入力端子をインアクティブに設定する。また、マイコンがプリント基板に搭載される前の状態であれば、降圧電源出力端子の電位をマイコンの外部より設定してイネーブル信号入力端子をアクティブにすれば、動作モードを変更させることができる。
以下、本発明の第1実施例について図1乃至図4を参照して説明する。図1は、本実施例におけるマイクロコンピュータ11の構成を、本発明の要旨に係る部分のみ示す機能ブロック図である。モードデコーダ12は、複数(例えば「3」)の動作モード選択端子13に外部より設定される各データレベルをデコードすることで、マイコン11の動作モード信号を出力する。モード遷移イネーブル端子14は、モードデコーダ12にデコード動作を許可するためのイネーブル信号を外部より与えるための端子である。
モード決定タイミング制御部(タイミング信号出力手段)15は、モードデコーダ12にデコード動作を実行させるためのタイミング信号を出力するもので、入力信号として、リセット端子16を介して外部より与えられるリセット信号(解除信号)や、パワーオンリセット発生回路17より出力されるパワーオンリセット信号(解除信号)などが与えられている。パワーオンリセット発生回路17は、電源回路18が外部より与えられる12Vの電源+Bより生成する5V電源を受けてパワーオンリセット信号を出力する。
そして、モードデコーダ12は、動作モード選択端子13を介して与えられる3ビットデータをデコードして、通常動作モード[入力データ:000]並びにテストモード信号(0〜6)[入力データ:001〜111]を出力する。また、モードデコーダ12は、イネーブル端子14のレベルがアクティブ(ハイ)である場合にデコード動作を行うようになっており、イネーブル端子14のレベルがインアクティブである場合は、無条件に通常動作モード信号をアクティブ(ハイ)にするように構成されている。
(1)ブート
マイコン11のリセットが解除された起動時に、命令のフェッチを、ユーザプログラムが記憶されるROMからではなく、予め用意されているブートROMから行うモードである。ブートROMには、例えばマイコン11の通信ポートを使用し、外部機器と通信を行うことで受信したプログラムをRAMに転送して実行させるためのプログラムなどが配置される。従って、ユーザROMに記憶されているプログラム以外のプログラムも実行することが可能となる。例えば、マイコン11の検査や評価などに使用することができる。
(2)ICE(In Circuit Emulator)
例えば、RAMや周辺回路のレジスタの内容やCPUが実行している命令を読み出して外部機器に表示させるようにしたり、CPU内のプログラムカウンタがある値になった時にプログラムの実行を停止させたり(ブレイク)するために、マイコン11の内部バスを介して情報を受け取ったり走査を行うためのモードである。マイコン11に所謂ICE的な動作を実現させる。
マイコン11がフラッシュROMを搭載している場合に使用するもので、マイコン11の起動時にフラッシュROMの書換えプログラムを起動し、マイコン11の外部に接続したROMライタと通信を行ってユーザプログラムを受け取り、フラッシュROM(この場合、ユーザROMとなる)の内容を書き換えるモードである。
(4)検査
テスト用の命令をCPUにフェッチさせるため、マイコン11の汎用ポートをテストバスとして使用し、命令を外部(テスト端子)から与えるためのモードである。また、マイコン11内部の信号状態を読み出すことも可能である。
従って、マイコン11がプリントプリント基板20に搭載される前の状態であれば、イネーブル信号をアクティブにしてリセット信号を変化させることで、マイコン11に電源を投入した状態で動作モードを順次切替えることが可能となる。よって、例えば種々のテストモードを順次切替えながら連続的に実行させることができるので、テストに要する時間を短縮できる。
また、モードデコーダ12は、イネーブル信号がインアクティブである場合は、通常動作モードに対応する動作モード信号を出力するので、ユーザがマイコン11を通常のアプリケーションに使用する場合で動作モードを変更する必要がない場合、イネーブル信号がインアクティブとなるように対応するイネーブル端子14のレベルを固定しておけば、マイコン11の動作モードが不用意に遷移してしまうことを防止できる。
図5は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例のマイコン21には、例えば逐次比較型のADコンバータ(内部回路)22が搭載されている。このADコンバータ22は周知の構成であるが、内部構成及び動作を簡単に説明する。
マイコン21には、ADコンバータ22と接続される外部端子として、ADリファレンス端子(外部端子)23(+),端子23(−)、及び複数のAD入力端子24(1〜N)が設けられている。ADリファレンス端子23(+),端子23(−)は、ADコンバータ22内部のDA変換器25に対して、マイコン21の外部よりリファレンス電圧(+),(−)を与えるための端子である。マイコン21が5Vで動作する場合、通常はリファレンス端子23(+)が外部より5Vに設定され、リファレンス端子23(−)は外部より0V(グランド)に設定される。また、複数のAD入力端子24は、AD変換対象となるアナログ電圧信号がマイコン21の外部より入力される端子である。
逐次比較レジスタ30は、DA変換器25に対して変換データを出力し、DA変換器25は、その変換データをアナログ信号に変換して、比較器27の他方の入力端子に比較基準信号を出力する。比較器27は、マルチプレクサ26を介して与えられるアナログ入力信号と前記比較基準信号とを比較し、その比較結果を逐次比較レジスタ30に出力する。そして、逐次比較レジスタ30に順次格納された比較結果のビットデータが、AD変換結果データとしてデータバス28に出力される。
また、マイコン21がプリント基板に搭載される前の状態であれば、リファレンス端子23(+)を外部より0Vに設定することで、モードデコーダ12におけるイネーブル信号入力端子はアクティブレベルとなるので、マイコン21に電源を投入したままの状態でリセット端子16のレベルを制御して動作モードを変化させることができる。
図6は本発明の第3実施例であり、第1実施例と異なる部分についてのみ説明する。第3実施例のマイコン31において、電源回路18に替わる電源回路32は、パワーオンリセット発生回路17にパワーオンリセット信号を発生させるためだけに5V電源を生成出力するようになっている。そして、マイコン31には、第1実施例の図3に示すようにプリント基板に搭載された場合、その基板側に構成されている外付けの電源回路(外部回路)33が接続されるようになっており、マイコン31の内部回路には、その電源回路33より動作用電源が供給される。図6は、その状態を示している。
電源+Bとマイコン31のREF端子(電流制御端子)40との間には、抵抗41及びスイッチ42の直列回路が接続されており、また、REF端子40には、スイッチ43を介してトランジスタ37のベースが接続されている。尚、スイッチ42は切替えスイッチであり、REF端子40を、抵抗41側と、基板側で生成される(外供給)5V電源側に切替えて接続する。
そして、電源制御回路44の電源制御アンプ47は、抵抗45及び46の分圧電位と基準電圧48とを比較し、前者が後者よりも大であれば出力レベルを上昇させる。すると、FET49はより多くの電流を流すようになり、電源回路33におけるトランジスタ37に供給されるベース電流が減少する。それに応じて、トランジスタ34のベース電流も減少するので、5V電源端子36の電位は低下するようにフィードバック制御される。
加えて、マイコン31をプリント基板に搭載する前の状態であれば、マイコン31の外部でREF端子40をハイレベルに設定すれば良いことは言うまでもない。
従って、マイコン31をプリント基板に搭載して通常動作モードで動作させる場合は、電源回路33よりREF端子40に付与される電位によってモードデコーダ12のイネーブル信号入力端子をインアクティブに設定する。また、マイコン31がプリント基板に搭載される前の状態であれば、REF端子40の電位をマイコン31の外部より設定してイネーブル信号入力端子をアクティブにすれば、動作モードを変更させることができる。
更に、第3実施例によれば、外付けの電源回路33にスイッチ42及び43を設けることで、それらの切り替えを変更すれば、マイコン31をプリント基板に搭載した状態でも、マイコン31の動作モードを、動作モード選択端子13の設定に応じてパワーオンリセットにより変更することができる。
図7は本発明の第4実施例を示すものであり、第1実施例と異なる部分について説明する。第4実施例のマイコン61は、電源回路18より供給される電源を降圧して、例えば3.3V,2.5V,1.5Vなどの電源を生成供給するための降圧電源制御回路(内部回路)62を搭載している。この降圧電源は、マイコン61内部のロジック回路に供給されたり、降圧電源出力端子(外部端子)63を介してマイコン61の外部回路にも供給される。
また、FET64のドレインは、インバータゲート69及び70を介してモードデコーダ12のイネーブル信号入力端子に接続されており、インバータゲート69の出力端子は、制御アンプ67に接続され電源イネーブル信号を与えるようになっている。そして、制御アンプ67は、前記イネーブル信号がハイレベルである場合に動作するようになっている。尚、インバータゲート69の入力しきい値は、降圧電源レベルを確実にロウレベルと認識するように通常よりも高い値に設定されている。
その後、インバータ69はハイレベルを出力し続けるので、電源イネーブル信号はアクティブとなり、モードデコーダ12のイネーブル信号入力端子はロウレベルとなるので、
モード遷移イネーブル信号はインアクティブとなり、モードデコーダ12はパワーオンリセットにより通常動作モードだけを設定する。
また、マイコン61をプリント基板に搭載する前の状態で、マイコン61の動作モードを変更させたい場合には、降圧電源出力端子63の電位をマイコン61の外部より例えば5Vに設定する。すると、電源イネーブル信号はインアクティブとなって制御アンプ67は動作を停止し、モード遷移イネーブル信号はアクティブとなるので、モードデコーダ12は、パワーオンリセットにより動作モード選択端子13の設定に応じて動作モードを設定するようになる。
動作モード選択端子の数は、「2」でも、又は「4」以上でも良い。
タイミング信号出力手段は、少なくとも、パワーオンリセットと、外部より与えられるリセットとの何れかがアクティブからインアクティブに遷移した場合に、デコーダに対してタイミング信号を出力するように構成すれば良い。
イネーブル端子14によりモードデコーダ12のデコード動作を制御する機能は、必要に応じて設ければ良い。
例えば、第1実施例における図3に示すように、マイコン11をプリント基板20に搭載して、通常動作モードだけで動作させる場合には、イネーブル端子14をインアクティブにすると共に、動作モード選択端子13の設定も通常動作モード[入力データ:000]に設定しても良い。この場合、通常動作モードの設定が二重化されることになるので、例えば、動作モード選択端子13,イネーブル端子14の何れか一方がオープン状態になったとしてもマイコン11がその他の動作モードに遷移することが防止される。例えば、マイコン11が車両制御用のECU(Electronic Control Unit)として過酷な環境下で使用されるような場合には、フェイルセーフ対策として有効である。
第3実施例において、マイコン31をプリント基板に搭載した状態では、マイコン31の動作モードを通常動作モード以外に設定する必要が無い場合には、電源回路33におけるスイッチ42及び43は不要であり、トランジスタ37のベースを抵抗41に直結すれば良い。
Claims (4)
- 複数の動作モードを選択するためのデータが設定されると共に、汎用入力端子若しくは出力端子としても使用可能に構成されている複数の動作モード選択端子と、
これら複数の動作モード選択端子に設定されるデータをデコードし、選択された動作モードに応じて内部機能を切替えるためのモード信号を出力するデコーダと、
このデコーダに対して、デコード動作を実行させるためのタイミング信号を出力するタイミング信号出力手段とを備え、
前記タイミング信号出力手段は、少なくとも、パワーオンリセットと、外部より制御されるリセットとの何れかが、アクティブからインアクティブに変化した場合に前記タイミング信号を出力するように構成され、
前記デコーダは、自身に直接与えられるイネーブル信号がアクティブである場合に前記タイミング信号が出力されるとデコード動作を実行すると共に、前記イネーブル信号がインアクティブである場合は、通常動作モードに対応するモード信号を出力するように構成され、
少なくとも1つの外部端子と接続される内部回路を備え、
前記外部端子は、外部より前記動作モードを変更可能とするための所定の電位が付与されるか、若しくは前記内部回路が機能した場合に当該回路が、前記通常動作モードに固定するための所定の電位を与える端子であり、
前記外部端子を、内部配線によりインバータゲートを介して前記デコーダのイネーブル信号入力端子に接続し、
前記通常動作モードの場合においては、前記イネーブル信号入力端子がインアクティブレベルとなるように前記インバータゲートの入力しきい値電圧が設定されていることを特徴とするマイクロコンピュータ。 - 前記内部回路は、ADコンバータまたはDAコンバータであり、
前記外部端子は、外部よりリファレンス電圧を与えるためのリファレンス端子であることを特徴とする請求項1記載のマイクロコンピュータ。 - 前記内部回路は、外部回路より供給される電源電圧を内部で安定化させるため、前記外部回路より供給される電源電流を制御する電源制御回路であり、
前記外部端子は、前記外部回路に接続される電流制御用端子であると共に、当該外部回路によって所定の電位が付与される端子であることを特徴とする請求項1記載のマイクロコンピュータ。 - 前記内部回路は、内部より供給される電源電圧を内部で降圧して安定化させるための降圧電源制御回路であり、
前記外部端子は、前記降圧した電源電圧を外部に供給するための降圧電源出力端子であることを特徴とする請求項1記載のマイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005215968A JP4544081B2 (ja) | 2004-11-15 | 2005-07-26 | マイクロコンピュータ |
US11/270,447 US7467294B2 (en) | 2004-11-15 | 2005-11-10 | Microcomputer with mode decoder operable upon receipt of either power-on or external reset signal |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004330378 | 2004-11-15 | ||
JP2005215968A JP4544081B2 (ja) | 2004-11-15 | 2005-07-26 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006164228A JP2006164228A (ja) | 2006-06-22 |
JP4544081B2 true JP4544081B2 (ja) | 2010-09-15 |
Family
ID=36387850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005215968A Expired - Fee Related JP4544081B2 (ja) | 2004-11-15 | 2005-07-26 | マイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7467294B2 (ja) |
JP (1) | JP4544081B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4213605B2 (ja) * | 2004-02-26 | 2009-01-21 | 東芝エルエスアイシステムサポート株式会社 | 動作モード設定回路 |
US7890737B2 (en) * | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
JP2009288967A (ja) * | 2008-05-28 | 2009-12-10 | Fujitsu Ten Ltd | 信号処理装置、表示制御装置、及び、信号処理装置のレジスタ設定方法 |
US8972707B2 (en) | 2010-12-22 | 2015-03-03 | Via Technologies, Inc. | Multi-core processor with core selectively disabled by kill instruction of system software and resettable only via external pin |
US8782451B2 (en) | 2010-12-22 | 2014-07-15 | Via Technologies, Inc. | Power state synchronization in a multi-core processor |
US8930676B2 (en) | 2010-12-22 | 2015-01-06 | Via Technologies, Inc. | Master core discovering enabled cores in microprocessor comprising plural multi-core dies |
US8637212B2 (en) | 2010-12-22 | 2014-01-28 | Via Technologies, Inc. | Reticle set modification to produce multi-core dies |
US8631256B2 (en) | 2010-12-22 | 2014-01-14 | Via Technologies, Inc. | Distributed management of a shared power source to a multi-core microprocessor |
US9460038B2 (en) | 2010-12-22 | 2016-10-04 | Via Technologies, Inc. | Multi-core microprocessor internal bypass bus |
JP6040868B2 (ja) * | 2013-06-04 | 2016-12-07 | 株式会社デンソー | マイクロコンピュータ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03186982A (ja) * | 1989-12-18 | 1991-08-14 | Hitachi Ltd | 半導体集積回路 |
US5477166A (en) * | 1993-04-22 | 1995-12-19 | Benchmarq Microelectronics | Programmable output device with integrated circuit |
JPH076154A (ja) * | 1993-06-15 | 1995-01-10 | Nec Kyushu Ltd | 動作モード設定回路 |
JPH0944467A (ja) * | 1995-07-27 | 1997-02-14 | Sharp Corp | マイクロコンピュータ |
JPH1185724A (ja) * | 1997-09-12 | 1999-03-30 | Oki Electric Ind Co Ltd | Cpuモード切替回路 |
JPH11272642A (ja) * | 1998-03-26 | 1999-10-08 | Nec Corp | 1チップマイクロコンピュータ及び起動アドレス設定方法 |
JP2001167042A (ja) | 1999-12-13 | 2001-06-22 | Mitsubishi Electric Corp | 半導体集積回路における入出力回路および入出力制御方法 |
JP2001273274A (ja) | 2000-03-27 | 2001-10-05 | Toshiba Lsi System Support Kk | 半導体集積回路およびそのテストモード設定回路 |
-
2005
- 2005-07-26 JP JP2005215968A patent/JP4544081B2/ja not_active Expired - Fee Related
- 2005-11-10 US US11/270,447 patent/US7467294B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7467294B2 (en) | 2008-12-16 |
JP2006164228A (ja) | 2006-06-22 |
US20060107082A1 (en) | 2006-05-18 |
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CN116225201A (zh) | 一种微控制单元以及电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081110 |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090513 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100519 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100621 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |