JP4539159B2 - Amplifier circuit and wireless receiver circuit using the same - Google Patents
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Description
本発明は、増幅回路に関する。さらに、本発明は、そのような増幅回路を用いた無線受信回路に関する。 The present invention relates to an amplifier circuit. Furthermore, the present invention relates to a radio reception circuit using such an amplifier circuit.
従来より、複数の周波数帯の電波を受信可能な無線受信機等が知られている（例えば、特許文献１、２参照）。
Conventionally, wireless receivers that can receive radio waves in a plurality of frequency bands are known (see, for example,
特許文献１には、複数のモードに対して選択可能であり、無線周波数を中間周波数に変換する第１のダウンコンバータ段階と、第１のダウンコンバータ段階にて変換された中間周波数をベースバンド周波数に変換する第２のダウンコンバータ段階とを有し、第２のダウンコンバータ段階は、複数のモードで共通であり、かつ、再構築可能なフィルタリング手段によるベースバンド周波数におけるチャネル選択で共通であることを特徴とする無線受信機が掲載されている。
このように、特許文献１に掲載されている無線受信機は、第２のダウンコンバータ段階を複数のモードで共通とするものであり、増幅回路を複数のモードで共通とするものではない。
In
As described above, the wireless receiver disclosed in
また、特許文献２には、ベースバンド送信信号及びベースバンド受信信号を処理するデジタル信号処理部と、送信用ローカル発振信号及び受信用ローカル発振信号を出力する周波数シンセサイザと、ベースバンド送信信号と送信用ローカル発振信号とにより高周波送信信号を出力するとともに、受信した高周波受信信号と受信用ローカル信号とによりベースバンド受信信号を出力する直交変復調器と、直交変復調器から出力された高周波送信信号を増幅して高周波送信信号出力端子へ供給するとともに、高周波受信信号入力端子から得られた高周波受信信号を増幅して直交変復調器に供給する送受共用可変利得増幅器を備える無線送受信機が掲載されている。
このように、特許文献２に掲載されている無線送受信機は、送受共用可変利得増幅器を送信と受信で共用するものであり、複数の周波数帯の電波を受信するためのものではない。
As described above, the wireless transceiver disclosed in
そこで、上記の点に鑑み、本発明は、複数の周波数特性及び／又は利得の中から所望の周波数特性及び／又は利得を選択可能な増幅回路を提供することを目的とする。また、本発明は、そのような増幅回路を具備する無線受信回路を提供することを更なる目的とする。 In view of the above, an object of the present invention is to provide an amplifier circuit capable of selecting a desired frequency characteristic and / or gain from a plurality of frequency characteristics and / or gain. It is a further object of the present invention to provide a radio receiving circuit including such an amplifier circuit.
本発明の１つの観点に係る増幅回路は、所定の周波数特性及び／又は利得をそれぞれ有する第１〜第Ｎ（Ｎは、２以上の整数）の増幅器と、第１〜第Ｎの増幅器の中の１つを選択することを指示するために外部から供給される制御信号に従って、外部から供給される入力信号を第１〜第Ｎの増幅器の中の１つの増幅器に供給するための１入力Ｎ出力の第１のスイッチ回路と、制御信号に従って、第１〜第Ｎの増幅器の中の１つの出力信号を選択して出力するためのＮ入力１出力の第２のスイッチ回路と、第１〜第Ｎの負荷回路と、制御信号が第１〜第Ｎの増幅器の中の第Ｊ番目（Ｊは、１〜Ｎの整数）の増幅器を選択することを指示する場合に、第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器の入力に第１〜第Ｎの負荷回路の中の第Ｊ番目の負荷回路を接続するための第３群のスイッチ回路とを具備する。 An amplifier circuit according to one aspect of the present invention includes first to Nth (N is an integer of 2 or more) amplifiers each having predetermined frequency characteristics and / or gain, and first to Nth amplifiers. 1 input N for supplying an externally supplied input signal to one of the first to Nth amplifiers in accordance with an externally supplied control signal to instruct to select one of An output first switch circuit, an N-input one-output second switch circuit for selecting and outputting one output signal from the first to N-th amplifiers according to the control signal, When the Nth load circuit and the control signal indicate to select the Jth (J is an integer from 1 to N) amplifier among the first to Nth amplifiers, Of the first to Nth load circuits at the input of the Jth amplifier in the first amplifier. Comprising a switch circuit of the third group to connect the circuit.
この増幅回路において、第１〜第Ｎの負荷回路の第Ｋ番目（Ｋは、１〜Ｎの整数）の負荷回路が、第１〜第Ｎの増幅器の中の第Ｋ番目の増幅器以外の（Ｎ−１）個の増幅器の入力インピーダンスの和に相当するインピーダンスをそれぞれ有することとしても良い。
また、第３群のスイッチ回路が、制御信号が第１〜第Ｎの増幅器の中の第Ｊ番目（Ｊは、１〜Ｎの整数）の増幅器を選択することを指示する場合に、第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器以外の（Ｎ−１）個の増幅器の入力を、第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器以外の（Ｎ−１）個の増幅器をオフ状態にさせるための所定の電位にそれぞれ接続することとしても良い。
さらに、第１のスイッチ回路の入力にバイアスを印加するためのバイアス回路を更に具備することとしても良い。
In this amplifier circuit, the Kth (K is an integer from 1 to N) load circuit of the first to Nth load circuits is other than the Kth amplifier among the first to Nth amplifiers ( N-1) impedances corresponding to the sum of the input impedances of the amplifiers may be provided.
When the third group of switch circuits instructs the control signal to select the J-th amplifier (J is an integer from 1 to N) among the first to N-th amplifiers, the first (N-1) amplifiers other than the Jth amplifier in the Nth amplifier are input to (N-1) amplifiers other than the Jth amplifier in the first to Nth amplifiers. Each of the amplifiers may be connected to a predetermined potential for turning off the amplifier.
Furthermore, a bias circuit for applying a bias to the input of the first switch circuit may be further provided.
また、本発明に係る無線受信回路は、上記した増幅回路を具備する。 In addition, a wireless reception circuit according to the present invention includes the above-described amplifier circuit.
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の参考例に係る増幅回路を用いた無線受信回路の概要を示すブロック図である。図１に示すように、この無線受信回路１は、電波を受信するためのアンテナ２と、整合回路３と、増幅回路４と、バッファアンプ４１とを具備する。
The best mode for carrying out the present invention will be described below with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 is a block diagram showing an outline of a radio reception circuit using an amplifier circuit according to a first reference example of the present invention. As shown in FIG. 1, the
整合回路３は、アンテナ２と増幅回路４との間のインピーダンス整合を行うための回路であり、コンデンサ、コイル等で構成可能である。
増幅回路４は、第１の周波数帯（例えば、９００ＭＨｚ等）の信号の増幅に適した周波数特性及び／又は利得を有する増幅器６と、第２の周波数帯（例えば、２．４ＧＨｚ等）の信号の増幅に適した周波数特性及び／又は利得を有する増幅器７と、増幅器６、７の入力にバイアスを印加するためのバイアス回路５と、２入力１出力のスイッチ回路ＳＷ１とを具備する。
The matching circuit 3 is a circuit for performing impedance matching between the
The amplifier circuit 4 includes an amplifier 6 having a frequency characteristic and / or gain suitable for amplification of a signal in the first frequency band (for example, 900 MHz) and a signal in the second frequency band (for example, 2.4 GHz). An amplifier 7 having a frequency characteristic and / or gain suitable for amplification, a
バイアス回路５は、所定の直流電圧を出力するための直流電源Ｖ１と、所定の第１の抵抗値を有する抵抗Ｒ１とを具備する。直流電源Ｖ１の低電位側の端子は、低電位側の電源電位（ここでは、ＶＳＳ）に接続されており、高電位側の端子は、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、整合回路３の出力及び増幅器６、７の入力に接続されている。
The
増幅器６は、所定の第１の電気的特性（入力インピーダンス等を含む）を有するＮチャネルトランジスタＱＮ１と、所定の第２の抵抗値を有する抵抗Ｒ２とを具備する。トランジスタＱＮ１のソースは、低電位側の電源電位（ここでは、ＶＳＳ）に接続されており、ゲートは、整合回路３の出力、バイアス回路５、及び、増幅器７の入力に接続されている。このトランジスタＱＮ１のゲートが、増幅器６の入力端となる。
さらに、トランジスタＱＮ１のドレインは、抵抗Ｒ２の一端に接続されている。このトランジスタＱＮ１のドレインと抵抗Ｒ２の接続点が、増幅器６の出力端となる。抵抗Ｒ２の他端は、高電位側の電源電位（ここでは、ＶＤＤ）に接続されている。
The amplifier 6 includes an N-channel transistor QN1 having a predetermined first electrical characteristic (including input impedance and the like) and a resistor R2 having a predetermined second resistance value. The source of the transistor QN1 is connected to a power supply potential (here, V SS ) on the low potential side, and the gate is connected to the output of the matching circuit 3, the
Further, the drain of the transistor QN1 is connected to one end of the resistor R2. A connection point between the drain of the transistor QN1 and the resistor R2 serves as an output terminal of the amplifier 6. The other end of the resistor R2 is connected to a power supply potential on the high potential side (here, V DD ).
増幅器７は、所定の第２の電気的特性（入力インピーダンス等を含む）を有するＮチャネルトランジスタＱＮ２と、所定の第３の抵抗値を有する抵抗Ｒ３とを具備する。トランジスタＱＮ２のソースは、低電位側の電源電位（ここでは、ＶＳＳ）に接続されており、ゲートは、整合回路３の出力、バイアス回路５、及び、増幅器６の入力に接続されている。このトランジスタＱＮ２のゲートが、増幅器７の入力端となる。
さらに、トランジスタＱＮ２のドレインは、抵抗Ｒ３の一端に接続されている。このトランジスタＱＮ２のドレインと抵抗Ｒ３の接続点が、増幅器７の出力端となる。抵抗Ｒ３の他端は、高電位側の電源電位（ここでは、ＶＤＤ）に接続されている。
The amplifier 7 includes an N-channel transistor QN2 having a predetermined second electrical characteristic (including input impedance and the like), and a resistor R3 having a predetermined third resistance value. The source of the transistor QN2 is connected to a power supply potential (here, V SS ) on the low potential side, and the gate is connected to the output of the matching circuit 3, the
Further, the drain of the transistor QN2 is connected to one end of the resistor R3. A connection point between the drain of the transistor QN2 and the resistor R3 is an output terminal of the amplifier 7. The other end of the resistor R3 is connected to a power supply potential on the high potential side (here, V DD ).
スイッチ回路ＳＷ１の制御入力には、外部の制御回路から制御信号が入力される。スイッチ回路ＳＷ１は、この制御信号に応じて、増幅器６又は７の出力信号を選択してバッファアンプ４１に出力する。
このように、増幅器６、７によって増幅された信号のいずれかが、バッファアンプ４１に供給される。すなわち、増幅回路４は、制御信号に応じて、第１又は第２の周波数帯の信号を増幅して出力することが可能である。
A control signal is input from the external control circuit to the control input of the switch circuit SW1. The switch circuit SW1 selects the output signal of the amplifier 6 or 7 according to this control signal and outputs it to the
In this way, one of the signals amplified by the amplifiers 6 and 7 is supplied to the
ここで、スイッチ回路ＳＷ１が増幅器６、７によって増幅された信号のいずれを選択している場合であっても、増幅器６、７の両方共に整合回路３に接続されている。すなわち、スイッチ回路ＳＷ１が増幅器６、７によって増幅された信号のいずれを選択している場合であっても、整合回路３から見た増幅回路４の入力インピーダンスは、増幅器６、７の入力インピーダンスの和であり、変わらない。従って、整合回路３を増幅器６、７の入力インピーダンスの和に応じたものとしておけば、第１の周波数帯、第２の周波数帯のいずれの周波数帯の信号も適切に増幅することができる。 Here, both of the amplifiers 6 and 7 are connected to the matching circuit 3 regardless of which of the signals amplified by the amplifiers 6 and 7 is selected by the switch circuit SW1. That is, regardless of which of the signals amplified by the amplifiers 6 and 7 is selected by the switch circuit SW1, the input impedance of the amplifier circuit 4 viewed from the matching circuit 3 is equal to the input impedance of the amplifiers 6 and 7. It is sum and does not change. Therefore, if the matching circuit 3 is set in accordance with the sum of the input impedances of the amplifiers 6 and 7, signals in either the first frequency band or the second frequency band can be appropriately amplified.
次に、本発明の第２の参考例について説明する。図２は、本発明の第２の参考例に係る増幅回路を用いた無線受信回路の概要を示すブロック図である。図２に示すように、この無線受信回路１１は、アンテナ２と、整合回路３と、増幅回路１４と、バッファアンプ４１とを具備する。
増幅回路１４は、バイアス回路５と、増幅器６、７と、第３の周波数帯の信号の増幅に適した周波数特性及び／又は利得を有する増幅器８と、３入力１出力のスイッチ回路ＳＷ２とを具備する。
増幅器８は、増幅器６、７（図１参照）と同様に、Ｎチャネルトランジスタのソース〜ドレイン経路及び抵抗を低電位側の電源電位（ここでは、ＶＳＳ）と高電位側の電源電位（ここでは、ＶＤＤ）との間に直列に接続することで構成可能である。
Next, a second reference example of the present invention will be described. FIG. 2 is a block diagram showing an outline of a radio reception circuit using an amplifier circuit according to a second reference example of the present invention. As shown in FIG. 2, the wireless reception circuit 11 includes an
The
Amplifier 8, similarly to the amplifier 6 (see FIG. 1) (here, V SS) power supply potential of the source-drain path and the resistance of the N-channel transistor low potential side and the high potential side power supply potential (here Then, it can be configured by connecting in series with V DD ).
スイッチ回路ＳＷ２の制御入力には、外部の制御回路から制御信号が入力される。なお、制御信号を多値信号としても良いし、複数ビット幅としても良い。
スイッチ回路ＳＷ２は、この制御信号に応じて、増幅器６〜８のいずれかの出力信号を選択してバッファアンプ４１に出力する。
A control signal is input from the external control circuit to the control input of the switch circuit SW2. Note that the control signal may be a multi-level signal or a plurality of bits.
The switch circuit SW2 selects any one of the output signals from the amplifiers 6 to 8 according to the control signal and outputs the selected output signal to the
このように、増幅器６〜８によって増幅された信号のいずれかが、バッファアンプ４１に供給される。すなわち、増幅回路１４は、制御信号に応じて、第１〜第３のいずれかの周波数帯の信号を増幅して出力することが可能である。
なお、ここでは、３つの増幅器６〜８を用いた増幅回路１４について説明したが、４つ以上の増幅器を用いることも可能である。
Thus, any of the signals amplified by the amplifiers 6 to 8 is supplied to the
Here, the
次に、本発明の第１の実施形態について説明する。図３は、本発明の第１の実施形態に係る増幅回路を用いた無線受信回路の概要を示すブロック図である。図３に示すように、この無線受信回路２１は、アンテナ２と、整合回路３と、本発明の第１の実施形態としての増幅回路２４と、バッファアンプ４１とを具備する。
増幅回路２４は、バイアス回路５と、増幅器６、７と、スイッチ回路ＳＷ１、ＳＷ３〜５と、負荷回路２５、２６とを具備する。
Next, a first embodiment of the present invention will be described. FIG. 3 is a block diagram showing an outline of a radio reception circuit using the amplifier circuit according to the first embodiment of the present invention. As shown in FIG. 3, the
The
負荷回路２５は、増幅器７の入力インピーダンスと同じインピーダンスを有する回路であり、負荷回路２６は、増幅器６の入力インピーダンスと同じインピーダンスを有する回路である。
The
スイッチ回路ＳＷ１、ＳＷ３〜ＳＷ５の制御入力には、外部の制御回路から制御信号が入力される。なお、ここでは、制御信号は、ハイレベル又はローレベルとなるものとする。
スイッチ回路ＳＷ１は、制御信号がハイレベルの場合に、増幅器６とバッファアンプ４１との間を接続し、制御信号がローレベルの場合に、増幅器７とバッファアンプ４１との間を接続する。
A control signal is input from an external control circuit to the control inputs of the switch circuits SW1, SW3 to SW5. Here, the control signal is assumed to be at a high level or a low level.
The switch circuit SW1 connects between the amplifier 6 and the
スイッチ回路ＳＷ３は、制御信号がハイレベルの場合に、整合回路３及びバイアス回路５と増幅器６との間を接続し、制御信号がローレベルの場合に、整合回路３及びバイアス回路５と増幅器７との間を接続する。
スイッチ回路ＳＷ４は、制御信号がハイレベルの場合に、増幅器６の入力と負荷回路２５との間を接続し、制御信号がローレベルの場合に、増幅器６の入力と低電位側の電源電位（ここでは、ＶＳＳ）との間を接続する。
スイッチ回路ＳＷ５は、制御信号がハイレベルの場合に、増幅器７の入力と低電位側の電源電位（ここでは、ＶＳＳ）との間を接続し、制御信号がローレベルの場合に、増幅器７の入力と負荷回路２６との間を接続する。
The switch circuit SW3 connects the matching circuit 3, the
The switch circuit SW4 connects between the input of the amplifier 6 and the
When the control signal is at a high level, the switch circuit SW5 connects between the input of the amplifier 7 and a low-potential-side power supply potential (here, V SS ), and when the control signal is at a low level, the amplifier 7 And the
すなわち、制御信号がハイレベルの場合、アンテナ２〜整合回路３〜増幅器６を経由して増幅された信号がバッファアンプ４１に供給される。このとき、整合回路３から見た増幅回路２４の入力インピーダンスは、増幅器６の入力インピーダンスと負荷回路２５のインピーダンス（ここでは、増幅器７の入力インピーダンスと同じ）との和となる。
一方、制御信号がローレベルの場合、アンテナ２〜整合回路３〜増幅器７を経由して増幅された信号がバッファアンプ４１に供給される。このとき、整合回路３から見た増幅回路２４の入力インピーダンスは、増幅器７の入力インピーダンスと負荷回路２６のインピーダンス（ここでは、増幅器６の入力インピーダンスと同じ）との和となる。
That is, when the control signal is at a high level, the amplified signal is supplied to the
On the other hand, when the control signal is at a low level, the amplified signal is supplied to the
このように、増幅器６、７によって増幅された信号のいずれが選択され出力されている場合であっても、整合回路３から見た増幅回路２４の入力インピーダンスは、増幅器６、７の入力インピーダンスの和であり、変わらない。従って、整合回路３を増幅器６、７の入力インピーダンスの和に応じたものとしておけば、第１の周波数帯、第２の周波数帯のいずれの周波数帯の信号も適切に増幅することができる。
なお、増幅回路２４は、先に説明した増幅回路４と同様の機能を有する。しかしながら、増幅器６の出力信号を選択している間は、増幅器７の入力が低電位側の電源電位（ここでは、ＶＳＳ）に接続され、増幅器７がオフ状態となる。一方、増幅器７の出力信号を選択している間は、増幅器６の入力が低電位側の電源電位（ここでは、ＶＳＳ）に接続され、増幅器６がオフ状態となる。これにより、増幅回路４よりも消費電力を低減することができる。
As described above, regardless of which of the signals amplified by the amplifiers 6 and 7 is selected and output, the input impedance of the
The
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る増幅回路を用いた無線受信回路の概要を示すブロック図である。図４に示すように、この無線受信回路３１は、アンテナ２と、整合回路３と、本発明の第２の実施形態としての増幅回路３４と、バッファアンプ４１とを具備する。
増幅回路３４は、バイアス回路５と、増幅器６〜８と、スイッチ回路ＳＷ２、ＳＷ４〜ＳＷ７と、負荷回路３５〜３７とを具備する。
Next, a description will be given of a second embodiment of the present invention. FIG. 4 is a block diagram showing an outline of a radio reception circuit using an amplifier circuit according to the second embodiment of the present invention. As shown in FIG. 4, the
The
負荷回路３５は、増幅器７の入力インピーダンスと増幅器８の入力インピーダンスとの和と同じインピーダンスを有する回路であり、負荷回路３６は、増幅器６の入力インピーダンスと増幅器８の入力インピーダンスとの和と同じインピーダンスを有する回路であり、負荷回路３７は、増幅器６の入力インピーダンスと増幅器７の入力インピーダンスとの和と同じインピーダンスを有する回路である。
The load circuit 35 is a circuit having the same impedance as the sum of the input impedance of the amplifier 7 and the input impedance of the amplifier 8, and the
スイッチ回路ＳＷ２、ＳＷ４〜ＳＷ７の制御入力には、外部の制御回路から制御信号が入力される。なお、ここでは、制御信号は、第１〜第３のレベルとなるものとする。
スイッチ回路ＳＷ７は、制御信号が第１のレベルの場合に、整合回路３及びバイアス回路５と増幅器６との間を接続し、制御信号が第２のレベルの場合に、整合回路３及びバイアス回路５と増幅器７との間を接続し、制御信号が第３のレベルの場合に、整合回路３及びバイアス回路５と増幅器８との間を接続する。
A control signal is input from an external control circuit to the control inputs of the switch circuits SW2, SW4 to SW7. Here, the control signal is assumed to be at the first to third levels.
The switch circuit SW7 connects the matching circuit 3 and the
スイッチ回路ＳＷ２は、制御信号が第１のレベルの場合に、増幅器６とバッファアンプ４１との間を接続し、制御信号が第２のレベルの場合に、増幅器７とバッファアンプ４１との間を接続し、制御信号が第３のレベルの場合に、増幅器８とバッファアンプ４１との間を接続する。
The switch circuit SW2 connects between the amplifier 6 and the
スイッチ回路ＳＷ４は、制御信号が第１のレベルの場合に、増幅器６の入力と負荷回路３５との間を接続し、制御信号が第２又は第３のレベルの場合に、増幅器６の入力と低電位側の電源電位（ここでは、ＶＳＳ）との間を接続する。
スイッチ回路ＳＷ５は、制御信号が第１又は第３のレベルの場合に、増幅器７の入力と低電位側の電源電位（ここでは、ＶＳＳ）との間を接続し、制御信号が第２のレベルの場合に、増幅器７の入力と負荷回路３６との間を接続する。
スイッチ回路ＳＷ６は、制御信号が第１又は第２のレベルの場合に、増幅器８の入力と低電位側の電源電位（ここでは、ＶＳＳ）との間を接続し、制御信号が第３のレベルの場合に、増幅器８の入力と負荷回路３７との間を接続する。
The switch circuit SW4 connects the input of the amplifier 6 and the load circuit 35 when the control signal is at the first level, and the input of the amplifier 6 when the control signal is at the second or third level. Connection is made between the power supply potential on the low potential side (here, V SS ).
When the control signal is at the first or third level, the switch circuit SW5 connects between the input of the amplifier 7 and the power supply potential on the low potential side (here, V SS ), and the control signal is in the second level. In the case of level, the input of the amplifier 7 and the
When the control signal is at the first or second level, the switch circuit SW6 connects between the input of the amplifier 8 and the power supply potential on the low potential side (here, V SS ), and the control signal is the third level. In the case of the level, the input of the amplifier 8 and the
すなわち、制御信号が第１のレベルの場合、アンテナ２〜整合回路３〜増幅器６を経由して増幅された信号がバッファアンプ４１に供給される。このとき、整合回路３から見た増幅回路３４の入力インピーダンスは、増幅器６の入力インピーダンスと負荷回路３５のインピーダンス（ここでは、増幅器７の入力インピーダンスと増幅器８の入力インピーダンスとの和と同じ）との和となる。
また、制御信号が第２のレベルの場合、アンテナ２〜整合回路３〜増幅器７を経由して増幅された信号がバッファアンプ４１に供給される。このとき、整合回路３から見た増幅回路３４の入力インピーダンスは、増幅器７の入力インピーダンスと負荷回路３６のインピーダンス（ここでは、増幅器６の入力インピーダンスと増幅器８の入力インピーダンスの和と同じ）との和となる。
That is, when the control signal is at the first level, the amplified signal is supplied to the
When the control signal is at the second level, the amplified signal is supplied to the
また、制御信号が第３のレベルの場合、アンテナ２〜整合回路３〜増幅器８を経由して増幅された信号がバッファアンプ４１に供給される。このとき、整合回路３から見た増幅回路３４の入力インピーダンスは、増幅器８の入力インピーダンスと負荷回路３７のインピーダンス（ここでは、増幅器６の入力インピーダンスと増幅器７の入力インピーダンスの和と同じ）との和となる。
When the control signal is at the third level, the amplified signal is supplied to the
このように、増幅器６〜８によって増幅された信号のいずれが選択され出力されている場合であっても、整合回路３から見た増幅回路３４の入力インピーダンスは、増幅器６〜８の入力インピーダンスの和であり、変わらない。従って、整合回路３を増幅器６〜８の入力インピーダンスの和に応じたものとしておけば、第１〜第３の周波数帯のいずれの周波数帯の信号も適切に増幅することができる。
なお、増幅回路３４は、先に説明した増幅回路１４と同様の機能を有する。しかしながら、増幅器６の出力信号を選択している間は、増幅器７、８の入力が低電位側の電源電位（ここでは、ＶＳＳ）に接続され、増幅器７、８がオフ状態となる。また、増幅器７の出力信号を選択している間は、増幅器６、８の入力が低電位側の電源電位（ここでは、ＶＳＳ）に接続され、増幅器６、８がオフ状態となる。また、増幅器８の出力信号を選択している間は、増幅器６、７の入力が低電位側の電源電位（ここでは、ＶＳＳ）に接続され、増幅器６、７がオフ状態となる。これにより、増幅回路１４よりも消費電力を低減することができる。
Thus, even if any of the signals amplified by the amplifiers 6 to 8 is selected and output, the input impedance of the
The
なお、ここでは、３つの増幅器６〜８を用いた増幅回路３４について説明したが、４つ以上の増幅器を用いることも可能である。
また、ここでは、制御信号が多値（３値）信号としたが、複数ビット幅の信号としても良い。
Here, the
In this example, the control signal is a multilevel (ternary) signal, but it may be a signal having a plurality of bits.
本発明は、複数の周波数特性及び／又は利得の中から所望の周波数特性及び／又は利得を選択可能な増幅回路において利用可能である。また、本発明は、そのような増幅回路を用いた無線受信装置において利用可能である。特に、複数の周波数帯の信号を切り換えて受信するための無線受信装置において利用可能である。 The present invention can be used in an amplifier circuit capable of selecting a desired frequency characteristic and / or gain from a plurality of frequency characteristics and / or gain. In addition, the present invention can be used in a wireless reception device using such an amplifier circuit. In particular, the present invention can be used in a radio receiving apparatus for switching and receiving signals in a plurality of frequency bands.
１、１１、２１、３１ 無線受信回路、２ アンテナ、３ 整合回路、４、１４、２４、３４ 増幅回路、５ バイアス回路、６〜８ 増幅器、２５、２６、３５〜３７ 負荷回路、４１ バッファアンプ、ＱＮ１、ＱＮ２ Ｎチャネルトランジスタ、Ｒ１〜Ｒ３ 抵抗、ＳＷ１〜ＳＷ７ スイッチ回路、Ｖ１ 直流電源 1, 11, 21, 31 Wireless receiver circuit, 2 antenna, 3 matching circuit, 4, 14, 24, 34 amplifier circuit, 5 bias circuit, 6-8 amplifier, 25, 26, 35-37 load circuit, 41 buffer amplifier , QN1, QN2 N-channel transistor, R1-R3 resistors, SW1-SW7 switch circuit, V1 DC power supply
Claims (2)
前記第１〜第Ｎの増幅器の中の１つを選択することを指示するために外部から供給される制御信号に従って、外部から供給される入力信号を前記第１〜第Ｎの増幅器の中の１つの増幅器に供給するための１入力Ｎ出力の第１のスイッチ回路と、
前記制御信号に従って、前記第１〜第Ｎの増幅器の中の１つの出力信号を選択して出力するためのＮ入力１出力の第２のスイッチ回路と、
第１〜第Ｎの負荷回路と、
前記制御信号が前記第１〜第Ｎの増幅器の中の第Ｊ番目（Ｊは、１〜Ｎの整数）の増幅器を選択することを指示する場合に、前記第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器の入力に前記第１〜第Ｎの負荷回路の中の第Ｊ番目の負荷回路を接続するとともに、前記第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器以外の（Ｎ−１）個の増幅器の入力を、前記第１〜第Ｎの増幅器の中の第Ｊ番目の増幅器以外の（Ｎ−１）個の増幅器をオフ状態にさせるための所定の電位にそれぞれ接続するための第３群のスイッチ回路と、
前記第１のスイッチ回路の入力にバイアスを印加するためのバイアス回路と、
を具備し、
前記第１〜第Ｎの負荷回路の第Ｋ番目（Ｋは、１〜Ｎの整数）の負荷回路が、前記第１〜第Ｎの増幅器の中の第Ｋ番目の増幅器以外の（Ｎ−１）個の増幅器の入力インピーダンスの和に相当するインピーダンスをそれぞれ有する増幅回路。 First to Nth (N is an integer of 2 or more) amplifiers each having a predetermined frequency characteristic and / or gain;
In accordance with a control signal supplied from the outside to instruct to select one of the first to Nth amplifiers, an input signal supplied from the outside is supplied to the first to Nth amplifiers. A 1-input N-output first switch circuit for supplying to one amplifier;
A second switch circuit having N inputs and one output for selecting and outputting one output signal among the first to Nth amplifiers according to the control signal;
First to Nth load circuits;
When the control signal instructs to select the J-th amplifier (J is an integer from 1 to N) among the first to N-th amplifiers, the first to N-th amplifiers are selected. The Jth load circuit of the first to Nth load circuits is connected to the input of the Jth amplifier of the first and Nth amplifiers, and other than the Jth amplifier of the first to Nth amplifiers Inputs of (N−1) amplifiers are respectively set to predetermined potentials for turning off (N−1) amplifiers other than the Jth amplifier among the first to Nth amplifiers. A third group of switch circuits for connection ;
A bias circuit for applying a bias to an input of the first switch circuit;
Equipped with,
The Kth (K is an integer from 1 to N) load circuit of the first to Nth load circuits is other than the Kth amplifier among the first to Nth amplifiers (N−1). ) pieces of amplifier circuit for chromatic respectively corresponding impedance to the sum of the input impedance of the amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004132560A JP4539159B2 (en) | 2004-04-28 | 2004-04-28 | Amplifier circuit and wireless receiver circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004132560A JP4539159B2 (en) | 2004-04-28 | 2004-04-28 | Amplifier circuit and wireless receiver circuit using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005318166A JP2005318166A (en) | 2005-11-10 |
| JP4539159B2 true JP4539159B2 (en) | 2010-09-08 |
Family
ID=35445158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004132560A Expired - Fee Related JP4539159B2 (en) | 2004-04-28 | 2004-04-28 | Amplifier circuit and wireless receiver circuit using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4539159B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011045832A1 (en) * | 2009-10-14 | 2013-03-04 | 株式会社アドバンテスト | Differential driver circuit and test apparatus using the same |
| US8903343B2 (en) * | 2013-01-25 | 2014-12-02 | Qualcomm Incorporated | Single-input multiple-output amplifiers with independent gain control per output |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000124818A (en) * | 1998-10-15 | 2000-04-28 | Toshiba Corp | Radio transmitter |
| US6317002B1 (en) * | 2000-06-27 | 2001-11-13 | International Business Machines Corporation | Circuit for efficiently producing low-power radio frequency signals |
| JP2002344266A (en) * | 2001-05-18 | 2002-11-29 | Matsushita Electric Ind Co Ltd | Variable gain amplifier |
| JP2003243954A (en) * | 2002-02-19 | 2003-08-29 | Hitachi Ltd | Variable gain amplifier |
| JP2004007706A (en) * | 2003-05-29 | 2004-01-08 | Toshiba Corp | Variable current dividing circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132746A (en) * | 1992-10-20 | 1994-05-13 | Sharp Corp | Power amplifier |
| JPH11284460A (en) * | 1998-03-27 | 1999-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Automatic gain control amplifier |
-
2004
- 2004-04-28 JP JP2004132560A patent/JP4539159B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000101371A (en) * | 1998-09-28 | 2000-04-07 | Matsushita Electric Ind Co Ltd | Variable gain amplifier |
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| JP2002344266A (en) * | 2001-05-18 | 2002-11-29 | Matsushita Electric Ind Co Ltd | Variable gain amplifier |
| JP2003243954A (en) * | 2002-02-19 | 2003-08-29 | Hitachi Ltd | Variable gain amplifier |
| JP2004007706A (en) * | 2003-05-29 | 2004-01-08 | Toshiba Corp | Variable current dividing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005318166A (en) | 2005-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070328 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091013 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100614 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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