JP4489291B2 - 自動試験装置における往復遅延効果の補償 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、広くは、自動試験装置に関し、更に詳しくは、自動試験装置と試験対象装置との間で伝送される信号における往復遅延の効果を補償することに関する。
【０００２】
【従来の技術】
本発明は、国際調査報告において明示された以下の関連従来技術を参照するとより良く理解されるであろう：
ＷＯ 97 24622 A(Yoshiba Kazumichi; Advantest Corp, Japan, 10 July 1997) 自動試験装置は、テスタとも称されるのであるが、集積回路やそれ以外の半導体デバイスに欠陥があるかどうかを判断するために、電子産業において広く用いられている。
【０００３】
図１Ａは、典型的なテスタ１００の部分的なブロック図を示している。特に、コンピュータ・ワークステーション１０２が、周波数発生器１０１とシーケンサ１０３とに結合されている様子が示されている。テスト・エンジニアは、コンピュータ・ワークステーション１０２を用いて、テスタ１００を制御するコマンドを入力し、いくつかの動作パラメータを特定し、テスト・パターンを生じさせるのが典型的である。テスト・パターンには、一般的に、一連のテスト・ベクトルが含まれる。例えば、テスト・エンジニアは、周波数発生器１０１によって生じるクロックの周波数を特定することにより、テスト・サイクルの長さ、すなわち周期を特定することができる。更に、テスト・エンジニアは、テスト・パターンをシーケンサ１０３に含まれているメモリ（図示せず）にロードし試験を開始及び停止するコマンドを入力することができる。結果的に、各テスト・サイクルの間に、シーケンサ１０３の中のプロセッサ（図示せず）が、メモリからテスト・ベクトルを１つ読み出し、次に、それから導かれる情報をタイミング発生器１０６に送る。タイミング発生器１０６は、この情報を用いて、正確に特定された時刻においてエッジを生じる。そして、これらのタイミング・エッジが、ピン電子装置（pin electronics）１０４に提供される。
【０００４】
テスタ１００は、複数のピン電子装置を含んでいるのが典型的であり、ピン電子装置は、それぞれが、１つの試験対象装置（device under test = DUT）のノードの１つに結合されている。簡略化のために、ピン電子装置１０４だけが示されている。更に、テスタ・ピン（図示せず）が、ピン電子装置１０４をＤＵＴ１０５の対応するノードに伝送線（線路）１０９を介して接続するのが典型的である。
【０００５】
従来のテスト構成では、ピン電子装置１０４は、テスト信号をＤＵＴ１０５のノードに印加し、この印加された信号に応答してＤＵＴ１０５が生じる出力信号を検出し、検出された出力信号を、タイミング発生器１０６によって提供されるタイミング・エッジによって命じられる時刻における予測値と比較する。検出された出力信号が予測値と一致しない場合には、テスタ１００は、一般に、ＤＵＴ１０５には欠陥があると指示する。
【０００６】
図１Ｂは、ピン電子装置１０４と、ＤＵＴ１０５と、それらを接続する伝送線１０９との部分的な回路図を示している。タイミング発生器１０６によって提供されるタイミング・エッジは、テスト信号を生じるドライバ１１０を制御するのに用いられるのが典型的である。このテスト信号は、典型的には、逆整合（back-match）抵抗１１３と伝送線１０９とを通過した後に、ＤＵＴ１０５に到達する。テスト信号は、次に、双方向パッド１１２を通過してＤＵＴ１０５におけるライン１２４に至る。
【０００７】
更に、ＤＵＴ１０５は、出力信号をライン１２２に印加することもできる。この出力信号は、典型的には、双方向パッド１１２と伝送線１０９とを通過した後に、ピン電子装置１０４に到達する。そして、典型的には、他のタイミング・エッジがコンパレータ１１１を制御し、コンパレータ１１１は、出力信号を特定の電圧スレショルドと比較する。
【０００８】
ピン電子装置１０４とＤＵＴ１０５とを相互に接続する回路によって、テスト信号と出力信号との両方にいくらかの長さの遅延時間が生じるのが一般的である。この遅延時間は、図１Ｃのタイミング図に示されている。例えば、ライン１２６はパルス１３０を含み、このパルス１３０は、ＤＵＴ１０５によって発生される出力信号を表している。これに対して、ライン１２０はパルス１３２を含み、このパルス１３２は、伝送線１０９を通過した後の出力信号を表している。パルス１３２は、時間ＴＤだけ遅延しているように示されている。この時間ＴＤは、時刻Ｔ１から時刻Ｔ２までの時間の長さである。
【０００９】
同様に、図１Ｄには、ライン１２０がテスト信号１３６と共に示されているが、これは、逆整合抵抗１１３を通過した後で、テスト信号１３６が反射したものと合成されたテスト信号を表していることを意味する。これは、ドライバ１１０などの逆整合されたドライバによって生じたテスト信号の従来型の表現である。更に、ライン１２６はパルス１３４を含んでいるが、パルス１３４は、伝送線１０９を通過した後のテスト信号１３６を示している。このパルス１３４は、また、時刻Ｔ２から時刻Ｔ３までの時間である時間ＴＤだけ遅延しているように示されている。
【００１０】
従って、図１Ｃは、図１Ｄと共に、発生された出力信号１３０と遅延したテスト信号１３４とが遅延ＴＤの２倍の時間すなわち２ＴＤだけ時間的に離れ（分離され）ていることを示している。２ＴＤは、時刻Ｔ１から時刻Ｔ３までの時間の長さである。これは、一般的に、ピン電子装置１０４とＤＵＴ１０５との間の往復遅延（round-trip delay）として知られている。
【００１１】
よって、発生された出力信号１３０と遅延したテスト信号１３４との時間的な分離が往復遅延未満である場合には、ライン１２０上の遅延した出力信号１３２とテスト信号１３６とはＴ１からＴ３までの時間間隔の間に重なり合う、すなわち「衝突する」ことになり、このために、テスタ１００が出力信号１３２を検出することが非常に困難になる可能性がある。
【００１２】
これは、テスタのプログラミングにおける融通性に対する大きな制限となる。特に、高速の電子回路を試験する場合にそういえる。例えば、テスト・エンジニアは、テスタをプログラムする際に、ＤＵＴの各ノードと関連のある往復遅延を考慮し、それによって、印加されたテスト信号のいずれもが、検出される出力信号と干渉する可能性が生じることを回避しなければならない。これは、双方向パッド１１２が送信モードから受信モードに切り替わる速度と、テスタが、出力信号を受信した後で同じ伝送線上に新たなテスト信号を生じることができる速度と、連続的なテスト・サイクルにおいてコンパレータ１１１とドライバ１１０とを制御するエッジの近接性（proximity）とに影響を与える。
【００１３】
テスタにおける往復遅延の効果を補償する１つの方法は、「フライ・バイ」（fly-by）構成として知られているものである。図１Ｅに示されているように、ドライバ１１０は、従来と同様に、伝送線１０９を介して双方向パッド１１２に接続される。しかし、今回は、双方向パッド１１２は、第２の伝送線１１０を介してコンパレータ１１１に接続されている。結果的に、ピン電子装置１０４は、伝送線１０９を用いてＤＵＴ１０５にテスト信号を印加し、伝送線１１０を用いてＤＵＴ１０５からの出力信号を検出する。テスト信号と出力信号とがそれぞれ異なる伝送線を用いて印加され検出されるので、ピン電子装置１０４における信号の衝突が回避される。
【００１４】
しかし、このアプローチにはいくつかの短所がある。例えば、ＤＵＴの各ノードにおいて２つの伝送線を設けることは、テスタのコストを実質的に上昇させるだけでなく、各ノードにおける負荷をほぼ２倍にすることになる。更に、テスト信号と出力信号とに導入される遅延時間がそれぞれ異なる値を有する可能性があるので、テスタのタイミング較正が、一般に、はるかに複雑になる。
【００１５】
従って、これらの短所を克服するテスタにおける往復遅延の効果を補償する方法が望まれる。
【００１６】
【発明が解決しようとする課題】
以上を鑑みて、本発明の目的は、高速電子回路を試験することができるテスタを提供することである。
【００１７】
本発明の別の目的は、往復遅延の効果を安価に補償するテスタを提供することである。
本発明の更に別の目的は、高いレベルのプログラミング融通性を有するテスタを提供することである。
【００１８】
【課題を解決するための手段】
以上の及びそれ以外の目的は、テスト信号を生じるドライバ回路と試験対象回路によって生じる対応する出力信号を検出するコンパレータ回路とを備えたピン電子装置を有するテスタにおいて達成される。或る実施例では、このコンパレータ回路は、テスト信号をスケーリングしたものを対応する出力信号から減算する回路を含む。
【００１９】
別の実施例では、このコンパレータ回路は、テスト信号をスケーリングしたものをコンパレータのスレショルド電圧に加算する回路を含む。
更に別の目的及び効果は、以下の説明及び図面を考察することによって明らかになる。
【００２０】
【発明の実施の形態】
本発明は、以下の詳細な説明と添付の図面とを参照することによって、よりよく理解されるはずである。
【００２１】
図２Ａは、本発明によるピン電子装置２０４の部分的な回路図を示している。ピン電子装置２０４は、図１Ａに示されているピン電子装置１０４を改良したものである。従って、ピン電子装置２０４をピン電子装置１０４の代わりに用いて、高速の半導体デバイスを試験することができる。
【００２２】
好適なテスタ構成は、それぞれがＤＵＴ１０５のノードの１つに結合されている複数のピン電子装置２０４を含む。例えば、ピン電子装置２０４は、ＤＵＴ１０５の１つのノードに、伝送線（線路）１０９によって通常の態様で結合される。ここで伝送線１０９は同軸ケーブルでよい。
【００２３】
タイミング発生器１０６（図１Ａ）のようなタイミング発生器は、タイミング発生器及び補間器回路（図示せず）を含み、この回路が、ドライバ１１０とコンパレータ２１１とを制御するタイミング・エッジ（図示せず）を生じる。これらのタイミング・エッジは、シーケンサ１０３（図１Ａ）などのシーケンサによって提供されるテスト・ベクトルから導かれる情報を用いて、通常の態様で生じる。テスタにおいてタイミング・エッジを生じさせるのにテスト・ベクトルを用いることは、この分野の当業者に広く知られている。
【００２４】
ドライバ１１０は、タイミング・エッジによって正確に特定される時刻においてテスト信号を生じる。各テスト信号は、逆整合抵抗１１３と伝送線１０９とを通過してＤＵＴ１０５に至る。各テスト信号は、次に、双方向パッド１１２などのパッドを通過し、ＤＵＴ１０５におけるライン１２４に至る。
【００２５】
従って、双方向パッド１１２の制御入力の状態は、双方パッド１１２が受信モードにあるようになっている。この場合には、ライン１２４とライン１２６との間に結合されたバッファ１２５は機能しており（アクティブ状態）、ライン１２２とライン１２６との間に結合されたバッファ１２３は機能していない。それ以外の時間には、制御入力の状態は双方向パッド１１２を送信モードにする。こちらの場合には、バッファ１２３が機能し、バッファ１２５は機能しない。
【００２６】
典型的なテスタ構成では、他のピン電子装置（図示せず）がＤＵＴ１０５の他のノード（図示せず）に結合され、ＤＵＴ１０５の動作を制御することもある。このような他のピン電子装置を用いて双方向パッド１１２の制御入力の状態を制御し、それによって、双方向パッド１１２が受信モードで動作するのか送信モードで動作するのかを決定することができる。
【００２７】
ＤＵＴ１０５は、ライン１２２上に出力信号を提供する。このような出力信号は、ドライバ１１０が生じるテスト信号、又は、上述した他のピン電子装置が生じる他のテスト若しくは制御信号に応答して、ＤＵＴによって提供されうる。
【００２８】
各出力信号は、バッファ１２３を通過する。従って、制御入力の状態によって、双方向パッド１１２は送信モードにおかれる。更に、出力信号は伝送線１０９を通過してピン電子装置２０４に到達する。
【００２９】
すでに述べたように、ピン電子装置２０４は逆整合抵抗１１３を含むが、この逆整合抵抗１１３は、ピン電子装置２０４の入力インピーダンスを伝送線１０９の特性インピーダンスに整合させる。これは、伝送線１０９を介してピン電子装置２０４に至るどの信号も、反射されて伝送線１０９を介してＤＵＴに戻ることはないことを意味する。伝送線１０９は、典型的には、５０Ωに等しい特性インピーダンスを有している。従って、逆整合抵抗１１３は、典型的には、５０Ωの値を有している。
【００３０】
しかし、ＤＵＴ１０５の入力インピーダンスは、典型的には、伝送線１０９の特性インピーダンスとは整合しない。これは、伝送線１０９を介してＤＵＴ１０５に至る信号は、どれも反射されて、テスタにおけるピン電子装置２０４に戻りうることを意味している。
【００３１】
この現象の影響は、図１Ｄに示されている。例えば、ライン１２０は信号１３６を含んでいるが、この信号１３６は、ドライバ１１０によって発生されたテスト信号とＤＵＴ１０５から反射されて戻ったテスト信号が反射されたものとの合成である。発生されたテスト信号は時刻Ｔ２から時刻Ｔ５までの間に生じ、反射されたテスト信号は時刻Ｔ４から時刻Ｔ７までの間に生じる。更に、発生されたテスト信号の時刻Ｔ２における立上りエッジと反射されたテスト信号の時刻Ｔ４における立上りエッジとは、往復遅延すなわち２ＴＤだけ分離されている。これは、テスト信号がテスタにおけるライン１２０（図２Ａ）からＤＵＴ１０５におけるライン１２６（図２Ａ）まで伝搬し、ライン１２０に戻るのに要する時間である。
【００３２】
従って、発生されたテスト信号と反射されたテスト信号とは、Ｔ４からＴ５までの時間間隔の間には重なり合う又は「衝突」する。この衝突の効果は、Ｔ４からＴ５までの信号１３６の形状によって示されている。注意すべきは、逆整合抵抗１１３は、この例では、信号１３６の振幅を約２分の１だけ減衰するということである。
【００３３】
対照的に、図１Ｃにはライン１２６が示されているが、このライン１２６は、ＤＵＴ１０５によって生じる出力信号１３０を表している。この信号１３０は、出力信号１３０が反射したものとは合成されていない。その理由は、ピン電子装置２０４における逆整合抵抗１１３のために、どの信号も、ＤＵＴ１０５に向けて反射されるということがないからである。
【００３４】
ピン電子装置２０４は、また、スケーリング回路２０６とコンパレータ回路２１１とを含んでおり、これらについて、図２Ｂに示されているタイミング図と共に説明を行う。特に、ライン１２６は、ＤＵＴ１０５によって生じる出力信号１３０と伝送線１０９とＤＵＴ１０５との間の接続部における遅延したテスト信号１３４との両方を示している。すでに述べたように、出力信号１３０は、ピン電子装置２０４によって生じるテスト又は制御信号に応答して、ＤＵＴ１０５によって生じる。更に、遅延したテスト信号１３４は、テスト信号が、テスタにおけるライン１２０から、伝送線１０９を介して、ＤＵＴ１０５におけるライン１２６まで伝搬するのに要する時間の長さだけ遅延したテスト信号１３４である。この時間遅延は、往復遅延の半分すなわちＴＤに等しい。
【００３５】
更に、ライン１２０は信号２５０を含むが、信号２５０は、往復遅延の半分（ＴＤ）だけ遅延している出力信号１３０と、ピン電子装置２０４と伝送線１０９との間の接続部におけるテスト信号１３４との合成（組合せ）である。遅延した出力信号１３０は時刻Ｔ１からＴ５までの間に生じ、ピン電子装置２０４におけるテスト信号１３４は時刻Ｔ３からＴ７までの間に生じる。注意すべきは、ピン電子装置２０４におけるテスト信号１３４は、テスト信号１３４がＤＵＴ１０５から反射されて戻ってきたものとも合成されていることである。
【００３６】
従って、遅延した出力信号１３０とピン電子装置２０４におけるテスト信号１３４とは、Ｔ３からＴ５までの時間間隔の間では重なり合う又は「衝突」し、それによって、ピン電子装置２０４が遅延した出力信号１３０を検出することが非常に困難になる。その理由は、出力信号１３０とＤＵＴ１０５における遅延したテスト信号１３４との間の時間的な距離が、往復遅延よりも短いからである。この例では、出力信号１３０と遅延したテスト信号１３４とは、往復遅延の半分だけ、すなわちＴＤだけ時間的に分離されている。
【００３７】
本発明の重要な利点は、スケーリング回路２０６とコンパレータ回路２１１とから導かれる。図２Ｂに示されているように、ライン２１４は信号２５２を含むが、信号２５２は、ドライバ１１０によって生じたテスト信号をスケーリングしたものである。この信号は、ＤＵＴ１０５においてライン１２６上の遅延したテスト信号１３４として現れるテスト信号と同一であることが好ましい。この信号は、また、遅延した出力信号とピン電子装置２０４におけるライン１２０上の反射されたテスト信号との両方と合成されたテスト信号と同一であることが好ましい。この例では逆整合抵抗１１３がテスト信号を半分に減衰するので、スケーリング回路２０６はテスト信号を半分にスケーリングして信号２５２を生じる。
【００３８】
ライン１２０上の信号２５０とライン２１４上の信号２５２とは、コンパレータ回路２１１に提供されて加算回路２０８によって合成される。加算回路２０８の出力は、図２Ｂのライン２１５上に示されている。加算回路２０８は、まず、信号２５２を反転し、次に、反転された信号２５２を合成された信号２５０に加算する。結果的に、加算回路２０８は、スケーリングされたテスト信号２５２を合成された信号２５０から減算する。
【００３９】
従って、ライン２１５は、加算回路２０８の出力が信号２５４及び２５６を含んでいることを示している。信号２５４は遅延した出力信号１３０であり、この遅延した出力信号１３０は、合成された信号２５０から回復される。更に、信号２５６は反射されたテスト信号であり、この反射されたテスト信号は、合成された信号２５０からやはり再生される。次に、これらの信号２５４及び２５６は、コンパレータ２１６及び２１７に提供される。これらのコンパレータ２１６及び２１７は、信号２５４及び２５６の一方又は両方を、選択された高いスレショルド・レベルＶｔｈ及び選択された低いスレショルド・レベルＶｔｌとそれぞれ比較する。
【００４０】
例えば、ライン２４０及び２４２は、コンパレータ２１６及び２１７によってそれぞれ発生された典型的な出力を示している。この例では、ライン２４０はコンパレータの出力２６４を示しているが、この出力２６４は、信号２５４の立上りエッジがほぼ時刻Ｔ２においてＶｔｈと交差するときにハイになり、その立下りエッジがほぼ時刻Ｔ４においてＶｔｈと交差するときにローになる。更に、ライン２４２はコンパレータの出力２６６を示しており、この出力２６６は、信号２５４の立上りエッジがほぼ時刻Ｔ２においてＶｔｌと交差するときにローになり、その立下りエッジがほぼ時刻Ｔ４においてＶｔｌと交差するときにハイになる。
【００４１】
本発明の重要な利点は、ＤＵＴによって生じる出力信号を、その出力信号とテスタによって後で同じ伝送線を介して送信されるテスト信号とのＤＵＴにおける時間的な距離が往復遅延全体よりも短い場合であっても、検出することができるということである。図２Ｂに示されているように、出力信号１３０とテスト信号１３４とは、ライン１２６上で往復遅延の半分しか時間的に分離されていない。これにより、遅延した出力信号とテスト信号とはテスタにおいてライン１２０上で重なり合うすなわち衝突することが必然となる。しかし、テスタにおける出力信号１３０を表す変形のない信号２５４が、それ以後の検出及び比較のために、ライン２１５を介してコンパレータ２１６及び２１７に提供される。
【００４２】
これにより、テスタのプログラミングに関する融通性（柔軟性）が高まることになる。例えば、テスト・エンジニアは、ＤＵＴからの出力信号を受け取った後でテスト信号を同じラインに提供する際に、特定の伝送線に付随する往復遅延をもはや考慮する必要がない。その理由は、テスト信号が受け取られた出力信号と重なり合う又は衝突する場合であっても、本発明による改良されたピン電子装置であれば、問題なく、受け取られた出力信号を検出することができるからである。
【００４３】
また、ＤＵＴにおける双方向パッドを、送信モードと受信モードとの間で高速で切り換えるようすることも可能である。その理由は、ＤＵＴにおいて同じライン上にある出力信号とそれに続くテスト信号とを、少なくともそのラインに対する往復遅延分だけは分離することが、もはや不要であるからである。
【００４４】
また、ピン電子装置におけるドライバ及びコンパレータ回路を制御するタイミング・エッジを、連続的なテスト・サイクルにおいてより近接するように配置することが可能である。例えば、第１のタイミング・エッジによってコンパレータ回路が或るテスト・サイクルの間に出力信号の比較を開始し、他方で、第２のタイミング・エッジによってドライバ回路が次のテスト・サイクルの間にテスト信号を同じラインに印加することを開始することが可能である。本発明によれば、第１及び第２のタイミング・エッジを、出力信号とテスト信号とがそのラインのテスタ端部において重なり合うかどうかを考慮することなく、特定することができる。
【００４５】
以上で１つの実施例を説明したが、他の実施例又は変形例も多く可能である。例えば、本発明によるピン電子装置をピン電子装置１０４（図１Ａ）の代わりに用いて高速の半導体デバイスを試験することができる。ただし、これは単なる例示である。本発明によるピン電子装置は、任意の適切なテスタ構成と共に用いることが可能である。
【００４６】
また、逆整合抵抗１１３（図２Ａ）はテスト信号を半分に減衰し、従って、スケーリング回路２０６（図２Ａ）はテスト信号を半分にスケーリングすると説明した。しかし、これは単なる例示である。逆整合抵抗とスケーリング回路とは、テスト信号を任意の適切な量だけスケーリングすることができる。
【００４７】
また、ピン電子装置における加算回路はスケーリングされたテスト信号を反転させた後で加算演算を実行すると説明した。しかし、これは単なる例示である。スケーリング回路又は何らかの他の回路が、スケーリングされたテスト信号を代わりに反転させ、次に、反転されスケーリングされたテスト信号を加算回路に提供することができる。
【００４８】
また、コンパレータ回路は回復（再生）された出力信号と反射されたテスト信号との一方又は両方を選択された高い又は低いスレショルド電圧と比較すると説明した。しかし、これは単なる例示である。典型的なテスト・セッションの間には、反射されたテスト信号はコンパレータ回路によって再生されるのであるが、無視される。
【００４９】
更に、改良されたピン電子装置の別の実施例が図３Ａに示されている。特に、ピン電子装置３０４が、伝送線１０９によって通常の態様でＤＵＴ１０５に結合されている。そして、ピン電子装置３０４は、ドライバ１１０と、スケーリング回路２０６と、逆整合抵抗１１３と、コンパレータ回路３１１とを含んでおり、これらは、ピン電子装置２０４における対応する構成要素と同じような態様で協働して機能する。
【００５０】
しかし、ピン電子装置２０４で用いられていたコンパレータ回路２１１では、スケーリングされたテスト信号を合成された信号から効果的に減算することによって出力信号をＤＵＴから回復するのであるが、コンパレータ回路３１１の場合には、スケーリングされたテスト信号を用いて選択された高い又は低いスレショルド電圧を調整して、変形された出力信号の有用な比較を行っている。
【００５１】
例えば、図３Ｂには、信号２５０を伴うライン１２０が示されているが、信号２５０は、ＤＵＴの出力信号と、スケーリングされたテスト信号と、ＤＵＴから反射されたスケーリングされたテスト信号との合成を表している。更に、ライン３１４上のスケーリングされたテスト信号と高いスレショルド・レベルＶｔｈとがコンパレータ回路３１１に提供され、加算回路３０８によって合成される。加算回路３０８の出力は、図３Ｂのライン３１８上に示されている。低いスレショルド・レベルＶｔｌもまたコンパレータ回路３１１に提供されて、加算回路３１０によってスケーリングされたテスト信号と合成される。加算回路３１０の出力は、図３Ｂのライン３１９上に示されている。
【００５２】
従って、スケーリングされたテスト信号は、Ｔ１０からＴ１２までの時間間隔の間に、一定のスレショルド電圧Ｖｔｈ及びＶｔｌに加算される。加算回路３０８及び３１０は、これらの修正されたスレショルド・レベル３６０及び３６２をライン３１８及び３１９上にそれぞれ与え、コンパレータ３１６及び３１７によってそれ以後用いられるようにする。スレショルド電圧Ｖｔｈ及びＶｔｌの値は、この例では等しくなっている。
【００５３】
合成された信号２５０もまたコンパレータ回路３１１に提供される。更に、コンパレータ３１６は、合成された信号２５０を、ライン３１８上の修正された高いスレショルド・レベル３６０と比較する。その結果として、図３Ｂには、コンパレータ３１６の出力であるライン３４０が、変形された出力信号の立上りエッジが高いスレショルド・レベル３６０と交差するときにハイになることが示されている。これは、時刻Ｔ９において生じる。更に、ライン３４０は、変形された出力信号の立下りエッジが高いスレショルド・レベル３６０と交差するときにローになる。これは、時刻Ｔ１１において生じる。
【００５４】
同様に、コンパレータ３１７は、合成された信号２５０を、ライン３１９上の修正された低いスレショルド・レベル３６２と比較する。その結果として、図３Ｂには、コンパレータ３１７の出力であるライン３４２が、変形された出力信号の立上りエッジが低いスレショルド・レベル３６２と時刻Ｔ９において交差するときにローになることが示されている。更に、ライン３４２は、変形された出力信号の立上りエッジが低いスレショルド・レベル３６０と時刻Ｔ１１において交差するときにハイになる。
【００５５】
ＤＵＴの出力信号の立下りエッジがその出力信号とスケーリングされたテスト信号との重なり合いのために変形されているとしても、コンパレータ回路３１１は、依然としてこのエッジをうまく検出することができる。その理由は、コンパレータ回路３１１が、スレショルド・レベルを修正することにより変形が考慮されるようにするからである。
【００５６】
従って、本発明は、冒頭の特許請求の範囲の精神及び範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】 図１Ａ、１Ｂ、１Ｃ、１Ｄ及び１Ｅから構成される。図１Ａは、従来技術によるテスタの部分的なブロック図である。図１Ｂは、図１Ａ及び試験対象装置と共に用いられるピン電子装置の部分的な回路図である。図１Ｃ及び１Ｄは、図１Ａの装置によって発生されるテスト信号と試験対象装置によって生じる出力信号とを表すタイミング図である。図１Ｅは、図１Ｂに示されている装置の別の実施例の部分的な回路図である。
【図２】 図２Ａ及び２Ｂから構成される。図２Ａは、本発明による補償回路を組み入れたピン電子装置の部分的な回路図である。図２Ｂは、図２Ａの装置を用いた往復遅延効果の補償を説明するタイミング図である。
【図３】 図３Ａ及び３Ｂから構成される。図３Ａは、図２に示されている装置の別の実施例の部分的な回路図である。図３Ｂは、図３Ａの装置を用いた往復遅延効果の補償を説明するタイミング図である。

Claims (19)

1. 試験対象回路（１０５）の複数のノードに接続された複数のテスト・ピン（２０４）を有しており、前記試験対象回路に欠陥があるかどうかを判断するのに用いられるテスタ（１００）であって、
   選択されたテスト・ピンに信号を印加する印加手段（例えば、１１０）と、
   前記選択されたテスト・ピン上の信号を検出する検出手段（例えば、２１１又は３１１）と、を備え、
   前記検出された信号は、前記試験対象回路によって生成された信号と前記印加手段によって印加された信号との合成信号を含み、
   前記検出手段は、前記合成信号から前記印加された信号を減算することによって、前記印加された信号を除去する除去手段を含む、
   テスタ。
2. 各テスト・ピンを前記試験対象回路（１０５）の対応するノードに接続する伝送線（１０９）を更に備えている、請求項１記載のテスタ。
3. 前記伝送線は同軸ケーブルである、請求項２記載のテスタ。
4. 前記印加されたテスト信号は、前記試験対象回路によって生成された少なくとも１つの信号から、前記伝送線を介する往復遅延よりも短い時間だけ時間的に分離されて、前記試験対象回路に到達する、請求項２記載のテスタ。
5. 前記印加手段は逆整合されたドライバ（例えば、１１０、１１３）を含む、請求項１記載のテスタ。
6. 前記逆整合されたドライバは前記印加された信号を所定の量だけ減衰する、請求項５記載のテスタ。
7. 前記印加手段と前記検出手段との間に結合され、前記印加された信号の振幅を所定の量だけ調整する手段（例えば、２０６）を更に備えている、請求項６記載のテスタ。
8. 前記除去手段は前記印加された信号を前記合成信号から減算する回路（例えば、２０８）を含む、請求項１記載のテスタ。
9. 前記除去手段は、前記試験対象回路によって生成された信号を前記合成信号から再生するのに用いられ、
   前記検出手段は、前記除去手段に結合された少なくとも１つのコンパレータ（例えば、２１６、２１７又は３１６、３１７）を更に含み、前記コンパレータは、前記再生された信号を予測値と比較するのに用いられる、請求項１記載のテスタ。
10. 試験対象回路（１０５）の複数のノードに接続された複数のテスト・ピン（２０４）を有しており、前記試験対象回路に欠陥があるかどうかを判断するのに用いられるテスタ（１００）であって、
    選択されたテスト・ピンに信号を印加する印加手段（例えば、１１０）と、
    前記選択されたテスト・ピン上の信号を検出する検出手段（例えば、３１１）であって、前記検出された信号を予測値と比較する少なくとも１つのコンパレータ（例えば、３１６、３１７）を含む、検出手段と、を備え、
    前記検出された信号は、前記試験対象回路によって生成された信号と前記印加手段によって印加された信号との合成信号を含み、
    前記検出手段は、前記印加された信号を前記予測値の少なくとも１つに加算することによって、前記コンパレータのスレショルド・レベルを調整する手段（例えば、３０８、３１０）を更に含む、テスタ。
11. 前記印加手段は逆整合されたドライバ（例えば、１１０、１１３）を含む、請求項１０記載のテスタ。
12. 前記逆整合されたドライバは前記印加された信号を所定の量だけ減衰する、請求項１１記載のテスタ。
13. 前記逆整合されたドライバは前記印加された信号を所定の量だけ減衰し、
    前記印加手段と前記検出手段との間に結合され、前記印加された信号の振幅を所定の量だけ調整する手段（例えば、２０６）を更に備えている、請求項１２記載のテスタ。
14. 試験対象回路（１０５）のノードに結合されており、前記試験対象回路に欠陥があるかどうかを判断するテスタにおいて用いられるピン電子装置（２０４）であって、
    前記ノードに接続されたドライバであって、出力と、該出力と前記ノードとの間に接続された逆整合抵抗（例えば、１１３）と、を含む逆整合されたドライバと、
    前記ドライバの出力と前記ノードとに結合され、前記ノードにおける信号からドライバ信号を減算する減算回路（例えば、２０８）と、前記減算回路の出力に結合され、前記減算回路の出力における信号と予測値とを比較する少なくとも１つのコンパレータ（例えば、２１６、２１７）と、を含むコンパレータ回路（例えば、２１１）と、
    を備えたピン電子装置（２０４）。
15. 前記ドライバの出力と前記減算回路との間に結合され、前記ドライバ信号の振幅を調整する回路（例えば、２０６）を更に備えている、請求項１４記載のピン電子装置。
16. 試験対象回路（１０５）のノードに結合され、前記試験対象回路に欠陥があるかどうかを判断するテスタにおいて用いられるピン電子装置（２０４）であって、
    前記ノードに接続され、出力と、前記出力と前記ノードとの間に接続された逆整合抵抗（１１３）と、を含む逆整合されたドライバと、
    前記ドライバの出力に結合され、ドライバ信号を予測値に加算する加算回路（例えば、３０８、３１０）と、前記加算回路の出力と前記ノードとに結合されて前記ノードにおける信号と前記加算回路の出力におけるレベルとを比較する少なくとも１つのコンパレータ（例えば、３１６、３１７）と、を含むコンパレータ回路（例えば、３１１）と、
    を備えたピン電子装置（２０４）。
17. 前記ドライバの出力と前記加算回路との間に結合され、前記ドライバ信号の振幅を調整する回路（例えば、２０６）を更に備えている、請求項１６記載のピン電子装置。
18. 試験対象回路（１０５）に伝送線（１０９）によって接続されたテスタ（１００）を動作させ、前記テスタにおける往復遅延の効果を補償するのに用いられる方法であって、
    （ａ）前記テスタと前記伝送線との間の接続部における信号を検出するステップであって、前記検出された信号は前記テスタによって生成された駆動信号と前記試験対象回路によって生成された出力信号との合成である、ステップと、
    （ｂ）前記検出された信号から前記駆動信号を減算し、それによって、前記出力信号を再生するステップと、
    （ｃ）前記再生された出力信号を予測値と比較し、それによって、前記試験対象回路に欠陥があるかどうかを判断するステップと、
    を含む方法。
19. 試験対象回路（１０５）に伝送線（１０９）によって接続されたテスタ（１００）を動作させ、前記テスタにおける往復遅延の効果を補償するのに用いられる方法であって、
    （ａ）前記テスタと前記伝送線との間の接続部における信号を検出するステップであって、前記検出された信号は前記テスタによって生成された駆動信号と前記試験対象回路によって生成された出力信号との合成である、ステップと、
    （ｂ）前記駆動信号を少なくとも１つの予測レベルに加算し、それによって、修正された予測レベルを少なくとも１つ生じるステップと、
    （ｃ）前記検出された信号を前記少なくとも１つの修正された予測レベルと比較し、それによって、前記試験対象回路に欠陥があるかどうかを判断するステップと、
    を含む方法。

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