JP4487488B2

JP4487488B2 - Display device drive circuit, mobile phone, and portable electronic device

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Publication number: JP4487488B2
Application number: JP2003033071A
Authority: JP
Inventors: 吉彦中平; 弘土
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-03-13
Filing date: 2003-02-12
Publication date: 2010-06-23
Anticipated expiration: 2023-02-12
Also published as: JP2003337560A

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置の駆動回路、携帯電話機及び携帯用電子機器に関し、特に多階調表示を行う表示装置の駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置は、薄型、軽量、低電力という特長を有することから、ノート型パーソナルコンピュータをはじめとした様々な機器の表示装置に用いられている。その中でも、アクティブマトリクス駆動方式を用いた液晶表示装置は、高速応答、高精細表示、多階調表示可能という特長を有することから需要が高まっている。
【０００３】
アクティブマトリクス駆動方式を用いた液晶表示装置の表示部は、一般に、透明な画素電極及び薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板とを有し、これら２枚の基板を対向させて間に液晶を封入した構造からなる。そして、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板に設けた対向電極との間の電位差により液晶の透過率を変化させて画像を表示している。半導体基板上には、各画素電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線と、ＴＦＴのスイッチング制御信号を送る走査線とが配線され、各画素電極への階調電圧の印加はデータ線を介して行われる。データ線の駆動を行う方法として、これまで様々なデータ線駆動回路が用いられてきたが、その中で、データ線駆動回路の代表例について以下に説明する。
【０００４】
図２６は従来の第１のデータ線駆動回路の構成を示す図である。図２６に示した駆動回路は、抵抗ストリング４０１により生成された複数の階調電圧を、それぞれの階調電圧に対して設けた演算増幅器（オペアンプ）４０３−１〜４０３−ｎ（ｎは正の整数）によりインピーダンス変換し、インピーダンス変換された階調電圧の中から駆動に必要な電圧を選択回路（セレクタ）４０２−１〜４０２−ｍ（ｍは正の整数）により選択してデータ線負荷に出力することによりデータ線の駆動を行う。この駆動回路は、抵抗ストリング４０１により生成された複数の階調電圧のそれぞれを演算増幅器４０３−１〜４０３−ｎによりインピーダンス変換しているためデータ線駆動能力が高く、階調電圧を生成する抵抗ストリング４０１の抵抗値を大きくし、抵抗ストリング４０１に流れる電流を小さくすることが可能であり、駆動回路の低消費電力化を図ることができる。
【０００５】
一方、大型の液晶表示装置の場合には、データ線数が多く、また各データ線容量が大きくなるため、データ線駆動回路に大きな駆動能力が要求される。図２６の駆動回路では、１つの階調電圧で複数のデータ線を駆動する場合があるため、大型の液晶表示装置に用いる場合には駆動能力不足となる。そこで、大型の液晶表示装置に用いても十分な駆動能力を得ることができるデータ線駆動回路として、図２７に示す従来の第２のデータ線駆動回路が挙げられる。図２７の駆動回路は、抵抗ストリング４０１により生成された複数の階調電圧の中から駆動に必要な階調電圧を選択回路（セレクタ）４０２−１〜４０２−ｍにより選択し、データ線毎にデータ線出力回路として設けた演算増幅器４０４−１〜４０４−ｍによりインピーダンス変換を行い、１データ線負荷に出力することにより各データ線に所定の階調電圧を印加する。この駆動回路は、選択回路により選択された階調電圧をデータ線毎に設けた演算増幅器によりインピーダンス変換しているため大型の液晶表示装置に用いる場合でも十分な駆動能力を有している。
【０００６】
また、多階調表示を行う液晶表示装置では、隣接する階調電圧間の電位差が小さいため、演算増幅器に高い出力精度が要求される。しかし、演算増幅器は、演算増幅器を構成する能動素子の特性ばらつきによりオフセット電圧が生じるという問題がある。この問題を解決するため、図２７に示した駆動回路のデータ線出力回路４０４−１〜４０４−ｍの各々にオフセット補正機能を付加した演算増幅器を用いる場合がある。演算増幅器に生じるオフセット電圧を補正するため、これまで様々な方法が用いられてきたが、その中で、キャパシタを用いたオフセット補正手段を有する演算増幅器の代表例として特開平９−２４４５９０号公報に記載されている出力回路が挙げられる。
【０００７】
図２８は特開平９−２４４５９０号公報に記載の出力回路の構成を示す図である。図２８において、外部から供給される入力電圧Ｖｉｎは、出力回路の入力端子５０１を介して演算増幅器５０３の正相入力端子に入力される。演算増幅器５０３の出力電圧Ｖout は出力回路の出力端子５０２を介して外部に出力される。演算増幅器５０３の正相入力端子と演算増幅器５０３の出力端子との間には、スイッチ５０６及び５０７が直列に接続される。スイッチ５０６及び５０７相互の接続点と演算増幅器５０３の逆相入力端子との間にはキャパシタ５０５が接続される。また、演算増幅器５０３の逆相入力端子と演算増幅器５０３の出力端子との間にはスイッチ５０８が接続される。キャパシタ５０５とスイッチ５０６〜５０８とは、オフセット補正回路５０４を構成する。
【０００８】
次に、図２８の出力回路の動作について図２９に示したタイミングチャートを参照して説明する。まず、前回の状態である期間Ｔ１においては、スイッチ５０７のみをオン状態とし、他のスイッチ５０６及び５０８をオフ状態にしている。これにより、演算増幅器５０３の出力端子と逆相入力端子とがキャパシタ５０５を介して接続される。この状態では出力電圧Ｖout の電圧レベルは前回の出力電圧が継続している。
【０００９】
期間Ｔ２では、スイッチ５０７に加えて、スイッチ５０８がオンとなる。入力電圧Ｖｉｎの電圧レベルが変わると、それに応じて出力電圧Ｖout は変化し、オフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。また、スイッチ５０７及び５０８をオンすることにより、キャパシタ５０５の両端は演算増幅器５０３の出力端子に接続されることにより短絡され、キャパシタ５０５の両端の電位は共に演算増幅器５０３の出力によってＶout （＝Ｖｉｎ＋Ｖoff ）となる。
【００１０】
期間Ｔ３において、スイッチ５０８をオンのままでスイッチ５０７をオフにし、その後スイッチ５０６をオンにする。これにより、キャパシタ５０５の一端は入力端子５０１に接続され、キャパシタ５０５の一端の電位はＶout からＶｉｎに変化する。スイッチ５０８がオンなので、キャパシタ５０５の他端の電位は出力電圧Ｖout のままである。したがって、キャパシタ５０５に印加される電圧はＶout −Ｖｉｎ＝Ｖｉｎ＋Ｖoff −Ｖｉｎ＝Ｖoff となり、キャパシタ５０５にオフセット電圧Ｖoff に相当する電荷が充電される。
【００１１】
期間Ｔ４では、スイッチ５０６及び５０８をオフにし、その後スイッチ５０７をオンにする。スイッチ５０６及び５０８をオフにすることにより、キャパシタ５０５が演算増幅器５０３の逆相入力端子及び出力端子間に直接接続され、キャパシタ５０５にオフセット電圧Ｖoff が保持される。スイッチ５０７をオンにすることにより、演算増幅器５０３の逆相入力端子に出力端子の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、演算増幅器５０３の出力電圧Ｖout はＶout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなり、オフセット電圧は相殺され、演算増幅器５０３は高精度な電圧を出力することができる。
【００１２】
なお、図２９のタイミングチャートでは、各スイッチには遅延がなく制御手段３によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、期間Ｔ３においてスイッチ５０７がオフになる前にスイッチ５０６がオンにならないよう、また、期間Ｔ４においてスイッチ５０６及び５０８がオフになる前にスイッチ５０７がオンにならないように、遅延を考慮してスイッチ制御が行われる。
【００１３】
【発明が解決しようとする課題】
近年、携帯電話や携帯情報端末などを中心とした携帯機器が急激に普及しており、携帯機器の表示装置としてモバイルディスプレイの需要は非常に高まっている。従来、モバイルディスプレイに要求される性能の中心は低消費電力であったが、携帯機器の普及と共に高精細、多階調表示能力も求められるようになっている。
【００１４】
多階調表示を行う液晶表示装置では、各階調電圧間の電位差が小さくなるため、駆動回路に高い出力精度が要求される。しかし、図２６に示した駆動回路では、演算増幅器４０３−１〜４０３−ｎの各々に、演算増幅器を構成するトランジスタの特性ばらつきに起因するオフセット電圧が生じるため、出力電圧精度にばらつきが生じ、表示品質が低下するという課題がある。図２７に示した駆動回路においても図２６の駆動回路と同様に、演算増幅器４０４−１〜４０４−ｍの各々に、演算増幅器を構成するトランジスタの特性ばらつきに起因するオフセット電圧が生じるため、出力電圧精度にばらつきが生じ、色むらが生じるといった問題がある。また、高精細表示を行う液晶表示装置では一般に階調数よりもデータ線数が多く、図２７の駆動回路ではｍ個のデータ線に対してデータ線出力回路４０４−１〜４０４−ｍを設けるため回路数を多く要する。そのため、所要面積が増大し、コストが増大するという問題がある。
【００１５】
また、図２７に示した駆動回路の各データ線出力回路に図２８に示した出力回路を用いる場合においても、データ線数の多い液晶表示装置では、ｍ個のデータ線の各々に図２８に示した出力回路を設けるため、所要面積が増大し、コストが増大する。
【００１６】
さらに、図２７に示した駆動回路では、各データ線出力回路に入力される入力信号の電圧レベルは１出力期間毎に異なる場合がある。入力信号の電圧レベルが変化すると、演算増幅器に発生するオフセット電圧の大きさも変動する。このオフセット電圧の変動はｍＶ単位の変動であるが、このｍＶ単位の変動が液晶表示装置の階調表示に影響を与えてしまう。したがって、図２７に示した駆動回路の各データ線出力回路に図２８に示した出力回路を用いる場合、１出力期間毎に各出力回路への入力信号の電圧レベルが変化することによって１出力期間毎に演算増幅器５０３に発生するオフセット電圧の大きさが異なるので、各出力回路における高精度出力を実現して液晶表示装置における高精細表示、多階調表示を実現するために各出力回路は１出力期間毎にオフセット補正動作を行う必要がある。しかし、１出力期間毎にオフセット補正動作を行うと、オフセット電圧を記憶させるキャパシタを１出力期間毎に充放電させなければならないので、消費電力が増大するという問題がある。
【００１７】
また、オフセット補正動作をスイッチ制御により行うと、スイッチング時に生じる容量結合の影響により各出力回路の出力精度が低下する場合がある。これは、各スイッチに用いられるＭＯＳトランジスタには寄生容量が存在するため、スイッチング時に寄生容量を介して電荷の移動が生じ、これにより、キャパシタに記憶、保持されたオフセット電圧に相当する電荷が影響を受けるためである。オフセット電圧を記憶させるキャパシタの容量を大きくすることにより出力精度低下を抑制することができるが、容量を大きくすると１出力期間毎に行うオフセット補正動作によるキャパシタの充放電により消費電力が増大するという問題がある。
【００１８】
なお、特開２００１−１００７０４号公報には、液晶駆動電源の電圧を分割する抵抗分割回路に複数の調整用抵抗を設け、これら抵抗の大きさにより各増幅器のオフセット電圧を低減して出力精度を高めるようにした技術が記載されている。しかし、そもそも抵抗自体にばらつきがあるので、抵抗の大きさにより各増幅器のオフセット電圧を低減しようとしても十分に低減することができず、よって、十分な出力精度を得ることができない。
【００１９】
本発明の目的は、低消費電力、高精度出力及び低コストを実現する表示装置の駆動回路を提供することである。
【００２０】
【課題を解決するための手段】
本発明による表示装置の駆動回路は、複数の階調電圧を生成する階調電圧生成手段と、この階調電圧生成手段の複数の出力端子に対してそれぞれ設けられ、前記階調電圧生成手段の出力端子を介して入力される入力信号をインピーダンス変換する演算増幅器をそれぞれ有する複数の階調出力回路と、これら複数の階調出力回路の出力信号の中から表示装置の駆動に必要な信号を選択する選択手段とを含む表示装置の駆動回路であって、前記複数の階調出力回路の各々は、前記入力信号の階調電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を記憶する複数のキャパシタを有し、前記複数のキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正すべく前記複数の階調出力回路の各々を制御する制御手段を含み、前記制御手段は、第１の期間に、前記入力信号の階調電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択しこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させるべく前記複数の階調出力回路の各々を制御し、前記第１の期間より後の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正すべく前記複数の階調出力回路の各々を制御することを特徴とする。
【００２２】
また、前記駆動回路において、前記第１及び第２の期間が１出力期間に設定され、前記制御手段は、前記１出力期間の前記第１の期間に、前記入力信号の階調電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択しこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させるべく前記複数の階調出力回路の各々を制御し、前記１出力期間の前記第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正すべく前記複数の階調出力回路の各々を制御することを特徴とする。
【００２７】
本発明の作用は次の通りである。各階調出力回路の記憶手段に、階調電圧生成手段からの入力信号の階調電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶させておくことにより、入力信号の階調電圧レベルが変化する度に、既に記憶されていたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の技術と比較して、消費電力を低減することができる。
【００２８】
また、各階調出力回路において、記憶手段として複数のキャパシタを用い、入力信号の階調電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力が補正される。そのため、演算増幅器の出力の補正を高精度に行うことができ、高精度出力が可能となる。また、一度オフセット電圧が記憶、保持されると、次に同じ階調電圧レベルを有する入力信号が階調出力回路に供給されたときに、同じキャパシタが選択されこのキャパシタに保持されているオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタの充放電による電力消費がほとんどなく、電力消費を最小限に抑えることが可能となる。
【００２９】
また、階調出力回路は階調電圧生成手段の複数の出力端子に対してそれぞれ設けられている、すなわち、階調毎に階調出力回路が設けられているので、階調数がデータ線数よりも少ない場合、データ線毎に出力回路を設ける構成よりも出力回路数を削減することができる。よって、回路の省面積化を行うことができ、低コスト化を実現することができる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を用いて説明する。図１は本発明の第１の実施形態による表示装置の駆動回路の構成を示す図である。図１に示した駆動回路は、２つの極性を有する表示装置の駆動回路に適用することが可能であり、具体的には、正極性及び負極性の２つの極性を有する液晶表示装置の駆動回路に適用可能である。
【００３１】
図１において、本発明の第１の実施形態による液晶表示装置の駆動回路は、正極性の複数の階調電圧ＶＰ１，ＶＰ２，・・・，ＶＰｎ（ｎは正の整数）、あるいは負極性の複数の階調電圧ＶＮ１，ＶＮ２，・・・，ＶＮｎを出力する階調電圧生成手段１と、階調電圧生成手段１からの階調電圧ＶＰ１〜ＶＰｎあるいはＶＮ１〜ＶＮｎを増幅する階調出力回路１００−１〜１００−ｎと、選択回路（セレクタ）２−１〜２−ｍ（ｍは正の整数）と、階調電圧生成手段１及び各階調出力回路を制御する制御手段３とから構成されている。
【００３２】
選択回路２−１〜２−ｍの各々は、階調出力回路１００−１〜１００−ｎにより増幅された階調電圧の中から映像データ信号にしたがって表示装置の駆動に必要な電圧を選択し、データ線に出力する。階調出力回路１００−１〜１００−ｎは、階調電圧生成手段１のｎ個の出力端子に対してそれぞれ設けられている。すなわち、階調毎に階調出力回路が設けられる。階調電圧生成手段１は、例えば、抵抗素子を直列接続した抵抗ストリングから構成され、抵抗ストリング内の接続端子から階調出力回路１００−１〜１００−ｎに正極性あるいは負極性の階調電圧をそれぞれ出力する。
【００３３】
なお、液晶表示装置に用いられる液晶には劣化を防ぐために交流電圧を印加する必要があり、液晶を交流駆動する方法としてコモン電圧（対向電圧）を固定して交流駆動を行う方式と、コモン電圧を極性に応じて変化させることにより交流駆動を行う方式が知られている。前者の駆動方式はコモンＤＣ駆動方式と呼ばれ、コモン電圧を一定とし、コモン電圧を基準として液晶に印加する電圧を交互に正、負に反転させる方式である。後者の駆動方式はコモン反転駆動方式と呼ばれ、極性に応じてコモン電圧を変化させ、コモン電圧を基準として液晶に印加する電圧を交互に正、負に反転させる方式である。
【００３４】
図２は１画素のコモン電圧の波形及び液晶に印加される信号電圧のうち最大振幅の信号電圧の波形を示す図であり、図２（ａ）はコモンＤＣ駆動方式による各波形を示す図であり、図２（ｂ）はコモン反転駆動方式による各波形を示す図である。なお、図２（ａ）及び（ｂ）では、１フレーム毎に極性反転が行われており、液晶の最大印加電圧は５Ｖとされている。図２（ａ）を参照すると、コモンＤＣ駆動方式では、コモン電圧が５Ｖ一定であるため、コモン電圧を基準として液晶に最大印加電圧である５Ｖを印加するためには、信号電圧の範囲は０〜１０Ｖとなる。一方、図２（ｂ）を参照すると、コモン反転駆動方式では、コモン電圧はあるフレームでは０Ｖ、次のフレームでは５Ｖに変化しており、コモン電圧を基準として液晶に最大印加電圧である５Ｖを印加するために、コモン電圧が０Ｖであるときの信号電圧は５Ｖ、コモン電圧が５Ｖであるときの信号電圧は０Ｖとなり、信号電圧の範囲は０〜５Ｖとなる。
【００３５】
本発明の第１の実施形態による表示装置の駆動回路では、コモンＤＣ駆動方式及びコモン反転駆動方式が使用可能である。図３は図１に示した駆動回路の階調電圧生成手段１の構成例を示す図であり、図３（ａ）はコモンＤＣ駆動方式を使用する場合の階調電圧生成手段１の構成例を示す図であり、図３（ｂ）はコモン反転駆動方式を使用する場合の階調電圧生成手段１の構成例を示す図である。
【００３６】
図３（ａ）を参照すると、コモンＤＣ駆動方式では、抵抗ストリングの一端に高位電源電圧Ｖ１が印加され、抵抗ストリングの他端に低位電源電圧Ｖ２が印加されており、抵抗ストリングの各接続端子から正極性の階調電圧ＶＰ１〜ＶＰｎ及び負極性の階調電圧ＶＮ１〜ＶＮｎが生成される。コモンＤＣ駆動方式において正極性の場合には、スイッチ１１−１〜１１−ｎがオンされ、スイッチ１２−１〜１２−ｎがオフされることにより、正極性の階調電圧ＶＰ１〜ＶＰｎが選択され出力される。また、負極性の場合には、スイッチ１１−１〜１１−ｎがオフされ、スイッチ１２−１〜１２−ｎがオンされることにより、負極性の階調電圧ＶＮ１〜ＶＮｎが選択され出力される。
【００３７】
一方、図３（ｂ）を参照すると、コモン反転駆動方式において正極性の場合には、スイッチ１３−１及び１４−２がオンされ、スイッチ１３−２及び１４−１がオフされることにより、抵抗ストリングの一端に高位電源電圧Ｖ３が印加され、抵抗ストリングの他端に低位電源電圧Ｖ４が印加され、抵抗ストリングの各接続端子から正極性の階調電圧ＶＰ１〜ＶＰｎが生成され出力される。また、負極性の場合には、スイッチ１３−１及び１４−２がオフされ、スイッチ１３−２及び１４−１がオンされることにより、抵抗ストリングの一端に低位電源電圧Ｖ４が印加され、抵抗ストリングの他端に高位電源電圧Ｖ３が印加され、抵抗ストリングの各接続端子から負極性の階調電圧ＶＮ１〜ＶＮｎが生成され出力される。以上のように、コモン反転駆動方式では、極性に応じて抵抗ストリングの両端に印加する電圧を反転させることにより、コモン電圧と各抵抗ストリング端子の電位差を正極性及び負極性において等しくすることができる。
【００３８】
図１に戻り、階調出力回路１００−１〜１００−ｎの各々は、回路入力端子１０１と、回路出力端子１０２と、演算増幅器１０３と、オフセット補正回路１０４とから構成されている。入力端子１０１には、階調電圧生成手段１から出力される正極性あるいは負極性の階調電圧が入力される。ボルテージフォロワの演算増幅器１０３は、階調電圧生成手段１から出力される正極性あるいは負極性の階調電圧と等しい電圧を出力端子１０２に出力する。
【００３９】
オフセット補正回路１０４は、スイッチ１１１〜１１３と、２個のキャパシタ１２１，１２２と、スイッチ１３１，１３２及びスイッチ１４１，１４２からなるキャパシタ選択手段とから構成されている。スイッチ１１１は演算増幅器１０３の逆相入力端子と出力端子１０２との間に接続され、スイッチ１１２及び１１３は入力端子１０１と出力端子１０２との間に直列に接続されている。また、２個のキャパシタ１２１，１２２のそれぞれの一端はスイッチ１３１，１３２を介してスイッチ１１２と１１３の接続点に共通に接続され、キャパシタ１２１，１２２のそれぞれの他端はスイッチ１４１，１４２を介して演算増幅器１０３の逆相入力端子に接続されている。
【００４０】
図４は図１に示した制御手段３の動作を説明するための図である。図４において、制御手段３は外部信号及び極性信号に基づいて、階調電圧生成手段１と各階調出力回路の制御を行う。
【００４１】
まず、制御手段３の階調電圧生成手段１に対する制御動作について図４及び図１、図３を参照して説明する。
【００４２】
図４において、制御手段３は、制御手段３に入力される外部信号及び極性信号に従って、図３（ａ），（ｂ）のような階調電圧生成手段１のスイッチのオン、オフの制御を行う。なお、上記の外部信号とは、図１の駆動回路の外部から供給される信号を意味し、各スイッチの制御信号の元となる信号である。通常、液晶表示装置の場合には、極性信号、外部信号はコントローラ（図示せず）から供給される。
【００４３】
図１及び図３（ａ）を参照すると、コモンＤＣ駆動方式の階調電圧生成手段１は、外部より制御手段３に供給される外部信号及び極性信号に従って、極性信号が正極性の場合には、スイッチ１１−１〜１１−ｎをオン、スイッチ１２−１〜１２−ｎをオフさせることにより、正極性の階調電圧（ＶＰ１〜ＶＰｎ）を生成し、各階調出力回路へと出力する。極性信号が負極性の場合には、階調電圧生成手段１は、スイッチ１１−１〜１１−ｎをオフ、スイッチ１２−１〜１２−ｎをオンさせることにより、負極性の階調電圧（ＶＮ１〜ＶＮｎ）を階調出力回路へと出力する。
【００４４】
また、図１及び図３（ｂ）を参照すると、コモン反転駆動方式の階調電圧生成手段１は、外部より制御手段３に供給される外部信号及び極性信号に従って、極性信号が正極性の場合にはスイッチ１３−１及び１４−２をオン、スイッチ１３−２及び１４−１をオフさせることにより、正極性の階調電圧（ＶＰ１〜ＶＰｎ）を生成し、各階調出力回路へと出力する。極性信号が負極性の場合には、階調電圧生成手段１は、スイッチ１３−１及び１４−２をオフ、スイッチ１３−２及び１４−１をオンさせることにより、負極性の階調電圧（ＶＮ１〜ＶＮｎ）を階調出力回路へと出力する。
【００４５】
次に、制御手段３の階調出力回路１００−１〜１００−ｎに対する制御動作について説明する。図４及び図１において、制御手段３は、制御手段３に入力される外部信号及び極性信号に従って、各階調出力回路のスイッチのオン、オフの制御を行う。各階調出力回路において、外部より制御手段３に供給される極性信号に従って、キャパシタ１２１，１２２からいずれか１つのキャパシタを選択するようにスイッチ１３１，１３２及び１４１，１４２からなるキャパシタ選択手段の動作が行われる。すなわち、制御手段３は、各階調出力回路の入力信号の階調電圧レベルに応じてキャパシタ１２１，１２２の中から１つのキャパシタを選択するよう、各階調出力回路のスイッチ１３１，１３２，１４１，１４２を制御する。例えば、制御手段３は、極性信号が正極性を示すとき、すなわち、各階調出力回路の入力信号の階調電圧レベルが正極性の階調電圧であるとき、各階調出力回路のキャパシタ１２１を選択すべく制御をなし、極性信号が負極性を示すとき、すなわち、各階調出力回路の入力信号の階調電圧レベルが負極性の階調電圧であるとき、各階調出力回路のキャパシタ１２２を選択すべく制御をなす。また、制御手段３は、各階調出力回路のスイッチ１１１〜１１３を制御することにより各階調出力回路の動作の制御を行う。
【００４６】
図１に戻り、選択回路２−１〜２−ｍの各々は、映像データ信号に従って階調出力回路１００−１〜１００−ｎの演算増幅器１０３により電流増幅された階調電圧から駆動に必要な電圧を選択しデータ線に出力する。
【００４７】
次に、本発明の第１の実施形態による表示装置の駆動回路の動作について説明する。図５は図１に示した駆動回路の各階調出力回路の動作例を示すタイミングチャートである。図５では、図１の階調電圧生成手段１のｎ個の出力端子の各々から正極性及び負極性の階調電圧が周期的に交互に出力される場合において、正極性の階調電圧が出力される出力期間である第１出力期間及び負極性の階調電圧が出力される出力期間である第２出力期間の２つの出力期間における各階調出力回路のスイッチの状態が示されている。なお、各１出力期間は、演算増幅器１０３のオフセット補正動作（オフセット電圧記憶動作）を行う第１の期間Ｔ０１と、補正出力動作を行う第２の期間Ｔ０２との２つの期間から構成されており、各階調出力回路のスイッチ１１１〜１１３及びスイッチ１３１，１３２，１４１，１４２は制御手段３により制御される。
【００４８】
図５及び図１を参照すると、まず、正極性の出力期間である第１出力期間では、スイッチ１３１，１４１がオンされ、スイッチ１３２，１４２がオフされることにより、キャパシタ１２１が選択される。また、第１出力期間の第１の期間Ｔ０１において、スイッチ１１１，１１２がオンされ、スイッチ１１３がオフされると、演算増幅器１０３の出力電圧Ｖout は入力電圧Ｖｉｎにオフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。このとき、キャパシタ１２１の一方の端子の電位は入力電圧Ｖｉｎに、他方の端子はＶout となるので、キャパシタ１２１には入力電圧である正極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【００４９】
第１出力期間の第２の期間Ｔ０２では、スイッチ１１１，１１２がオフされ、スイッチ１１３がオンされる。スイッチ１１１，１１２がオフされることにより、キャパシタ１２１は演算増幅器１０３の逆相入力端子及び出力端子１０２間に直接接続され、キャパシタ１２１にはオフセット電圧Ｖoff が保持される。スイッチ１１３をオンすることにより、演算増幅器１０３の逆相入力端子に出力端子１０２の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、階調出力回路１００−１〜１００−ｎの各々において、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなり、オフセット電圧は相殺され、入力電圧Ｖｉｎと等しい出力電圧を得ることができる。
【００５０】
次に、負極性の出力期間である第２出力期間では、スイッチ１３１，１４１がオフされ、スイッチ１３２，１４２がオンされることにより、キャパシタ１２２が選択される。第２出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２は、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２と同様にスイッチ１１１〜１１３が制御される。これにより、階調出力回路１００−１〜１００−ｎの各々において、入力電圧である負極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧がキャパシタ１２２に充電され、第１出力期間と同様にオフセット電圧が相殺される。
【００５１】
第２出力期間経過後の図示せぬ各出力期間においても、上記のように極性に従って各スイッチを制御することによりオフセット電圧が補正され、入力電圧と等しい出力電圧を得ることができる。階調出力回路１００−１〜１００−ｎにより電流増幅された階調電圧の中から選択回路２−１〜２−ｍにより駆動に必要な電圧が選択され、データ線に出力される。
【００５２】
なお、図５のタイミングチャートでは、各スイッチには遅延がなく制御手段３によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ１１３がオフになる前にスイッチ１１１及び１１２がオンにならないよう、また、第２の期間Ｔ０２においてスイッチ１１１及び１１２がオフになる前にスイッチ１１３がオンにならないように、遅延を考慮してスイッチ制御が行われる。
【００５３】
演算増幅器１０３に生じるオフセット電圧の大きさは入力電圧の大きさにより異なるが、本実施形態では、各階調出力回路に入力される入力電圧である正極性及び負極性の２つの階調電圧にそれぞれ対応付けられた２つのキャパシタを設けているため、正極性の階調電圧が入力される場合に演算増幅器１０３に生じるオフセット電圧をキャパシタ１２１に記憶、保持させ、負極性の階調電圧が入力される場合に演算増幅器１０３に生じるオフセット電圧をキャパシタ１２２に記憶、保持させることができる。一度、これら２つのキャパシタにそれぞれオフセット電圧を記憶、保持させると、次に同じ極性の階調電圧が入力される出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどない。
【００５４】
また、各キャパシタに１度オフセット電圧を記憶させると充放電による電力消費がほとんどないので、スイッチング時に生じる容量結合の影響を抑えるために各キャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００５５】
以上のことから、本発明の第１の実施形態に従えば、低消費電力、且つ高精度なオフセット補正機能を有する階調出力回路を用いることにより、低消費電力、且つ高精度出力可能な表示装置の駆動回路を実現することができる。
【００５６】
また、現在の携帯電話機に用いられる液晶表示装置では一般に、データ線数（ｍ）より階調数（ｎ）が少ないため、図２７に示したようにｍ本のデータ線にそれぞれ出力回路を設ける構成と比較して、図１に示した駆動回路では回路数を削減することができ、よって、低コスト化を実現することができる。例えば、現在の携帯電話機に用いられる４０９６色、画素数が１２０×１６０の液晶表示装置では、階調数が１６、データ線数が３６０（１２０×ＲＧＢ）であり、階調数はデータ線数より大幅に少ない。
【００５７】
さらに、複数のデータ線が同じ階調電圧により駆動される場合、図１に示した駆動回路では、当該複数のデータ線は共通の階調出力回路により増幅された階調電圧により駆動されるため、データ線毎に出力電圧にばらつきが生じることがない。
【００５８】
なお、図１に示した駆動回路では、階調電圧生成手段１により生成された階調電圧を階調出力回路により増幅し、増幅された電圧を選択回路により選択して選択された電圧をデータ線負荷に出力する。そのため、選択回路における選択結果によっては、全てのデータ線を１つの階調出力回路により駆動する場合がある。しかし、モバイルディスプレイのような精細度の低い小型のディスプレイは、データ線容量が十分に小さいため、この場合にも十分に駆動することができる。
【００５９】
また、図１に示した駆動回路の各階調出力回路に用いる演算増幅器は、どのような形態のものでも構わない。
【００６０】
図６は図１に示した駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。図５では、各出力期間にオフセット補正動作（オフセット電圧記憶動作）を必ず行っていたが、図６では、所定のＭ個の出力期間（Ｍは４以上の正の偶数）内の最初の第１、第２出力期間にのみオフセット補正動作を行うという点が異なる。所定のＭ個の出力期間は、階調出力回路の出力精度がリークのために低下しない期間に設定する必要がある。
【００６１】
なお、図６のタイミングチャートに従った各階調出力回路の動作は、制御手段３により制御される。図７は、図１の各階調出力回路を図６のタイミングチャートに従って動作させる場合の制御手段３の制御内容を示すための図である。図７において、制御手段３は、外部より制御手段３に供給される外部信号、極性信号及びオフセット補正動作信号に従って、階調電圧生成手段１及び各階調出力回路の制御を行う。同図において、階調電圧生成手段１及び各階調出力回路のスイッチ１３１，１３２，１４１，１４２は外部より制御手段３に供給される極性信号に従って図４と同様に制御される。各階調出力回路のスイッチ１１１〜１１３は、オフセット補正動作信号がＨ(High)レベルの場合に図６のオフセット補正動作を行う第１、第２出力期間の動作が行われ、オフセット補正動作信号がＬ(Low) レベルの場合に補正電圧出力のみ行う第３〜第Ｍ出力期間の動作が行われる。
【００６２】
図６及び図１を参照すると、第１、第２出力期間では、図５の第１、第２出力期間におけるスイッチ制御と同様の制御が行われる。したがって、第１出力期間では、各階調出力回路に入力される正極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧がキャパシタ１２１に充電、保持され、キャパシタ１２１に記憶されたオフセット電圧を用いて演算増幅器１０３の出力が補正されることにより、各階調出力回路において入力電圧と等しい出力電圧を得ることができる。
【００６３】
同様に、第２出力期間では、各階調出力回路に入力される負極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧がキャパシタ１２２に充電、保持され、キャパシタ１２２に記憶されたオフセット電圧を用いて演算増幅器１０３の出力が補正されることにより、各階調出力回路において入力電圧と等しい出力電圧を得ることができる。
【００６４】
次に、第３〜第Ｍ出力期間の内、正極性の階調電圧が各階調出力回路に入力される出力期間（正極性の出力期間）では、第１出力期間において正極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧に相当する電荷がキャパシタ１２１に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器１０３の出力を補正することができる。
【００６５】
同様に、第３〜第Ｍ出力期間の内、負極性の階調電圧が各階調出力回路に入力される出力期間（負極性の出力期間）では、第２出力期間において負極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧に相当する電荷がキャパシタ１２２に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器１０３の出力を補正することができる。
【００６６】
図６の動作例に従って制御手段３により図１に示した駆動回路を動作させることにより、第１〜第Ｍ出力期間において、最初の第１、第２出力期間のみオフセット補正動作を行い、それ以降の第３〜第Ｍ出力期間においてオフセット補正動作を行うことなく補正電圧出力が可能である。したがって、第１〜第Ｍ出力期間における消費電力を図５のタイミングチャートに従った動作よりも抑えることがきる。
【００６７】
このように、図６のタイミングチャートに従った動作を行うことにより、図５に従った動作と同様に高精度なオフセット補正を行うことが可能であり、また、図５に従って図１に示した駆動回路を動作させる場合より低消費電力化を実現することができる。
【００６８】
なお、制御手段３は、外部信号により、図１に示した駆動回路を用いた表示装置の電源投入時、あるいは、駆動回路が停止状態から再動作する場合に必ずオフセット補正動作を行うように制御してもよい。
【００６９】
本発明の第２の実施形態による表示装置の駆動回路の構成を図８に示す。図８において、図１と同等部分は同一符号にて示している。図８を参照すると、階調出力回路１００−１〜１００−ｎの各々において、出力端子１０２にスイッチ１５１，１５２を介してキャパシタ１２３、１２４がそれぞれ接続されており、キャパシタ１２３，１２４の他端はそれぞれ高位電源電圧ＶDD、低位電源電圧ＶSSに接続されている。その他の構成は図１の構成と同様である。
【００７０】
次に、本発明の第２の実施形態による表示装置の駆動回路の動作について図面を参照して説明する。図９は図８に示した駆動回路の各階調出力回路の動作を示すタイミングチャートである。なお、各階調出力回路のスイッチ１１１〜１１３及びスイッチ１３１，１３２，１４１，１４２，１５１，１５２は、制御手段３に入力される外部信号、極性信号及びオフセット補正動作信号に従って制御手段３により制御される。
【００７１】
図９及び８を参照すると、まず、正極性の第１出力期間では、スイッチ１３１，１４１がオンされ、スイッチ１３２，１４２がオフされることにより、キャパシタ１２１が選択される。第１出力期間の第１の期間Ｔ０１において、出力端子１０２に接続されているスイッチ１５１，１５２は共にオフされる。また、第１出力期間の第１の期間Ｔ０１において、スイッチ１１１，１１２がオンされ、スイッチ１１３がオフされるので、出力電圧Ｖout は入力電圧Ｖｉｎにオフセット電圧Ｖoff を含んだ電圧となる。このとき、キャパシタ１２１の一方の端子の電位は入力電圧Ｖｉｎに、他方の端子の電位はＶout となり、キャパシタ１２１には入力電圧である正極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【００７２】
次に、第１出力期間の第２の期間Ｔ０２では、スイッチ１１１，１１２がオフされ、スイッチ１１３がオンされる。このとき、キャパシタ１２１は演算増幅器１０３の逆相入力端子及び出力端子１０２間に直接接続され、キャパシタ１２１にはオフセット電圧Ｖoff が保持される。スイッチ１１３がオンされることにより、演算増幅器１０３の逆相入力端子に出力端子１０２の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなり、オフセット電圧は相殺され、入力電圧Ｖｉｎと等しい出力電圧を得ることができる。また、第１出力期間の第２の期間Ｔ０２にスイッチ１５１がオンされるため、キャパシタ１２３には正極性時の補正された出力電圧が充電される。
【００７３】
次に、負極性の第２出力期間では、スイッチ１３１，１４１がオフされ、スイッチ１３２，１４２がオンされることにより、キャパシタ１２２が選択される。スイッチ１１１〜１１３は、第２出力期間においても、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２と同様に制御される。また、出力端子１０２に接続されたスイッチ１５１，１５２は共に、第２出力期間の第１の期間Ｔ０１ではオフされる。そして、第２出力期間の第２の期間Ｔ０２において、スイッチ１５１がオフされ、スイッチ１５２がオンされる。
【００７４】
上記のようにスイッチを制御することにより、第２出力期間においても、入力電圧である負極性の階調電圧に応じて演算増幅器１０３に生じるオフセット電圧がキャパシタ１２２に充電され、第１出力期間と同様にオフセット電圧が相殺される。また、キャパシタ１２４には負極性時の補正された出力電圧が充電される。
【００７５】
次に、正極性である第３出力期間では、キャパシタ１２１には第１出力期間において演算増幅器１０３に生じたオフセット電圧に相当する電荷が記憶、保持されている。そのため、第３出力期間では、第１出力期間の期間Ｔ０１に行われたオフセット補正動作（オフセット電圧記憶動作）を行う必要がなく、第１出力期間の期間Ｔ０２と同様の動作のみを行うことにより、演算増幅器１０３の出力を補正することができる。
【００７６】
また、キャパシタ１２３には第１出力期間において充電された正極性時の出力電圧が保持されているため、スイッチ１５１がオンされることにより、第３出力期間の初期段階ではキャパシタ１２３から電荷がデータ線容量へと供給される。したがって、データ線の電圧変化が速められる。
【００７７】
次に、負極性である第４出力期間では、キャパシタ１２２には第２出力期間において演算増幅器１０３に生じたオフセット電圧に相当する電荷が記憶、保持されている。そのため、第４出力期間では、第２出力期間の期間Ｔ０１に行われたオフセット補正動作を行う必要がなく、第２出力期間の期間Ｔ０２と同様の動作のみを行うことにより、演算増幅器１０３の出力を補正することができる。
【００７８】
また、キャパシタ１２４には第２出力期間において充電された負極性時の出力電圧が保持されているため、スイッチ１５２がオンされることにより、第４出力期間の初期段階ではキャパシタ１２４から電荷がデータ線容量へと供給される。したがって、データ線の電圧変化が速められる。
【００７９】
第４出力期間以降の図示せぬ出力期間では、正極性及び負極性の出力期間が交互に繰り返されるため、極性に応じて第３出力期間及び第４出力期間における動作を交互に行うことにより、演算増幅器１０３の出力を補正することができる。また、各出力期間の初期段階にはキャパシタ１２３あるいは１２４に保持された電荷がデータ線容量へと供給されるため、データ線の電圧変化が速くなる。
【００８０】
このように、図８に示した駆動回路では、各階調出力回路の出力端子１０２にスイッチ１５１，１５２を介してキャパシタ１２３，１２４を接続することにより、一度キャパシタ１２３，１２４が補正された出力電圧を保持すると、それ以降の出力期間においてキャパシタ１２３あるいは１２４から電荷がデータ線へと供給されるため出力電圧の変化が速くなる。そのため、演算増幅器１０３の駆動電流を小さくして駆動能力を抑えることができる、よって、図１に示した駆動回路よりも低消費電力化することができる。
【００８１】
図１０は図８に示した駆動回路の各階調出力回路の出力電圧波形及び図１に示した駆動回路の各階調出力回路の出力電圧波形を示す図である。なお、図１０に示された出力電圧波形は、補正電圧出力を行う期間Ｔ０２における波形である。図１０に示されているように、期間Ｔ０２の初期段階において、図８の各階調出力回路の出力電圧は、キャパシタ１２３あるいは１２４から電荷がデータ線へと供給されるため、図１の各階調出力回路の出力電圧よりも高速に変化する。
【００８２】
以上説明したように、本発明の第２の実施形態に従えば、本発明の第１の実施形態と同様に、低消費電力、且つ高精度なオフセット補正機能を有する階調出力回路を用いることにより、低消費電力、且つ高精度出力可能な表示装置の駆動回路を実現することができる。また、各階調出力回路の出力端子１０２にスイッチ１５１，１５２を介してキャパシタ１２３，１２４を接続することにより、一度キャパシタ１２３，１２４が補正された出力電圧を保持すると、それ以降の出力期間においてキャパシタ１２３あるいは１２４から電荷がデータ線へと供給されるため出力電圧の変化は第１の実施形態よりも高速となる。そのため、演算増幅器１０３の駆動電流を小さくして演算増幅器１０３の駆動能力を抑えることができ、よって、第１の実施形態よりも低消費電力化することができる。
【００８３】
さらに、階調毎に階調出力回路を設ける構成であるため、階調数が出力数よりも少ない液晶表示装置の駆動回路に本発明の第２の実施形態による駆動回路を適用すれば、データ線毎に出力回路を設ける図２７に示した構成よりも出力回路数を削減することができる。よって、回路の省面積化を行うことができ、低コスト化を実現することができる。
【００８４】
図１１は本発明の第３の実施形態による表示装置の駆動回路の構成を示す図であり、図１と同等部分は同一符号にて示している。図１１に示した駆動回路では、コモンＤＣ駆動方式を採用している。図３（ａ）に示した階調電圧生成手段１はスイッチ１１−１〜１１−ｎ及びスイッチ１２−１〜１２−ｎを有しており、これらスイッチが制御されることにより正極性の階調電圧ＶＰ１〜ＶＰｎあるいは負極性の階調電圧ＶＮ１〜ＶＮｎが図１に示した階調出力回路１００−１〜１００−ｎに出力されていた。しかし、図１１に示した階調電圧生成手段１は、スイッチを有していないので、正極性の階調電圧ＶＰ１〜ＶＰｎ及び負極性の階調電圧ＶＮ１〜ＶＮｎを出力する。
【００８５】
したがって、図１１に示した駆動回路では、２ｎ個の階調出力回路１００−１〜１００−２ｎが正極性及び負極性の階調電圧に対してそれぞれ設けられている。また、階調出力回路１００−１〜１００−２ｎの各々において、図１１に示した階調電圧生成手段１から入力される入力信号の階調電圧レベルは一定であるので、図１１に示した各階調出力回路には、演算増幅器１０３に生じるオフセット電圧を記憶させるためのキャパシタとして、キャパシタ１２１を１つ設ければよい。図１１に示した選択回路２−１〜２−ｍの各々は、階調出力回路１００−１〜１００−２ｎより出力された出力信号の中から駆動に必要な信号を選択し、データ線に出力する。なお、各階調出力回路のスイッチ１１１〜１１３は制御手段３により制御される。
【００８６】
次に、本発明の第３の実施形態による表示装置の駆動回路の動作について図面を参照して説明する。図１２は図１１に示した駆動回路の各階調出力回路の動作を示すタイミングチャートである。図１２及び１１を参照すると、まず、第１出力期間の第１の期間Ｔ０１において、スイッチ１１１，１１２がオンされ、スイッチ１１３がオフされ、演算増幅器１０３の出力電圧Ｖout は入力電圧Ｖｉｎにオフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。このとき、キャパシタ１２１の一方の端子の電位は入力電圧Ｖｉｎに、他方の端子の電位はＶout となり、キャパシタ１２１には入力電圧Ｖｉｎに応じて演算増幅器１０３に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【００８７】
第１出力期間の第２の期間Ｔ０２では、スイッチ１１１，１１２がオフされ、スイッチ１１３がオンされる。このとき、キャパシタ１２１は演算増幅器１０３の逆相入力端子及び出力端子１０２間に直接接続され、キャパシタ１２１にはオフセット電圧Ｖoff が保持される。スイッチ１１３がオンされることにより、演算増幅器１０３の逆相入力端子に出力端子１０２の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなり、オフセット電圧は相殺され、入力電圧Ｖｉｎと等しい出力電圧を得ることができる。
【００８８】
各階調出力回路において、第１出力期間に入力される階調電圧と第２〜第Ｍ出力期間の各々に入力される階調電圧とは同じであり、また、第２〜第Ｍ出力期間の各々では、第１出力期間に記憶されたオフセット電圧に相当する電荷がキャパシタ１２１に保持されている。したがって、第２〜第Ｍ出力期間の各々では、期間Ｔ０１の動作を行うことなく、期間Ｔ０２の動作を行うことにより演算増幅器１０３の出力を補正することができる。
【００８９】
本発明の第３の実施形態では、各階調出力回路に入力される階調電圧が一定であるため、一度キャパシタにオフセット電圧を記憶、保持させると、それ以降の出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどない。また、キャパシタに１度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００９０】
図１３はアクティブマトリクス型有機ＥＬ表示装置の最も単純な画素構成を示す図である。図１３に示した画素構成を有するアクティブマトリクス型有機ＥＬ表示装置にも、図１１に示した駆動回路と同様の構成の駆動回路を適用することができる。図１３において、データ線からトランジスタ１１を介してトランジスタ１２のゲートに階調電圧を印加して保持することにより、階調電圧により変調された電流が、トランジスタ１２を介して画素を構成する有機発光ダイオードＯＬＥＤに流れて、階調電圧に対応する光量で発光する（電流変調方式）。各画素のトランジスタ１２のゲートに階調電圧を供給する駆動回路として、図１１に示した駆動回路と同様の構成の駆動回路が適用できる。
【００９１】
有機ＥＬディスプレイでは、液晶表示装置のような極性反転は必要ない。その結果、各階調出力回路において、階調電圧生成手段から入力される入力信号の階調電圧レベルは、本発明の第３の実施形態と同様に一定となる。したがって、各階調出力回路には、本発明の第３の実施形態と同様に、演算増幅器に生じるオフセット電圧を記憶させるキャパシタを１つ設ければよい。
【００９２】
なお、アクティブマトリクス型有機ＥＬディスプレイの基本構成はＳＩＤ９８ＤＩＧＥＳＴ第１１から１４頁、Ｒ．Ｍ．Ａ．Ｄａｗｓｏｎ他の「４．２ Design of an Improved Pixel for a Polysilicon Active-Matrix Organic LED Display 」に記載されているので、その詳細な説明は省略する。
【００９３】
以上説明したように、本発明の第３の実施形態に従えば、低消費電力、且つ高精度なオフセット補正機能を有する階調出力回路を用いることにより、低消費電力、且つ高精度出力可能な表示装置の駆動回路を実現することができる。また、本発明の第３の実施形態では、階調毎に階調出力回路を設ける構成であるため、階調数が出力数よりも少ない液晶表示装置の駆動回路に本発明の第３の実施形態による駆動回路を適用すれば、データ線毎に出力回路を設ける図２７に示した構成よりも出力回路数を削減することができる。よって、回路の省面積化を行うことができ、低コスト化を実現することができる。
【００９４】
上記の本発明の実施形態についてさらに詳細に説明するため、代表的な演算増幅器を用いて各階調出力回路を構成した表示装置の駆動回路について、図面を参照して説明する。
【００９５】
図１４は図１に示した駆動回路の各階調出力回路の演算増幅器１０３の構成を示す図である。図１４の各階調出力回路を構成する演算増幅器１０３は、ソースが共通接続され、ゲートが正相入力端子、逆相入力端子にそれぞれ接続され、差動対をなすＰＭＯＳトランジスタ３０１及び３０２と、トランジスタ３０１及び３０２の共通接続されたソースと高位側電源ＶＤＤとの間に接続された定電流源３１１と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ３０４のゲートに接続され、ドレインがトランジスタ３０１のドレインに接続されたＮＭＯＳトランジスタ３０３と、ソースが低位側電源ＶＳＳに接続され、ドレインとゲートが接続されてトランジスタ３０２のドレインに接続されたＮＭＯＳトランジスタ３０４と、高位側電源ＶＤＤと演算増幅器の出力端子との間に接続された定電流源３１２と、差動対の出力をゲートに入力し、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子と定電流源３１２との接続点に接続されているＮＭＯＳトランジスタ３０５と、出力端子とトランジスタ３０５のゲート端子との間に接続される位相補償容量３２１とを備えている。
【００９６】
図１４に示した構成の演算増幅器１０３自体は、これを構成する能動素子の特性ばらつきによりオフセット電圧が生じる場合があり、入力電圧と等しい出力電圧を出力することができない。
【００９７】
しかし、図１４に示した増幅回路では、制御手段３が極性に応じて各階調出力回路のスイッチ１３１，１３２，１４１，１４２及びスイッチ１１１〜１１３を制御することにより、入力電圧と１対１に対応するキャパシタに入力電圧レベルに応じたオフセット電圧を記憶、保持させ、オフセット電圧の補正がなされる。そのため、高精度出力が可能となり、また、オフセット補正動作による電力消費がほとんどないので、オフセット補正動作による消費電力を最小限に抑えることができる。
【００９８】
また、キャパシタに一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００９９】
図１５は図１に示した駆動回路の各階調出力回路の演算増幅器１０３の別の構成例を示す図である。図１５の各階調出力回路を構成する演算増幅器１０３は、ＮＭＯＳトランジスタ２０１及び２０２からなる差動対と、ＰＭＯＳトランジスタ２０５及び２０６からなる差動対とが、ＮＭＯＳトランジスタ２０１及び２０２の能動負荷であるＰＭＯＳトランジスタ２０３及び２０４とそれぞれゲート電極を共通にしたＰＭＯＳトランジスタ２０９及び２１０を介して並列に構成されることにより、広入力レンジを可能とする入力段となっている。また、高位側電源ＶＤＤからＰＭＯＳトランジスタ２１３のドレイン−ソース間の電圧分だけ下がった電位から、低位側電源ＶＳＳからＮＭＯＳトランジスタ２１４のドレイン−ソース間の電圧分だけ上がった電位までの出力レンジを有しており、広出力レンジを可能とする出力段となっている。
【０１００】
ここで、オフセット電圧は、差動対を構成するトランジスタの対称性がトランジスタのしきい値電圧、あるいはゲート幅／ゲート長（Ｗ／Ｌ）等のばらつきにより崩れた場合に生じる。図１５の各階調出力回路を構成する演算増幅器１０３において、ＮＭＯＳトランジスタ２０１及び２０２から構成される差動対の素子ばらつきは、ＰＭＯＳトランジスタ２０３及び２０４とカレントミラー回路を構成するＰＭＯＳトランジスタ２０９及び２１０を介してＰＭＯＳトランジスタ２０５及び２０６から構成される差動対へと帰還されるので、２つの差動対が共に動作する入力電圧範囲内では、２つの差動対の素子ばらつきにより生じるオフセット電圧は平均化される。したがって、２つの差動対が共に動作する入力電圧範囲内では、それぞれの差動対が有する素子特性ばらつきにより生じるオフセット電圧を補正する作用が働くため、出力電圧精度が高く、オフセット電圧が小さいという特長がある。
【０１０１】
近年、携帯電話を中心とした携帯機器の需要が高まっており、携帯機器に要求される重要な性能として低電力化が挙げられる。図１５の演算増幅器１０３を携帯機器に用いる場合、演算増幅器の電源電圧を下げることにより演算増幅器の低電力化を実現することができる。しかし、図１５の演算増幅器１０３において、ＮＭＯＳトランジスタ２０１及び２０２からなる差動対は、入力電圧がトランジスタ２０１の閾値電圧より小さい場合に動作せず、また、ＰＭＯＳトランジスタ２０５及び２０６からなる差動対は、入力電圧が高位側電源ＶＤＤからトランジスタ２０５の閾値電圧だけ下がった電位以上の場合に動作しない。
【０１０２】
トランジスタの閾値電圧を下げるとオフリーク電流が増加するため、電源電圧を下げても閾値電圧を下げることができない。そのため、電源電圧が十分低い条件で図１５の演算増幅器を動作させる場合には、ＮＭＯＳトランジスタ２０１及び２０２からなる差動対と、ＰＭＯＳトランジスタ２０５及び２０６からなる差動対とが共に動作する入力電圧範囲が電源電圧範囲に対して狭くなり、２つの差動対のどちらか一方しか動作しない入力電圧範囲が広くなる。２つの差動対の一方しか動作しない場合には、その差動対が有する能動素子の特性ばらつきの影響によりオフセット電圧が生じる。すなわち、上記のような高精度出力可能な演算増幅器でも電源電圧が十分低い条件では高精度出力が困難になる。
【０１０３】
一方、図１５に示した駆動回路では、極性に応じて制御手段３が各階調出力回路のスイッチ１３１，１３２，１４１，１４２及びスイッチ１１１〜１１３を制御することにより、入力電圧に１対１に対応付けられたキャパシタに入力電圧レベルに応じたオフセット電圧を記憶、保持させ、オフセット電圧の補正を行う。そのため、電源電圧が十分低い場合においても、演算増幅器１０３の出力を高精度に補正することができるため、図１５に示した各階調出力回路は高精度出力が可能である。
【０１０４】
また、オフセット補正動作による電荷の充放電による電力消費がほとんどなく、オフセット補正動作による消費電力を最小限に抑えることができる。したがって、図１５に示した階調出力回路１００−１〜１００−ｎの各々では、高精度出力、低消費電力、広入出力レンジを実現することができる。
【０１０５】
また、キャパシタに一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【０１０６】
さらに、階調毎に出力回路を設けるため、階調数が出力数よりも少ない液晶表示装置の駆動回路に図１５に示した駆動回路を適用すれば、データ線毎に出力回路を設ける図２７に示した構成よりも出力回路数を削減することができるため、回路の省面積化を行うことができ、低コスト化を実現することができる。
【０１０７】
なお、図１４や図１５に示した構成の演算増幅器１０３は、図１に示した駆動回路の各階調出力回路だけでなく、図８及び１１に示した駆動回路の各階調出力回路の演算増幅器にも適用することができることは勿論である。また、図１，８及び１１に示した駆動回路の各階調出力回路の演算増幅器は、図１４や図１５に示した構成の演算増幅器１０３に限定されるものではなく、その他の演算増幅器も用いることができることは勿論である。
【０１０８】
図１６は本発明の第４の実施形態による表示装置の駆動回路の構成を示す図である。図１６において、階調出力回路１００−１〜１００−ｎの各々は、回路入力端子１０１と、回路出力端子１０２と、１つの正相入力端子及び２つの逆相入力端子を有する演算増幅器７０と、オフセット補正回路７１とから構成されている。入力端子１０１には、階調電圧生成手段１から出力される正極性あるいは負極性の階調電圧が入力される。ボルテージフォロワの演算増幅器７０は、階調電圧生成手段１から出力される正極性あるいは負極性の階調電圧と等しい電圧を出力端子１０２に出力する。
【０１０９】
オフセット補正回路７１は、スイッチ１６１，１６２，１１２及び１１３と、２つのキャパシタ１２１及び１２２と、スイッチ１３１及び１３２からなるキャパシタ選択手段とから構成されている。スイッチ１６１及び１６２は演算増幅器７０の２つの逆相入力端子と出力端子１０２との間にそれぞれ接続され、スイッチ１１２及び１１３は入力端子１０１と出力端子１０２との間に直列に接続されている。また、２つのキャパシタ１２１及び１２２のそれぞれの一端はスイッチ１３１及び１３２を介してスイッチ１１２とスイッチ１１３との接続点に共通に接続され、キャパシタ１２１及び１２２の他端はそれぞれ演算増幅器７０の２つの逆相入力端子に接続されている。
【０１１０】
以下に、図１４に示した演算増幅器１０３を用いて図１６に示した各階調出力回路を構成した場合を例に挙げて、図１６に示した表示装置の駆動回路について図面を参照して説明する。
【０１１１】
図１７は図１４に示した構成の演算増幅器を図１６に示した各階調出力回路の演算増幅器７０に適用した場合の表示装置の駆動回路の構成を示す図である。図１７に示した構成の演算増幅器７０では、ゲート電極が正相入力端子に対応するＰＭＯＳトランジスタ（正相入力トランジスタ）３０１に対して２つのＰＭＯＳトランジスタ（逆相入力トランジスタ）３３２及び３３３が並列に設けられている。正相入力トランジスタ３０１に対して並列に設けられた２つの逆相入力トランジスタ３３２及び３３３のゲート電極はそれぞれ２つの逆相入力端子に対応し、キャパシタ１２１及び１２２と直接接続されている。また、２つの逆相入力トランジスタ３３２及び３３３のドレイン電極は共通接続され、ソース電極はスイッチ８１及び８２を介して共通接続されている。
【０１１２】
次に、図１７に示した表示装置の駆動回路の動作について説明する。図１８は図１７に示した駆動回路の各階調出力回路の動作例を示すタイミングチャートである。図１８では、図１７の階調電圧生成手段１のｎ個の出力端子の各々から正極性及び負極性の階調電圧が周期的に交互に出力される場合において、正極性の階調電圧が出力される第１出力期間及び負極性の階調電圧が出力される第２出力期間の２つの出力期間における各階調出力回路のスイッチの状態が示されている。なお、各階調出力回路及び演算増幅器７０のスイッチ１６１，１６２，１１２，１１３，１３１，１３２，８１及び８２は制御手段３により制御される。
【０１１３】
図１８及び図１７を参照すると、まず、正極性の出力期間である第１出力期間では、スイッチ１３１がオン、スイッチ１３２がオフに制御されことによりキャパシタ１２１が選択される。また、スイッチ８１がオン、スイッチ８２がオフに制御されることにより、トランジスタ３０１及び３３２が演算増幅器７０の入力段の差動対として動作する。また、正極性の出力期間である第１出力期間では、スイッチ１６２はオフに制御される。
【０１１４】
第１出力期間の第１の期間Ｔ０１において、スイッチ１６１，１１２がオンされ、スイッチ１１３がオフされると、演算増幅器７０の出力電圧Ｖout は入力電圧Ｖｉｎにオフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。このとき、キャパシタ１２１の一端の電位は入力電圧Ｖｉｎに、他端はＶout となるので、キャパシタ１２１には入力電圧である正極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【０１１５】
第１出力期間の第２の期間Ｔ０２では、スイッチ１６１，１１２がオフされ、スイッチ１１３がオンに制御される。スイッチ１６１，１１２がオフされることにより、キャパシタ１２１にはオフセット電圧Ｖoff が保持される。スイッチ１１３をオンすることにより、演算増幅器７０の２つの逆相入力端子のうちキャパシタ１２１に直接接続された逆相入力端子に出力端子１０２の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、階調出力回路１００−１〜１００−ｎの各々において、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなり、オフセット電圧は相殺され、入力電圧Ｖｉｎと等しい出力電圧を得ることができる。
【０１１６】
次に、負極性の出力期間である第２出力期間では、スイッチ１３２がオン、スイッチ１３１がオフに制御されことによりキャパシタ１２２が選択される。また、スイッチ８１がオフ、スイッチ８２がオンに制御されることにより、トランジスタ３０１及び３３３が演算増幅器７０の入力段の差動対として動作する。また、負極性の出力期間である第２出力期間では、スイッチ１６１はオフに制御される。
【０１１７】
第２出力期間の第１の期間Ｔ０１では、スイッチ１６２，１１２はオン、スイッチ１１３はオフ、第２出力期間の第２の期間Ｔ０２では、スイッチ１６２，１１２はオフ、スイッチ１１３はオンに制御される。第２出力期間においても階調出力回路１００−１〜１００−ｎの各々において、入力電圧である負極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧がキャパシタ１２２に充電され、第１出力期間と同様にオフセット電圧が相殺され、入力電圧Ｖｉｎと等しい出力電圧を得ることができる。
【０１１８】
第２出力期間経過後の図示せぬ各出力期間においても、上記のように極性に従って各スイッチを制御することによりオフセット電圧が補正され、入力電圧と等しい出力電圧を得ることができる。階調出力回路１００−１〜１００−ｎにより電流増幅された階調電圧の中から選択回路２−１〜２−ｍにより駆動に必要な電圧が選択され、データ線に出力される。
【０１１９】
なお、図１８のタイミングチャートでは、各スイッチには遅延がなく制御手段３によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ１１３がオフになる前にスイッチ１６１及び１１２がオンにならないよう、また、第２の期間Ｔ０２においてスイッチ１６２及び１１２がオフになる前にスイッチ１１３がオンにならないように、遅延を考慮してスイッチ制御が行われる。
【０１２０】
このように、図１７に示した駆動回路では、各階調出力回路に入力される入力電圧である正極性及び負極性の２つの階調電圧にそれぞれ対応付けられた２つのキャパシタを設けているため、正極性及び負極性の２つの階調電圧がそれぞれ入力される場合に演算増幅器７０に生じるオフセット電圧をキャパシタ１２１及び１２２にそれぞれ記憶、保持させることができる。一度、これら２つのキャパシタにそれぞれオフセット電圧を記憶、保持させると、次に同じ極性の階調電圧が入力される出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどない。
【０１２１】
また、各キャパシタに１度オフセット電圧を記憶させると充放電による電力消費がほとんどないので、スイッチング時に生じる容量結合の影響を抑えるために各キャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【０１２２】
図１９は図１７に示した駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。図１８では、各出力期間にオフセット補正動作（オフセット電圧記憶動作）を必ず行なっていたが、図１９では、所定のＭ個の出力期間（Ｍは４以上の正の偶数）内の最初の第１、第２出力期間にのみオフセット補正動作を行なうという点が異なる。なお、各階調出力回路及び演算増幅器７０のスイッチ１６１，１６２，１１２，１１３，１３１，１３２，８１及び８２は制御手段３により制御される。また、所定のＭ個の出力期間は、階調出力回路の出力精度がリークのために低下しない期間に設定する必要がある。
【０１２３】
図１９を参照すると、最初の第１、第２出力期間では図１８の第１、第２出力期間におけるスイッチ制御と同様の制御が行われる。したがって、第１出力期間では、各階調出力回路に入力される正極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧がキャパシタ１２１に充電、保持され、キャパシタ１２１に記憶されたオフセット電圧を用いて演算増幅器７０の出力が補正されることにより、各階調出力回路において入力電圧と等しい出力電圧を得ることができる。
【０１２４】
同様に、第２出力期間では、各階調出力回路に入力される負極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧がキャパシタ１２２に充電、保持され、キャパシタ１２２に記憶されたオフセット電圧を用いて演算増幅器７０の出力が補正されることにより、各階調出力回路において入力電圧と等しい出力電圧を得ることができる。
【０１２５】
次に、第３〜第Ｍ出力期間の内、正極性の階調電圧が各階調出力回路に入力される出力期間（正極性の出力期間）では、第１出力期間において正極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷がキャパシタ１２１に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器７０の出力を補正することができる。なお、第３〜第Ｍ出力期間の内、正極性の出力期間では、スイッチ８１及び１３１はオンされ、スイッチ８２及び１３２はオフされる。
【０１２６】
同様に、第３〜第Ｍ出力期間の内、負極性の階調電圧が各階調出力回路に入力される出力期間（負極性の出力期間）では、第２出力期間において負極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷がキャパシタ１２２に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器７０の出力を補正することができる。なお、第３〜第Ｍ出力期間の内、負極性の出力期間では、スイッチ８１及び１３１はオフされ、スイッチ８２及び１３２はオンされる。
【０１２７】
図１９の動作例に従って制御手段３により図１７に示した駆動回路を動作させることにより、第１〜第Ｍ出力期間において、最初の第１、第２出力期間のみオフセット補正動作を行い、それ以降の第３〜第Ｍ出力期間においてオフセット補正動作を行うことなく補正電圧出力が可能である。したがって、第１〜第Ｍ出力期間における消費電力を図１８のタイミングチャートに従った動作よりも抑えることができる。
【０１２８】
このように、図１９のタイミングチャートに従った動作を行うことにより、図１８に従った動作と同様に高精度なオフセット補正を行うことが可能であり、また、図１８に従って図１７に示した駆動回路を動作させる場合より低消費電力化を実現することができる。なお、制御手段３は、外部信号により、図１７に示した駆動回路を用いた表示装置の電源投入時、あるいは、駆動回路が停止状態から再動作する場合に必ずオフセット補正動作を行うように制御してもよい。
【０１２９】
以上説明したように、図１７に示した駆動回路においても、図１に示した駆動回路と同様の効果を得ることが可能である。すなわち、図１６に示した駆動回路において、図１に示した駆動回路と同様の効果を得ることが可能である。
【０１３０】
次に、図１６に示した駆動回路と図１に示した駆動回路との性能の差について説明する。
【０１３１】
図１に示した駆動回路では、極性が反転されると、反転前の入力電圧レベルに対応するキャパシタに代えて反転後の入力電圧レベルに対応するキャパシタがスイッチ１４１あるいは１４２を介して演算増幅器１０３の逆相入力端子へと接続される。逆相入力端子にはゲート容量などの寄生容量が存在するが、この寄生容量は極性反転前の入力電圧レベルに応じた電圧で充電されている。図６に示した動作例における第３〜第Ｍ出力期間では、オフセット補正動作を行うことなく第１出力期間及び第２出力期間にキャパシタに保持させたオフセット電圧を用いて演算増幅器の出力の補正を行っている。この場合、極性反転後に逆相入力端子がスイッチ１４１あるいは１４２を介して異なるキャパシタへ接続されると、逆相入力端子の寄生容量が極性反転前の入力電圧レベルに応じた電圧で充電されているため、キャパシタに保持していた電荷が変動し、補正出力電圧の精度が低下する場合がある。
【０１３２】
一方、図１６に示した駆動回路では、演算増幅器７０にキャパシタ１２１及び１２２とそれぞれ直接接続された２つの逆相入力端子が設けられているため、図１に示した駆動回路において生じるキャパシタに保持していた電荷の変動はなく、図１に示した駆動回路よりも高精度な補正電圧出力が可能となる。
【０１３３】
なお、図１６に示した演算増幅器７０の構成は図１７に示した構成に限られるものではない。以下に、図１５に示した演算増幅器１０３を用いて図１６に示した各階調出力回路を構成した場合を例に挙げて、図１６に示した演算増幅器７０の別の構成例について図面を参照して説明する。
【０１３４】
図２０は図１５に示した構成の演算増幅器を図１６に示した各階調出力回路の演算増幅器７０に適用した場合の表示装置の駆動回路の構成を示す図である。図２０に示した構成の演算増幅器７０では、ゲート電極が正相入力端子に対応するＮＭＯＳトランジスタ（正相入力トランジスタ）２０１に対して２つのＮＭＯＳトランジスタ（逆相入力トランジスタ）２３２及び２３３が並列に設けられ、また、ゲート電極が正相入力端子に対応するＰＭＯＳトランジスタ（正相入力トランジスタ）２０５に対しては２つのＰＭＯＳトランジスタ（逆相入力トランジスタ）２３６及び２３７が並列に設けられている。
【０１３５】
正相入力トランジスタ２０１に対して並列に設けられた２つの逆相入力トランジスタ２３２及び２３３のゲート電極はそれぞれ２つの逆相入力端子に対応し、キャパシタ１２１及び１２２と直接接続されている。また、２つの逆相入力トランジスタ２３２及び２３３のドレイン電極は共通接続され、ソース電極はスイッチ１７１及び１７２を介して共通接続されている。同様に、正相入力トランジスタ２０５に対して並列に設けられた２つの逆相入力トランジスタ２３６及び２３７のゲート電極はそれぞれ２つの逆相入力端子に対応し、キャパシタ１２１及び１２２と直接接続されている。また、２つの逆相入力トランジスタ２３６及び２３７のドレイン電極は共通接続され、ソース電極はスイッチ１８１及び１８２を介して共通接続されている。
【０１３６】
次に、図２０に示した表示装置の駆動回路の動作について説明する。図２１は図２０に示した駆動回路の各階調出力回路の動作例を示すタイミングチャートである。図２１では、図２０の階調電圧生成手段１のｎ個の出力端子の各々から正極性及び負極性の階調電圧が周期的に交互に出力される場合において、正極性の階調電圧が出力される第１出力期間及び負極性の階調電圧が出力される第２出力期間の２つの出力期間における各階調出力回路のスイッチの状態が示されている。なお、各階調出力回路及び演算増幅器７０のスイッチ１６１，１６２，１１２，１１３，１３１，１３２，１７１，１７２，１８１及び１８２は制御手段３により制御される。
【０１３７】
図２１を参照すると、正極性の出力期間である第１出力期間では、スイッチ１７１及び１８１がオン、スイッチ１７２及び１８２がオフに制御されることにより、トランジスタ２０１及び２３２が演算増幅器７０の入力段の一方の差動対として動作し、トランジスタ２０５及び２３６が演算増幅器７０の入力段の他方の差動対として動作する。また、第１出力期間において、スイッチ１６１，１６２，１１２，１１３，１３１及び１３２が図１８に示した動作例と同様に制御される。したがって、第１出力期間の第１の期間Ｔ０１において、キャパシタ１２１には入力電圧である正極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷が充電され、第１出力期間の第２の期間Ｔ０２では、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【０１３８】
負極性の出力期間である第２出力期間では、スイッチ１７１及び１８１がオフ、スイッチ１７２及び１８２がオンに制御されることにより、トランジスタ２０１及び２３３が演算増幅器７０の入力段の一方の差動対として動作し、トランジスタ２０５及び２３７が演算増幅器７０の入力段の他方の差動対として動作する。また、第２出力期間において、スイッチ１６１，１６２，１１２，１１３，１３１及び１３２が図１８に示した動作例と同様に制御される。したがって、第２出力期間の第１の期間Ｔ０１において、キャパシタ１２２には入力
電圧である負極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷が充電され、第２出力期間の第２の期間Ｔ０２では、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【０１３９】
第２出力期間経過後の図示せぬ各出力期間においても、上記のように極性に従って各スイッチを制御することによりオフセット電圧が補正され、入力電圧と等しい出力電圧を得ることができる。階調出力回路１００−１〜１００−ｎにより電流増幅された階調電圧の中から選択回路２−１〜２−ｍにより駆動に必要な電圧が選択され、データ線に出力される。
【０１４０】
なお、図２１のタイミングチャートでは、各スイッチには遅延がなく制御手段３によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ１１３がオフになる前にスイッチ１６１及び１１２がオンにならないよう、また、第２の期間Ｔ０２においてスイッチ１６２及び１１２がオフになる前にスイッチ１１３がオンにならないように、遅延を考慮してスイッチ制御が行われる。
【０１４１】
以上説明したように図２０に示した駆動回路を動作させることにより、図２０に示した駆動回路においても、図１８の動作例に従って図１７に示した駆動回路を動作させる場合と同様の効果が得られることは明らかである。
【０１４２】
図２２は図２０に示した駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。図２１では、各出力期間にオフセット補正動作（オフセット電圧記憶動作）を必ず行なっていたが、図２２では、所定のＭ個の出力期間（Ｍは４以上の正の偶数）内の最初の第１、第２出力期間にのみオフセット補正動作を行なうという点が異なる。なお、各階調出力回路及び演算増幅器７０のスイッチ１６１，１６２，１１２，１１３，１３１，１３２，１７１，１７２，１８１及び１８２は制御手段３により制御される。また、所定のＭ個の出力期間は、階調出力回路の出力精度がリークのために低下しない期間に設定する必要がある。
【０１４３】
図２２を参照すると、最初の第１、第２出力期間では図２１の第１、第２出力期間におけるスイッチ制御と同様の制御が行われる。したがって、第１、第２出力期間では、図２１を用いて上述したように各階調出力回路において入力電圧と等しい出力電圧を得ることができる。
【０１４４】
第３〜第Ｍ出力期間の内、正極性の階調電圧が各階調出力回路に入力される出力期間（正極性の出力期間）では、第１出力期間において正極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷がキャパシタ１２１に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器７０の出力を補正することができる。なお、第３〜第Ｍ出力期間の内、正極性の出力期間では、スイッチ１３１，１７１及び１８１はオンされ、スイッチ１３２，１７２及び１８２はオフされる。
【０１４５】
同様に、第３〜第Ｍ出力期間の内、負極性の階調電圧が各階調出力回路に入力される出力期間（負極性の出力期間）では、第２出力期間において負極性の階調電圧に応じて演算増幅器７０に生じるオフセット電圧に相当する電荷がキャパシタ１２２に記憶、保持されているため、期間Ｔ０１に行うオフセット補正動作を行うことなく演算増幅器７０の出力を補正することができる。なお、第３〜第Ｍ出力期間の内、負極性の出力期間では、スイッチ１３１，１７１及び１８１はオフされ、スイッチ１３２，１７２及び１８２はオンされる。
【０１４６】
なお、制御手段３は、外部信号により、図２０に示した駆動回路を用いた表示装置の電源投入時、あるいは、駆動回路が停止状態から再動作する場合に必ずオフセット補正動作を行うように制御してもよい。
【０１４７】
以上説明したように図２０に示した駆動回路を動作させることにより、図２０に示した駆動回路においても、図１９の動作例に従って図１７に示した駆動回路を動作させる場合と同様の効果が得られることは明らかである。
【０１４８】
なお、図１６に示した演算増幅器７０の構成は図１７や図２０に示した構成に限られるものではなく、すなわち、図１６に示した演算増幅器７０に適用可能な演算増幅器は図１４や図１５に示した構成の演算増幅器に限られるものではなく、どのような形態の演算増幅器でも図１７や図２０に示したように２つの逆相入力端子を設けることにより、図１６に示した演算増幅器７０として用いることができる。
【０１４９】
ところで、図１，８，１１及び１６に示した駆動回路では、オフセット補正動作（オフセット電圧記憶動作）を行う期間Ｔ０１は、データ線負荷とキャパシタの両方を駆動して出力電圧が安定するのに十分な期間に設定する必要がある。そこで、各階調出力回路の出力端子１０２にスイッチを設け、オフセット補正動作を行う期間Ｔ０１においてスイッチをオフさせて各階調出力回路を負荷から切り離し、補正電圧出力を行う期間Ｔ０２にスイッチをオンさせて各階調出力回路を負荷に接続するようにする。その結果、期間Ｔ０１ではデータ線負荷を駆動しなくてよく、キャパシタにオフセット電圧を記憶させるだけであるため、期間Ｔ０１を短縮させることができる。
【０１５０】
次に、本発明の上記各実施形態による表示装置の駆動回路を用いた液晶表示装置について図面を用いて説明する。
【０１５１】
図２３は本発明の上記各実施形態による表示装置の駆動回路を用いた液晶表示装置のソースドライバの構成を示す図である。図２３に示したソースドライバでは、階調に応じたデジタル信号が入力され、クロックに同期して全出力分のデジタル信号が順々にレジスタ３２に格納される。その後、全データをラッチ３３でラッチすると共に、本発明の上記各実施形態による駆動回路である駆動回路３４を通してデジタル信号を液晶の電圧−透過率特性に対応するアナログ信号へと変換してデータ線へと出力する。本発明の上記各実施形態による表示装置の駆動回路を液晶表示装置のソースドライバに組み込むことにより、低消費電力、高精度出力可能なソースドライバを実現することができる。
【０１５２】
図２４は本発明の上記各実施形態による表示装置の駆動回路を用いたソースドライバを組み込んだアクティブマトリクス駆動方式の液晶表示装置の構成を示す図である。図２４に示したアクティブマトリクス駆動方式の液晶表示装置では、コントローラ３５が、映像信号、クロック、垂直及び水平同期信号を受けて、階調電圧の信号を出力するソースドライバ３６と、走査信号を出力するゲートドライバ３７とを制御する。図２３のソースドライバを液晶表示装置のソースドライバ３６として使用することにより、低消費電力、高い表示品質を有する液晶表示装置を実現することができる。
【０１５３】
次に、本発明の上記各実施形態による表示装置の駆動回路を用いた携帯用電子機器について説明する。
【０１５４】
本発明の上記各実施形態による表示装置の駆動回路を用いたアクティブマトリクス型表示装置の用途として、携帯用電子機器、特に、携帯電話機に代表される携帯情報端末が挙げられる。以下、本発明の上記各実施形態による表示装置の駆動回路を用いたアクティブマトリクス型表示装置を組み込んだ携帯情報端末の一例として、携帯電話機について図面を用いて説明する。
【０１５５】
図２５は本発明の上記各実施形態による表示装置の駆動回路を用いたアクティブマトリクス型表示装置を組み込んだ携帯電話機を示す図である。図２５において、この携帯電話機は、筐体６０１と、アンテナ６０２と、音声入力部６０３と、音声出力部６０４と、キーパッド６０５と、表示部６０６とから構成されている。本発明では、アクティブマトリクス型表示装置が用いられた表示パネルに図２４の表示装置を用いることができる。図２４の表示装置を携帯電話機の表示部６０６に用いることにより、低消費電力、高い表示品質を有する携帯電話機を実現することができる。
【０１５６】
【発明の効果】
本発明による効果は、低消費電力、高精度出力及び低コストを実現することができることである。その理由は、各階調出力回路の記憶手段に、階調電圧生成手段からの入力信号の階調電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶させておくためであり、これにより、入力信号の階調電圧レベルが変化する度に、既に記憶されていたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の技術と比較して、消費電力を低減することができる。
【０１５７】
また、各階調出力回路において、記憶手段として複数のキャパシタを用い、入力信号の階調電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力が補正される。そのため、演算増幅器の出力の補正を高精度に行うことができ、高精度出力が可能となる。また、一度オフセット電圧が記憶、保持されると、次に同じ階調電圧レベルを有する入力信号が階調出力回路に供給されたときに、同じキャパシタが選択されこのキャパシタに保持されているオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタの充放電による電力消費がほとんどなく、電力消費を最小限に抑えることが可能となる。
【０１５８】
また、階調出力回路は階調電圧生成手段の複数の出力端子に対してそれぞれ設けられている、すなわち、階調毎に階調出力回路が設けられているので、階調数が駆動回路の出力数よりも少ない場合、データ線毎に出力回路を設ける構成よりも出力回路数を削減することができる。よって、回路の省面積化を行うことができ、低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による表示装置の駆動回路の構成を示す図である。
【図２】１画素のコモン電圧の波形及び液晶に印加される信号電圧のうち最大振幅の信号電圧の波形を示す図であり、図２（ａ）はコモンＤＣ駆動方式による各波形を示す図であり、図２（ｂ）はコモン反転駆動方式による各波形を示す図である。
【図３】図１の駆動回路の階調電圧生成手段１の構成例を示す図であり、図３（ａ）はコモンＤＣ駆動方式を使用する場合の階調電圧生成手段１の構成例を示す図であり、図３（ｂ）はコモン反転駆動方式を使用する場合の階調電圧生成手段１の構成例を示す図である。
【図４】図１の制御手段３の動作を説明するための図である。
【図５】図１の駆動回路の各階調出力回路の動作例を示すタイミングチャートである。
【図６】図１の駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。
【図７】図１の各階調出力回路を図６のタイミングチャートに従って動作させる場合の制御手段３の制御内容を示すための図である。
【図８】本発明の第２の実施形態による表示装置の駆動回路の構成を示す図である。
【図９】図８の駆動回路の各階調出力回路の動作を示すタイミングチャートである。
【図１０】図８の駆動回路の各階調出力回路の出力電圧波形及び図１の駆動回路の各階調出力回路の出力電圧波形を示す図である。
【図１１】本発明の第３の実施形態による表示装置の駆動回路の構成を示す図である。
【図１２】図１１の駆動回路の各階調出力回路の動作を示すタイミングチャートである。
【図１３】アクティブマトリクス型有機ＥＬ表示装置の最も単純な画素構成を示す図である。
【図１４】図１の駆動回路の各階調出力回路の演算増幅器１０３の構成を示す図である。
【図１５】図１の駆動回路の各階調出力回路の演算増幅器１０３の別の構成を示す図である。
【図１６】本発明の第４の実施形態による表示装置の駆動回路の構成を示す図である。
【図１７】図１４に示した構成の演算増幅器を図１６の各階調出力回路の演算増幅器７０に適用した場合の表示装置の駆動回路の構成を示す図である。
【図１８】図１７の駆動回路の各階調出力回路の動作例を示すタイミングチャートである。
【図１９】図１７の駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。
【図２０】図１５に示した構成の演算増幅器を図１６の各階調出力回路の演算増幅器７０に適用した場合の表示装置の駆動回路の構成を示す図である。
【図２１】図２０の駆動回路の各階調出力回路の動作例を示すタイミングチャートである。
【図２２】図２０の駆動回路の各階調出力回路の別の動作例を示すタイミングチャートである。
【図２３】本発明の上記各実施形態による表示装置の駆動回路を用いた液晶表示装置のソースドライバの構成を示す図である。
【図２４】本発明の上記各実施形態による表示装置の駆動回路を用いたソースドライバを組み込んだアクティブマトリクス駆動方式の液晶表示装置の構成を示す図である。
【図２５】本発明の上記各実施形態による表示装置の駆動回路を用いたアクティブマトリクス型表示装置を組み込んだ携帯電話機を示す図である。
【図２６】従来の第１のデータ線駆動回路の構成を示す図である。
【図２７】従来の第２のデータ線駆動回路の構成を示す図である。
【図２８】従来の出力回路の構成を示す図である。
【図２９】図２８の出力回路の動作を示すタイミングチャートである。
【符号の説明】
１階調電圧生成手段
２−１〜２−ｍ選択回路
３制御手段
１００−１〜１００−ｎ〜１００−２ｎ階調出力回路
１０１回路入力端子
１０２回路出力端子
７０，１０３演算増幅器
７１，１０４オフセット補正回路
１１１，１１２，１１３，１３１，１３２，１４１，
１４２，１５１，１５２，１６１，１６２スイッチ
１２１，１２２，１２３，１２４キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving circuit for a display device. , Carrying More particularly, the present invention relates to a driving circuit for a display device that performs multi-gradation display.
[0002]
[Prior art]
Since the liquid crystal display device has features such as thinness, light weight, and low power, it is used for display devices of various devices such as a notebook personal computer. Among them, a liquid crystal display device using an active matrix driving method is in high demand because it has features such as high-speed response, high-definition display, and multi-gradation display.
[0003]
A display unit of a liquid crystal display device using an active matrix driving method generally includes a semiconductor substrate on which transparent pixel electrodes and thin film transistors (TFTs) are arranged, and a counter substrate on which one transparent electrode is formed on the entire surface. The liquid crystal is sealed between the two substrates facing each other. Then, a predetermined voltage is applied to each pixel electrode by controlling the TFT having a switching function, and an image is obtained by changing the transmittance of the liquid crystal by the potential difference between each pixel electrode and the counter electrode provided on the counter substrate. it's shown. A data line for sending a plurality of level voltages (gradation voltages) applied to each pixel electrode and a scanning line for sending a TFT switching control signal are wired on the semiconductor substrate, and the gradation voltage applied to each pixel electrode. The application is performed via the data line. Various data line driving circuits have been used as methods for driving the data lines, and typical examples of the data line driving circuits will be described below.
[0004]
FIG. 26 is a diagram showing a configuration of a conventional first data line driving circuit. The driving circuit shown in FIG. 26 has operational amplifiers (op-amps) 403-1 to 403-n (n is a positive number) provided with a plurality of gradation voltages generated by the resistor string 401 for each gradation voltage. (Integer), impedance conversion is performed, and a voltage necessary for driving is selected from the impedance-converted grayscale voltages by a selection circuit (selector) 402-1 to 402-m (m is a positive integer) and is used as a data line load. The data line is driven by outputting. This driving circuit has high data line driving capability because each of the plurality of gradation voltages generated by the resistor string 401 is impedance-converted by the operational amplifiers 403-1 to 403-n, and the resistance for generating the gradation voltage is high. The resistance value of the string 401 can be increased and the current flowing through the resistor string 401 can be reduced, so that the power consumption of the driver circuit can be reduced.
[0005]
On the other hand, in the case of a large-sized liquid crystal display device, since the number of data lines is large and the capacity of each data line is large, a large driving capability is required for the data line driving circuit. In the drive circuit of FIG. 26, a plurality of data lines may be driven with one gradation voltage, so that the drive capability is insufficient when used in a large liquid crystal display device. Therefore, as a data line driving circuit capable of obtaining sufficient driving capability even when used in a large liquid crystal display device, a conventional second data line driving circuit shown in FIG. 27 can be cited. The drive circuit in FIG. 27 selects a gradation voltage required for driving from among a plurality of gradation voltages generated by the resistor string 401 by using selection circuits (selectors) 402-1 to 402-m, and for each data line. Impedance conversion is performed by operational amplifiers 404-1 to 404-m provided as data line output circuits, and a predetermined gradation voltage is applied to each data line by outputting to one data line load. This drive circuit has sufficient drive capability even when it is used for a large liquid crystal display device because the gradation voltage selected by the selection circuit is impedance-converted by an operational amplifier provided for each data line.
[0006]
Further, in a liquid crystal display device that performs multi-gradation display, a high output accuracy is required for an operational amplifier because a potential difference between adjacent gradation voltages is small. However, the operational amplifier has a problem that an offset voltage is generated due to variations in characteristics of active elements constituting the operational amplifier. In order to solve this problem, an operational amplifier in which an offset correction function is added to each of the data line output circuits 404-1 to 404-m of the drive circuit shown in FIG. 27 may be used. Various methods have been used so far to correct the offset voltage generated in the operational amplifier. Among them, JP-A-9-244590 discloses a representative example of an operational amplifier having an offset correction means using a capacitor. The output circuit described is mentioned.
[0007]
FIG. 28 is a diagram showing a configuration of an output circuit described in Japanese Patent Laid-Open No. 9-244590. In FIG. 28, the input voltage Vin supplied from the outside is input to the positive phase input terminal of the operational amplifier 503 via the input terminal 501 of the output circuit. The output voltage Vout of the operational amplifier 503 is output to the outside through the output terminal 502 of the output circuit. Switches 506 and 507 are connected in series between the positive phase input terminal of the operational amplifier 503 and the output terminal of the operational amplifier 503. A capacitor 505 is connected between the connection point between the switches 506 and 507 and the negative phase input terminal of the operational amplifier 503. A switch 508 is connected between the reverse phase input terminal of the operational amplifier 503 and the output terminal of the operational amplifier 503. The capacitor 505 and the switches 506 to 508 constitute an offset correction circuit 504.
[0008]
Next, the operation of the output circuit of FIG. 28 will be described with reference to the timing chart shown in FIG. First, in the period T1 which is the previous state, only the switch 507 is turned on, and the other switches 506 and 508 are turned off. As a result, the output terminal of the operational amplifier 503 and the negative phase input terminal are connected via the capacitor 505. In this state, the voltage level of the output voltage Vout is the previous output voltage.
[0009]
In the period T2, in addition to the switch 507, the switch 508 is turned on. When the voltage level of the input voltage Vin changes, the output voltage Vout changes accordingly and becomes Vin + Voff including the offset voltage Voff. Further, by turning on the switches 507 and 508, both ends of the capacitor 505 are short-circuited by being connected to the output terminal of the operational amplifier 503. )
[0010]
In the period T3, the switch 507 is turned off while the switch 508 is kept on, and then the switch 506 is turned on. As a result, one end of the capacitor 505 is connected to the input terminal 501 and the potential of one end of the capacitor 505 changes from Vout to Vin. Since the switch 508 is on, the potential at the other end of the capacitor 505 remains at the output voltage Vout. Therefore, the voltage applied to the capacitor 505 is Vout−Vin = Vin + Voff−Vin = Voff, and the capacitor 505 is charged with electric charge corresponding to the offset voltage Voff.
[0011]
In the period T4, the switches 506 and 508 are turned off, and then the switch 507 is turned on. By turning off the switches 506 and 508, the capacitor 505 is directly connected between the negative phase input terminal and the output terminal of the operational amplifier 503, and the offset voltage Voff is held in the capacitor 505. By turning on the switch 507, the offset voltage Voff is applied to the reverse phase input terminal of the operational amplifier 503 with reference to the potential of the output terminal. As a result, the output voltage Vout of the operational amplifier 503 becomes Vout = Vin + Voff−Voff = Vin, the offset voltage is canceled, and the operational amplifier 503 can output a highly accurate voltage.
[0012]
Note that the timing chart of FIG. 29 shows the case where each switch has no delay and the switch control by the control means 3 is performed simultaneously. However, when each switch has a delay, the switch 507 is turned off in the period T3. Switch control is performed in consideration of delay so that the switch 506 is not turned on before the switch 506 is turned on, and the switch 507 is not turned on before the switches 506 and 508 are turned off in the period T4.
[0013]
[Problems to be solved by the invention]
In recent years, mobile devices such as mobile phones and personal digital assistants have rapidly spread, and the demand for mobile displays as display devices for mobile devices has increased greatly. Conventionally, the center of performance required for mobile displays has been low power consumption, but with the widespread use of portable devices, high-definition and multi-gradation display capabilities are also required.
[0014]
In a liquid crystal display device that performs multi-gradation display, a potential difference between gradation voltages is small, and thus high output accuracy is required for a driver circuit. However, in the drive circuit shown in FIG. 26, an offset voltage is generated in each of the operational amplifiers 403-1 to 403-n due to variations in characteristics of transistors constituting the operational amplifier. There is a problem that display quality is deteriorated. In the drive circuit shown in FIG. 27 as well, as in the drive circuit of FIG. 26, an offset voltage is generated in each of the operational amplifiers 404-1 to 404 -m due to variations in characteristics of transistors constituting the operational amplifier. There is a problem that voltage accuracy varies and color unevenness occurs. In addition, the number of data lines is generally larger than the number of gradations in a liquid crystal display device that performs high-definition display, and the data line output circuits 404-1 to 404-m are provided for m data lines in the drive circuit of FIG. Therefore, a large number of circuits are required. Therefore, there is a problem that the required area increases and the cost increases.
[0015]
In the case where the output circuit shown in FIG. 28 is used for each data line output circuit of the drive circuit shown in FIG. 27, in the liquid crystal display device having a large number of data lines, each of m data lines is shown in FIG. Providing the output circuit shown increases the required area and costs.
[0016]
Furthermore, in the drive circuit shown in FIG. 27, the voltage level of the input signal input to each data line output circuit may differ for each output period. When the voltage level of the input signal changes, the magnitude of the offset voltage generated in the operational amplifier also changes. Although the fluctuation of the offset voltage is a fluctuation in mV, the fluctuation in mV affects the gradation display of the liquid crystal display device. Therefore, when the output circuit shown in FIG. 28 is used for each data line output circuit of the drive circuit shown in FIG. 27, the voltage level of the input signal to each output circuit changes every output period, so that one output period Since the magnitude of the offset voltage generated in the operational amplifier 503 is different every time, each output circuit is 1 in order to realize high-precision output in each output circuit and high-definition display and multi-gradation display in the liquid crystal display device. It is necessary to perform an offset correction operation for each output period. However, if the offset correction operation is performed for each output period, the capacitor for storing the offset voltage must be charged / discharged for each output period, resulting in a problem of increased power consumption.
[0017]
When the offset correction operation is performed by switch control, the output accuracy of each output circuit may be reduced due to the influence of capacitive coupling that occurs during switching. This is because the MOS transistor used for each switch has a parasitic capacitance, so that a charge movement occurs through the parasitic capacitance during switching, which affects the charge corresponding to the offset voltage stored and held in the capacitor. It is for receiving. Increasing the capacitance of the capacitor that stores the offset voltage can suppress a decrease in output accuracy, but if the capacitance is increased, the power consumption increases due to charge / discharge of the capacitor by the offset correction operation performed every output period. There is.
[0018]
In Japanese Patent Laid-Open No. 2001-100704, a plurality of adjustment resistors are provided in a resistor divider circuit that divides the voltage of the liquid crystal driving power supply, and the output voltage is reduced by reducing the offset voltage of each amplifier according to the size of these resistors. Techniques that are designed to enhance are described. However, since the resistance itself varies in the first place, even if it is attempted to reduce the offset voltage of each amplifier due to the size of the resistance, it cannot be sufficiently reduced, and thus sufficient output accuracy cannot be obtained.
[0019]
An object of the present invention is to drive a display device that achieves low power consumption, high-precision output, and low cost. The road Is to provide.
[0020]
[Means for Solving the Problems]
The driving circuit of the display device according to the present invention is provided for each of the gradation voltage generating means for generating a plurality of gradation voltages and the plurality of output terminals of the gradation voltage generating means. A plurality of gradation output circuits each having an operational amplifier for impedance conversion of an input signal inputted through the output terminal, and a signal necessary for driving the display device is selected from the output signals of the plurality of gradation output circuits Each of the plurality of gradation output circuits includes an offset voltage generated in the operational amplifier in accordance with a gradation voltage level of the input signal. Write Remember Multiple capacitors And said Multiple capacitors Control means for controlling each of the plurality of gradation output circuits to correct the output of the operational amplifier using the offset voltage stored in In the first period, the control means selects one capacitor from the plurality of capacitors according to the gradation voltage level of the input signal, and sets the offset voltage of the operational amplifier to the selected capacitor. Each of the plurality of gradation output circuits is controlled to store, and the output of the operational amplifier is output using the offset voltage stored in the selected capacitor in a second period after the first period. Controlling each of the plurality of gradation output circuits to correct It is characterized by that.
[0022]
In the driving circuit, The first and second periods are set to one output period; The control means includes Said One output period Said In the first period, one of the plurality of capacitors is selected according to the grayscale voltage level of the input signal, and the plurality of levels are stored in the selected capacitor to store the offset voltage of the operational amplifier. Controls each output circuit And before 1 Output period Said In the second period, each of the plurality of gradation output circuits is controlled to correct the output of the operational amplifier using the offset voltage stored in the selected capacitor.
[0027]
The operation of the present invention is as follows. By storing each offset voltage generated in the operational amplifier according to the gradation voltage level of the input signal from the gradation voltage generation means in the storage means of each gradation output circuit in advance, the gradation voltage of the input signal The power consumption can be reduced as compared with the conventional technique in which the offset voltage that has already been stored is erased and a new offset voltage is stored each time the level changes.
[0028]
In each gradation output circuit, a plurality of capacitors are used as storage means, and an offset voltage is stored and held in one capacitor selected according to the gradation voltage level of the input signal. Used to correct the output of the operational amplifier. Therefore, the output of the operational amplifier can be corrected with high accuracy, and high accuracy output is possible. Also, once the offset voltage is stored and held, the next time the input signal having the same gradation voltage level is supplied to the gradation output circuit, the same capacitor is selected and the offset voltage held in this capacitor Since the output of the operational amplifier is corrected using, there is almost no power consumption due to charging / discharging of the capacitor, and the power consumption can be minimized.
[0029]
Also, the gradation output circuit is provided for each of the plurality of output terminals of the gradation voltage generating means, that is, the gradation output circuit is provided for each gradation, so the number of gradations is the number of data lines. In the case where the number of output circuits is smaller, the number of output circuits can be reduced than the configuration in which an output circuit is provided for each data line. Therefore, the area of the circuit can be reduced, and the cost can be reduced.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of a drive circuit of a display device according to the first embodiment of the present invention. The drive circuit shown in FIG. 1 can be applied to a drive circuit for a display device having two polarities, and specifically, a drive circuit for a liquid crystal display device having two polarities of positive polarity and negative polarity. It is applicable to.
[0031]
1, the driving circuit of the liquid crystal display device according to the first embodiment of the present invention has a plurality of positive polarity gradation voltages VP1, VP2,..., VPn (n is a positive integer) or negative polarity. A gradation voltage generating means 1 for outputting a plurality of gradation voltages VN1, VN2,..., VNn, and a gradation output circuit for amplifying the gradation voltages VP1 to VPn or VN1 to VNn from the gradation voltage generating means 1. 100-1 to 100-n, selection circuits (selectors) 2-1 to 2-m (m is a positive integer), gradation voltage generating means 1, and control means 3 for controlling each gradation output circuit. Has been.
[0032]
Each of the selection circuits 2-1 to 2-m selects a voltage necessary for driving the display device from the gradation voltages amplified by the gradation output circuits 100-1 to 100-n according to the video data signal. And output to the data line. The gradation output circuits 100-1 to 100-n are provided for n output terminals of the gradation voltage generating means 1, respectively. That is, a gradation output circuit is provided for each gradation. The gradation voltage generating means 1 is composed of, for example, a resistor string in which resistance elements are connected in series, and a gradation voltage having a positive or negative polarity from a connection terminal in the resistor string to the gradation output circuits 100-1 to 100-n. Are output respectively.
[0033]
In addition, it is necessary to apply an AC voltage to the liquid crystal used for the liquid crystal display device in order to prevent deterioration. As a method for AC driving the liquid crystal, a method of AC driving with a common voltage (counter voltage) fixed and a common voltage are used. There is known a method of performing AC driving by changing the voltage according to the polarity. The former driving method is called a common DC driving method, in which the common voltage is constant and the voltage applied to the liquid crystal is alternately inverted to positive and negative with the common voltage as a reference. The latter driving method is called a common inversion driving method, which is a method in which the common voltage is changed according to the polarity, and the voltage applied to the liquid crystal is alternately inverted to positive and negative with reference to the common voltage.
[0034]
FIG. 2 is a diagram showing the waveform of the common voltage of one pixel and the waveform of the signal voltage having the maximum amplitude among the signal voltages applied to the liquid crystal, and FIG. 2A is a diagram showing each waveform by the common DC driving method. FIG. 2B is a diagram showing each waveform by the common inversion driving method. 2A and 2B, polarity inversion is performed for each frame, and the maximum applied voltage of the liquid crystal is 5V. Referring to FIG. 2A, in the common DC driving method, since the common voltage is constant at 5 V, the signal voltage range is 0 in order to apply the maximum applied voltage of 5 V to the liquid crystal with the common voltage as a reference. -10V. On the other hand, referring to FIG. 2B, in the common inversion driving method, the common voltage changes to 0 V in one frame and 5 V in the next frame, and the maximum applied voltage of 5 V is applied to the liquid crystal on the basis of the common voltage. For application, the signal voltage when the common voltage is 0V is 5V, the signal voltage when the common voltage is 5V is 0V, and the signal voltage range is 0 to 5V.
[0035]
The common DC driving method and the common inversion driving method can be used in the display device driving circuit according to the first embodiment of the present invention. FIG. 3 is a diagram showing a configuration example of the gradation voltage generation means 1 of the drive circuit shown in FIG. 1, and FIG. 3A shows a configuration example of the gradation voltage generation means 1 when the common DC drive method is used. FIG. 3B is a diagram illustrating a configuration example of the gradation voltage generating unit 1 when the common inversion driving method is used.
[0036]
Referring to FIG. 3A, in the common DC driving method, the high power supply voltage V1 is applied to one end of the resistor string, and the low power supply voltage V2 is applied to the other end of the resistor string. Thus, positive gradation voltages VP1 to VPn and negative gradation voltages VN1 to VNn are generated. In the case of the positive polarity in the common DC drive system, the switches 11-1 to 11-n are turned on and the switches 12-1 to 12-n are turned off, so that the positive gradation voltages VP1 to VPn are selected. And output. In the case of the negative polarity, the switches 11-1 to 11-n are turned off and the switches 12-1 to 12-n are turned on, so that the negative gradation voltages VN1 to VNn are selected and output. The
[0037]
On the other hand, referring to FIG. 3B, in the case of positive polarity in the common inversion driving method, the switches 13-1 and 14-2 are turned on, and the switches 13-2 and 14-1 are turned off. The high power supply voltage V3 is applied to one end of the resistor string, the low power supply voltage V4 is applied to the other end of the resistor string, and positive gradation voltages VP1 to VPn are generated and output from each connection terminal of the resistor string. In the case of the negative polarity, the switches 13-1 and 14-2 are turned off and the switches 13-2 and 14-1 are turned on, so that the low power supply voltage V4 is applied to one end of the resistor string, and the resistance The high power supply voltage V3 is applied to the other end of the string, and negative gradation voltages VN1 to VNn are generated and output from each connection terminal of the resistor string. As described above, in the common inversion driving method, the potential difference between the common voltage and each resistor string terminal can be equalized in the positive polarity and the negative polarity by inverting the voltage applied to both ends of the resistor string according to the polarity. .
[0038]
Returning to FIG. 1, each of the gradation output circuits 100-1 to 100-n includes a circuit input terminal 101, a circuit output terminal 102, an operational amplifier 103, and an offset correction circuit 104. The input terminal 101 receives a positive or negative gradation voltage output from the gradation voltage generator 1. The voltage follower operational amplifier 103 outputs to the output terminal 102 a voltage equal to the positive or negative grayscale voltage output from the grayscale voltage generator 1.
[0039]
The offset correction circuit 104 includes switches 111 to 113, two capacitors 121 and 122, and capacitor selection means including switches 131 and 132 and switches 141 and 142. The switch 111 is connected between the negative phase input terminal and the output terminal 102 of the operational amplifier 103, and the switches 112 and 113 are connected in series between the input terminal 101 and the output terminal 102. In addition, one end of each of the two capacitors 121 and 122 is connected in common to the connection point of the switches 112 and 113 via the switches 131 and 132, and the other end of each of the capacitors 121 and 122 is connected via the switches 141 and 142. Are connected to the negative phase input terminal of the operational amplifier 103.
[0040]
FIG. 4 is a diagram for explaining the operation of the control means 3 shown in FIG. In FIG. 4, the control means 3 controls the gradation voltage generation means 1 and each gradation output circuit based on the external signal and the polarity signal.
[0041]
First, the control operation of the control means 3 with respect to the gradation voltage generating means 1 will be described with reference to FIG. 4, FIG. 1, and FIG.
[0042]
In FIG. 4, the control means 3 controls on / off of the switch of the gradation voltage generating means 1 as shown in FIGS. 3A and 3B according to the external signal and the polarity signal input to the control means 3. Do. The external signal means a signal supplied from the outside of the drive circuit shown in FIG. 1, and is a signal that is a source of a control signal for each switch. Usually, in the case of a liquid crystal display device, a polarity signal and an external signal are supplied from a controller (not shown).
[0043]
Referring to FIG. 1 and FIG. 3A, the gray voltage generator 1 of the common DC driving method is in the case where the polarity signal is positive according to the external signal and the polarity signal supplied from the outside to the controller 3. When the switches 11-1 to 11-n are turned on and the switches 12-1 to 12-n are turned off, positive gradation voltages (VP1 to VPn) are generated and output to the gradation output circuits. When the polarity signal has a negative polarity, the gradation voltage generating means 1 turns off the switches 11-1 to 11-n and turns on the switches 12-1 to 12-n, thereby causing a negative gradation voltage ( VN1 to VNn) are output to the gradation output circuit.
[0044]
Further, referring to FIGS. 1 and 3B, the common inversion drive type gradation voltage generating means 1 has a positive polarity signal according to the external signal and the polarity signal supplied to the control means 3 from the outside. Then, by turning on the switches 13-1 and 14-2 and turning off the switches 13-2 and 14-1, positive gradation voltages (VP1 to VPn) are generated and output to each gradation output circuit. . In the case where the polarity signal is negative, the gradation voltage generating means 1 turns off the switches 13-1 and 14-2 and turns on the switches 13-2 and 14-1. VN1 to VNn) are output to the gradation output circuit.
[0045]
Next, the control operation for the gradation output circuits 100-1 to 100-n of the control means 3 will be described. In FIG. 4 and FIG. 1, the control means 3 controls on / off of the switches of each gradation output circuit according to the external signal and the polarity signal input to the control means 3. In each gradation output circuit, the operation of the capacitor selection means including the switches 131, 132, 141, 142 is selected so as to select one of the capacitors 121, 122 in accordance with the polarity signal supplied to the control means 3 from the outside. Done. In other words, the control means 3 switches the switches 131, 132, 141, 142 of each gradation output circuit so as to select one capacitor from the capacitors 121, 122 according to the gradation voltage level of the input signal of each gradation output circuit. To control. For example, the control means 3 selects the capacitor 121 of each gradation output circuit when the polarity signal indicates positive polarity, that is, when the gradation voltage level of the input signal of each gradation output circuit is a positive gradation voltage. When the polarity signal is negative, that is, when the gradation voltage level of the input signal of each gradation output circuit is a negative gradation voltage, the capacitor 122 of each gradation output circuit is selected. Control as much as possible. The control means 3 controls the operation of each gradation output circuit by controlling the switches 111 to 113 of each gradation output circuit.
[0046]
Returning to FIG. 1, each of the selection circuits 2-1 to 2-m is necessary for driving from the gradation voltage that is current-amplified by the operational amplifier 103 of the gradation output circuits 100-1 to 100-n according to the video data signal. Select voltage and output to data line.
[0047]
Next, the operation of the drive circuit of the display device according to the first embodiment of the present invention will be described. FIG. 5 is a timing chart showing an operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 5, when the positive polarity and negative polarity gradation voltages are periodically and alternately output from each of the n output terminals of the gradation voltage generating means 1 of FIG. The state of the switch of each gradation output circuit is shown in two output periods, a first output period that is an output period and a second output period that is an output period in which a negative gradation voltage is output. Each one output period is composed of two periods, a first period T01 in which the offset correction operation (offset voltage storage operation) of the operational amplifier 103 is performed and a second period T02 in which the correction output operation is performed. The switches 111 to 113 and the switches 131, 132, 141, and 142 of each gradation output circuit are controlled by the control means 3.
[0048]
5 and 1, first, in the first output period that is a positive output period, the switches 131 and 141 are turned on, and the switches 132 and 142 are turned off, whereby the capacitor 121 is selected. Further, in the first period T01 of the first output period, when the switches 111 and 112 are turned on and the switch 113 is turned off, the output voltage Vout of the operational amplifier 103 becomes Vin + Voff including the input voltage Vin and the offset voltage Voff. Become. At this time, since the potential of one terminal of the capacitor 121 is the input voltage Vin and the other terminal is Vout, the capacitor 121 has an offset voltage generated in the operational amplifier 103 according to the positive gradation voltage as the input voltage. A charge corresponding to Voff is charged.
[0049]
In the second period T02 of the first output period, the switches 111 and 112 are turned off and the switch 113 is turned on. When the switches 111 and 112 are turned off, the capacitor 121 is directly connected between the negative phase input terminal and the output terminal 102 of the operational amplifier 103, and the offset voltage Voff is held in the capacitor 121. By turning on the switch 113, the offset voltage Voff is applied to the reverse phase input terminal of the operational amplifier 103 with reference to the potential of the output terminal 102. As a result, in each of the gradation output circuits 100-1 to 100-n, the output voltage Vout becomes Vout = Vin + Voff−Voff = Vin, the offset voltage is canceled, and an output voltage equal to the input voltage Vin can be obtained. .
[0050]
Next, in the second output period, which is a negative output period, the switches 131 and 141 are turned off and the switches 132 and 142 are turned on, whereby the capacitor 122 is selected. In the first period T01 and the second period T02 of the second output period, the switches 111 to 113 are controlled in the same manner as the first period T01 and the second period T02 of the first output period. Thereby, in each of the gradation output circuits 100-1 to 100-n, the offset voltage generated in the operational amplifier 103 in accordance with the negative gradation voltage as the input voltage is charged in the capacitor 122, and the first output period and Similarly, the offset voltage is canceled out.
[0051]
Even in each output period (not shown) after the second output period has elapsed, the offset voltage is corrected by controlling each switch according to the polarity as described above, and an output voltage equal to the input voltage can be obtained. Voltages necessary for driving are selected by the selection circuits 2-1 to 2-m from the gradation voltages that are current-amplified by the gradation output circuits 100-1 to 100-n, and are output to the data lines.
[0052]
Note that the timing chart of FIG. 5 shows a case where each switch has no delay and the switch control by the control means 3 is performed simultaneously. However, when each switch has a delay, the switch is switched in the first period T01. In consideration of the delay, the switches 111 and 112 are not turned on before the 113 is turned off, and the switch 113 is not turned on before the switches 111 and 112 are turned off in the second period T02. Control is performed.
[0053]
Although the magnitude of the offset voltage generated in the operational amplifier 103 differs depending on the magnitude of the input voltage, in this embodiment, each of the two gradation voltages of positive polarity and negative polarity that are input voltages input to each gradation output circuit. Since the two associated capacitors are provided, the offset voltage generated in the operational amplifier 103 when the positive gradation voltage is input is stored and held in the capacitor 121, and the negative gradation voltage is input. In this case, the offset voltage generated in the operational amplifier 103 can be stored and held in the capacitor 122. Once the offset voltage is stored and held in each of these two capacitors, it is not necessary to charge and discharge the capacitor in the output period in which the same polarity grayscale voltage is input next. It is only necessary to replenish the changed charge. Therefore, the capacitor has almost no power consumption due to charge and discharge.
[0054]
In addition, once the offset voltage is stored in each capacitor, there is almost no power consumption due to charging / discharging. Therefore, even if the capacitance of each capacitor is increased, the power consumption is not increased in order to suppress the influence of capacitive coupling that occurs during switching. Output accuracy can be increased.
[0055]
From the above, according to the first embodiment of the present invention, a display that can output with low power consumption and high accuracy by using a gradation output circuit having low power consumption and high-precision offset correction function. A drive circuit for the device can be realized.
[0056]
In addition, since the number of gradations (n) is generally smaller than the number of data lines (m) in a liquid crystal display device used in a current mobile phone, an output circuit is provided for each of m data lines as shown in FIG. Compared with the configuration, the number of circuits in the driving circuit shown in FIG. 1 can be reduced, and thus the cost can be reduced. For example, in a liquid crystal display device with 4096 colors and 120 × 160 pixels used in current mobile phones, the number of gradations is 16, the number of data lines is 360 (120 × RGB), and the number of gradations is the number of data lines. Significantly less.
[0057]
Further, when a plurality of data lines are driven with the same gradation voltage, in the driving circuit shown in FIG. 1, the plurality of data lines are driven with a gradation voltage amplified by a common gradation output circuit. The output voltage does not vary for each data line.
[0058]
In the drive circuit shown in FIG. 1, the gradation voltage generated by the gradation voltage generation means 1 is amplified by the gradation output circuit, the amplified voltage is selected by the selection circuit, and the selected voltage is used as the data. Output to line load. Therefore, depending on the selection result in the selection circuit, all the data lines may be driven by one gradation output circuit. However, a small display with a low definition such as a mobile display has a sufficiently small data line capacity and can be driven sufficiently in this case.
[0059]
Further, the operational amplifier used for each gradation output circuit of the drive circuit shown in FIG. 1 may have any form.
[0060]
FIG. 6 is a timing chart showing another operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 5, the offset correction operation (offset voltage storage operation) is always performed in each output period. However, in FIG. 6, the first output in a predetermined M output periods (M is a positive even number of 4 or more). The difference is that the offset correction operation is performed only during the first and second output periods. The predetermined M output periods must be set to a period in which the output accuracy of the gradation output circuit does not decrease due to leakage.
[0061]
The operation of each gradation output circuit according to the timing chart of FIG. FIG. 7 is a diagram for showing the control contents of the control means 3 when each gradation output circuit of FIG. 1 is operated according to the timing chart of FIG. In FIG. 7, the control means 3 controls the gradation voltage generation means 1 and each gradation output circuit in accordance with an external signal, a polarity signal and an offset correction operation signal supplied to the control means 3 from the outside. In the figure, the gradation voltage generating means 1 and the switches 131, 132, 141, 142 of each gradation output circuit are controlled in the same manner as in FIG. 4 according to the polarity signal supplied to the control means 3 from the outside. The switches 111 to 113 of each gradation output circuit perform the operations in the first and second output periods in which the offset correction operation of FIG. 6 is performed when the offset correction operation signal is H (High) level. In the case of L (Low) level, the operation in the third to Mth output periods in which only the correction voltage is output is performed.
[0062]
6 and 1, in the first and second output periods, the same control as the switch control in the first and second output periods in FIG. 5 is performed. Therefore, in the first output period, the offset voltage generated in the operational amplifier 103 is charged and held in the capacitor 121 according to the positive polarity gradation voltage input to each gradation output circuit, and the offset voltage stored in the capacitor 121 is stored. As a result, the output of the operational amplifier 103 is corrected, whereby an output voltage equal to the input voltage can be obtained in each gradation output circuit.
[0063]
Similarly, in the second output period, the offset voltage generated in the operational amplifier 103 in accordance with the negative gradation voltage input to each gradation output circuit is charged and held in the capacitor 122, and the offset voltage stored in the capacitor 122 is stored. Is used to correct the output of the operational amplifier 103, whereby an output voltage equal to the input voltage can be obtained in each gradation output circuit.
[0064]
Next, in the output period (positive output period) in which the positive grayscale voltage is input to each grayscale output circuit in the third to Mth output periods, the positive grayscale voltage in the first output period. Accordingly, since the charge corresponding to the offset voltage generated in the operational amplifier 103 is stored and held in the capacitor 121, the output of the operational amplifier 103 can be corrected without performing the offset correction operation performed in the period T01.
[0065]
Similarly, in the third to Mth output periods, in the output period (negative output period) in which the negative gradation voltage is input to each gradation output circuit, the negative gradation voltage in the second output period. Accordingly, since the charge corresponding to the offset voltage generated in the operational amplifier 103 is stored and held in the capacitor 122, the output of the operational amplifier 103 can be corrected without performing the offset correction operation performed in the period T01.
[0066]
By operating the drive circuit shown in FIG. 1 by the control means 3 according to the operation example of FIG. 6, the offset correction operation is performed only in the first first and second output periods in the first to Mth output periods, and thereafter In the third to Mth output periods, the correction voltage can be output without performing the offset correction operation. Therefore, the power consumption in the first to Mth output periods can be suppressed more than the operation according to the timing chart of FIG.
[0067]
Thus, by performing the operation according to the timing chart of FIG. 6, it is possible to perform highly accurate offset correction similarly to the operation according to FIG. 5, and also illustrated in FIG. 1 according to FIG. Lower power consumption can be achieved than when the drive circuit is operated.
[0068]
The control means 3 is controlled by an external signal so that an offset correction operation is always performed when the display device using the drive circuit shown in FIG. 1 is turned on or when the drive circuit is restarted from a stopped state. May be.
[0069]
The configuration of the drive circuit of the display device according to the second embodiment of the present invention is shown in FIG. 8, the same parts as those in FIG. 1 are denoted by the same reference numerals. Referring to FIG. 8, in each of the gradation output circuits 100-1 to 100-n, capacitors 123 and 124 are connected to the output terminal 102 through switches 151 and 152, respectively, and the other ends of the capacitors 123 and 124 are connected. Are connected to the high power supply voltage VDD and the low power supply voltage VSS, respectively. Other configurations are the same as those in FIG.
[0070]
Next, the operation of the drive circuit of the display device according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a timing chart showing the operation of each gradation output circuit of the drive circuit shown in FIG. The switches 111 to 113 and the switches 131, 132, 141, 142, 151, and 152 of each gradation output circuit are controlled by the control unit 3 in accordance with an external signal, a polarity signal, and an offset correction operation signal input to the control unit 3. The
[0071]
9 and 8, first, in the positive first output period, the switches 131 and 141 are turned on, and the switches 132 and 142 are turned off, so that the capacitor 121 is selected. In the first period T01 of the first output period, both the switches 151 and 152 connected to the output terminal 102 are turned off. In addition, in the first period T01 of the first output period, the switches 111 and 112 are turned on and the switch 113 is turned off, so that the output voltage Vout is a voltage including the offset voltage Voff in the input voltage Vin. At this time, the potential of one terminal of the capacitor 121 is the input voltage Vin and the potential of the other terminal is Vout, and the capacitor 121 has an offset voltage generated in the operational amplifier 103 according to the positive gradation voltage as the input voltage. A charge corresponding to Voff is charged.
[0072]
Next, in the second period T02 of the first output period, the switches 111 and 112 are turned off and the switch 113 is turned on. At this time, the capacitor 121 is directly connected between the negative phase input terminal and the output terminal 102 of the operational amplifier 103, and the offset voltage Voff is held in the capacitor 121. When the switch 113 is turned on, the offset voltage Voff is applied to the negative phase input terminal of the operational amplifier 103 with reference to the potential of the output terminal 102. As a result, the output voltage Vout becomes Vout = Vin + Voff−Voff = Vin, the offset voltage is canceled, and an output voltage equal to the input voltage Vin can be obtained. In addition, since the switch 151 is turned on in the second period T02 of the first output period, the capacitor 123 is charged with the output voltage corrected at the positive polarity.
[0073]
Next, in the negative second output period, the switches 131 and 141 are turned off and the switches 132 and 142 are turned on, whereby the capacitor 122 is selected. The switches 111 to 113 are also controlled in the second output period in the same manner as the first period T01 and the second period T02 of the first output period. In addition, both the switches 151 and 152 connected to the output terminal 102 are turned off in the first period T01 of the second output period. Then, in the second period T02 of the second output period, the switch 151 is turned off and the switch 152 is turned on.
[0074]
By controlling the switches as described above, even in the second output period, the offset voltage generated in the operational amplifier 103 according to the negative gradation voltage as the input voltage is charged in the capacitor 122, and the first output period Similarly, the offset voltage is canceled out. Further, the capacitor 124 is charged with the corrected output voltage at the negative polarity.
[0075]
Next, in the third output period having a positive polarity, the capacitor 121 stores and holds charges corresponding to the offset voltage generated in the operational amplifier 103 in the first output period. Therefore, in the third output period, it is not necessary to perform the offset correction operation (offset voltage storage operation) performed in the first output period T01, and only the same operation as in the first output period T02 is performed. The output of the operational amplifier 103 can be corrected.
[0076]
In addition, since the capacitor 123 holds the positive output voltage charged in the first output period, when the switch 151 is turned on, the charge is transferred from the capacitor 123 in the initial stage of the third output period. Supplied to the line capacity. Therefore, the voltage change of the data line is accelerated.
[0077]
Next, in the fourth output period having a negative polarity, the capacitor 122 stores and holds charges corresponding to the offset voltage generated in the operational amplifier 103 in the second output period. For this reason, in the fourth output period, it is not necessary to perform the offset correction operation performed in the period T01 of the second output period, and only the operation similar to that in the period T02 of the second output period is performed. Can be corrected.
[0078]
Since the capacitor 124 holds the negative output voltage charged in the second output period, when the switch 152 is turned on, the charge is transferred from the capacitor 124 to the data in the initial stage of the fourth output period. Supplied to the line capacity. Therefore, the voltage change of the data line is accelerated.
[0079]
In the output period (not shown) after the fourth output period, since the positive and negative output periods are alternately repeated, by performing the operations in the third output period and the fourth output period alternately according to the polarity, The output of the operational amplifier 103 can be corrected. Further, since the charge held in the capacitor 123 or 124 is supplied to the data line capacitance at the initial stage of each output period, the voltage change of the data line is accelerated.
[0080]
In this way, in the drive circuit shown in FIG. 8, the capacitors 123 and 124 are connected to the output terminal 102 of each gradation output circuit via the switches 151 and 152, so that the output voltage once corrected for the capacitors 123 and 124 is obtained. Is held, the charge is supplied from the capacitor 123 or 124 to the data line in the subsequent output period, so that the change in the output voltage is accelerated. Therefore, it is possible to reduce the driving current of the operational amplifier 103 and suppress the driving capability. Therefore, the power consumption can be reduced as compared with the driving circuit shown in FIG.
[0081]
10 is a diagram showing an output voltage waveform of each gradation output circuit of the drive circuit shown in FIG. 8 and an output voltage waveform of each gradation output circuit of the drive circuit shown in FIG. Note that the output voltage waveform shown in FIG. 10 is a waveform in the period T02 in which the correction voltage is output. As shown in FIG. 10, since the output voltage of each gradation output circuit in FIG. 8 is supplied from the capacitor 123 or 124 to the data line in the initial stage of the period T02, each gradation in FIG. It changes faster than the output voltage of the output circuit.
[0082]
As described above, according to the second embodiment of the present invention, as in the first embodiment of the present invention, a gradation output circuit having a low power consumption and a highly accurate offset correction function is used. Thus, a driving circuit for a display device that can output with low power consumption and high accuracy can be realized. Further, by connecting the capacitors 123 and 124 to the output terminal 102 of each gradation output circuit via the switches 151 and 152, once the capacitors 123 and 124 hold the corrected output voltage, the capacitors are output in the subsequent output period. Since electric charges are supplied from 123 or 124 to the data line, the change in the output voltage is faster than in the first embodiment. Therefore, it is possible to reduce the drive current of the operational amplifier 103 and suppress the drive capability of the operational amplifier 103. Therefore, it is possible to reduce the power consumption as compared with the first embodiment.
[0083]
Further, since the gradation output circuit is provided for each gradation, if the driving circuit according to the second embodiment of the present invention is applied to the driving circuit of the liquid crystal display device in which the number of gradations is smaller than the number of outputs, the data The number of output circuits can be reduced as compared with the configuration shown in FIG. 27 in which an output circuit is provided for each line. Therefore, the area of the circuit can be reduced, and the cost can be reduced.
[0084]
FIG. 11 is a diagram showing the configuration of the drive circuit of the display device according to the third embodiment of the present invention, and the same parts as those in FIG. 1 are denoted by the same reference numerals. The drive circuit shown in FIG. 11 employs a common DC drive system. The gradation voltage generating means 1 shown in FIG. 3A has switches 11-1 to 11-n and switches 12-1 to 12-n, and the positive polarity level is controlled by controlling these switches. The regulated voltages VP1 to VPn or the negative gradation voltages VN1 to VNn are output to the gradation output circuits 100-1 to 100-n shown in FIG. However, since the gradation voltage generating means 1 shown in FIG. 11 does not have a switch, it outputs positive gradation voltages VP1 to VPn and negative gradation voltages VN1 to VNn.
[0085]
Therefore, in the drive circuit shown in FIG. 11, 2n gradation output circuits 100-1 to 100-2n are provided for the positive and negative gradation voltages, respectively. In each of the gradation output circuits 100-1 to 100-2n, the gradation voltage level of the input signal input from the gradation voltage generating means 1 shown in FIG. Each gradation output circuit may be provided with one capacitor 121 as a capacitor for storing the offset voltage generated in the operational amplifier 103. Each of the selection circuits 2-1 to 2-m illustrated in FIG. 11 selects a signal necessary for driving from the output signals output from the gradation output circuits 100-1 to 100-2n, and supplies the data lines. Output. The switches 111 to 113 of each gradation output circuit are controlled by the control means 3.
[0086]
Next, the operation of the drive circuit of the display device according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 12 is a timing chart showing the operation of each gradation output circuit of the drive circuit shown in FIG. 12 and 11, first, in the first period T01 of the first output period, the switches 111 and 112 are turned on, the switch 113 is turned off, and the output voltage Vout of the operational amplifier 103 is offset to the input voltage Vin. Vin + Voff including Voff. At this time, the potential of one terminal of the capacitor 121 becomes the input voltage Vin and the potential of the other terminal becomes Vout, and the capacitor 121 is charged with an electric charge corresponding to the offset voltage Voff generated in the operational amplifier 103 according to the input voltage Vin. Is done.
[0087]
In the second period T02 of the first output period, the switches 111 and 112 are turned off and the switch 113 is turned on. At this time, the capacitor 121 is directly connected between the negative phase input terminal and the output terminal 102 of the operational amplifier 103, and the offset voltage Voff is held in the capacitor 121. When the switch 113 is turned on, the offset voltage Voff is applied to the negative phase input terminal of the operational amplifier 103 with reference to the potential of the output terminal 102. As a result, the output voltage Vout becomes Vout = Vin + Voff−Voff = Vin, the offset voltage is canceled, and an output voltage equal to the input voltage Vin can be obtained.
[0088]
In each gradation output circuit, the gradation voltage input in the first output period is the same as the gradation voltage input in each of the second to Mth output periods, and the second to Mth output periods are the same. In each case, a charge corresponding to the offset voltage stored in the first output period is held in the capacitor 121. Therefore, in each of the second to Mth output periods, the output of the operational amplifier 103 can be corrected by performing the operation in the period T02 without performing the operation in the period T01.
[0089]
In the third embodiment of the present invention, since the gradation voltage input to each gradation output circuit is constant, once the offset voltage is stored and held in the capacitor, the capacitor is charged and discharged in the subsequent output period. It is not necessary to replenish charges that have fluctuated due to the influence of capacitive coupling that occurs during switching. Therefore, the capacitor has almost no power consumption due to charge and discharge. In addition, once the offset voltage is stored in the capacitor, there is almost no power consumption due to charging / discharging. Therefore, even if the capacitance of the capacitor is increased to reduce the influence of capacitive coupling during switching, the output accuracy is not increased. Can be increased.
[0090]
FIG. 13 is a diagram showing the simplest pixel configuration of an active matrix organic EL display device. A drive circuit having the same configuration as the drive circuit shown in FIG. 11 can also be applied to the active matrix organic EL display device having the pixel configuration shown in FIG. In FIG. 13, by applying a gradation voltage from the data line to the gate of the transistor 12 via the transistor 11 and holding it, the current modulated by the gradation voltage causes the organic light emission constituting the pixel via the transistor 12. It flows through the diode OLED and emits light with a light amount corresponding to the gradation voltage (current modulation method). As a drive circuit that supplies a grayscale voltage to the gate of the transistor 12 of each pixel, a drive circuit having the same configuration as the drive circuit shown in FIG. 11 can be applied.
[0091]
The organic EL display does not require polarity reversal unlike a liquid crystal display device. As a result, in each gradation output circuit, the gradation voltage level of the input signal input from the gradation voltage generation means is constant as in the third embodiment of the present invention. Accordingly, each gradation output circuit may be provided with one capacitor for storing the offset voltage generated in the operational amplifier, as in the third embodiment of the present invention.
[0092]
The basic structure of the active matrix organic EL display is SID98DIGEST, pages 11 to 14, R.D. M.M. A. Since it is described in “4.2 Design of an Improved Pixel for a Polysilicon Active-Matrix Organic LED Display” by Dawson et al., Detailed description thereof is omitted.
[0093]
As described above, according to the third embodiment of the present invention, low-power consumption and high-precision output can be achieved by using the gradation output circuit having low-power consumption and high-precision offset correction function. A driving circuit of the display device can be realized. In the third embodiment of the present invention, since the gradation output circuit is provided for each gradation, the third embodiment of the present invention is applied to a driving circuit of a liquid crystal display device in which the number of gradations is smaller than the number of outputs. When the driving circuit according to the embodiment is applied, the number of output circuits can be reduced as compared with the configuration shown in FIG. 27 in which an output circuit is provided for each data line. Therefore, the area of the circuit can be reduced, and the cost can be reduced.
[0094]
In order to describe the above-described embodiment of the present invention in more detail, a driving circuit of a display device in which each gradation output circuit is configured using a typical operational amplifier will be described with reference to the drawings.
[0095]
FIG. 14 is a diagram showing a configuration of the operational amplifier 103 of each gradation output circuit of the drive circuit shown in FIG. The operational amplifier 103 constituting each gradation output circuit in FIG. 14 includes PMOS transistors 301 and 302 that have a source connected in common, a gate connected to a positive phase input terminal and a negative phase input terminal, and form a differential pair. The constant current source 311 connected between the commonly connected source 301 and 302 and the high-side power supply VDD, the source connected to the low-side power supply VSS, the gate connected to the gate of the NMOS transistor 304, and the drain NMOS transistor 303 connected to the drain of transistor 301, NMOS transistor 304 whose source is connected to low-side power supply VSS, drain and gate connected to the drain of transistor 302, high-side power supply VDD and operational amplifier A constant current source 312 connected to the output terminal of Are output to the gate, the source is connected to the lower power supply VSS, the drain is connected to the connection point between the output terminal and the constant current source 312, the output terminal and the gate terminal of the transistor 305. And a phase compensation capacitor 321 connected between them.
[0096]
The operational amplifier 103 itself configured as shown in FIG. 14 may generate an offset voltage due to variations in the characteristics of the active elements constituting it, and cannot output an output voltage equal to the input voltage.
[0097]
However, in the amplifier circuit shown in FIG. 14, the control means 3 controls the switches 131, 132, 141, 142 and switches 111 to 113 of each gradation output circuit in accordance with the polarity, thereby having a one-to-one correspondence with the input voltage. The offset voltage corresponding to the input voltage level is stored and held in the corresponding capacitor, and the offset voltage is corrected. Therefore, high-accuracy output is possible, and power consumption by the offset correction operation is hardly caused, so that power consumption by the offset correction operation can be minimized.
[0098]
In addition, once the offset voltage is stored in the capacitor, there is almost no power consumption due to charging / discharging. Therefore, the output accuracy is increased without increasing the power consumption even if the capacitance of the capacitor is increased in order to suppress the influence of capacitive coupling that occurs during switching. Can be increased.
[0099]
FIG. 15 is a diagram showing another configuration example of the operational amplifier 103 of each gradation output circuit of the drive circuit shown in FIG. In the operational amplifier 103 constituting each gradation output circuit of FIG. 15, the differential pair composed of NMOS transistors 201 and 202 and the differential pair composed of PMOS transistors 205 and 206 are active loads of the NMOS transistors 201 and 202. By being configured in parallel via PMOS transistors 209 and 210 having a common gate electrode with the PMOS transistors 203 and 204, an input stage enabling a wide input range is obtained. In addition, there is an output range from a potential lowered by a voltage between the drain and source of the PMOS transistor 213 from the high power supply VDD to a potential raised by a voltage between the drain and source of the NMOS transistor 214 from the low power supply VSS. It is an output stage that enables a wide output range.
[0100]
Here, the offset voltage is generated when the symmetry of the transistors constituting the differential pair is broken due to variations in the threshold voltage of the transistors or gate width / gate length (W / L). In the operational amplifier 103 constituting each gradation output circuit of FIG. 15, the element variation of the differential pair constituted by the NMOS transistors 201 and 202 is caused by the PMOS transistors 209 and 210 constituting the current mirror circuit and the PMOS transistors 209 and 210 constituting the current mirror circuit. Therefore, within the input voltage range in which the two differential pairs operate together, the offset voltage caused by the element variation of the two differential pairs is averaged. It becomes. Therefore, within the input voltage range in which the two differential pairs operate together, the function of correcting the offset voltage caused by the variation in element characteristics of each differential pair works, so that the output voltage accuracy is high and the offset voltage is small. There are features.
[0101]
In recent years, the demand for mobile devices such as mobile phones has increased, and low power consumption can be cited as an important performance required for mobile devices. When the operational amplifier 103 of FIG. 15 is used in a portable device, the power consumption of the operational amplifier can be reduced by lowering the power supply voltage of the operational amplifier. However, in the operational amplifier 103 of FIG. 15, the differential pair composed of the NMOS transistors 201 and 202 does not operate when the input voltage is smaller than the threshold voltage of the transistor 201, and the differential pair composed of the PMOS transistors 205 and 206. Does not operate when the input voltage is equal to or higher than the potential lowered by the threshold voltage of the transistor 205 from the higher power supply VDD.
[0102]
When the threshold voltage of the transistor is lowered, off-leakage current increases, so that the threshold voltage cannot be lowered even if the power supply voltage is lowered. Therefore, when the operational amplifier of FIG. 15 is operated under a sufficiently low power supply voltage, the input voltage at which the differential pair composed of the NMOS transistors 201 and 202 and the differential pair composed of the PMOS transistors 205 and 206 operate together. The range becomes narrower than the power supply voltage range, and the input voltage range in which only one of the two differential pairs operates is widened. When only one of the two differential pairs operates, an offset voltage is generated due to the influence of variations in characteristics of active elements included in the differential pair. In other words, even with the operational amplifier capable of high-precision output as described above, high-precision output becomes difficult under the condition that the power supply voltage is sufficiently low.
[0103]
On the other hand, in the drive circuit shown in FIG. 15, the control means 3 controls the switches 131, 132, 141, 142 and the switches 111 to 113 of each gradation output circuit according to the polarity, so that the input voltage is 1: 1. The offset voltage corresponding to the input voltage level is stored and held in the associated capacitor, and the offset voltage is corrected. Therefore, even when the power supply voltage is sufficiently low, the output of the operational amplifier 103 can be corrected with high accuracy, so that each gradation output circuit shown in FIG. 15 can output with high accuracy.
[0104]
Further, there is almost no power consumption due to charge charging / discharging by the offset correction operation, and power consumption by the offset correction operation can be minimized. Therefore, each of the gradation output circuits 100-1 to 100-n shown in FIG. 15 can realize a high-precision output, low power consumption, and a wide input / output range.
[0105]
Also, once the offset voltage is stored in the capacitor, there is almost no power consumption due to charging / discharging. Can be increased.
[0106]
Further, since an output circuit is provided for each gradation, if the drive circuit shown in FIG. 15 is applied to the drive circuit of the liquid crystal display device having the number of gradations smaller than the number of outputs, an output circuit is provided for each data line. Since the number of output circuits can be reduced as compared with the configuration shown in FIG. 5, the area of the circuit can be reduced, and the cost can be reduced.
[0107]
The operational amplifier 103 having the configuration shown in FIGS. 14 and 15 is not only the operational amplifier of each gradation output circuit of the drive circuit shown in FIG. 1 but also the operational amplifier of each gradation output circuit of the drive circuit shown in FIGS. Of course, the present invention can also be applied. Further, the operational amplifier of each gradation output circuit of the drive circuit shown in FIGS. 1, 8 and 11 is not limited to the operational amplifier 103 having the configuration shown in FIGS. 14 and 15, and other operational amplifiers are also used. Of course you can.
[0108]
FIG. 16 is a diagram showing the configuration of the drive circuit of the display device according to the fourth embodiment of the present invention. In FIG. 16, each of the gradation output circuits 100-1 to 100-n includes a circuit input terminal 101, a circuit output terminal 102, an operational amplifier 70 having one normal phase input terminal and two negative phase input terminals. , And an offset correction circuit 71. The input terminal 101 receives a positive or negative gradation voltage output from the gradation voltage generator 1. The voltage follower operational amplifier 70 outputs to the output terminal 102 a voltage equal to the positive or negative grayscale voltage output from the grayscale voltage generator 1.
[0109]
The offset correction circuit 71 includes switches 161, 162, 112 and 113, two capacitors 121 and 122, and capacitor selection means including switches 131 and 132. The switches 161 and 162 are respectively connected between the two reverse phase input terminals of the operational amplifier 70 and the output terminal 102, and the switches 112 and 113 are connected in series between the input terminal 101 and the output terminal 102. In addition, one end of each of the two capacitors 121 and 122 is commonly connected to a connection point between the switch 112 and the switch 113 via the switches 131 and 132, and the other end of each of the capacitors 121 and 122 is two of the operational amplifier 70, respectively. It is connected to the negative phase input terminal.
[0110]
The drive circuit of the display device shown in FIG. 16 will be described below with reference to the drawing, taking as an example the case where each gradation output circuit shown in FIG. 16 is configured using the operational amplifier 103 shown in FIG. To do.
[0111]
FIG. 17 is a diagram showing the configuration of the drive circuit of the display device when the operational amplifier having the configuration shown in FIG. 14 is applied to the operational amplifier 70 of each gradation output circuit shown in FIG. In the operational amplifier 70 having the configuration shown in FIG. 17, two PMOS transistors (negative-phase input transistors) 332 and 333 are arranged in parallel to a PMOS transistor (positive-phase input transistor) 301 whose gate electrode corresponds to a positive-phase input terminal. Is provided. The gate electrodes of two negative phase input transistors 332 and 333 provided in parallel with the positive phase input transistor 301 correspond to two negative phase input terminals, respectively, and are directly connected to the capacitors 121 and 122. The drain electrodes of the two reverse-phase input transistors 332 and 333 are commonly connected, and the source electrodes are commonly connected via the switches 81 and 82.
[0112]
Next, an operation of the driver circuit of the display device illustrated in FIG. 17 will be described. FIG. 18 is a timing chart showing an operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 18, when the positive polarity and negative polarity gradation voltages are periodically and alternately output from each of the n output terminals of the gradation voltage generation means 1 of FIG. The state of the switch of each gradation output circuit in the two output periods of the first output period to be output and the second output period from which the negative gradation voltage is output is shown. Note that the switches 161, 162, 112, 113, 131, 132, 81, and 82 of each gradation output circuit and operational amplifier 70 are controlled by the control means 3.
[0113]
18 and 17, first, in the first output period that is a positive output period, the capacitor 131 is selected by controlling the switch 131 to be on and the switch 132 to be off. Further, by controlling the switch 81 to be on and the switch 82 to be off, the transistors 301 and 332 operate as a differential pair in the input stage of the operational amplifier 70. In the first output period that is a positive output period, the switch 162 is controlled to be off.
[0114]
In the first period T01 of the first output period, when the switches 161 and 112 are turned on and the switch 113 is turned off, the output voltage Vout of the operational amplifier 70 becomes Vin + Voff including the input voltage Vin and the offset voltage Voff. At this time, the potential at one end of the capacitor 121 becomes the input voltage Vin, and the other end becomes Vout. Therefore, the capacitor 121 corresponds to the offset voltage Voff generated in the operational amplifier 70 in accordance with the positive gradation voltage as the input voltage. To charge.
[0115]
In the second period T02 of the first output period, the switches 161 and 112 are turned off and the switch 113 is controlled to be turned on. When the switches 161 and 112 are turned off, the offset voltage Voff is held in the capacitor 121. By turning on the switch 113, the offset voltage Voff is applied to the negative phase input terminal directly connected to the capacitor 121 of the two negative phase input terminals of the operational amplifier 70 with reference to the potential of the output terminal 102. As a result, in each of the gradation output circuits 100-1 to 100-n, the output voltage Vout becomes Vout = Vin + Voff−Voff = Vin, the offset voltage is canceled, and an output voltage equal to the input voltage Vin can be obtained. .
[0116]
Next, in the second output period, which is a negative output period, the capacitor 122 is selected by controlling the switch 132 to be on and the switch 131 to be off. Further, by controlling the switch 81 to be turned off and the switch 82 to be turned on, the transistors 301 and 333 operate as a differential pair in the input stage of the operational amplifier 70. In the second output period, which is a negative output period, the switch 161 is controlled to be off.
[0117]
In the first period T01 of the second output period, the switches 162 and 112 are on, the switch 113 is off, and in the second period T02 of the second output period, the switches 162 and 112 are off and the switch 113 is on. The Also in the second output period, in each of the grayscale output circuits 100-1 to 100-n, the offset voltage generated in the operational amplifier 70 according to the negative grayscale voltage that is the input voltage is charged in the capacitor 122, The offset voltage is canceled as in the output period, and an output voltage equal to the input voltage Vin can be obtained.
[0118]
Even in each output period (not shown) after the second output period has elapsed, the offset voltage is corrected by controlling each switch according to the polarity as described above, and an output voltage equal to the input voltage can be obtained. Voltages necessary for driving are selected by the selection circuits 2-1 to 2-m from the gradation voltages that are current-amplified by the gradation output circuits 100-1 to 100-n, and are output to the data lines.
[0119]
Note that the timing chart of FIG. 18 shows a case where each switch has no delay and the switch control by the control means 3 is performed simultaneously. However, when each switch has a delay, the switch is switched in the first period T01. In consideration of the delay, the switches 161 and 112 are not turned on before the 113 is turned off, and the switch 113 is not turned on before the switches 162 and 112 are turned off in the second period T02. Control is performed.
[0120]
As described above, the drive circuit shown in FIG. 17 is provided with two capacitors respectively associated with two gradation voltages of positive polarity and negative polarity which are input voltages input to each gradation output circuit. The offset voltages generated in the operational amplifier 70 when the positive and negative gray scale voltages are respectively input can be stored and held in the capacitors 121 and 122, respectively. Once the offset voltage is stored and held in each of these two capacitors, it is not necessary to charge and discharge the capacitor in the output period in which the same polarity grayscale voltage is input next. It is only necessary to replenish the changed charge. Therefore, the capacitor has almost no power consumption due to charge and discharge.
[0121]
In addition, once the offset voltage is stored in each capacitor, there is almost no power consumption due to charging / discharging. Therefore, even if the capacitance of each capacitor is increased, the power consumption is not increased in order to suppress the influence of capacitive coupling that occurs during switching. Output accuracy can be increased.
[0122]
FIG. 19 is a timing chart showing another operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 18, the offset correction operation (offset voltage storage operation) is always performed in each output period. However, in FIG. 19, the first first in a predetermined M output periods (M is a positive even number of 4 or more). The difference is that the offset correction operation is performed only during the first and second output periods. Note that the switches 161, 162, 112, 113, 131, 132, 81, and 82 of each gradation output circuit and operational amplifier 70 are controlled by the control means 3. In addition, the predetermined M output periods must be set to a period in which the output accuracy of the gradation output circuit does not decrease due to leakage.
[0123]
Referring to FIG. 19, in the first first and second output periods, the same control as the switch control in the first and second output periods of FIG. 18 is performed. Therefore, in the first output period, the offset voltage generated in the operational amplifier 70 in accordance with the positive polarity gradation voltage input to each gradation output circuit is charged and held in the capacitor 121, and the offset voltage stored in the capacitor 121 is stored. As a result, the output of the operational amplifier 70 is corrected, whereby an output voltage equal to the input voltage can be obtained in each gradation output circuit.
[0124]
Similarly, in the second output period, the offset voltage generated in the operational amplifier 70 in accordance with the negative polarity gradation voltage input to each gradation output circuit is charged and held in the capacitor 122, and the offset voltage stored in the capacitor 122 is stored. Is used to correct the output of the operational amplifier 70, whereby an output voltage equal to the input voltage can be obtained in each gradation output circuit.
[0125]
Next, in the output period (positive output period) in which the positive grayscale voltage is input to each grayscale output circuit in the third to Mth output periods, the positive grayscale voltage in the first output period. Accordingly, since the charge corresponding to the offset voltage generated in the operational amplifier 70 is stored and held in the capacitor 121, the output of the operational amplifier 70 can be corrected without performing the offset correction operation performed in the period T01. In the positive output period among the third to Mth output periods, the switches 81 and 131 are turned on and the switches 82 and 132 are turned off.
[0126]
Similarly, in the third to Mth output periods, in the output period (negative output period) in which the negative gradation voltage is input to each gradation output circuit, the negative gradation voltage in the second output period. Accordingly, since the charge corresponding to the offset voltage generated in the operational amplifier 70 is stored and held in the capacitor 122, the output of the operational amplifier 70 can be corrected without performing the offset correction operation performed in the period T01. In the negative output period among the third to Mth output periods, the switches 81 and 131 are turned off and the switches 82 and 132 are turned on.
[0127]
By operating the drive circuit shown in FIG. 17 by the control means 3 in accordance with the operation example of FIG. 19, in the first to Mth output periods, the offset correction operation is performed only in the first first and second output periods, and thereafter In the third to Mth output periods, the correction voltage can be output without performing the offset correction operation. Therefore, the power consumption in the first to Mth output periods can be suppressed as compared with the operation according to the timing chart of FIG.
[0128]
Thus, by performing the operation according to the timing chart of FIG. 19, it is possible to perform highly accurate offset correction similarly to the operation according to FIG. 18, and also illustrated in FIG. 17 according to FIG. Lower power consumption can be achieved than when the drive circuit is operated. The control means 3 is controlled by an external signal so as to always perform an offset correction operation when the display device using the drive circuit shown in FIG. 17 is turned on or when the drive circuit is restarted from a stopped state. May be.
[0129]
As described above, the drive circuit shown in FIG. 17 can achieve the same effect as the drive circuit shown in FIG. That is, in the drive circuit shown in FIG. 16, it is possible to obtain the same effect as the drive circuit shown in FIG.
[0130]
Next, the difference in performance between the drive circuit shown in FIG. 16 and the drive circuit shown in FIG. 1 will be described.
[0131]
In the drive circuit shown in FIG. 1, when the polarity is inverted, the capacitor corresponding to the input voltage level after inversion replaces the capacitor corresponding to the input voltage level before inversion with the operational amplifier 103 via the switch 141 or 142. Connected to the negative phase input terminal. The negative phase input terminal has a parasitic capacitance such as a gate capacitance, and the parasitic capacitance is charged with a voltage corresponding to the input voltage level before polarity inversion. In the third to Mth output periods in the operation example shown in FIG. 6, the output of the operational amplifier is corrected using the offset voltage held in the capacitor in the first output period and the second output period without performing the offset correction operation. It is carried out. In this case, when the negative phase input terminal is connected to a different capacitor via the switch 141 or 142 after polarity inversion, the parasitic capacitance of the negative phase input terminal is charged with a voltage corresponding to the input voltage level before polarity inversion. Therefore, the charge held in the capacitor may fluctuate and the accuracy of the corrected output voltage may be reduced.
[0132]
On the other hand, in the drive circuit shown in FIG. 16, the operational amplifier 70 is provided with two opposite-phase input terminals that are directly connected to the capacitors 121 and 122, respectively. Thus, there is no fluctuation in charge, and a correction voltage output with higher accuracy than that of the drive circuit shown in FIG. 1 can be performed.
[0133]
The configuration of the operational amplifier 70 shown in FIG. 16 is not limited to the configuration shown in FIG. In the following, an example in which each gradation output circuit shown in FIG. 16 is configured using the operational amplifier 103 shown in FIG. 15 will be described with reference to the drawings for another configuration example of the operational amplifier 70 shown in FIG. To explain.
[0134]
FIG. 20 is a diagram showing the configuration of the drive circuit of the display device when the operational amplifier having the configuration shown in FIG. 15 is applied to the operational amplifier 70 of each gradation output circuit shown in FIG. In the operational amplifier 70 having the configuration shown in FIG. 20, two NMOS transistors (reverse phase input transistors) 232 and 233 are arranged in parallel to an NMOS transistor (normal phase input transistor) 201 whose gate electrode corresponds to a positive phase input terminal. In addition, two PMOS transistors (reverse phase input transistors) 236 and 237 are provided in parallel to the PMOS transistor (positive phase input transistor) 205 whose gate electrode corresponds to the positive phase input terminal.
[0135]
Gate electrodes of two negative phase input transistors 232 and 233 provided in parallel to the positive phase input transistor 201 correspond to two negative phase input terminals, respectively, and are directly connected to the capacitors 121 and 122. The drain electrodes of the two reverse-phase input transistors 232 and 233 are commonly connected, and the source electrodes are commonly connected via the switches 171 and 172. Similarly, the gate electrodes of two negative-phase input transistors 236 and 237 provided in parallel to the positive-phase input transistor 205 correspond to the two negative-phase input terminals, respectively, and are directly connected to the capacitors 121 and 122. . Further, the drain electrodes of the two reverse-phase input transistors 236 and 237 are commonly connected, and the source electrodes are commonly connected via the switches 181 and 182.
[0136]
Next, the operation of the driver circuit of the display device illustrated in FIG. 20 will be described. FIG. 21 is a timing chart showing an operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 21, when the positive polarity and negative polarity gradation voltages are periodically and alternately output from each of the n output terminals of the gradation voltage generating means 1 of FIG. The state of the switch of each gradation output circuit in the two output periods of the first output period to be output and the second output period from which the negative gradation voltage is output is shown. The switches 161, 162, 112, 113, 131, 132, 171, 172, 181 and 182 of each gradation output circuit and operational amplifier 70 are controlled by the control means 3.
[0137]
Referring to FIG. 21, in the first output period that is a positive output period, the switches 171 and 181 are controlled to be on and the switches 172 and 182 are turned off, so that the transistors 201 and 232 are connected to the input stage of the operational amplifier 70. The transistors 205 and 236 operate as the other differential pair of the input stage of the operational amplifier 70. In the first output period, the switches 161, 162, 112, 113, 131, and 132 are controlled in the same manner as in the operation example shown in FIG. Therefore, in the first period T01 of the first output period, the capacitor 121 is charged with an electric charge corresponding to the offset voltage generated in the operational amplifier 70 in accordance with the positive grayscale voltage that is the input voltage, and the first output period. In the second period T02, the offset voltage is canceled and an output voltage equal to the input voltage can be obtained.
[0138]
In the second output period which is a negative output period, the switches 171 and 181 are controlled to be off and the switches 172 and 182 are turned on, so that the transistors 201 and 233 are connected to one differential pair of the input stage of the operational amplifier 70. The transistors 205 and 237 operate as the other differential pair of the input stage of the operational amplifier 70. In the second output period, the switches 161, 162, 112, 113, 131, and 132 are controlled in the same manner as in the operation example shown in FIG. Therefore, in the first period T01 of the second output period, the capacitor 122 is input.
The electric charge corresponding to the offset voltage generated in the operational amplifier 70 is charged according to the negative polarity gray scale voltage, and the offset voltage is canceled out in the second period T02 of the second output period, and the output is equal to the input voltage. A voltage can be obtained.
[0139]
Even in each output period (not shown) after the second output period has elapsed, the offset voltage is corrected by controlling each switch according to the polarity as described above, and an output voltage equal to the input voltage can be obtained. Voltages necessary for driving are selected by the selection circuits 2-1 to 2-m from the gradation voltages that are current-amplified by the gradation output circuits 100-1 to 100-n, and are output to the data lines.
[0140]
Note that the timing chart of FIG. 21 shows a case where each switch has no delay and the switch control by the control means 3 is performed at the same time. However, when each switch has a delay, the switch is switched in the first period T01. In consideration of the delay, the switches 161 and 112 are not turned on before the 113 is turned off, and the switch 113 is not turned on before the switches 162 and 112 are turned off in the second period T02. Control is performed.
[0141]
As described above, by operating the drive circuit shown in FIG. 20, the drive circuit shown in FIG. 20 has the same effect as the operation of the drive circuit shown in FIG. 17 according to the operation example of FIG. It is clear that it is obtained.
[0142]
FIG. 22 is a timing chart showing another operation example of each gradation output circuit of the drive circuit shown in FIG. In FIG. 21, the offset correction operation (offset voltage storage operation) is always performed in each output period. However, in FIG. 22, the first output in a predetermined M output periods (M is a positive even number of 4 or more). The difference is that the offset correction operation is performed only during the first and second output periods. The switches 161, 162, 112, 113, 131, 132, 171, 172, 181 and 182 of each gradation output circuit and operational amplifier 70 are controlled by the control means 3. In addition, the predetermined M output periods must be set to a period in which the output accuracy of the gradation output circuit does not decrease due to leakage.
[0143]
Referring to FIG. 22, in the first first and second output periods, the same control as the switch control in the first and second output periods of FIG. 21 is performed. Therefore, in the first and second output periods, as described above with reference to FIG. 21, an output voltage equal to the input voltage can be obtained in each gradation output circuit.
[0144]
Among the third to Mth output periods, in the output period (positive output period) in which the positive gradation voltage is input to each gradation output circuit, the first output period corresponds to the positive gradation voltage. Since the charge corresponding to the offset voltage generated in the operational amplifier 70 is stored and held in the capacitor 121, the output of the operational amplifier 70 can be corrected without performing the offset correction operation performed in the period T01. Of the third to Mth output periods, the switches 131, 171 and 181 are turned on and the switches 132, 172 and 182 are turned off in the positive output period.
[0145]
Similarly, in the third to Mth output periods, in the output period (negative output period) in which the negative gradation voltage is input to each gradation output circuit, the negative gradation voltage in the second output period. Accordingly, since the charge corresponding to the offset voltage generated in the operational amplifier 70 is stored and held in the capacitor 122, the output of the operational amplifier 70 can be corrected without performing the offset correction operation performed in the period T01. In addition, in the negative output period among the third to Mth output periods, the switches 131, 171 and 181 are turned off and the switches 132, 172 and 182 are turned on.
[0146]
The control means 3 is controlled by an external signal so that an offset correction operation is always performed when the display device using the drive circuit shown in FIG. 20 is turned on or when the drive circuit is restarted from a stopped state. May be.
[0147]
As described above, by operating the drive circuit shown in FIG. 20, the drive circuit shown in FIG. 20 has the same effect as the case where the drive circuit shown in FIG. 17 is operated according to the operation example of FIG. It is clear that it is obtained.
[0148]
The configuration of the operational amplifier 70 shown in FIG. 16 is not limited to the configuration shown in FIG. 17 or FIG. 20, that is, the operational amplifier applicable to the operational amplifier 70 shown in FIG. The operational amplifier having the configuration shown in FIG. 15 is not limited to the operational amplifier shown in FIG. 16, and any operational amplifier of any form is provided with two opposite-phase input terminals as shown in FIGS. It can be used as the amplifier 70.
[0149]
By the way, in the drive circuit shown in FIGS. 1, 8, 11 and 16, during the period T01 during which the offset correction operation (offset voltage storage operation) is performed, both the data line load and the capacitor are driven to stabilize the output voltage. It is necessary to set a sufficient period. Therefore, a switch is provided at the output terminal 102 of each gradation output circuit, the switch is turned off in the period T01 in which the offset correction operation is performed, each gradation output circuit is disconnected from the load, and the switch is turned on in the period T02 in which correction voltage output is performed. Each gradation output circuit is connected to a load. As a result, the data line load does not need to be driven in the period T01, and only the offset voltage is stored in the capacitor. Therefore, the period T01 can be shortened.
[0150]
Next, a liquid crystal display device using the drive circuit of the display device according to each embodiment of the present invention will be described with reference to the drawings.
[0151]
FIG. 23 is a diagram showing the configuration of the source driver of the liquid crystal display device using the drive circuit of the display device according to each of the embodiments of the present invention. In the source driver shown in FIG. 23, digital signals corresponding to gradations are input, and digital signals for all outputs are sequentially stored in the register 32 in synchronization with the clock. Thereafter, all data is latched by the latch 33, and the digital signal is converted into an analog signal corresponding to the voltage-transmittance characteristics of the liquid crystal through the driving circuit 34 which is the driving circuit according to each of the embodiments of the present invention. To output. By incorporating the driving circuit of the display device according to each of the embodiments of the present invention into the source driver of the liquid crystal display device, a source driver capable of low power consumption and high precision output can be realized.
[0152]
FIG. 24 is a diagram showing a configuration of an active matrix driving type liquid crystal display device incorporating a source driver using the driving circuit of the display device according to each of the embodiments of the present invention. In the active matrix liquid crystal display device shown in FIG. 24, the controller 35 receives a video signal, a clock, vertical and horizontal synchronization signals, and outputs a gradation voltage signal, and outputs a scanning signal. The gate driver 37 to be controlled is controlled. By using the source driver of FIG. 23 as the source driver 36 of the liquid crystal display device, a liquid crystal display device having low power consumption and high display quality can be realized.
[0153]
Next, a portable electronic device using the display device drive circuit according to each of the embodiments of the present invention will be described.
[0154]
Applications of the active matrix display device using the drive circuit of the display device according to each of the embodiments of the present invention include portable electronic devices, particularly portable information terminals typified by cellular phones. Hereinafter, a mobile phone will be described with reference to the drawings as an example of a portable information terminal incorporating an active matrix display device using the drive circuit of the display device according to each of the embodiments of the present invention.
[0155]
FIG. 25 is a diagram showing a mobile phone incorporating an active matrix display device using the drive circuit of the display device according to each of the embodiments of the present invention. In FIG. 25, this cellular phone includes a housing 601, an antenna 602, an audio input unit 603, an audio output unit 604, a keypad 605, and a display unit 606. In the present invention, the display device in FIG. 24 can be used for a display panel in which an active matrix display device is used. By using the display device in FIG. 24 for the display unit 606 of a mobile phone, a mobile phone having low power consumption and high display quality can be realized.
[0156]
【The invention's effect】
The effect of the present invention is that low power consumption, high-precision output, and low cost can be realized. The reason is that each offset voltage generated in the operational amplifier according to the gradation voltage level of the input signal from the gradation voltage generation means is stored in advance in the storage means of each gradation output circuit. As a result, each time the gradation voltage level of the input signal changes, power consumption is reduced as compared with the conventional technique in which the offset voltage that has already been stored is erased and a new offset voltage is stored. be able to.
[0157]
In each gradation output circuit, a plurality of capacitors are used as storage means, and an offset voltage is stored and held in one capacitor selected according to the gradation voltage level of the input signal. Used to correct the output of the operational amplifier. Therefore, the output of the operational amplifier can be corrected with high accuracy, and high accuracy output is possible. Also, once the offset voltage is stored and held, the next time the input signal having the same gradation voltage level is supplied to the gradation output circuit, the same capacitor is selected and the offset voltage held in this capacitor Since the output of the operational amplifier is corrected using, there is almost no power consumption due to charging / discharging of the capacitor, and the power consumption can be minimized.
[0158]
Also, the gradation output circuit is provided for each of the plurality of output terminals of the gradation voltage generating means, that is, the gradation output circuit is provided for each gradation, so that the number of gradations is the same as that of the drive circuit When the number is smaller than the number of outputs, the number of output circuits can be reduced as compared with the configuration in which an output circuit is provided for each data line. Therefore, the area of the circuit can be reduced, and the cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a drive circuit of a display device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a waveform of a common voltage of one pixel and a waveform of a signal voltage having a maximum amplitude among signal voltages applied to a liquid crystal, and FIG. 2A is a diagram illustrating waveforms according to a common DC driving method. FIG. 2B is a diagram showing each waveform by the common inversion driving method.
3 is a diagram illustrating a configuration example of the gradation voltage generation unit 1 of the drive circuit of FIG. 1, and FIG. 3A illustrates an example configuration of the gradation voltage generation unit 1 when the common DC drive method is used. FIG. 3B is a diagram illustrating a configuration example of the gradation voltage generating unit 1 when the common inversion driving method is used.
4 is a diagram for explaining the operation of the control means 3 of FIG. 1; FIG.
FIG. 5 is a timing chart showing an operation example of each gradation output circuit of the drive circuit of FIG. 1;
6 is a timing chart showing another operation example of each gradation output circuit of the drive circuit of FIG. 1; FIG.
7 is a diagram showing the control contents of the control means 3 when each gradation output circuit of FIG. 1 is operated according to the timing chart of FIG. 6;
FIG. 8 is a diagram showing a configuration of a drive circuit of a display device according to a second embodiment of the present invention.
9 is a timing chart showing the operation of each gradation output circuit of the drive circuit of FIG.
10 is a diagram showing an output voltage waveform of each gradation output circuit of the drive circuit of FIG. 8 and an output voltage waveform of each gradation output circuit of the drive circuit of FIG. 1;
FIG. 11 is a diagram showing a configuration of a drive circuit of a display device according to a third embodiment of the present invention.
12 is a timing chart showing the operation of each gradation output circuit of the drive circuit of FIG.
FIG. 13 is a diagram showing the simplest pixel configuration of an active matrix organic EL display device.
14 is a diagram showing a configuration of an operational amplifier 103 of each gradation output circuit of the drive circuit of FIG. 1. FIG.
15 is a diagram showing another configuration of the operational amplifier 103 of each gradation output circuit of the drive circuit of FIG. 1. FIG.
FIG. 16 is a diagram showing a configuration of a drive circuit of a display device according to a fourth embodiment of the present invention.
17 is a diagram showing a configuration of a drive circuit of a display device when the operational amplifier having the configuration shown in FIG. 14 is applied to the operational amplifier 70 of each gradation output circuit of FIG.
18 is a timing chart showing an operation example of each gradation output circuit of the drive circuit of FIG.
FIG. 19 is a timing chart showing another operation example of each gradation output circuit of the drive circuit of FIG. 17;
20 is a diagram showing a configuration of a driving circuit of a display device when the operational amplifier having the configuration shown in FIG. 15 is applied to the operational amplifier 70 of each gradation output circuit in FIG.
FIG. 21 is a timing chart showing an operation example of each gradation output circuit of the drive circuit of FIG. 20;
22 is a timing chart showing another operation example of each gradation output circuit of the drive circuit of FIG.
FIG. 23 is a diagram showing a configuration of a source driver of a liquid crystal display device using the display device drive circuit according to each of the embodiments of the present invention.
FIG. 24 is a diagram showing a configuration of an active matrix liquid crystal display device incorporating a source driver using a display device drive circuit according to each of the embodiments of the present invention.
FIG. 25 is a diagram showing a mobile phone incorporating an active matrix display device using the drive circuit of the display device according to each of the embodiments of the present invention.
FIG. 26 is a diagram showing a configuration of a conventional first data line driving circuit.
FIG. 27 is a diagram showing a configuration of a conventional second data line driving circuit.
FIG. 28 is a diagram showing a configuration of a conventional output circuit.
29 is a timing chart showing the operation of the output circuit of FIG. 28. FIG.
[Explanation of symbols]
1 Gradation voltage generation means
2-1 to 2-m selection circuit
3 Control means
100-1 to 100-n to 100-2n gradation output circuit
101 Circuit input terminal
102 Circuit output terminal
70,103 operational amplifier
71, 104 Offset correction circuit
111, 112, 113, 131, 132, 141,
142, 151, 152, 161, 162 switch
121, 122, 123, 124 capacitors

Claims

A gradation voltage generating means for generating a plurality of gradation voltages, and an input signal provided to each of a plurality of output terminals of the gradation voltage generating means and input via the output terminals of the gradation voltage generating means Driving a display device comprising: a plurality of gradation output circuits each having an operational amplifier for impedance conversion; and a selection means for selecting a signal necessary for driving the display device from output signals of the plurality of gradation output circuits A circuit,
Wherein each of the plurality of gradation output circuit includes a plurality of capacitors to memorize each of the offset voltage generated in the operational amplifier according to the gradation voltage level of the input signal,
Look including control means for controlling each of said plurality of tone output circuit to correct the output of the operational amplifier by using the offset voltage stored in said plurality of capacitors,
In the first period, the control means selects one capacitor from the plurality of capacitors according to the gradation voltage level of the input signal, and stores the offset voltage of the operational amplifier in the selected capacitor. Therefore, each of the plurality of gradation output circuits is controlled, and the output of the operational amplifier is corrected using the offset voltage stored in the selected capacitor in a second period after the first period. Preferably , the display device driving circuit controls each of the plurality of gradation output circuits.

The first and second periods are set to one output period, and the control means includes a plurality of capacitors according to a grayscale voltage level of the input signal in the first period of the one output period. And controlling each of the plurality of gradation output circuits to store the offset voltage of the operational amplifier in the selected capacitor, and the selection is performed in the second period of the one output period. The display device driving circuit according to claim 1, wherein each of the plurality of gradation output circuits is controlled to correct an output of the operational amplifier using the offset voltage stored in the capacitor .

In each of the plurality of gradation output circuits, a circuit input terminal to which the input signal is supplied and one of a pair of input terminals of the operational amplifier are connected,
The control means connects the one end of the selected capacitor to the circuit input terminal and the other end to the other of the pair of input terminals and the output terminal of the operational amplifier in the first period. Each of the plurality of gradation output circuits is controlled, and in the second period, the one end is disconnected from the circuit input terminal, the other end is disconnected from the output terminal of the operational amplifier, and the one end is output from the operational amplifier. 3. The display device driving circuit according to claim 1, wherein each of the plurality of gradation output circuits is controlled to be connected to a terminal .

When the gradation voltage level of the input signal in the output period after the one output period is the same as the gradation voltage level of the input signal in the one output period, the control means passes through the subsequent output period. 3. The display device driving circuit according to claim 2 , wherein only the control in the second period is performed on each of the plurality of gradation output circuits.

The control means is configured such that the gradation voltage level of the input signal in the output period after the one output period is the same as the gradation voltage level of the input signal in the one output period, and the subsequent output period is When the output period is within a predetermined period after the one output period elapses, only the control in the second period is performed on each of the plurality of gradation output circuits through the subsequent output period. The drive circuit of the display device according to claim 2, wherein:

Each of the plurality of gradation output circuits includes a first switch connected between the other of the pair of input terminals and an output terminal of the operational amplifier, one of the pair of input terminals, and the circuit input terminal. A second switch having one end connected to the connection point, a third switch connected between the other end of the second switch and the output terminal, and the other end of the second switch A plurality of first capacitor selection switches respectively connected between one end of each of the plurality of capacitors; and a plurality of first capacitor selection switches respectively connected between the other of the pair of input terminals and each other end of the plurality of capacitors. A second capacitor selection switch;
The control means connects the one end of the selected capacitor to the circuit input terminal and the other end to the other of the pair of input terminals and the output terminal of the operational amplifier in the first period. Controlling the switch of each of the plurality of gradation output circuits, and disconnecting the one end from the circuit input terminal and disconnecting the other end from the output terminal of the operational amplifier and the one end to the arithmetic operation in the second period. 4. The display device driving circuit according to claim 3 , wherein the switch of each of the plurality of gradation output circuits is controlled to be connected to an output terminal of an amplifier .

Each of the plurality of gradation output circuits includes two capacitors for storing offset voltages generated in the operational amplifier according to a gradation voltage level of the input signal, the other of the pair of input terminals, and the calculation A first switch connected to an output terminal of the amplifier; a second switch having one end connected to a connection point between one of the pair of input terminals and the circuit input terminal; and the second switch A third switch connected between the other end of the second switch and the output terminal, and two first capacitor selections connected between the other end of the second switch and one end of the two capacitors, respectively. A switch, and two second capacitor selection switches respectively connected between the other of the pair of input terminals and the other ends of the two capacitors,
The control means selects one of the two capacitors according to the polarity of the gradation voltage of the input signal during the first period, and connects one end of the selected capacitor to the circuit input terminal. And controlling the switch of each of the plurality of gradation output circuits to connect the other end to the other of the pair of input terminals and the output terminal of the operational amplifier, and in the second period, the one end And disconnecting the other end from the output terminal of the operational amplifier and controlling the switch of each of the plurality of gradation output circuits to connect the one end to the output terminal of the operational amplifier. The display device drive circuit according to claim 3 .

In each of the plurality of gradation output circuits, a circuit input terminal to which the input signal is supplied and one of a pair of input terminals of the operational amplifier are connected, and the operational amplifier is respectively connected to one end of the plurality of capacitors. A plurality of terminals connected to each other and functioning as the other of the pair of input terminals;
The control means causes the terminal connected to the selected capacitor among the plurality of terminals to function as the other of the pair of input terminals during the first period, and sets the other end of the selected capacitor to the In order to connect to the circuit input terminal and one end thereof to the output terminal of the operational amplifier, each of the plurality of gradation output circuits is controlled, and the other end of the selected capacitor is connected in the second period. The plurality of gradation output circuits are controlled so as to be disconnected from the circuit input terminal and to have one end thereof disconnected from the output terminal of the operational amplifier and to connect the other end to the output terminal of the operational amplifier. Item 3. A driving circuit for a display device according to Item 1 or 2 .

The operational amplifier has a control electrode connected to one of the pair of input terminals, a first transistor constituting a differential transistor pair in an input stage of the operational amplifier, and a control electrode connected to the plurality of terminals, A plurality of transistors each capable of forming the differential transistor pair together with the first transistor;
The control means includes a transistor having a control electrode connected to the selected capacitor among the plurality of transistors through one of the plurality of terminals and the first transistor in the first period. 9. The display device according to claim 8 , wherein a terminal connected to the selected capacitor among the plurality of terminals is caused to function as the other of the pair of input terminals by configuring the differential transistor pair. Drive circuit.

Each of the plurality of gradation output circuits includes a first switch having one end connected to a connection point between one of the pair of input terminals and the circuit input terminal, the other end of the first switch, and the calculation. A second switch connected between an output terminal of the amplifier, a plurality of capacitor selection switches respectively connected between the other end of the first switch and each other end of the plurality of capacitors; A plurality of switches respectively connected between a plurality of terminals and the output terminal of the operational amplifier;
The control means is configured to cause each of the plurality of gradation output circuits to function, as the other of the pair of input terminals, a terminal connected to the selected capacitor among the plurality of terminals during the first period. Controlling the switch, and disconnecting the other end of the selected capacitor from the circuit input terminal and disconnecting one end from the output terminal of the operational amplifier in the second period, and disconnecting the other end from the output terminal of the operational amplifier. 9. The display device driving circuit according to claim 8 , wherein the switch of each of the plurality of gradation output circuits is controlled to be connected to the display device.

Each of the plurality of gradation output circuits further includes a plurality of corrected output voltage holding capacitors that respectively hold the gradation voltages of the output signals of the operational amplifier after correction,
The control means, when correcting the output of the operational amplifier of each of the plurality of gradation output circuits, the voltage held by one correction output voltage holding capacitor according to the gradation voltage level of the input signal 11. The display device driving circuit according to claim 1, wherein each of the plurality of gradation output circuits is controlled to be applied to an output terminal of an operational amplifier .

A mobile phone comprising an active matrix display device using the drive circuit for a display device according to claim 1 as a display unit.

A portable electronic device comprising an active matrix display device using the drive circuit for a display device according to claim 1 as a display unit.