JP4416875B2

JP4416875B2 - Semiconductor chip and semiconductor device manufacturing method

Info

Publication number: JP4416875B2
Application number: JP21925099A
Authority: JP
Inventors: 亮榎本; 英郎矢橋; 直杉山; 賢蔵畑田
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1998-09-30
Filing date: 1999-08-02
Publication date: 2010-02-17
Anticipated expiration: 2019-08-02
Also published as: JP2000174051A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体チップ及びその製造方法に関し、特に接続信頼性の高い半導体チップ及びその製造方法に関する。
【０００２】
【従来の技術】
図１１に従来技術に係る半導体チップ３３０及びその実装形態を示す。半導体チップ３３０のアルミニウム電極パッド３３２には、ニッケルめっき層３３４及び金めっき層３３８を介して、バンプ３１０を形成するハンダ３４４が設けられている。ここで、半導体チップ３３０は、該バンプ３１０を介して、パッケージ３５０側の電極パッド３５２に電気的に接続されている。
【０００３】
ところで、半導体チップ３３０とパッケージ３５０とは、熱膨張率が異なるため、両者の間に発生する応力を緩和することが必要であり、上記図１１に示した実装形態においては、半導体チップ３３０とパッケージ３５０との間にアンダーフィル３３６を配設し、両者を固着させることにより、電気的接続部に応力を集中させないようにすることで、電気的接続部に破断が発生しないように構成されている。
【０００４】
しかしながら、近年の半導体チップの高集積化に伴い、半導体チップのバンプが小型化され、上述した実装形態によっても、半導体チップ３３０とパッケージ３５０との間の応力により、小型化された電気的接続部が破断することがあった。
【０００５】
【発明が解決しようとする課題】
このような問題点に対し、前記アルミニウム電極パッド３３２上に形成されたバリアメタル膜を介して柔軟性のある銅ポストを形成し、半導体チップ３３０とパッケージとの間に発生する応力を銅ポストにより吸収することが提案されているが、バリアメタル膜は、生産性に劣るばかりでなく、残留応力を有しており、アルミニウム電極パッド付近の半導体チップ機能に悪影響を及ぼすため、エリアパッド方式のアルミニウム電極パッドが形成された半導体チップに適用することが困難であった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高い信頼性で実装することのできる半導体チップ及び該半導体チップの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体チップは、上記目的を達成するため、半導体チップの電極パッド側に、第１の絶縁層と導体回路層と第２の絶縁層が順に積層されてなり、
前記第１の絶縁層は、半導体チップの電極パッドと導体回路層を電気的に接続するインナービアが形成されており、
前記第２の絶縁層は、軟質絶縁層であって、導体回路層に至る非貫通孔が設けられてなり、その非貫通孔には銅めっきによりフィルドビアが形成され、
前記インナービアは、前記電極パッドにニッケルと銅の複合めっき層を介して銅めっきが形成されてなることを技術的特徴とする。
【０００８】
請求項６の半導体チップの製造方法では、以下の（１）〜（６）の工程を少なくとも含むことを技術的特徴とする：
（１）半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記アルミニウム電極パッドに至る非貫通孔を形成する工程、
（２）前記非貫通孔の底部のアルミニウム電極パッドにジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質の樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔に銅めっきを充填し、フィルドビアを形成する工程。
【０００９】
請求項７の半導体チップの製造方法では、以下の（１）〜（６）の工程を少なくとも含むことを技術的特徴とする：
（１）半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（２）前記半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記ニッケルと銅の複合めっき層に至る非貫通孔を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質の樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔に銅めっきを充填し、フィルドビアを形成する工程。
【００１０】
請求項１の半導体チップ及び請求項６，７の半導体チップの製造方法では、軟質樹脂で構成された第２の絶縁層に非貫通孔が形成され、該非貫通孔には銅めっきにより、フィルドビアが形成されており、半導体チップと基板との熱膨張差により発生する応力が小さく、しかも集中しないため、電気接続部にクラックを発生させることがなく、半導体チップを高い接続信頼性でもって基板に実装することができる。
【００１１】
請求項２、８では、前記第２の絶縁層は、弾性率が１．０〜３．５ＧＰａの樹脂絶縁層であり、半導体チップと基板との熱膨張差によりフィルドビアに発生する応力をより好適に吸収する。
【００１２】
請求項３、請求項１３の半導体チップでは、前記第２の絶縁層は、厚さが１５〜２００μｍ、非貫通孔は、直径が２０〜１００μｍであり、フィルドビアが柔軟性に優れるため、半導体チップと基板との熱膨張差により発生する応力をより小さくできる。
【００１３】
請求項４、５、１２では、ジンケート処理されたアルミニウム電極パッドの表面に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでインナービアを形成することができる。ここで、複合めっき層は、０．０１〜５μｍの厚さで、該めっき層の銅めっき側表面は、ニッケルの含有量を１〜７０重量％とし、残部が実質的に銅とすることにより、銅めっきによるインナービアをより好適に形成することができる。
【００１４】
請求項９では、第１の絶縁層は、感光性樹脂であり、露光現像して非貫通孔を形成できるため、レーザと異なり電極パッドの表面を変質させることがない。
【００１５】
請求項１０では、インナービアが無電解めっきからなるため、電流を流す必要がなく、半導体チップを損傷させる危険性がない。
【００１６】
請求項１１では、第２の絶縁層にレーザにより非貫通孔を設けるため、厚みのある第２の絶縁層に小径の非貫通孔を穿設することができる。なお、本願明細書で説明する弾性率は、いずれも引張弾性率である。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図１は、本発明の第１実施形態に係る半導体チップを示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１の絶縁層１３６が配設され、該第１の絶縁層１３６には、該アルミニウム電極パッドに至る非貫通孔１３６ａが形成されている。そして、該非貫通孔１３６ａには、ニッケルと銅の複合めっき層４０を介して、銅めっきによるインナービア１４２が前記アルミニウム電極パッド３２に電気的に接続して形成されており、該第１の絶縁層１３６の表面の導体回路層１４３に電気的に接続している。
本発明において、前記第１の絶縁層としては、エポキシ樹脂、ポリイミド樹脂等を使用することができる。
【００１８】
該第１の絶縁層１３６及び導体回路層１４３は、第２の絶縁層で被覆され、該第２の絶縁層２３６には、前記導体回路層１４３に至る非貫通孔が設けられてなり、その非貫通孔に形成された銅めっきからなるフィルドビアが形成されている。そして、該フィルドビアには、半田等の低融点金属からなる突起状導体（バンプ）４４が配設されている。該半導体チップ３０は、バンプ４４を介して基板５０のパッド５２へ接続される。
本発明において、前記低融点金属としては、Ｐｂ−Ｓｎ系半田、Ａｇ−Ｓｎ系半田、インジウム半田等を使用することができる。
【００１９】
ここで、第２の絶縁層２３６は、弾性率が１．０〜３．５ＧＰａの軟質樹脂で厚さが１５〜２００μｍに形成されており、第２の絶縁層２３６に設けられる非貫通孔の直径を２０〜１００μｍとすることにより、フィルドビアが柔軟性に優れ、半導体チップと基板との熱膨張差により発生する応力をより好適に吸収できるため、電気接続部にクラックを発生させることがなく、半導体チップを高い接続信頼性で持って基板に実装することができる。
本発明において、前記第２の絶縁層としては、熱硬化性のエポキシ樹脂、ポリオレフィン樹脂等を使用することができる。
【００２０】
前記ニッケルと銅の複合めっき層４０は、０．０１〜５μｍの厚さで、該複合めっき層の銅めっき側表面のニッケル含有量を１〜７０重量％とし、残部が実質的に銅とすることにより、銅めっきによるインナービア１４２をより好適に形成することができる。
【００２１】
引き続き、図２〜図４を参照して第１実施形態に係る半導体チップ３０の製造方法について説明する。
図２の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して後述する工程でバンプを形成する。
【００２２】
ここでは、先ず、図２の工程（Ｂ）に示すように、アルミニウム電極パッド３２の表面にニッケルめっき層或いはニッケルと銅との複合めっき層の析出を容易ならしめるジンケート処理を施す。このジンケート処理としては、例えば、半導体チップ３０を常温で１０〜３０秒間、金属塩である酸化亜鉛と還元剤としての水酸化ナトリウムの混合液中に浸漬することにより行うことができる。
【００２３】
引き続き、図２の工程（Ｃ）に示すように、半導体チップ３０を無電解ニッケルめっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は後述する複合めっき層を速やかかつより強固に形成することを目的とするものであり、省略して複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。
【００２４】
そして、図２の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケルと銅の無電解複合めっき液に浸漬し、ニッケルと銅の複合めっき層４０を形成する。この場合、複合めっき層を０．０１μｍ〜５μｍの厚さで、表面のニッケル含有量が、１〜７０重量％の範囲とし、残部を実質的に銅からなる組成とすることにより、その後のインナービア１４２を形成する際の銅めっきを形成することが可能となる。
前記ニッケルと銅の複合めっき液としては、例えば、硫酸ニッケル、硫酸銅及び次亜燐酸ナトリウムの水溶液を使用することができる。
【００２５】
図３の工程（Ｅ）に示すように絶縁樹脂を塗布する。この絶縁樹脂としては、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。樹脂を塗布する代わりに、ドライフィルムを貼り付けて形成することもできる。次に、図３の工程（Ｆ）に示すように露光・現像処理により非貫通孔１３６ａを形成する。第１の絶縁層として感光性樹脂を用い、露光現像して非貫通孔を形成できるため、レーザと異なり電極パッド３２の表面を変質させたり、半導体チップを損傷させる危険性が少ない。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。
【００２６】
次に、図３の工程（Ｇ）に示すように、非貫通孔１３６ａ内に無電解銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。無電解めっきは、電流を流す必要がなく、半導体チップを損傷させる危険性がない。
【００２７】
次に、第２の絶縁層を構成する感光性のレジスト２３６を塗布する（工程（Ｊ））。
【００２８】
引き続き、工程（Ｋ）に示すように、乾燥処理を行った後、現像処理する。これにより、導体回路１４３に至る非貫通孔１３６ａを有する第２の絶縁層２３６を形成する。なお、ここでは化学処理により非貫通孔を形成したが、レーザを用いることも可能である。
【００２９】
次に、図５の工程（Ｌ）に示すように、非貫通孔１３６ａ内に銅めっき（ビア）２３９を形成する。この銅めっきは、電解めっき、あるいは無電解めっきにより行うことができる。ここでは、非貫通孔１３６ａから突出しないように銅めっきを形成しているが、非貫通孔１３６から盛り上がるように銅めっき２３９を形成してから、表面を研磨などで除去して、平坦化することもできる。
【００３０】
引き続き、工程（Ｍ）にて、銅めっき２３９の表面にバンプ（突起状導体）４４を形成する。バンプ４４は、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法、半田めっきを行う方法、あるいは半田溶融液に浸漬する方法により形成することができる。このバンプの高さとしては、３〜６０μｍが望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると、バンプが溶融した際に横方向に拡がってショートの原因となる。
【００３１】
半導体チップ３０のバンプ４４と基板５０のパッド５２が対応するよう半導体チップ３０を載置させて、リフローすることにより、図１に示すように半導体チップ３０を基板５０に取り付ける。
【００３２】
この第１実施形態では、バンプ４４をリフローすることにより基板への取り付けを行っているが、接着剤を介して、基板へ取り付けることもできる。
【００３３】
引き続き、本発明の第２実施形態に係る半導体チップ及び半導体チップの製造方法について説明する。
図６は本発明の第２実施形態に係る半導体チップを示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１の絶縁層１３６が配設され、該第１の絶縁層１３６には、該アルミニウム電極パッド３２に至る非貫通孔１３６ａが形成されている。そして、該非貫通孔１３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在させて、銅めっきを充填してなるインナービア１４２が形成されている。
【００３４】
該第１の絶縁層１３６の上には、銅めっき２３９の形成された第２の絶縁層２３６が配設されている。銅めっき２３９にはランド２４５が形成され、、該ランド２４５には、半田等の低融点金属からなる突起状導体（バンプ）４４が配設されている。該半導体チップ３０は、突起状導体（バンプ）４４を介して基板５０側のパッド５２への接続されている。
【００３５】
引き続き、図７〜図１０を参照して第２実施形態に係る半導体チップ３０の製造方法について説明する。
ここでは、図７の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して、以下の工程で銅めっきおよびバンプを形成する。先ず、図７の工程（Ｂ）に示すようにジンケート処理を施す。
【００３６】
引き続き、図７の工程（Ｃ）に示すように、半導体チップ３０を無電解ニッケルめっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。
【００３７】
そして、図７の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケル−銅の無電解複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケル−銅の複合めっき層４０を形成する。
【００３８】
次に、図８の工程（Ｅ）に示すように絶縁樹脂を塗布する。この絶縁樹脂としては、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図８の工程（Ｆ）に示すように、露光・現像処理により第１の非貫通孔１３６ａを形成する。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。なお、上述した第１の絶縁層３６は、表層部が半導体チップ側に比較して軟質になるようにすることが好ましい。
【００３９】
次に、図８の工程（Ｇ）に示すように、第１の非貫通孔１３６ａ内に銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。無電解めっきは、電流を流す必要がなく、半導体チップを損傷させる危険性がない。
【００４０】
次に、図９の工程（Ｈ）に示すように熱硬化性のエポキシ樹脂又はポリイミド樹脂を塗布してから、乾燥処理を行った後、図９の工程（Ｉ）に示すようにＵＶレーザにより導体回路１４３へ至る非貫通孔（直径２０〜１００μｍ）を穿設し、表面の粗化処理を行った後に、加熱することで第２の非貫通孔２３６ａを有する第２の絶縁層２３６を形成する。第２の絶縁層２３６は、ＵＶレーザにより非貫通孔２３６ａを設けるため、厚みのある第２の絶縁層に小径の非貫通孔を穿設することができる。
【００４１】
次に、図９の工程（Ｊ）に示すように、パラジウム触媒（アトテック製）を付与することにより、無電解めっき膜２４３にＰｂの触媒核を付与した後、半導体チップ３０を無電解めっき液に浸漬し、第２の絶縁層２３６の表面に均一に無電解銅めっき膜２４３を形成する。
【００４２】
図９の工程（Ｋ）に示すようにＰＥＴ（ポリエチレンテレフタレイト）フィルム２４４αを無電解めっき膜２４３の上に貼り付ける。そして、レーザにより該ＰＥＴフィルム２４４αに第２の非貫通孔２３６ａを開放する開口を設け、図９の工程（Ｍ）に示すように開口２４４ａを備えるレジスト２４４を形成する。本実施形態では、ＰＥＴフィルムを用い、レーザで開口２４４ａを穿設するため、廉価にレジスト２４４を形成することができる。
【００４３】
半導体チップ３０を電解銅めっき液に浸漬し、無電解銅めっき膜２４３を介して電流を流すことで、図１０の工程（Ｎ）に示すように第２の非貫通孔２３６ａ内に銅を充填して銅めっき（ビア）２３９を形成する。この銅めっきを第２の非貫通孔２３６ａ内に電解銅めっきにて銅を充填して形成するため、高さの高い銅めっきを廉価に構成することができる。また、電解銅めっきを用いるため、無電解めっきと比較して半導体チップを強アルカリの無電解めっき液に漬ける時間が短くなり、半導体チップ上の回路を破損する危険性が低下する。
【００４４】
次に、図１０の工程（Ｏ）に示すように、銅めっき２３９の上に半田をめっきにより析出し、半田バンプ４４を形成する。本実施形態では、ＰＥＴフィルム（レジスト）２４４を用いるため、半田バンプを廉価に形成することができる。ここでは、半田めっきを用いたが、この代わりに半田印刷を用いることもできる。
【００４５】
最後に、図１０工程（Ｐ）に示すようにレジスト２４４を除去した後、レジスト下の無電解銅めっき膜２４３をライトエッチングにより剥離することでバンプ形成を完了する。
【００４６】
半導体チップ３０のバンプ４４と基板５０のパッド５２が対応するように、半導体チップ３０を載置させて、リフローすることにより、図６に示すように半導体チップ３０を基板５０に取り付ける。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体チップの断面図である。
【図２】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図３】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図４】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図５】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図６】本発明の第２実施形態に係る半導体チップの断面図である。
【図７】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図８】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図９】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図１０】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図１１】従来技術に係る半導体チップの断面図である。
【符号の説明】
３０半導体チップ
３２アルミニウム電極パッド
３４パッシベーション膜
３８ニッケルめっき層
４０複合めっき層
４２銅めっき
４４突起状導体（バンプ）
５０基板
５２パッド
１３６第１の絶縁層
１４２インナービア
１４３導体回路
２３６第２の絶縁層
２３９銅めっき（フィルドビア）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor chip and a manufacturing method thereof, and more particularly to a semiconductor chip having high connection reliability and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 11 shows a conventional semiconductor chip 330 and its mounting form. Solder 344 for forming bumps 310 is provided on the aluminum electrode pad 332 of the semiconductor chip 330 via the nickel plating layer 334 and the gold plating layer 338. Here, the semiconductor chip 330 is electrically connected to the electrode pad 352 on the package 350 side via the bump 310.
[0003]
Incidentally, since the semiconductor chip 330 and the package 350 have different coefficients of thermal expansion, it is necessary to relieve stress generated between them. In the mounting form shown in FIG. An underfill 336 is disposed between the two and 350, and the two are fixed so that stress is not concentrated on the electrical connection portion, so that the electrical connection portion is not broken. .
[0004]
However, with the recent high integration of semiconductor chips, the bumps of the semiconductor chip have been downsized, and the electrical connection portion reduced in size due to the stress between the semiconductor chip 330 and the package 350 even in the above-described mounting form. Sometimes broke.
[0005]
[Problems to be solved by the invention]
To solve such a problem, a flexible copper post is formed through a barrier metal film formed on the aluminum electrode pad 332, and the stress generated between the semiconductor chip 330 and the package is caused by the copper post. Although it is proposed to absorb, the barrier metal film is not only inferior in productivity, but also has residual stress and adversely affects the function of the semiconductor chip near the aluminum electrode pad. It has been difficult to apply to a semiconductor chip on which electrode pads are formed.
[0006]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor chip that can be mounted with high reliability and a method for manufacturing the semiconductor chip.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the semiconductor chip of claim 1 is formed by sequentially laminating a first insulating layer, a conductor circuit layer, and a second insulating layer on the electrode pad side of the semiconductor chip,
The first insulating layer is formed with an inner via that electrically connects the electrode pad of the semiconductor chip and the conductor circuit layer,
The second insulating layer is a soft insulating layer and is provided with a non-through hole reaching the conductor circuit layer, and a filled via is formed by copper plating in the non-through hole ,
The inner via is technically characterized in that copper plating is formed on the electrode pad via a composite plating layer of nickel and copper .
[0008]
The semiconductor chip manufacturing method according to claim 6 is characterized by including at least the following steps (1) to (6):
(1) forming a first insulating layer on the surface of the semiconductor chip on the aluminum electrode pad side, and then forming a non-through hole reaching the aluminum electrode pad;
(2) A step of forming a composite plating layer of nickel and copper after performing a zincate treatment on the aluminum electrode pad at the bottom of the non-through hole,
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of filling the non-through holes with copper plating to form filled vias.
[0009]
The semiconductor chip manufacturing method according to claim 7 is technically characterized by including at least the following steps (1) to (6):
(1) A step of forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(2) forming a first insulating layer on the surface of the semiconductor chip on the side of the aluminum electrode pad, and then forming a non-through hole reaching the composite plating layer of nickel and copper;
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of filling the non-through holes with copper plating to form filled vias.
[0010]
In the method for manufacturing the semiconductor chip of claim 1 and the semiconductor chip of claims 6 and 7, a non-through hole is formed in the second insulating layer made of a soft resin, and a filled via is formed in the non-through hole by copper plating. Because it is formed, the stress generated by the thermal expansion difference between the semiconductor chip and the substrate is small and does not concentrate, so there is no cracking in the electrical connection part, and the semiconductor chip is mounted on the substrate with high connection reliability can do.
[0011]
In Claims 2 and 8, the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa, and more preferably stress generated in the filled via due to a difference in thermal expansion between the semiconductor chip and the substrate. To absorb.
[0012]
In the semiconductor chip according to claim 3 and claim 13, since the second insulating layer has a thickness of 15 to 200 μm, the non-through hole has a diameter of 20 to 100 μm, and the filled via is excellent in flexibility. And the stress generated by the difference in thermal expansion between the substrate and the substrate can be further reduced.
[0013]
According to claims 4, 5 and 12, in order to form a composite plating layer of nickel and copper on the surface of the zinc electrode treated aluminum electrode pad, an inner via may be formed on the composite plating layer by copper plating. it can. Here, the composite plating layer has a thickness of 0.01 to 5 μm, and the copper plating side surface of the plating layer has a nickel content of 1 to 70% by weight and the balance is substantially copper. The inner via by copper plating can be more suitably formed.
[0014]
According to the ninth aspect of the present invention, the first insulating layer is a photosensitive resin and can be exposed and developed to form a non-through hole. Therefore, unlike the laser, the surface of the electrode pad is not altered.
[0015]
According to the tenth aspect, since the inner via is made of electroless plating, it is not necessary to pass an electric current, and there is no risk of damaging the semiconductor chip.
[0016]
According to the eleventh aspect, since the non-through hole is provided in the second insulating layer by a laser, the non-through hole having a small diameter can be formed in the thick second insulating layer. In addition, all the elastic moduli demonstrated by this-application specification are tensile elastic moduli.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor chip and a method for manufacturing the semiconductor chip according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows a semiconductor chip according to the first embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 136 is disposed on the lower surface of the passivation film 34, and a non-through hole 136a reaching the aluminum electrode pad is formed in the first insulating layer 136. The non-through hole 136a is formed with an inner via 142 formed by copper plating electrically connected to the aluminum electrode pad 32 through a nickel-copper composite plating layer 40, and the first insulating The conductor circuit layer 143 on the surface of the layer 136 is electrically connected.
In the present invention, an epoxy resin, a polyimide resin, or the like can be used as the first insulating layer.
[0018]
The first insulating layer 136 and the conductor circuit layer 143 are covered with a second insulating layer, and the second insulating layer 236 is provided with a non-through hole reaching the conductor circuit layer 143. Filled vias made of copper plating formed in the non-through holes are formed. The filled via is provided with a protruding conductor (bump) 44 made of a low melting point metal such as solder. The semiconductor chip 30 is connected to the pads 52 of the substrate 50 through the bumps 44.
In the present invention, Pb—Sn solder, Ag—Sn solder, indium solder or the like can be used as the low melting point metal.
[0019]
Here, the second insulating layer 236 is formed of a soft resin having a modulus of elasticity of 1.0 to 3.5 GPa and a thickness of 15 to 200 μm. The second insulating layer 236 is a non-through hole provided in the second insulating layer 236. By setting the diameter to 20 to 100 μm, the filled via is excellent in flexibility and can absorb more suitably the stress generated by the difference in thermal expansion between the semiconductor chip and the substrate, so that no cracks are generated in the electrical connection portion. A semiconductor chip can be mounted on a substrate with high connection reliability.
In the present invention, as the second insulating layer, a thermosetting epoxy resin, a polyolefin resin, or the like can be used.
[0020]
The nickel-copper composite plating layer 40 has a thickness of 0.01-5 μm, the nickel content on the copper plating side surface of the composite plating layer is 1-70 wt%, and the balance is substantially copper. Thereby, the inner via 142 by copper plating can be more suitably formed.
[0021]
Subsequently, a method of manufacturing the semiconductor chip 30 according to the first embodiment will be described with reference to FIGS.
Bumps are formed in a process described later on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the process (A) of FIG.
[0022]
Here, first, as shown in step (B) of FIG. 2, a zincate treatment for facilitating precipitation of a nickel plating layer or a composite plating layer of nickel and copper is performed on the surface of the aluminum electrode pad 32. This zincate treatment can be performed, for example, by immersing the semiconductor chip 30 in a mixed solution of zinc oxide as a metal salt and sodium hydroxide as a reducing agent at room temperature for 10 to 30 seconds.
[0023]
Subsequently, as shown in step (C) of FIG. 2, the semiconductor chip 30 is immersed in an electroless nickel plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. The step of forming the nickel plating layer is intended to quickly and more strongly form the composite plating layer described later, and may be omitted and the composite plating layer may be directly formed on the aluminum electrode pad 32. Is possible.
[0024]
Then, as shown in step (D) of FIG. 2, the semiconductor chip 30 is immersed in an electroless composite plating solution of nickel and copper to form a composite plating layer 40 of nickel and copper. In this case, the composite plating layer has a thickness of 0.01 μm to 5 μm, the nickel content on the surface is in the range of 1 to 70% by weight, and the balance is substantially composed of copper, so that the inner Copper plating for forming the via 142 can be formed.
As the nickel-copper composite plating solution, for example, an aqueous solution of nickel sulfate, copper sulfate and sodium hypophosphite can be used.
[0025]
Insulating resin is applied as shown in step (E) of FIG. As this insulating resin, a photosensitive epoxy resin or polyimide resin can be used. Instead of applying the resin, a dry film can be attached to form. Next, as shown in step (F) of FIG. 3, non-through holes 136a are formed by exposure / development processing. Since a photosensitive resin is used as the first insulating layer and a non-through hole can be formed by exposure and development, unlike the laser, there is little risk of altering the surface of the electrode pad 32 or damaging the semiconductor chip. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment.
[0026]
Next, as shown in step (G) of FIG. 3, the inner via 142 is formed by filling the non-through hole 136 a with electroless copper plating, and the conductor circuit 143 is formed on the first insulating layer 136. To do. Electroless plating does not require a current to flow, and there is no risk of damaging the semiconductor chip.
[0027]
Next, a photosensitive resist 236 constituting the second insulating layer is applied (step (J)).
[0028]
Subsequently, as shown in step (K), after the drying process, the development process is performed. Thereby, the second insulating layer 236 having the non-through hole 136a reaching the conductor circuit 143 is formed. Here, the non-through holes are formed by chemical treatment, but a laser can also be used.
[0029]
Next, as shown in step (L) of FIG. 5, a copper plating (via) 239 is formed in the non-through hole 136a. This copper plating can be performed by electrolytic plating or electroless plating. Here, the copper plating is formed so as not to protrude from the non-through hole 136a. However, after the copper plating 239 is formed so as to rise from the non-through hole 136, the surface is removed by polishing or the like to be flattened. You can also.
[0030]
Subsequently, in step (M), bumps (protruding conductors) 44 are formed on the surface of the copper plating 239. For example, the bump 44 may be formed by screen printing a conductive paste using a metal mask having an opening at a predetermined position, a method of printing a solder paste that is a low melting point metal, a method of performing solder plating, or a solder melt. It can form by the method of immersing in. The height of the bump is preferably 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, when the bump melts, it spreads in the lateral direction and causes a short circuit. .
[0031]
The semiconductor chip 30 is mounted on the substrate 50 as shown in FIG. 1 by placing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 52 of the substrate 50 and performing reflow.
[0032]
In the first embodiment, the bump 44 is attached to the substrate by reflowing, but it can also be attached to the substrate via an adhesive.
[0033]
Subsequently, a semiconductor chip and a method for manufacturing the semiconductor chip according to the second embodiment of the present invention will be described.
FIG. 6 shows a semiconductor chip according to the second embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 136 is disposed on the lower surface of the passivation film 34, and a non-through hole 136 a reaching the aluminum electrode pad 32 is formed in the first insulating layer 136. The aluminum electrode pad 32 at the bottom of the non-through hole 136a is formed with an inner via 142 filled with copper plating with a nickel plating layer 38 and a composite plating layer 40 of nickel and copper interposed. .
[0034]
On the first insulating layer 136, a second insulating layer 236 on which a copper plating 239 is formed is disposed. A land 245 is formed on the copper plating 239, and a protruding conductor (bump) 44 made of a low melting point metal such as solder is disposed on the land 245. The semiconductor chip 30 is connected to a pad 52 on the substrate 50 side via a protruding conductor (bump) 44.
[0035]
Next, a method for manufacturing the semiconductor chip 30 according to the second embodiment will be described with reference to FIGS.
Here, copper plating and bumps are formed in the following steps on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the step (A) of FIG. First, a zincate process is performed as shown in step (B) of FIG.
[0036]
Subsequently, as shown in step (C) of FIG. 7, the semiconductor chip 30 is immersed in an electroless nickel plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. Even if the step of forming the nickel plating layer is omitted, a composite plating layer described later can be directly formed on the aluminum electrode pad 32.
[0037]
Then, as shown in step (D) of FIG. 7, the semiconductor chip 30 is immersed in a nickel-copper electroless composite plating solution, and a nickel-copper of 0.01 to 5 μm is formed on the nickel plating layer 38. A composite plating layer 40 is formed.
[0038]
Next, an insulating resin is applied as shown in step (E) of FIG. As this insulating resin, a photosensitive epoxy resin or polyimide resin can be used. Next, as shown in step (F) of FIG. 8, first non-through holes 136a are formed by exposure / development processing. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment. Note that the first insulating layer 36 described above preferably has a surface layer portion that is softer than the semiconductor chip side.
[0039]
Next, as shown in step (G) of FIG. 8, the first non-through hole 136 a is filled with copper plating to form the inner via 142, and the conductor circuit 143 is formed on the first insulating layer 136. Form. Electroless plating does not require a current to flow, and there is no risk of damaging the semiconductor chip.
[0040]
Next, after applying a thermosetting epoxy resin or polyimide resin as shown in step (H) of FIG. 9 and performing a drying treatment, as shown in step (I) of FIG. A non-through hole (diameter 20 to 100 μm) reaching the conductor circuit 143 is formed, and after the surface is roughened, the second insulating layer 236 having the second non-through hole 236a is formed by heating. To do. Since the second insulating layer 236 is provided with the non-through hole 236a by UV laser, a small-diameter non-through hole can be formed in the thick second insulating layer.
[0041]
Next, as shown in step (J) of FIG. 9, a palladium catalyst (manufactured by Atotech) is applied to give a Pb catalyst nucleus to the electroless plating film 243, and then the semiconductor chip 30 is electrolessly plated. The electroless copper plating film 243 is uniformly formed on the surface of the second insulating layer 236.
[0042]
As shown in step (K) of FIG. 9, a PET (polyethylene terephthalate) film 244α is pasted on the electroless plating film 243. Then, an opening for opening the second non-through hole 236a is provided in the PET film 244α by a laser, and a resist 244 having the opening 244a is formed as shown in step (M) of FIG. In the present embodiment, the resist 244 can be formed at a low cost because a PET film is used and the opening 244a is formed by a laser.
[0043]
By immersing the semiconductor chip 30 in the electrolytic copper plating solution and passing a current through the electroless copper plating film 243, the second non-through hole 236a is filled with copper as shown in step (N) of FIG. Then, a copper plating (via) 239 is formed. Since this copper plating is formed by filling the second non-through-hole 236a with copper by electrolytic copper plating, a high copper plating can be constructed at a low cost. In addition, since electrolytic copper plating is used, the time for immersing the semiconductor chip in a strong alkaline electroless plating solution is shortened compared to electroless plating, and the risk of damaging the circuit on the semiconductor chip is reduced.
[0044]
Next, as shown in step (O) of FIG. 10, solder is deposited on the copper plating 239 by plating to form solder bumps 44. In this embodiment, since the PET film (resist) 244 is used, solder bumps can be formed at low cost. Although solder plating is used here, solder printing can be used instead.
[0045]
Finally, as shown in FIG. 10 (P), after removing the resist 244, the electroless copper plating film 243 under the resist is peeled off by light etching to complete the bump formation.
[0046]
The semiconductor chip 30 is mounted on the substrate 50 as shown in FIG. 6 by placing and reflowing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 52 of the substrate 50.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor chip according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 3 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 4 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 5 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 6 is a cross-sectional view of a semiconductor chip according to a second embodiment of the present invention.
FIG. 7 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 8 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 9 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 10 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 11 is a cross-sectional view of a conventional semiconductor chip.
[Explanation of symbols]
30 Semiconductor chip 32 Aluminum electrode pad 34 Passivation film 38 Nickel plating layer 40 Composite plating layer 42 Copper plating 44 Protruding conductor (bump)
50 Substrate 52 Pad 136 First insulating layer 142 Inner via 143 Conductor circuit 236 Second insulating layer 239 Copper plating (filled via)

Claims

A first insulating layer, a conductor circuit layer, and a second insulating layer are sequentially stacked on the electrode pad side of the semiconductor chip,
The first insulating layer is formed with an inner via that electrically connects the electrode pad of the semiconductor chip and the conductor circuit layer,
The second insulating layer is a soft insulating layer and is provided with a non-through hole reaching the conductor circuit layer, and a filled via is formed by copper plating in the non-through hole ,
The semiconductor chip according to claim 1, wherein the inner via is formed by copper plating on the electrode pad via a composite plating layer of nickel and copper .

2. The semiconductor chip according to claim 1, wherein the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa.

2. The semiconductor chip according to claim 1, wherein the second insulating layer has a thickness of 15 to 200 [mu] m, and the filled via has a diameter of 20 to 100 [mu] m.

The electrode pad of the semiconductor chip is a zincate-treated aluminum electrode, and the inner via has a copper plating formed on the electrode pad with a composite plating layer of nickel and copper. 1. The semiconductor chip according to 1.

5. The nickel-copper composite plating layer has a thickness of 0.01 to 5 [mu] m, and the copper plating side surface of the composite plating layer contains 1 to 70% by weight of nickel. The semiconductor chip described.

A semiconductor chip manufacturing method comprising at least the following steps (1) to (6):
(1) forming a first insulating layer on the surface of the semiconductor chip on the aluminum electrode pad side, and then forming a non-through hole reaching the aluminum electrode pad;
(2) A step of forming a composite plating layer of nickel and copper after performing a zincate treatment on the aluminum electrode pad at the bottom of the non-through hole,
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of filling the non-through holes with copper plating to form filled vias.

A semiconductor chip manufacturing method comprising at least the following steps (1) to (6):
(1) A step of forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(2) forming a first insulating layer on the surface of the semiconductor chip on the side of the aluminum electrode pad, and then forming a non-through hole reaching the composite plating layer of nickel and copper;
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of filling the non-through holes with copper plating to form filled vias.

8. The method of manufacturing a semiconductor chip according to claim 6, wherein the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa.

8. The method of manufacturing a semiconductor chip according to claim 6, wherein the first insulating layer is made of a photosensitive resin, and is exposed and developed to form a non-through hole.

8. The method of manufacturing a semiconductor chip according to claim 6, wherein the inner via is formed by electroless copper plating.

The method of manufacturing a semiconductor chip according to claim 6 or 7, wherein the non-through hole of the second insulating layer is formed by a laser.

7. The nickel-copper composite plating layer is formed to a thickness of 0.01 to 5 [mu] m, and the nickel content on the copper plating side surface of the composite plating layer is 1 to 70% by weight. Or the manufacturing method of the semiconductor chip of 7.

8. The method of manufacturing a semiconductor chip according to claim 6, wherein the second interlayer insulating layer is formed to a thickness of 15 to 200 [mu] m, and a non-through hole having a diameter of 20 to 100 [mu] m is formed.