JP4407031B2 - 位相同期ループ回路および遅延同期ループ回路 - Google Patents
位相同期ループ回路および遅延同期ループ回路 Download PDFInfo
- Publication number
- JP4407031B2 JP4407031B2 JP2000287003A JP2000287003A JP4407031B2 JP 4407031 B2 JP4407031 B2 JP 4407031B2 JP 2000287003 A JP2000287003 A JP 2000287003A JP 2000287003 A JP2000287003 A JP 2000287003A JP 4407031 B2 JP4407031 B2 JP 4407031B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- output
- bias
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は位相同期ループ回路および遅延同期ループ回路に関し、例えばデジタルＴＶにおけるドットクロックを発生させる位相同期ループ回路および遅延同期ループ回路に関する。
【０００２】
パーソナルコンピュータのディスプレイにおける映像信号の表示や、テレビモニタのＯＳＤ（On Screen Display ）文字の表示には、水平同期信号ＨＳＹＮＣを基準クロック信号としてＰＬＬ（Phase Locked Loop ）回路により逓倍したドットクロックが用いられている。ＰＬＬ回路のジッタが大きいと、画面上にフリッカーやウェービングが現われて、これらが視覚で捕らえられてしまうため、ドットクロックの発生回路には低ジッタのＰＬＬ回路が必要とされている。
【０００３】
ＰＬＬ回路の基準クロック信号あるいは固有周波数よりもゆっくりした電圧条件などの変化は、ＰＬＬ回路自身のフィードバックループにより補正されるが、基準クロック信号の周期よりも短い周期で発生するデジタルノイズは、基準クロック信号の周期毎にランダムな成分と考えられ、フィードバックループによって十分に補正されないため、ＰＬＬがロックした後のジッタの原因となる。
【０００４】
ＰＬＬのロック後に発生する長期的な継続性が少ないランダムなジッタに対しては、ループフィルタのコンデンサを充放電させることによる周波数引込を主体にして周波数の変化を引き起こすよりも、基準クロック信号の周期毎に行われる位相引込を主体として、ジッタの分の位相を毎周期補正するようにしたほうが効果的である。ただし、位相引き込み時にＶＣＯ回路へ入力されるパルス信号の電圧変化はあまり大きくできないので、位相引込だけでジッタをちょうど１００％補正させるように設計するのは困難である。したがって、ＰＬＬ回路の位相引き込みによる位相の補正に加えて、ドットクロックの発生時にジッタの位相補正をデジタル的に行なう方法を併用するのが最適と考えられる。例えば、水平同期信号ＨＳＹＮＣの立ち下がりエッジ（画面左端）から最も早く立ち上がるクロックを、複数の位相がずれたクロックから選択し、これを用いてドットクロックを発生させることにより、ジッタの位相補正が行われる。
【０００５】
位相引き込みを主体として位相の補正を行わせる場合、ＰＬＬ回路やＤＬＬ（Delay Locked Loop ）回路のループフィルタにはラグリードフィルタが適している。ラグリードフィルタは、例えば抵抗とキャパシタとの直列回路によるフィルタであり、低域で遅れた位相が高域で戻る位相特性を有している。
【０００６】
ループフィルタにラグリードフィルタを用いた場合、位相比較器が出力するパルス信号（ＵＰ信号およびＤＯＷＮ信号）に対応した矩形状の波形と、チャージポンプ回路によるキャパシタの充放電で発生する時間軸方向に平坦な波形とが合成された波形を有する制御電圧が生成される。矩形状の波形においては主として位相引込みがおこなわれ、時間軸方向に平坦な波形においては周波数引き込みが行われるとともに間接的に位相引込みが行われる。このため、高域の波形が鈍ってしまうラグフィルタを用いた場合に比べて大きな位相引き込みが得られるので、チャージポンプ回路の出力電流を小さ目に設計でき、ループのフィルタのキャパシタの充放電による制御電圧変化が小さくなる。したがって、矩形状の制御電圧波形による位相引き込み後の制御電圧変化を小さくすることでき、周波数ジッタを小さくすることができる。
【０００７】
また、水平同期信号ＨＳＹＮＣの立ち上がりエッジ（画面右端）で位相比較することにより、帰線期間においてチャージポンプ回路が動作するので、ラグリードフィルタを用いた場合に発生するクロック位相の大きな変化が画面表示に影響を与えることはない。さらに、チャージポンプ回路の動作が終了して制御電圧が十分に安定した後、水平同期信号ＨＳＹＮＣの立ち下がりエッジ（画面左端）でジッタの位相補正をデジタル的に行なってドットクロックを発生することにより、フリッカーやウェービングが非常に小さい画面が得られる筈である。
【０００８】
【発明が解決しようとする課題】
しかしながら、ノイズの影響を低減するためラグリードフィルタの後にロウパスフィルタを設けた場合や、バイアス回路の出力と接地ラインあるいは電源ラインの間に制御電圧安定化用のコンデンサを設けた場合、電圧制御発振器や電圧制御遅延回路の制御電圧における矩形状の波形が鈍ってしまう。このため水平同期信号ＨＳＹＮＣの立ち下がり（画面左端）後も制御電圧の変化が収束していないために位相が変動してしまうので、水平同期信号ＨＳＹＮＣの立ち下がりにおけるデジタル的な位相補正の効果が低減してしまい、ラグリードフィルタを用いたメリットが損なわれてしまう問題があった。
以下、ラグリードフィルタを用いた従来のＰＬＬ回路における上述の問題について詳しく説明する。
【０００９】
図１１は、ラグリードフィルタを用いた従来のＰＬＬ回路の第１の形態を示す構成図である。
図１１に示すＰＬＬ回路は、位相比較器１０１、チャージポンプ回路１０２、ラグリードフィルタ１０３、ロウパスフィルタ１０４、電圧制御発振器１０５、および分周器１０６を有する。
【００１０】
位相比較器１０１は、基準クロック信号φＲＥＦと分周器１０６の出力信号ＮOUT との位相を比較し、この比較結果に応じたアップ信号／ＵＰおよびダウン信号ＤＯＷＮを出力する。
【００１１】
チャージポンプ回路１０２は、位相比較器１０１からのアップ信号／ＵＰおよびダウン信号ＤＯＷＮを受けて充放電電流ＩCPをラグリードフィルタ３に出力する。
【００１２】
ラグリードフィルタ１０３は、例えばチャージポンプ回路１０２の出力と接地ラインとの間に直列接続された抵抗ＲF1とキャパシタＣF1とにより構成されており、充放電電流ＩCPを受けて発生する直列回路の電圧ＦＩＬを、ロウパスフィルタ１０４に出力する。
【００１３】
ロウパスフィルタ１０４は、例えばチャージポンプ回路１０２の出力と接地ラインとの間に直列接続された抵抗ＲLPとキャパシタＣLPとにより構成されており、ラグリードフィルタ１０３の電圧ＦＩＬを受けて、これに応じたキャパシタＣLPの電圧ＬＰＯを電圧制御発振器１０５に出力する。
【００１４】
電圧制御発振器１０５は、ロウパスフィルタ１０４の出力電圧ＬＰＯを受けて、これに応じた周波数を有する信号φＶＣＯを出力する。
分周器１０６は、電圧制御発振器１０５の出力信号φＶＣＯを所定の分周比で分周した信号ＮOUT を位相比較器１０１に出力する。
【００１５】
基準クロック信号φＲＥＦが、例えば水平同期信号ＨＳＹＮＣの周波数１２ｋＨｚ〜１０６ｋＨｚ程度の低い周波数であるとすると、ラグリードフィルタ１０３のキャパシタＣＦ１を半導体チップに内蔵することは難しくなり、好適には外付けの部品となる。
【００１６】
半導体チップに内蔵された電圧制御発振器１０５の接地点と、ラグリードフィルタ１０３の外付けキャパシタＣF1の接地点は異なっているため、ラグリードフィルタ１０３の電圧ＦＩＬをそのまま電圧制御発振器１０５の制御電圧として用いると、２つの接地点間の電位差が、電圧制御発振器１０５から見て制御電圧に重畳されたノイズとなり、これによってＰＬＬ回路のジッタが増大してしまう。そのため、ラグリードフィルタ１０３と電圧制御発振器１０５の間に、好適には半導体チップに内蔵されたロウパスフィルタ１０４が設けられている。キャパシタＣLPの接地点と電圧制御発振器１０５の接地点を同じ所からとることで、前記の２つの接地点間の電位差によるノイズを低減させている。
【００１７】
電圧制御発振器１０５の接地点と外付け部品キャパシタＣF1の接地点との電位差による制御電圧のノイズにおいて、ロウパスフィルタ１０４の入力のおけるノイズの振幅△ＶNOISE 、ノイズの時間幅τNOIZE 、およびノイズの周波数ｆNOISE と、ロウパスフィルタ１０４の遮断周波数ｆLP1 、および時定数τLP1 により、ロウパスフィルタ１０４から出力されるノイズ電圧△ＶNOISE ＿LPは次のように表される。
【００１８】
【数１】
△ＶNOISE ＿LP≒△ＶNOISE ／（ｆNOISE ／ｆLP1 ）
≒△ＶNOISE ×（τNOISE ／τLP1 ）・・・（１）
【００１９】
例えば、ノイズ電圧△ＶNOISE が１０ｍＶ、時定数τNOISE が２．８ｎｓｅｃ、時定数τLP1 が２８０ｎｓｅｃの場合、ノイズ電圧△ＶNOISE ＿LPは約１００μＶとなる。
【００２０】
図１２は、従来のＰＬＬ回路の第１の形態の動作を説明するための波形図である。
図１２の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図１２の波形図（Ｂ）は、分周器１０６の出力信号ＮOUT の波形を示す。
図１２の波形図（Ｃ）は、位相比較器１０１のアップ信号／ＵＰの波形を示す。
図１２の波形図（Ｄ）は、位相比較器１０１のダウン信号ＤＯＷＮの波形を示す。
図１２の波形図（Ｅ）は、ラグリードフィルタ１０３の出力電圧ＦＩＬの波形を示す。
図１２の波形図（Ｆ）は、ロウパスフィルタ１０４の出力電圧ＬＰＯの波形を示す。
【００２１】
位相比較器１において、基準クロック信号φＲＥＦの立ち上がりエッジと分周器１０６の出力信号ＮOUT の立ち下がりエッジのタイミングが比較され、基準クロック信号φＲＥＦの立ち上がりエッジに対して信号ＮOUT の立ち下がりエッジが遅れている場合には、ローレベルのパルス信号であるアップ信号／ＵＰが出力される。また、信号ＮOUT の立ち下がりエッジが進んでいる場合にはハイレベルのパルス信号であるダウン信号ＤＯＷＮが出力される。
【００２２】
アップ信号／ＵＰは、例えばチャージポンプ回路１０２の図示しない電源ライン側のｐチャンネル型ＭＯＳトランジスタのゲートに入力されており、アップ信号／ＵＰにローレベルのパルス信号が入力されることによって、このｐチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ１０３に充電電流ＩCPが供給される。
またダウン信号ＤＯＷＮは、例えばチャージポンプ回路１０２の図示しない接地ライン側のｎチャンネル型ＭＯＳトランジスタのゲートに入力されており、ダウン信号ＤＯＷＮにハイレベルのパルス信号が入力されることによって、このｎチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ１０３に放電電流ＩCPが供給される。
チャージポンプ回路１０２から出力される充放電電流ＩCPによりラグリードフィルタ１０３の出力電圧ＦＩＬ、およびロウパスフィルタ１０４の出力電圧ＬＰＯが変化し、これによって電圧制御発振器１０５の発振周波数が上昇または低下する。
【００２３】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している期間△ｔにおいて、チャージポンプ回路１０２の出力電流ＩCPは、ラグリードフィルタ１０３の抵抗ＲF1とロウパスフィルタ１０４の抵抗ＲLPを通して、ラグリードフィルタ１０３のキャパシタＣF1とロウパスフィルタ１０４のキャパシタＣLPを充放電する。ラグリードフィルタ１０３の出力電圧ＦＩＬは、抵抗ＲF1と抵抗ＲLPの並列抵抗に電流ＩCPが流れることにより発生する矩形状の電圧波形Ｓ1FILと、キャパシタＣF1とキャパシタＣLPの並列容量にＩCP×△ｔの電荷が充放電され保持されることにより発生する時間軸に沿って平坦な電圧波形Ｓ2FILとが合成された波形となる。
【００２４】
ラグリードフィルタ１０３の出力電圧ＦＩＬにおいて、電圧波形Ｓ1FILの電圧変化△Ｖ1FIL、および電圧波形Ｓ2FILの電圧変化△Ｖ2FILは、抵抗ＲF1が抵抗ＲLPに比べて十分小さく、キャパシタＣF1がキャパシタＣLPに比べて十分大きい場合、次のように表される。
【００２５】
【数２】
△Ｖ1FIL＝ＩCP／｛（１／ＲF1）＋（１／ＲLP）｝
≒ＩCP×ＲF1 ・・・・・・（２）
【００２６】
【数３】
△Ｖ2FIL＝（ＩCP×△ｔ）／（ＣF1＋ＣLP）｝
≒（ＩCP×△ｔ）／ＣF1 ・・・・・・（３）
【００２７】
したがって、ラグリードフィルタ１０３の出力電圧ＦＩＬには、ロウパスフィルタ１０４がない場合とほぼ同じ波形が現われる。
また、電圧波形Ｓ1FILの面積ＺＳ1FILと、電圧波形Ｓ2FILの面積ＺＳ2FILは次のように表される。
【００２８】
【数４】
ＺＳ1FIL＝△Ｖ1FIL×△ｔ ・・・・・（４）
【００２９】
【数５】
ＺＳ2FIL≒△Ｖ2FIL×Ｔ ・・・・・（５）
【００３０】
ここで、面積ＺＳ1FILと面積ＺＳ2FILの和（ＺＳ1FIL＋ＺＳ2FIL）は位相引込に関与し、面積ＺＳ2FILは電圧変化△Ｖ2FILに比例するので周波数変動（引込）に関与する。例えば、周波数変動が位相引込の２分の１となるように設計した場合、面積ＺＳ1FILと面積ＺＳ2FILがほぼ等しくなるので次式が成立する。
【００３１】
【数６】
△Ｖ2FIL≒△Ｖ1FIL×（△ｔ／Ｔ） ・・・・（６）
【００３２】
期間△ｔは周期Ｔに比べて十分小さいので、電圧△Ｖ2FILは電圧△Ｖ1FILに比べて十分小さくなる。
【００３３】
ロウパスフィルタ１０４の出力電圧ＬＰＯには、ラグリードフィルタ１０３の出力電圧ＦＩＬを鈍らせた波形が現われるが、電圧波形Ｓ1FILおよび電圧波形Ｓ2FILと同様にして、出力電圧ＬＰＯを、矩形の電圧波形Ｓ1FILに対応する電圧波形Ｓ1LP と、平坦な電圧波形Ｓ2FILに対応する電圧波形Ｓ2LP に分けて考えることができる。
【００３４】
電圧波形Ｓ1LP は、ロウパスフィルタ１０４の時定数で指数関数的に増減する鈍った立ち上がり波形を有している。電圧０から電圧△Ｖ1FILに向かって指数関数的に立ち上がる電圧△Ｖ1LPOは、次式のよう近似される。
【００３５】
【数７】
△Ｖ1LPO（ｔ）＝△Ｖ1FIL×｛１−ｅｘｐ（−ｔ／τLP1 ）｝
≒△Ｖ1FIL×（ｔ／τLP1 ） ・・・・・・（７）
ただし、τLP1 ＝ＣLP×ＲLP
【００３６】
したがって、期間△ｔがロウパスフィルタ１０４の時定数τLP1 に比べて十分短い場合、ピーク電圧△Ｖ1LPOは次式のように表される。
【００３７】
【数８】
△Ｖ1LPO≒△Ｖ1FIL×（△ｔ／τLP1 ） ・・・・（８）
【００３８】
一方、ピーク電圧△Ｖ1LPOから電圧△Ｖ2FILに向かって指数関数的に立ち下がる電圧波形Ｓ1LP の立ち下がり波形は、次式のように近似される。
【００３９】
【数９】
△Ｖ1LPO( t)＝（△Ｖ1LPO−△Ｖ2FIL）×ｅｘｐ（−t ／τLP2 ）＋△Ｖ2FIL
≒△Ｖ1LPO×ｅｘｐ（−t ／τLP2 ） ・・・・（９）
ただし、τLP2 ≒ＣLP×（ＲLP＋ＲF1）
【００４０】
また基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、時刻ｔ＝αＴ（α≒１／１０）において、鈍った電圧波形Ｓ1LP が指数関数的に減衰した電圧は、次式のように表すことができる。
【００４１】
【数１０】
△Ｖ1LPO（αＴ）≒△Ｖ1LPO ×ｅｘｐ（−αＴ／τLP2 ）
≒△Ｖ1FIL×（△ｔ／τLP1 ）×ｅｘｐ（−αＴ／τLP2 ）
・・・・・・・（１０）
【００４２】
画像表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面左端において、電圧波形Ｓ1LP の電圧が十分に減衰していなければならない。したがって、次式を満足することが設計の目安となる。
【００４３】
【数１１】
△Ｖ1LPO（αＴ）≦△Ｖ2FIL ・・・・（１１）
【００４４】
式（１０）と式（６）を式（１１）に代入して変形することにより次式が得られる。
【００４５】
【数１２】
Ｔ／τLP1 ≦ｅｘｐ（αＴ／τLP2 ） ・・・・（１２）
【００４６】
式（１２）において、α＝１／１０のときは次式が成立する。
【００４７】
【数１３】
τLP1 ≒τLP2 ≦３５．８ ・・・・（１３）
【００４８】
例えば、
Ｔ＝６４μｓｅｃの場合、τLP1 ≦１．８μｓｅｃ
Ｔ＝１０μｓｅｃの場合、τLP1 ≦２８０ｎｓｅｃ
となる。
【００４９】
式（１）より、ノイズ電圧△ＶNOISE ＿LPの値を小さくするためには、時定数τLP1 の値をある程度大きくする必要がある。しかしその場合、逆に式（１１）を満足させることが困難になってしまう。
すなわち、ノイズの影響を低減するためにロウパスフィルタ１０４の時定数τLP1 を大きくすると、基準クロック信号φＲＥＦの立ち下がり後も制御電圧の変化が続いて、基準クロック信号φＲＥＦの立ち下がりエッジで行なわれる位相補正の効果が低減してしまうという問題が発生する。
【００５０】
なお、時定数τLP1 が周期Ｔに比べて十分小さい場合、鈍った電圧波形Ｓ1LPの面積は、おおむね次式で与えられる。
【００５１】
【数１４】
【００５２】
上式より、鈍った電圧波形Ｓ1LP の面積は、ロウパスフィルタ１０４が無い場合のラグリードフィルタの矩形のリードパルスの面積と一致することが分かる。
【００５３】
次に、ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態について説明する。
図１３は、ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態を示す構成図である。
図１１と図１３の同一符号は同一の構成要素を示す。その他、図１３に示すＰＬＬ回路は、バイアス回路７、キャパシタＣPB、およびキャパシタＣNBを有する。
【００５４】
第２の形態の第１の形態に対する違いは、ラグリードフィルタ１０３と電圧制御発振器１０５の間に、ロウパスフィルタ１０４の代わりにバイアス回路１０７が挿入されている点にある。
バイアス回路１０７は、ラグリードフィルタ１０３の出力電圧ＦＩＬを受けて、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳを発生し、これを電圧制御発振器１０５に出力する。バイアス回路は、例えば、カレントミラー回路の組合せなどで構成されている。
【００５５】
ここで、バイアス回路１０７と電圧制御発振器１０５について説明する。
図１５は、電圧制御発振器の回路例を示す図である。
図１５に示す電圧制御発振器は、遅延ブロック５１−１〜遅延ブロック５１−ｎ、およびＮＡＮＤ回路５６を有する。
また、遅延ブロック５１−１〜遅延ブロック５１−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳトランジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５０、およびｎＭＯＳトランジスタＱｎ５１からなる２段のインバータ型の遅延段をそれぞれ有するとともに、出力バッファＢＵＦをそれぞれ有する。
【００５６】
ｐＭＯＳトランジスタＱｐ５１とｎＭＯＳトランジスタＱｎ５０は、互いに接続されたゲートに前段からの信号を入力し、互いに接続されたドレインから次段に信号を出力する。ｐＭＯＳトランジスタＱｐ５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレインとソースを介して電源ラインＶddに接続され、ｎＭＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトランジスタＱｎ５１のドレインとソースを介して接地ラインに接続される。ｐＭＯＳトランジスタＱｐ５０のゲートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧ＮＢＩＡＳが印加される。
各遅延ブロックにおいて、このインバータ型遅延段が２段縦続接続されており、遅延ブロックの出力には出力バッファＢＵＦが挿入されている。
【００５７】
図１５の回路例に示すように、電圧制御発振器１０５を構成する各遅延ブロックは、例えば、バイアス電圧ＰＢＩＡＳによって制御される電源ライン側の電流源トランジスタ（ｐＭＯＳトランジスタＱｐ５０）と、バイアス電圧ＮＢＩＡＳによって制御される接地ライン側の電流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）とを設けたインバータ型の遅延段２段と、バッファ用のインバータ１段（出力バッファＢＵＦ）で構成される。
信号ＰＷＯＮがハイレベルに設定されると、ＮＡＮＤ回路５６によるゲートが導通して縦続接続された遅延ブロックの終段からの信号が初段に帰還されて発振が開始される。このとき、各遅延ブロックからはクロック信号φ｛0 ｝〜クロック信号φ｛π｝が出力される。
【００５８】
図１６は、バイアス回路の回路例を示す図である。
図１６に示すバイアス回路は、ｐＭＯＳトランジスタＱｐ１０１、ｐＭＯＳトランジスタＱｐ１０２、ｎＭＯＳトランジスタＱｎ１０１、およびｎＭＯＳトランジスタＱｎ１０２を有する。
【００５９】
ｎＭＯＳトランジスタＱｎ１０１は、ゲートに電圧ＦＩＬを受けており、ソースが接地ラインに接続され、ドレインがｐＭＯＳトランジスタＱｐ１０１のドレインに接続される。
ｐＭＯＳトランジスタＱｐ１０１は、ソースが電源ラインＶddに接続され、ゲートが自身のドレインに接続されているとともに、このゲートからバイアス電圧ＰＢＩＡＳを出力する。
ｐＭＯＳトランジスタＱｐ１０２は、ゲートにバイアス電圧ＰＢＩＡＳを受けており、ソースが電源ラインＶddに接続され、ドレインがｎＭＯＳトランジスタＱｎ１０２のドレインに接続される。
ｎＭＯＳトランジスタＱｎ１０２は、ソースが接地ラインに接続され、ゲートが自身のドレインに接続されるとともに、このゲートからバイアス電圧ＮＢＩＡＳを出力する。
【００６０】
図１６の例に示すカレントミラー型のバイアス回路は、例えば、電圧ＦＩＬが入力される第１のカレントミラー回路（ｎＭＯＳトランジスタＱｎ１０１およびｐＭＯＳトランジスタＱｐ１０１）によりバイアス電圧ＰＢＩＡＳを発生し、さらにこのバイアス電圧ＰＢＩＡＳが入力される第２のカレントミラー回路（ｐＭＯＳトランジスタＱｐ１０２およびｎＭＯＳトランジスタＱｎ１０２）によりバイアス電圧ＮＢＩＡＳを発生する。
【００６１】
図１６に示すバイアス回路によって発生したバイアス電圧を電圧制御発振器５に供給することにより、ラグリードフィルタ１０３の出力電圧ＦＩＬが変化しても、バイアス電圧ＰＢＩＡＳに応じて制御される電源ライン側の電流源トランジスタ（ｐＭＯＳトランジスタＱｐ５０）に流れる電流と、バイアス電圧ＮＢＩＡＳに応じて制御される接地ライン側の電流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）に流れる電流とが、おおむね釣り合うように制御される。また、標準的な条件においては、各々のインバータ型の遅延段の出力立ち上がり時の遅延時間と出力立ち下がり時の遅延時間は、電圧ＦＩＬが多少変化しても同じように釣り合って変化する。さらに、バッファ用のインバータについても立ち上がりの遅延時間と立ち下がりの遅延時間が釣り合うようにｐＭＯＳとｎＭＯＳのトランジスタサイズの比が決められている。したがって、電圧ＦＩＬの変動や、プロセスのばらつき、電源電圧の変動などによって、電圧制御発振器１０５から出力されるクロック信号のデューティーがばらつくのを防止できる。
【００６２】
ところで、上述したバイアス回路１０７に大きな消費電力を注入すると、ＰＬＬ回路全体の消費電力がますます増大してしまうため、通常バイアス回路１０７の消費電力は電圧制御発振器１０５の消費電力よりも低く抑えられる。このため、バイアス回路１０７の出力抵抗ＲNBO および出力抵抗ＲPBO は、比較的大きな値を持つことになる。
【００６３】
一方、電圧制御発振器が動作しているときには、バイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳが入力する遅延段を構成する電流源トランジスタや、あるいは、分岐トランジスタのゲート容量を介して、各遅延段の出力電圧の変化が伝播してくる。このため、バイアス回路の出力抵抗ＲNBO および出力抵抗ＲPBO が比較的大きな値を持つ場合には、電圧制御発振器の発振周波数対制御電圧の特性がずれてしまったり、バイアス回路の出力がノイズに負けて発振してしまったりすることがある（特開平１１−２７１０６『電圧制御発振回路』参照）。
【００６４】
このような問題を消費電力を増やさずに防止するため、図１３に示すように、バイアス回路１０７の出力と電源ラインあるいは接地ラインの間にキャパシタＣNBやキャパシタＣPBを設けて、バイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳを安定化させることが、経験的に行なわれている。
【００６５】
遅延段が動作するときに電流源トランジスタのドレイン電圧が中間電圧まで変化する、すなわち電源電圧Ｖdd／２だけ変化することで、電流源トランジスタのゲート下の電圧が変化すると仮定すると、安定化のためのキャパシタを設けない場合、ゲート電圧にのる発振振幅△ＶOSC は、電圧制御発振器１０５の遅延段を構成する電流源トランジスタのゲート容量Ｃg 、および遅延段の段数Ｎにより次式のよう表される。
【００６６】
【数１５】
△ＶOSC ≒｛（Ｃg ／２）／（Ｎ×Ｃg ）｝×（Ｖdd／２）
≒Ｖdd／４Ｎ ・・・・・・・・（１５）
【００６７】
例えば電源電圧Ｖddが３．３Ｖで、遅延段の段数Ｎが１７の場合、ゲート電圧にのる発振振幅△ＶOSC は約５０ｍＶとなる。この値は電圧制御発振器５の制御電圧に求められる精度よりも約３桁大きな値である。
また、制御電圧安定化のためのキャパシタＣBOを設けた場合は、次式のようになる。
【００６８】
【数１６】
△ＶOSC ≒｛（Ｃg ／２）／（Ｎ×Ｃg ＋ＣBO）｝×（Ｖdd／２）
≒（Ｃg ／４ＣBO）×Ｖdd ・・・・・・・・・（１６）
【００６９】
ゲート容量Ｃg は数＋ｆＦであるので、キャパシタＣBOを１０ｐＦ程度とすると発振振幅△ＶOSC は数百μＶとなり、電圧制御発振器１０５の制御電圧に求められる精度よりも約１桁大きな値まで低減される。
【００７０】
図１４は、従来のＰＬＬ回路の第２の形態の動作を説明するための波形図である。
図１４の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図１４の波形図（Ｂ）は、分周器１０６の出力信号ＮOUT の波形を示す。
図１４の波形図（Ｃ）は、位相比較器１０１のアップ信号／ＵＰの波形を示す。
図１４の波形図（Ｄ）は、位相比較器１０１のダウン信号ＤＯＷＮの波形を示す。
図１４の波形図（Ｅ）は、ラグリードフィルタ１０３の出力電圧ＦＩＬの波形を示す。
図１４の波形図（Ｆ）は、バイアス電圧ＰＢＩＡＳの波形を示す。
図１４の波形図（Ｇ）は、バイアス電圧ＮＢＩＡＳの波形を示す。
【００７１】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している△ｔの期間、チャージポンプ回路１０２の出力電流ＩCPは、ラグリードフィルタ１０３の抵抗ＲF1を通して、ラグリードフィルタ１０３のキャパシタＣF1を充放電する。ラグリードフィルタ１０３の出力電圧ＦＩＬには、抵抗ＲF1に電流ＩCPが流れることにより矩形のパルス電圧波形Ｓ1 が発生し、キャパシタＣF1にＩCP×△ｔの電荷が充放電されて保存されることにより時間軸に沿って平坦な電圧波形Ｓ2 が発生する。
【００７２】
ラグリードフィルタ１０３の出力電圧ＦＩＬにおける電圧波形Ｓ1 の電圧変化△Ｖ1 、電圧Ｓ2 の電圧変化△Ｖ2 は次式で表される。
【００７３】
【数１７】
△Ｖ1 ＝ＩCP×ＲF1 ・・・・（１７）
【００７４】
【数１８】
△Ｖ2 ＝（ＩCP×△ｔ）／ＣF1 ・・・・（１８）
【００７５】
また、電圧波形Ｓ1 の面積ＺＳ1 、電圧波形Ｓ2 の面積ＺＳ2 は次式で表される。
【００７６】
【数１９】
ＺＳ1 ＝△Ｖ1 ×△ｔ ・・・（１９）
【００７７】
【数２０】
ＺＳ2 ≒△Ｖ2 ×Ｔ ・・・（２０）
【００７８】
ここで、面積ＺＳ1 と面積ＺＳ2 の和（ＺＳ1 ＋ＺＳ2 ）は位相引込に関与し、面積ＺＳ2 は周波数変動（引込）に関与する。例えば、周波数変動が位相引込の２分の１となるように設計した場合、面積ＺＳ1FILと面積ＺＳ2FILがほぼ等しくなるので次式が成立する。
【００７９】
【数２１】
△Ｖ2 ≒△Ｖ1 ×（△ｔ／Ｔ） ・・・・（２１）
【００８０】
期間△ｔは周期Ｔに比べて十分小さいので、電圧△Ｖ2 は電圧△Ｖ1 に比べて十分小さくなる。
【００８１】
バイアス回路１０７の出力であるバイアス電圧ＮＢＩＡＳには、鈍った矩形波の電圧波形Ｓ1NB と、平坦な電圧波形Ｓ2NB が発生する。電圧波形Ｓ1NB は、電圧ＦＩＬの矩形のパルス波形がキャパシタＣNBによって鈍ったものであり、バイアス回路１０７の出力抵抗ＲNBO と電圧安定化のためのキャパシタＣNBによる時定数で指数関数的に増減する。電圧波形Ｓ2NB は電圧波形Ｓ2 に対応した波形である。
ここでは説明を簡単にするためバイアス回路１０７のゲインが１倍の場合について説明する。指数関数的に増減する鈍ったパルス電圧波形Ｓ1NB の立ち上がり波形は次式のように近似される。
【００８２】
【数２２】
△Ｖ1NB （ｔ）＝△Ｖ1 ×｛１−ｅｘｐ（−ｔ／τNB）｝
≒△Ｖ1 ×（ｔ／τNB） ・・・・・・（２２）
ただし、τNB＝ＣNB×ＲNBO
【００８３】
したがって、ピーク電圧△Ｖ1NB は次式のように表される。
【００８４】
【数２３】
△Ｖ1NB ≒△Ｖ1 ×（△ｔ／τNB） ・・・・・（２３）
【００８５】
一方、鈍った電圧波形Ｓ1NB の立ち下がり波形は次式のように近似される。
【００８６】
【数２４】
△Ｖ1NB （ｔ）＝（△Ｖ1NB ―△Ｖ2 ）×ｅｘｐ（−ｔ／τNB）＋△Ｖ2
≒△Ｖ1NB ×ｅｘｐ（−ｔ／τNB） ・・・・・・（２４）
【００８７】
基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、時刻ｔ＝αＴ（≒Ｔ／１０）において、電圧波形Ｓ1NB が指数関数的に減衰した電圧は次式のように表される。
【００８８】
【数２５】
△Ｖ1NB （αＴ）≒△Ｖ1NB ×ｅｘｐ｛−（αＴ）／τNB｝
≒△Ｖ1 ×（△ｔ／τNB）×ｅｘｐ｛−（αＴ）／τNB｝
・・・・・・（２５）
【００８９】
画面表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面の左端において、電圧波形Ｓ1NB の電圧は十分減衰していなければならないので、次式を満足することが設計の目安となる。
【００９０】
【数２６】
△Ｖ1NB （αＴ）≦△Ｖ2 ・・・・（２６）
【００９１】
式（２５）と式（２１）を式（２６）に代入して変形することにより次式が得られる
【００９２】
【数２７】
Ｔ／τNB≦ｅｘｐ（αＴ／τNB） ・・・・（２７）
【００９３】
したがって、第１の形態における式（１２）と同じような関係式が得られる。α＝１／１０のとき、次式が成立する。
【００９４】
【数２８】
τNB≦Ｔ／３５．８ ・・・・・（２８）
【００９５】
ところで、第２の形態のようにバイアス回路１０７においてバイアス電圧ＮＢＩＡＳとバイアス電圧ＰＢＩＡＳが生成される場合、図１６の回路例において示すように、片方のバイアス電圧を受けて、もう一方のバイアス電圧が生成されることが良くおこなわれている。図１４の波形図は、バイアス電圧ＮＢＩＡＳを受けてバイアス電圧ＰＢＩＡＳを発生させた場合のものである。
【００９６】
この場合、バイアス電圧ＰＢＩＡＳの波形は、バイアス電圧ＮＢＩＡＳの鈍ったパルス波形Ｓ1NB が反転されて更に鈍った電圧波形Ｓ1PB と、バイアス電圧ＮＢＩＡＳの平坦な電圧波形Ｓ2NB に対応した平坦な電圧波形Ｓ2PNBとが合成された波形を有している。
【００９７】
ここで説明を分かりやすくするためにバイアス電圧ＰＢＩＡＳは反転していないものとし、『立ち下がり』と『立ち上がり』という言葉を入れ替えて以下の説明を行なう。
【００９８】
指数関数的に増減する非常に鈍った波形Ｓ1PB の立ち上がり波形は、最初のうちはバイアス電圧ＮＢＩＡＳのピーク電圧△Ｖ1NB に向かって立ち上がるので、次式のように近似される。
【００９９】
【数２９】
｜△Ｖ1PB （ｔ）｜≒△Ｖ1NB ×｛１−ｅｘｐ（−ｔ／τPB1 ）｝
・・・・（２９）
ただし、τPB1 ＝ＣPB×ＲPB0
【０１００】
しかしながら、バイアス電圧ＮＢＩＡＳの電圧が次第に減少してくるので、バイアス電圧ＰＢＩＡＳの電圧変化は次第に頭打ちになり、時定数τNB≒τPB1 の場合、時刻ｔ≒τNB付近において、バイアス電圧ＮＢＩＡＳとバイアス電圧ＰＢＩＡＳがクロスし、そのとき、バイアス電圧ＰＢＩＡＳはピーク電圧△Ｖ1PB になる。すなわち、時刻ｔ≒τNB付近において電圧△Ｖ1NB （τNB）＝△Ｖ1NB （０）／ｅであるから、バイアス電圧ＰＢＩＡＳの電圧変化△Ｖ1PB は次式のように表される。
【０１０１】
【数３０】
｜△Ｖ1PB （ｔ）｜≒△Ｖ1NB ／ｅ ・・・・（３０）
【０１０２】
バイアス電圧ＰＢＩＡＳがピークから下がり始めたときの電圧波形Ｓ1PB は、おおむね次式のように近似される。
【０１０３】
【数３１】
｜△Ｖ1PB （ｔ）｜≒｜△Ｖ1PB ｜×ｅｘｐ｛−（ｔ−τPB2 ）／τPB2 ｝
≒△Ｖ1NB ×ｅｘｐ（−ｔ／τPB2 ） ・・・（３１）
ただし、τPB2 ≒√ｅ×τPB1 ≒√ｅ×ＣPB×ＲPB0
【０１０４】
さらに、電圧波形Ｓ1PB が裾を引いた部分の波形は、おおむね次式のように近似される。
【０１０５】
【数３２】
｜△Ｖ1PB （ｔ）｜
≒△Ｖ1NB ×[exp(-t/τNB) ＋exp ｛-t／√( τNB2 ＋τPB12) ｝]
≒△Ｖ1NB ×[ exp(-t/ τNB) ＋exp ｛-t／( √２×τPB1)｝]
・・・・（３２）
【０１０６】
画面表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面の左端において、非常に鈍った電圧波形Ｓ1PB が十分減衰していなければならないので、次式を満足することが設計の目安となる。
【０１０７】
【数３３】
△Ｖ1PB （αＴ）≦△Ｖ2 ・・・・（３３）
【０１０８】
時定数τNB≒τPB1 ≒τB0として、式（３２）と式（２１）を式（３３）に代入して変形することにより次式が得られる。
【０１０９】
【数３４】
Ｔ／τB0≦１／[exp( −αＴ／τB0) ＋exp ｛−αＴ／（√２×τB0）｝]
・・・・（３４）
【０１１０】
したがって、第１の形態における式（１２）と同じような関係式が得られ、α＝１／１０のとき次式が成立する。
【０１１１】
【数３５】
τB0≦Ｔ／６０．２ ・・・・（３５）
【０１１２】
式（３５）において例えば、
Ｔ＝６４μｓｅｃの場合、τB0≦１．０６μｓｅｃ
Ｔ＝１０μｓｅｃの場合、τB0≦１６６ｎｓｅｃ
となる。
【０１１３】
バイアス回路１０７の消費電力を低減させるために、バイアス回路１０７の出力抵抗ＲNB0 や出力抵抗ＲPB0 の値を大きく設定すると、時定数τB0の値も大きくなり、式（３３）を満足させることが困難になってしまう。すなわち、基準クロック信号φＲＥＦの立ち下がり後もバイアス電圧の変動が続いて、基準クロック信号φＲＥＦの立ち下がりエッジで行なわれる位相補正の効果が低減してしまうという問題が発生する。
【０１１４】
式（１１）や式（３３）を満足するように設計することは、標準状態ではあまり問題とならないが、電源電圧や温度、プロセスのばらつきを考慮すると、例えば２倍程度のマージンをさらに確保する必要があるので、簡単なことではない。また、図示はしないが、ロウパスフィルタ１０４とバイアス回路１０７の両方によって電圧制御発振器１０５の入力電圧波形に２重の鈍りが起こる場合には、この問題がさらに強く現れることは言うまでもない。
【０１１５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ノイズによる周波数変動を低減できるとともに、基準クロック信号の周期毎に行われる位相引き込み動作後の周波数変動を低減できる位相同期ループ回路および遅延同期ループ回路を提供することにある。
【０１１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の位相同期ループ回路は、基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、上記重畳手段により信号を重畳された制御信号を受けて、当該制御信号に応じた周波数を有する上記帰還信号を上記位相比較手段に出力する発振回路とを有する。
【０１１７】
また、上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受け、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む。
【０１１８】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準クロック信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記直列回路に流れる当該出力電流に応じた電圧が、上記ノイズフィルタに入力される。上記ノイズフィルタにおいて、上記直列回路の電圧に含まれるノイズ成分を除去した上記制御信号が出力される。
上記制御信号は、上記重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号が重畳されて上記発振回路に入力される。そして上記発振回路において、入力された上記制御信号に応じた周波数を有する上記帰還信号が出力される。
【０１１９】
本発明の位相同期ループ回路は、基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、終段の上記遅延段の出力信号を初段の上記遅延段の入力に帰還させ、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する発振回路とを有する。
【０１２０】
また、上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含む。上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む。上記平滑手段は、上記進み位相信号に応じた電流、上記遅れ位相信号に応じた電流を出力する電流出力手段と、上記電流出力手段の出力電流を受ける抵抗とキャパシタとの直列回路とを含む。上記バイアス信号生成手段は、上記直列回路の出力電圧に応じて上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号を生成する。
【０１２１】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記電流出力手段の出力電流を受ける上記直列回路の出力電圧に応じた上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号が、上記バイアス信号生成手段において生成される。上記ノイズフィルタにおいてノイズ成分が除去された上記第１のバイアス信号は、上記第１の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて上記発振回路に入力される。上記ノイズフィルタにおいてノイズ成分が除去された上記第２のバイアス信号は、上記第２の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて、上記発振回路に入力される。上記発振回路の遅延段においては、上記第１のバイアス信号に応じて可変される第１の電流と、上記第２のバイアス信号に応じて可変される第２の電流とが、入力信号のレベルに応じて切り換えて出力される。この遅延段の終段の出力信号が初段の上記遅延段の入力に帰還されることにより発振が起こる。この遅延段のうちの一の上記遅延段の出力信号が、上記帰還信号として出力される。
【０１２２】
本発明の遅延同期ループ回路は、基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、上記重畳手段により信号を重畳された制御信号および上記基準信号を受けて、上記基準信号に対して当該制御信号に応じた遅延を有する上記帰還信号を上記位相比較手段に出力する遅延回路とを有する。
【０１２３】
また、上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受け、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む。
【０１２４】
上記の構成を有する遅延同期ループ回路によれば、上記位相比較手段において、上記基準クロック信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記直列回路に流れる当該出力電流に応じた電圧が、上記ノイズフィルタに入力される。上記ノイズフィルタにおいて、上記直列回路の電圧に含まれるノイズ成分を除去した上記制御信号が出力される。
上記制御信号は、上記重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号が重畳されて上記遅延回路に入力される。そして上記遅延回路において、入力された上記制御信号に応じた遅延を有する上記帰還信号が出力される。
【０１２５】
本発明の遅延同期ループ回路は、基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、上記基準信号を上記遅延段の初段に入力し、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する遅延回路とを有する。
【０１２６】
また、上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含む。上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む。
【０１２７】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記電流出力手段の出力電流を受ける上記直列回路の電圧に応じた上記第１のバイアス信号および上記第２のバイアス信号が、上記バイアス信号生成手段において生成される。
上記ノイズフィルタにおいてノイズ成分が除去された上記第１のバイアス信号は、上記第１の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて上記遅延回路に入力される。上記ノイズフィルタにおいてノイズ成分が除去された上記第２のバイアス信号は、上記第２の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて、上記遅延回路に入力される。
上記遅延回路の遅延段においては、上記第１のバイアス信号に応じて可変される第１の電流と、上記第２のバイアス信号に応じて可変される第２の電流とが、入力信号のレベルに応じて切り換えて出力される。この遅延段の初段に上記基準クロック信号が入力され、一の上記遅延段の出力信号が、上記帰還信号として出力される。
【０１２８】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明のＰＬＬ回路の第１の実施形態を示す構成図である。
図１に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグリードフィルタ３、ロウパスフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
【０１２９】
位相比較器１は、基準クロック信号φＲＥＦと分周器６の出力信号ＮOUT との位相を比較し、この比較結果に応じたアップ信号ＵＰ、およびこの反転信号であるアップ信号／ＵＰ、ならびにダウン信号ＤＯＷＮ、およびこの反転信号であるダウン信号／ＤＯＷＮを出力する。
【０１３０】
チャージポンプ回路２は、位相比較器１からのアップ信号／ＵＰおよびダウン信号ＤＯＷＮを受けて充放電電流ＩCPをラグリードフィルタ３に出力する。
【０１３１】
ラグリードフィルタ３は、例えばチャージポンプ回路２の出力と接地ラインとの間に直列接続された抵抗ＲF1とキャパシタＣF1とにより構成されており、充放電電流ＩCPを受けて発生する直列回路の電圧ＦＩＬを、ロウパスフィルタ４に出力する。
【０１３２】
ロウパスフィルタ４は、例えばチャージポンプ回路２の出力と接地ラインとの間に直列接続された抵抗ＲLPとキャパシタＣLPとにより構成されており、ラグリードフィルタ３の電圧ＦＩＬを受けて、これに応じたキャパシタＣLPの電圧ＬＰＯを電圧制御発振器５に出力する。
【０１３３】
電圧制御発振器５は、ロウパスフィルタ４の出力電圧ＬＰＯを受けて、これに応じた周波数を有する信号φＶＣＯを出力する。
分周器６は、電圧制御発振器５の出力信号φＶＣＯを所定の分周比で分周した信号ＮOUT を位相比較器１に出力する。
【０１３４】
キャパシタＣU およびキャパシタＣD は、位相比較器１によるアップ信号ＵＰおよびダウン信号／ＤＯＷＮをロウパスフィルタ４の出力電圧に重畳する。
【０１３５】
図１に示す本発明のＰＬＬ回路と図９に示す従来のＰＬＬ回路との相違点は、図１のＰＬＬ回路において、ロウパスフィルタ４の出力ラインにキャパシタＣUとキャパシタＣD を設けて、これらのキャパシタに位相比較器１の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスを入力させ、ロウパスフィルタ４のキャパシタＣLPとこれらのキャパシタとの容量の分圧比によって、電圧制御発振器５の入力に矩形のパルス波形を発生させている点にある。
【０１３６】
図２は、本発明のＰＬＬ回路の第１の実施形態の動作を説明するための波形図である。
図２の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図２の波形図（Ｂ）は、分周器６の出力信号ＮOUT の波形を示す。
図２の波形図（Ｃ）は、位相比較器１のアップ信号／ＵＰの波形を示す。
図２の波形図（Ｄ）は、位相比較器１のダウン信号ＤＯＷＮの波形を示す。
図２の波形図（Ｅ）は、ラグリードフィルタ３の出力電圧ＦＩＬの波形を示す。
図２の波形図（Ｆ）は、位相比較器１のアップ信号ＵＰの波形を示す。
図２の波形図（Ｇ）は、位相比較器１のダウン信号／ＤＯＷＮの波形を示す。
図２の波形図（Ｈ）は、ロウパスフィルタ４の出力電圧ＶCNT の波形を示す。
【０１３７】
位相比較器１において、基準クロック信号φＲＥＦの立ち上がりエッジと分周器６の出力信号ＮOUT の立ち下がりエッジのタイミングが比較され、基準クロック信号φＲＥＦの立ち上がりエッジに対して信号ＮOUT の立ち下がりエッジが遅れている場合には、ローレベルのパルス信号であるアップ信号／ＵＰが出力される。また、信号ＮOUT の立ち下がりエッジが進んでいる場合にはハイレベルのパルス信号であるダウン信号ＤＯＷＮが出力される。
【０１３８】
アップ信号／ＵＰは、例えばチャージポンプ回路の図示しない電源ライン側のｐチャンネル型ＭＯＳトランジスタのゲートに入力されており、アップ信号／ＵＰにローレベルのパルス信号が入力されることによって、このｐチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ３に充電電流ＩCPが供給される。
またダウン信号ＤＯＷＮは、例えばチャージポンプ回路の図示しない接地ライン側のｎチャンネル型ＭＯＳトランジスタのゲートに入力されており、ダウン信号ＤＯＷＮにハイレベルのパルス信号が入力されることによって、このｎチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ３に放電電流ＩCPが供給される。
チャージポンプ回路２から出力される充放電電流ＩCPによりラグリードフィルタ３の出力電圧ＦＩＬ、およびロウパスフィルタ４の出力電圧ＶCNT が変化し、これによって電圧制御発振器５の発振周波数が上昇または低下する。
【０１３９】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している期間△ｔにおいて、チャージポンプ回路２の出力電流ＩCPは、ラグリードフィルタ３の抵抗ＲF1とロウパスフィルタ４の抵抗ＲLPを通して、ラグリードフィルタ３のキャパシタＣF1とロウパスフィルタ４のキャパシタＣLPを充放電する。ラグリードフィルタ３の出力電圧ＦＩＬは、抵抗ＲF1と抵抗ＲLPの並列抵抗に電流ＩCPが流れることにより発生する矩形状の電圧波形Ｓ1 と、キャパシタＣF1とキャパシタＣLPの並列容量にＩCP×△ｔの電荷が充放電され保持されることにより発生する時間軸に沿って平坦な電圧波形Ｓ2 とが合成された波形となる。
【０１４０】
また、本発明の第１の実施形態においては、位相比較器１の出力パルスが、キャパシタＣU およびキャパシタＣD を介してロウパスフィルタ４の出力電圧に重畳されるため、従来の第１の実施形態に比較して、ロウパスフィルタ４の出力電圧ＦＩＬにおけるパルス波形の鈍りを非常に小さくすることが可能である。
【０１４１】
キャパシタＣU ＝ＣD ＝ＣACとおくと、位相比較器１の出力抵抗ＲBF0 により、ロウパスフィルタ４の出力電圧ＦＩＬにおけるパルス波形Ｓ1VC の立ち上がり立ち下がり時間τACは次式のように表される。
【０１４２】
【数３６】
τAC≒ＣAC×ＲBF0 ・・・・（３６）
【０１４３】
一方、位相比較器１の出力振幅ＶB0により、キャパシタを介して伝わるパルス波形Ｓ1VC の電圧変化△Ｖ1AC は次式のように表される。
【０１４４】
【数３７】
△Ｖ1AC ＝｛ＣAC／（ＣLP＋２ＣAC）｝×ＶB0 ・・・・（３７）
【０１４５】
例えば、位相比較器１の振幅ＶB0＝電源電圧Ｖdd＝２Ｖ〜３．６Ｖ、パルス波形Ｓ1VC の電圧変化△Ｖ1AC ＝０．１Ｖ〜０．２Ｖとすると、式（３７）より、（ＣLP＋２ＣAC）＝１０ｐＦの場合、キャパシタＣACは０．３ｐＦ〜１ｐＦとなる。そこで、例えばキャパシタＣAC＝０．５ｐＦ、抵抗ＲBF0 ＝２．２ＫΩとすると、この場合式（３６）より時定数τAC≒１．１ｎｓとなる。
【０１４６】
位相比較器１の出力パルスが終わった後に残る電圧波形Ｓ1VC において裾を引いた部分の波形△Ｖtailは、次式のように近似される。
【０１４７】
【数３８】
△Ｖtail（ｔ）≒（△Ｖ1 −△Ｖ1AC ）×ｅｘｐ（−ｔ／τLP2 ）
・・・・・・（３８）
ただし、τLP2 ＝（ＣLP＋２ＣAC）×（ＲLP＋ＲF1）
【０１４８】
キャパシタＣF1と電圧制御発振器５の接地点が異なることによるノイズは、時定数τLP2 のロウパスフィルタ４で低減され、さらに、標準条件あるいはワースト条件で△Ｖ1 ＝△Ｖ1AC になるように設計することにより、基準クロック信号φＲＥＦの立ち下がりエッジから裾を引いた部分の波形△Ｖtail（ｔ）≒０とすることができる。これにより、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるロウパスフィルタ４出力のパルス波形の電圧変化を、標準条件あるいはワースト条件で非常に小さくすることが可能である。
【０１４９】
ラグリードフィルタ３出力の電圧変化△Ｖ1 のばらつきは、主にチャージポンプ回路２の出力電流のばらつきにより、例えば−３３％〜＋５０％程度に抑えることが可能である。また、ロウパスフィルタ４出力の電圧変化△Ｖ1AC のばらつきは、主に電源電圧のばらつきにより、例えば−１０％〜＋１０％程度に抑えることが可能である。また、チャージポンプ回路２の出力電流が−３３％の場合に電源電圧が−１０％、チャージポンプ出力電流が＋５０％の場合に電源電圧が＋１０％であると考えて良いので、次式が成り立つ。
【０１５０】
【数３９】
△Ｖtail＝−０．２３×△Ｖ1 〜０．４×△Ｖ1 ・・・・（３９）
【０１５１】
すなわち、基準クロック信号φＲＥＦの立ち下がりエッジにおけるロウパスフィルタ４の出力でのパルス波形の電圧変化を、ばらつきを考慮しても、約１／３に小さくすることが可能である。
【０１５２】
＜第２の実施形態＞
図３は、本発明のＰＬＬ回路の第２の実施形態を示す構成図である。
図３に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグリードフィルタ３、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣNB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDを有する。
図３と図１の同一符号は同一の構成要素を示す。
【０１５３】
電圧制御発振器５は、例えば上述した図１５に示す回路を有する。
またバイアス回路７は、例えば上述した図１６に示す回路を有する。
【０１５４】
図３に示すの本発明のＰＬＬ回路と図１３に示す従来のＰＬＬ回路との相違点は、図３のＰＬＬ回路において、バイアス電圧ＮＢＩＡＳの出力ラインにキャパシタＣNUとキャパシタＣNDを設けて、位相比較器１の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスをこれらのキャパシタに入力させ、これらのキャパシタとキャパシタＣNBとの容量の分圧比によりバイアス電圧ＮＢＩＡＳにパルスを重畳させている点と、バイアス電圧ＰＢＩＡＳの出力ラインにも同じようにキャパシタＣPUとキャパシタＣPDを設けて、アップ信号／ＵＰとダウン信号ＤＯＷＮのパルスをバイアス電圧ＰＢＩＡＳに重畳させている点にある。
【０１５５】
図４は、本発明のＰＬＬ回路の第２の実施形態の動作を説明するための波形図である。
図４の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図４の波形図（Ｂ）は、分周器６の出力信号ＮOUT の波形を示す。
図４の波形図（Ｃ）は、位相比較器１のアップ信号／ＵＰの波形を示す。
図４の波形図（Ｄ）は、位相比較器１のダウン信号ＤＯＷＮの波形を示す。
図４の波形図（Ｅ）は、ラグリードフィルタ３の出力電圧ＦＩＬの波形を示す。
図４の波形図（Ｆ）は、バイアス電圧ＰＢＩＡＳの波形を示す。
図４の波形図（Ｇ）は、バイアス電圧ＮＢＩＡＳの波形を示す。
【０１５６】
本発明の第２の実施形態においては、位相比較器１の出力パルスが、キャパシタＣNU、キャパシタＣND、キャパシタＣPU、およびキャパシタＣPDを介して伝えられるため、従来の第２の形態に比較して、バイアス回路７の出力におけるパルス波形の鈍りを非常に小さくすることが可能である。
【０１５７】
位相比較器１の出力抵抗ＲBF0 がバイアス回路７の出力抵抗ＲNB0 および出力抵抗ＲPB0 に比べて十分小さく、またＣNU＝ＣND＝ＣACあるいはＣPU＝ＣPD＝ＣACとおくと、バイアス電圧ＮＢＩＡＳのパルス波形Ｓ1NB およびバイアス電圧ＰＢＩＡＳのパルス波形Ｓ1PB の立ち上がり立ち下がりの時間τACは、式（３６）と同じ
τAC≒ＣAC×ＲBF0
で与えられる。
【０１５８】
一方、キャパシタを介して伝わるパルス波形Ｓ1NB の電圧変化△Ｖ1NAC、およびパルス波形Ｓ1PB の電圧変化△Ｖ1PACは、位相比較器１の出力振幅ＶB0により次式で表される。
【０１５９】
【数４０】
△Ｖ1NAC＝｛ＣAC／（ＣNB＋２ＣAC）｝×ＶB0 ・・・（４０）
【０１６０】
【数４１】
｜△Ｖ1PAC｜＝｛ＣAC／（ＣPB＋２ＣAC）｝×ＶB0 ・・・（４１）
【０１６１】
位相比較器１の出力パルスが終わった後に残るパルス波形Ｓ1NB の裾を引いた部分の波形△ＶtailN は、次式のように近似される。
【０１６２】
【数４２】
△ＶtailN （ｔ）≒（△Ｖ1 −△Ｖ1NAC）×ｅｘｐ（−ｔ／τNB）
・・・・（４２）
ただし、τNB＝（ＣNB＋２ＣAC）×ＲNB0
【０１６３】
また、位相比較器１の出力パルスが終わった後に残るパルス波形Ｓ1PB の裾を引いた部分の波形△ＶtailP は、次式のように近似される。
【０１６４】
【数４３】
｜△ＶtailP (t) ｜≒（△Ｖ1 −｜△Ｖ1PAC｜）×ｅｘｐ（−t ／τPB）
・・・・（４３）
【０１６５】
ここで、バイアス電圧ＰＢＩＡＳにはバイアス電圧ＮＢＩＡＳにおける波形の鈍りも影響するので、式（４３）の時定数τPBは次式のように表される。
【０１６６】
【数４４】
τPB≒ｋ×（ＣPB＋２ＣAC）×ＲPB0 ・・・・（４４）
ただし、ｋ＝√ｅ〜√２
【０１６７】
バイアス回路７のゲインが１倍の場合、好適には標準条件あるいはワースト条件で△Ｖ1 ＝△Ｖ1NAC＝△Ｖ1PACになるように設計することで、バイアス回路７の出力においても、基準クロック信号φＲＥＦの立ち下がりエッジにおけるパルス波形の電圧変化を小さくすることができる。
【０１６８】
＜第３の実施形態＞
図５は、本発明のＰＬＬ回路の第３の実施形態を示す構成図である。
図５に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
図５と図１の同一符号は同一の構成要素を示す。
【０１６９】
図１に示す本発明の第１の実施形態と図５に示す本発明の第３の実施形態との相違点は、図１のＰＬＬ回路においてロウパスフィルタ４とチャージポンプ回路２の間に挿入されていたラグリードフィルタ３が、図５のＰＬＬ回路において削除されている点にある。
【０１７０】
図５のＰＬＬ回路においては、ラグフィルタ（ロウパスフィルタ）４の出力に、キャパシタＣU とキャパシタＣD を設けて、これらのキャパシタを介して、位相比較器の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスをキャパシタＣLPとの容量の分圧比で伝える。これにより、ラグフィルタ４の出力電圧ＶCNT には矩形のパルス波形が発生し、ラグリードフィルタと同様の動作する。本実施形態においては、位相比較器の出力パルスが終わった後に裾を引いた波形が残ることはほとんどなく、また、デュアルチャージポンプ回路方式のラグリードフィルタ（IEEE 1993 CUSTOM INTEGRATED CIRCUITS CONFERENCE 10.2.1図13参照）と同じように、パルス波形の電圧変化とキャパシタの充放電による電圧変化を独立して設計できるので、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７１】
また、電圧制御発振器５に入力されるパルス波形の電圧変化は式（３７）で表現できるので、図１のＰＬＬ回路におけるラグリードフィルタ３において抵抗ＲF1に電流ＩCPが流れることにより矩形のパルス波形を発生させる方式よりも、ばらつきを小さくすることが可能である。
ただし、ＣU ＝ＣD ＝ＣAC：ＣLP≒１：２０程度と考えられるので、ラグフィルタ４が半導体チップに内蔵されている場合でなければ適用が困難である。
【０１７２】
＜第４の実施形態＞
図６は、本発明のＰＬＬ回路の第４の実施形態を示す構成図である。
図６に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
図６と図１の同一符号は同一の構成要素を示す。
【０１７３】
図１に示した本発明の第１の実施形態と図６に示した本発明の第４の実施形態との相違点は、図６の発明例において、チャージポンプ回路を２つ設けてデュアルチャージポンプ回路方式をとっている点にある。デュアルチャージポンプ回路方式でも本発明の第１の実施形態と同じ効果が得られるのは言うまでもない。すなわち、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるロウパスフィルタ４出力での電圧変化を小さくすることができる。
デュアルチャージポンプ回路方式をとっている場合は、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７４】
＜第５の実施形態＞
図７は、本発明のＰＬＬ回路の第５の実施形態を示す構成図である。
図７に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣNB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDキャパシタＣU 、およびキャパシタＣD を有する。
図７と図３の同一符号は同一の構成要素を示す。
【０１７５】
図３に示した本発明の第２の実施形態と図７に示した本発明の第５の実施形態との相違点は、図７の発明例において、チャージポンプ回路を２つ設けてデュアルチャージポンプ回路方式をとっている点にある。デュアルチャージポンプ回路方式でも本発明の第２の実施形態と同じ効果が得られるのは言うまでもない。すなわち、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるバイアス回路７の出力の電圧変化を小さくすることが可能である。
デュアルチャージポンプ回路方式をとっている場合には、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７６】
＜第６の実施形態＞
図８は、本発明のＰＬＬ回路の第６の実施形態を示す構成図である。
図８に示すＰＬＬ回路は、位相比較器１、パルス制御回路８、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDを有する。
図８と図７の同一符号は同一の構成要素を示す。
【０１７７】
図８に示す本発明の第６の実施形態と図７に示す本発明の第５の実施形態との相違点は、図８に示す本実施形態において、位相比較器１とチャージポンプ回路との間にパルス制御回路８が設けられて、チャージポンプ２２の出力電流ＩCP2の大きさが電流選択信号ＳＥＬＩＣＰn −１〜ＳＥＬＩＣＰ0 に応じて可変される点と、ラグリードフィルタ３とバイアス回路７との間にロウパスフィルタ４が設けられて、ロウパスフィルタ４の出力からバイアス信号が得られる点にある。
【０１７８】
本発明の第６の実施形態においては、半導体集積回路にしたときに広い周波数領域の基準クロック信号φＲＥＦに対応できるデュアルチャージポンプ回路方式が用いられている。チャージポンプ回路は、固定のチャージポンプ出力電流ＩCP1 を供給するチャージポンプ回路２１と、可変のチャージポンプ出力電流ＩCP2を供給するチャージポンプ回路２２とで構成される。
【０１７９】
ラグリードフィルタ３は、チャージポンプ回路２１の出力電流ＩCP1 およびチャージポンプ回路２２の出力電流ＩCP2 を受けて、矩形のパルス波形と平坦な電圧波形とが合成された波形を有する電圧を、ロウパスフィルタ４に出力する。チャージポンプ回路２１の出力電流ＩCP1 がラグリードフィルタ３の抵抗ＲF1を流れるこにより、ラグリードフィルタ３の出力には矩形のパルス波形が発生する。また、抵抗ＲF1を流れる電流ＩCP1 とチャージポンプ回路２２の出力電流ＩCP2 とがラグリードフィルタ３のキャパシタＣF1を充放電することにより、ラグリードフィルタ３の出力には時間軸に沿って平坦な電圧波形が発生する。
基準クロック信号φＲＥＦの周期が画像表示用の水平同期信号のように長い場合、ラグリードフィルタ３のキャパシタＣF1は大きな値になるので、キャパシタＣF1は外付け部品となる。
【０１８０】
ロウパスフィルタ４は、ラグリードフィルタ３の出力電圧に含まれるノイズを低減させた電圧を、バイアス電圧ＮＢＩＡＳとして電圧制御発振器５およびバイアス回路７に供給する。ロウパスフィルタ４は、好適には電圧制御発振器５と同じ半導体チップに内蔵されており、外付けのキャパシタＣF1の接地点と電圧制御発振器５の接地点とが異なることで発生する電圧制御発振器５から見た制御電圧のノイズを除去する。
【０１８１】
バイアス回路７は、ロウパスフィルタ４の出力を受けて、好適には次式に示す基準電圧ＶL に対してバイアス電圧ＮＢＩＡＳを反転させたバイアス電圧ＰＢＩＡＳを生成し、これを電圧制御発振器５に供給する。ただし、Ｖthn は電圧制御発振器５の各遅延段において接地ライン側へ流れ込む電流を制御するｎＭＯＳトランジスタ（例えば図１５のｎＭＯＳトランジスタＱｎ５１）のしきい値電圧を示し、Ｖthp は電圧制御発振器５の遅延段において電源ライン側から流れだす電流を制御するｐＭＯＳトランジスタ（例えば図１５のｐＭＯＳトランジスタＱｐ５０）のしきい値電圧を示す。
【０１８２】
【数４５】
ＶL ＝｛（Ｖdd−Ｖthn −｜Ｖthp ｜）／２＋Ｖthn ｝
≒Ｖdd／２ ・・・・（４５）
【０１８３】
ロウパスフィルタ４の出力にはキャパシタＣNUおよびキャパシタＣNDが接続され、これらのキャパシタにパルス制御回路８が出力するアップ信号ＵＰn+1 およびダウン信号／ＤＯＷＮn+1 が入力される。これによりバイアス電圧ＮＢＩＡＳには、キャパシタＣNUおよびキャパシタＣNDとキャパシタＣLPとの容量分圧比に応じたパルス波形が重畳される。
【０１８４】
バイアス回路７の出力にはキャパシタＣPUおよびキャパシタＣPDが接続され、これらのキャパシタにパルス制御回路８が出力するアップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が入力される。これによりバイアス電圧ＰＢＩＡＳには、キャパシタＣPUおよびキャパシタＣPDとキャパシタＣPBとの容量分圧比に応じたパルス波形が重畳される。
【０１８５】
パルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けて、アップ信号／ＵＰn およびダウン信号ＤＯＷＮn をチャージポンプ回路２１に供給する。
【０１８６】
またパルス制御回路８は、例えば、基準クロック信号φＲＥＦの周波数に応じて、電流選択信号ＳＥＬＩＣＰn-1 〜ＳＥＬＩＣＰ0 を設定し、それによって動作する組合せが変更できるアップ信号／ＵＰn-1 〜アップ信号／ＵＰ0 、ダウン信号ＤＯＷＮn-1 〜ダウン信号ＤＯＷＮ0 をチャージポンプ回路２２に供給する。これにより、チャージポンプ回路２２から出力される電流ＩCP2 の大きさが可変される。
例えば、基準クロック信号φＲＥＦの周波数よりも低い周波数のノイズが十分小さい場合には、ＰＬＬ回路がロックした後にチャージポンプ回路２２の出力電流ＩCP2 の値を小さくすることにより、ロック後の周波数ジッタを小さくすることが可能である。
【０１８７】
またパルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けてロウパスフィルタ４の出力に接続されたキャパシタＣNUおよびキャパシタＣNDにアップ信号ＵＰn+1 およびダウン信号／ＤＯＷＮn+1 を供給するとともに、バイアス回路７の出力に接続されたキャパシタＣPUおよびキャパシタＣPDにアップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 を供給する。
【０１８８】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜モード選択信号ＳＥＬＭＯＤ0 に応じて、キャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、ダウン信号／ＤＯＷＮn+1 の出力を活性化または非活性化する。
例えば、ＰＬＬ回路が画像表示や文字表示などの用途に使用される場合には、このモード選択信号によってキャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、ダウン信号／ＤＯＷＮn+1 の出力を活性化させる。これにより、基準クロック信号φＲＥＦの立ち下がりエッジにおけるバイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳのパルス波形の電圧変化を低減できる。
また、記録データ再生用などのサンプリングクロックに使用する場合には電圧制御発振器５に入力されるパルス波形を鈍らせないといけないので、モード選択信号によってキャパシタを駆動するこれらの信号の出力を非活性化させて使用できる。
すなわち、本発明の第６の実施形態によれば、モード選択信号によって設定を切り替えることにより、ＰＬＬ回路を様々な用途に活用できる。
【０１８９】
またパルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けて、例えば、チャージポンプ回路の駆動信号やキャパシタの駆動信号の鈍り方に応じて、好適にはチャージポンプ回路出力で不感帯がゼロになるようにパルス幅の調整を行なう。
【０１９０】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、キャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、およびダウン信号／ＤＯＷＮn+1 のパルス幅や、チャージポンプ回路２１を駆動するアップ信号／ＵＰn およびダウン信号ＤＯＷＮn のパルス幅、すなわち、電圧制御発振器５に入力される矩形波状のバイアス信号のパルス幅だけ伸縮させる。これにより、ロック後の位相ジッタの補正を強力にすることができる。
【０１９１】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、ＰＬＬ回路を搭載したＬＳＩがスタンバイモードのとき、チャージポンプ回路２１およびチャージポンプ回路２２の出力に、バイアス回路７や電圧制御発振器５において貫通電流が流れないような電圧を強制的に出力するか、あるいは、強制的に出力を高インピーダンスにする。（バイアス回路７や電圧制御発振器５に貫通電流が流れないようにするためのスイッチング素子をできるだけ追加しなくても良いようにする。）このような機能を設けることで、システムの待機電力の低減に寄与できる。
【０１９２】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、ＰＬＬ回路を搭載したＬＳＩをテストするときに、強制的にＵＰ時あるいはＤＯＷＮ時のチャージポンプ出力電流を流させたり、あるいは外部から電圧を供給して電圧制御発振器５のテストできるように出力を高インピーダンスにする。
このようなテスト機能を設けることで、チャージポンプ回路の出力電流と電圧制御発振器５との発振周波数対制御電圧の特性測定が容易になる。
【０１９３】
＜第７の実施形態＞
図９は、本発明のＰＬＬ回路の第７の実施形態を示す構成図である。
図９に示すＰＬＬ回路は、位相比較器１、パルス制御回路８、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣPU1 、キャパシタＣPD1 、キャパシタＣPU2 、キャパシタＣPD2 、キャパシタＣNU1 、キャパシタＣND1 、キャパシタＣNU2 、およびキャパシタＣND2 を有する。
図９と図８の同一符号は同一の構成要素を示す。
【０１９４】
図８に示した本発明の第６の実施形態と図９に示した本発明の第７の実施形態の相違点は、第７の実施形態において、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳにパルスを重畳するキャパシタが増えた点と、電流選択信号ＳＥＬＩＣＰn が増えた点にある。
【０１９５】
バイアス回路７の出力には、キャパシタＣPU1 、キャパシタＣPD1 、キャパシタＣPU2 およびキャパシタＣPD2 が接続され、これらのキャパシタには、パルス制御回路８によるアップ信号／ＵＰn+1 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+1 およびダウン信号ＤＯＷＮn+2 がそれぞれ入力される。また、電源ラインとの間に、バイアス電圧ＰＢＩＡＳを安定化させるためのキャパシタＣPBが接続される。
【０１９６】
ロウパスフィルタ４の出力には、キャパシタＣNU1 、キャパシタＣND1 、キャパシタＣNU2 およびキャパシタＣND2 が接続され、これらのキャパシタには、パルス制御回路８によるアップ信号ＵＰn+1 、アップ信号ＵＰn+2 、ダウン信号／ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+2 がそれぞれ入力される。
【０１９７】
パルス制御回路８は、電流選択信号ＳＥＬＩＣＰn に応じて、チャージポンプ回路２１の出力電流ＩCP1 と、容量の分圧比で発生するパルス波形の電圧変化△Ｖ1AC を制御する。
例えばＳＥＬＩＣＰn がロウレベルの場合、出力電流ＩCP1 として小さな出力電流ＩCP1Sが出力される。また、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+1 のみが活性化され、小さなパルス電圧△Ｖ1ACSが発生される。
逆にＳＥＬＩＣＰｎがハイレベルの場合、出力電流ＩCP1Sに比べて大きな出力電流ＩCP1Lを出力される。また、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ＤＯＷＮn+1 、／ＤＯＷＮn+1 側に加えて、アップ信号ＵＰn+2 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+2 およびダウン信号／ＤＯＷＮn+2 が活性化されて、大きなパルス電圧△Ｖ1ACLが発生される。
【０１９８】
例えば、
ＣLP＝ＣPB＝Ｃ1 、ＣNU1 ＝ＣND1 ＝ＣPU1 ＝ＣPD1 ＝ＣAC1
ＣNU2 ＝ＣND2 ＝ＣPU2 ＝ＣPD2 ＝ＣAC2
として、キャパシタを駆動するパルスの振幅が電圧Ｖddの場合、好適には、次式が成り立つように設計する。
【０１９９】
【数４６】
ＩCP1S×ＲF1≒｛ＣAC1 ／（Ｃ1 ＋２ＣAC1 ＋２ＣAC2 ）｝×Ｖdd
・・・・（４６）
【０２００】
【数４７】
ＩCP1L×ＲF1≒｛( ＣAC1 ＋ＣAC2 )/( Ｃ1 ＋２ＣAC1 ＋２ＣAC2)｝×Ｖdd
・・・・（４７）
【０２０１】
上式に合わせて設計することにより、電圧制御発振器５に入力されるパルス波形の電圧が異なる場合においても、基準クロック信号φＲＥＦの立ち下がりエッジ後におけるパルス波形の電圧変化を小さくすることができる。
【０２０２】
また、特開平１０−２４２８５１や特開平１１−１９５９８２においては、位相差が小さくなると自動的にループのフィードバック量が小さくなるＰＬＬ回路が明らかにされているが、本実施例によれば、例えば、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+1のパルス幅と、アップ信号ＵＰn+2 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+2 およびダウン信号／ＤＯＷＮn+2 のパルス幅とをパルス制御回路８により異なるパルス幅に設定させたり、あるいはアップ信号／ＵＰn およびダウン信号ＤＯＷＮn のパルス幅と、アップ信号／ＵＰn-1 〜アップ信号／ＵＰ0 およびダウン信号ＤＯＷＮn-1 〜ダウン信号ＤＯＷＮ0 のパルス幅とをパルス制御回路８により異なるパルス幅に設定させることで、パルス波形Ｓ1 による画面上は周波数変化を伴わない位相引込の量と、パルス波形Ｓ2 による周波数変化を伴う位相引込の量を、例えば、独立した位相差によって、各々、自動的に切り替えることが可能なＰＬＬ回路やＤＬＬ回路を実現できる。
【０２０３】
以上、ＰＬＬ回路を例にして本発明の詳しい説明を行なったが、他のラグリードフィルタを用いた回路、例えば、ＤＬＬ回路などにも適用できることは言うまでもない。
また、複数の位相比較器や、チャージポンプ回路や、フィルタや、バイアス回路、あるいはこれらの回路中に分岐を有する回路により、複数の分岐したフィードバックループを有するＰＬＬ回路やＤＬＬ回路において、本発明の実施例として紹介しなかったものについても応用できることは言うまでもない。
【０２０４】
＜本発明の応用例＞
図１０は、本発明のＰＬＬ回路を適用したデジタルＴＶ用のドットクロック発生回路およびＶＢＩサンプリングクロック発生回路の構成図である。
図１０に示すドットクロック発生回路およびＶＢＩサンプリングクロック発生回路は、制御回路１０、ＶＢＩサンプリングクロック発生回路１１、ドットクロック発生回路１２Ａ、ドットクロック発生回路１２Ｂ、システムクロック分周器９、およびＰＬＬ回路１００を有する。
【０２０５】
ＰＬＬ回路１００は、例えば図８に示したＰＬＬ回路であり、制御部１０から基準クロック信号ＨＳＮＣＳＬを受けて、これに同期したクロック信号φＶＣＯ１０をＶＢＩサンプリングクロック発生回路１１に出力するとともに、クロック信号ＶＣＯ２０およびクロック信号ＶＣＯ２１を、ドットクロック発生回路１２Ａおよびドットクロック発生回路１２Ｂに出力する。
【０２０６】
制御部１０は、２つの水平同期信号ＨＳＹＮＣ０および水平同期信号ＨＳＹＮＣ１と、システムクロック分周器９の出力クロック信号ＱＮの中からＰＬＬ回路の基準クロック信号ＨＳＮＣＳＬを選択し、位相比較器１に入力する。また、基準クロック信号ＨＳＮＣＳＬの周波数に対応して、分周器６の分周比とチャージポンプ回路２３の出力電流値を最適な値に設定する。古い設定値から新しい設定値への変更は、水平同期ＨＳＹＮＣ０、水平同期信号ＨＳＹＮＣ１、垂直同期信号ＶＳＹＮＣ０、および垂直同期信号ＶＳＹＮＣ１に同期して行なわれる。
【０２０７】
例えば、基準クロック信号として水平同期信号が選択された場合、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳにパルス信号を重畳するアップ信号ＵＰn+1 、ダウン信号／ＤＯＷＮn+1 、アップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が活性化される。これにより、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳには、基準クロック信号ＨＳＮＣＳＬの立ち上がりエッジに同期した鈍りのないシャープなパルス波形が発生され、基準クロック信号ＨＳＮＣＳＬの立ち下がり後の周波数変動が抑えられる。
【０２０８】
また例えば、コンピュータ画面などで、基準クロック信号としてシステムクロックを分周した信号が選択された場合には、アップ信号ＵＰn+1 、ダウン信号／ＤＯＷＮn+1 、アップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が非活性化される。これにより、基準クロック信号ＨＳＮＣＳＬの立ち上がりエッジには非常に鈍ったパルス波形を発生させて、画面状に斜めドットクロックの幅が変化した領域が発生しないようにする。
【０２０９】
ＴＶの字幕放送などで、ＶＢＩサンプリングクロックを発生する場合には、水平同期信号を基準クロック信号として、（ＶＢＩデータの周波数）×（サンプリング回数）×ＮＶＢＩの周波数を有するクロック信号φＶＣＯ１０が電圧制御発振器５において発生される。このクロック信号φＶＣＯ１０がＶＢＩサンプリングクロック発生回路１１においてＮＶＢＩ分周されることにより、ＶＢＩサンプリングクロックが得られる。
【０２１０】
ドットクロック発生回路１２Ａおよび１２Ｂは、親画面と子画面に対応させるためのそれぞれ独立したドットクロックを発生する。電圧制御発振器５による２つの位相がずれた出力信号φＶＣＯ２０およびφＶＣＯ２１を受けて、これらの反転信号も含めた４つのクロック信号の中から、水平同期信号のバッファ出力ＨＳＹＮＣ０ＢあるいはＨＳＹＮＣ１Ｂの立ち下がりエッジ後に最も早く立ち上がるクロック信号が選択される。この選択されたクロック信号が適当な文字の幅になるように分周されて、ドットクロック０あるいはドットクロック１が発生される。
【０２１１】
本発明のＰＬＬ回路を用いることによって、ＶＢＩサンプリングクロック発生回路１１やドットクロック発生回路１２Ａおよび１２Ｂに供給されるクロック信号のジッタが低減されるので、フリッカーやウェービングの見えない画面表示が得られる。
【０２１２】
【発明の効果】
本発明によれば、ノイズ低減のためにループフィルタにロウパスフィルタが含まれる場合や、電圧制御発振器の制御電圧ラインに制御電圧を安定化するためのキャパシタが設けられている場合でも、基準クロック信号の周期毎に行われる位相引き込み動作において、鈍りのないシャープなパルス波形を有する制御電圧が電圧制御発振器に入力され、位相引き込み動作の後、短時間で制御電圧を安定させることができる。すなわち、基準クロック信号の周期毎に行われる位相引き込み動作後の周波数変動を低減させることができる。
また、基準クロック信号の周期毎に行われる位相引き込み動作において、鈍りのないシャープなパルス波形を有する制御電圧を発生させるか、あるいは非常に鈍った制御電圧を発生させるかを、任意に選択することができる。これにより、基準クロック信号の周波数やデューティ、回路の使用方法やノイズレベルなどに応じて適切な設定が選択できるので、ＰＬＬ回路を様々な用途に活用できる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の第１の実施形態を示す構成図である。
【図２】本発明のＰＬＬ回路の第１の実施形態の動作を説明するための波形図である。
【図３】本発明のＰＬＬ回路の第２の実施形態を示す構成図である。
【図４】本発明のＰＬＬ回路の第２の実施形態の動作を説明するための波形図である。
【図５】本発明のＰＬＬ回路の第３の実施形態を示す構成図である。
【図６】本発明のＰＬＬ回路の第４の実施形態を示す構成図である。
【図７】本発明のＰＬＬ回路の第５の実施形態を示す構成図である。
【図８】本発明のＰＬＬ回路の第６の実施形態を示す構成図である。
【図９】本発明のＰＬＬ回路の第７の実施形態を示す構成図である。
【図１０】本発明のＰＬＬ回路を適用したデジタルＴＶ用のドットクロック発生回路およびＶＢＩサンプリングクロック発生回路の構成図である。
【図１１】ラグリードフィルタを用いた従来のＰＬＬ回路の第１の形態を示す構成図。
【図１２】従来のＰＬＬ回路の第１の形態の動作を説明するための波形図である。
【図１３】ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態を示す構成図である。
【図１４】従来のＰＬＬ回路の第２の形態の動作を説明するための波形図である。
【図１５】電圧制御発振器の回路例を示す図である。
【図１６】バイアス回路の回路例を示す図である。
【符号の説明】
１…位相比較器、２，２１，２２…チャージポンプ回路、３…ラグリードフィルタ、４…ロウパスフィルタ、５…電圧制御発振器、６…分周器、７…バイアス回路、８…パルス制御回路、ＣF1，ＣLP，ＣPB，ＣNB，ＣPU1 ，ＣPD1 ，ＣPU2，ＣPD2 ，ＣNU1 ，ＣND1 ，ＣNU2 ，ＣND2 …キャパシタ、ＲF1，ＲLP…抵抗
【発明の属する技術分野】
本発明は位相同期ループ回路および遅延同期ループ回路に関し、例えばデジタルＴＶにおけるドットクロックを発生させる位相同期ループ回路および遅延同期ループ回路に関する。
【０００２】
パーソナルコンピュータのディスプレイにおける映像信号の表示や、テレビモニタのＯＳＤ（On Screen Display ）文字の表示には、水平同期信号ＨＳＹＮＣを基準クロック信号としてＰＬＬ（Phase Locked Loop ）回路により逓倍したドットクロックが用いられている。ＰＬＬ回路のジッタが大きいと、画面上にフリッカーやウェービングが現われて、これらが視覚で捕らえられてしまうため、ドットクロックの発生回路には低ジッタのＰＬＬ回路が必要とされている。
【０００３】
ＰＬＬ回路の基準クロック信号あるいは固有周波数よりもゆっくりした電圧条件などの変化は、ＰＬＬ回路自身のフィードバックループにより補正されるが、基準クロック信号の周期よりも短い周期で発生するデジタルノイズは、基準クロック信号の周期毎にランダムな成分と考えられ、フィードバックループによって十分に補正されないため、ＰＬＬがロックした後のジッタの原因となる。
【０００４】
ＰＬＬのロック後に発生する長期的な継続性が少ないランダムなジッタに対しては、ループフィルタのコンデンサを充放電させることによる周波数引込を主体にして周波数の変化を引き起こすよりも、基準クロック信号の周期毎に行われる位相引込を主体として、ジッタの分の位相を毎周期補正するようにしたほうが効果的である。ただし、位相引き込み時にＶＣＯ回路へ入力されるパルス信号の電圧変化はあまり大きくできないので、位相引込だけでジッタをちょうど１００％補正させるように設計するのは困難である。したがって、ＰＬＬ回路の位相引き込みによる位相の補正に加えて、ドットクロックの発生時にジッタの位相補正をデジタル的に行なう方法を併用するのが最適と考えられる。例えば、水平同期信号ＨＳＹＮＣの立ち下がりエッジ（画面左端）から最も早く立ち上がるクロックを、複数の位相がずれたクロックから選択し、これを用いてドットクロックを発生させることにより、ジッタの位相補正が行われる。
【０００５】
位相引き込みを主体として位相の補正を行わせる場合、ＰＬＬ回路やＤＬＬ（Delay Locked Loop ）回路のループフィルタにはラグリードフィルタが適している。ラグリードフィルタは、例えば抵抗とキャパシタとの直列回路によるフィルタであり、低域で遅れた位相が高域で戻る位相特性を有している。
【０００６】
ループフィルタにラグリードフィルタを用いた場合、位相比較器が出力するパルス信号（ＵＰ信号およびＤＯＷＮ信号）に対応した矩形状の波形と、チャージポンプ回路によるキャパシタの充放電で発生する時間軸方向に平坦な波形とが合成された波形を有する制御電圧が生成される。矩形状の波形においては主として位相引込みがおこなわれ、時間軸方向に平坦な波形においては周波数引き込みが行われるとともに間接的に位相引込みが行われる。このため、高域の波形が鈍ってしまうラグフィルタを用いた場合に比べて大きな位相引き込みが得られるので、チャージポンプ回路の出力電流を小さ目に設計でき、ループのフィルタのキャパシタの充放電による制御電圧変化が小さくなる。したがって、矩形状の制御電圧波形による位相引き込み後の制御電圧変化を小さくすることでき、周波数ジッタを小さくすることができる。
【０００７】
また、水平同期信号ＨＳＹＮＣの立ち上がりエッジ（画面右端）で位相比較することにより、帰線期間においてチャージポンプ回路が動作するので、ラグリードフィルタを用いた場合に発生するクロック位相の大きな変化が画面表示に影響を与えることはない。さらに、チャージポンプ回路の動作が終了して制御電圧が十分に安定した後、水平同期信号ＨＳＹＮＣの立ち下がりエッジ（画面左端）でジッタの位相補正をデジタル的に行なってドットクロックを発生することにより、フリッカーやウェービングが非常に小さい画面が得られる筈である。
【０００８】
【発明が解決しようとする課題】
しかしながら、ノイズの影響を低減するためラグリードフィルタの後にロウパスフィルタを設けた場合や、バイアス回路の出力と接地ラインあるいは電源ラインの間に制御電圧安定化用のコンデンサを設けた場合、電圧制御発振器や電圧制御遅延回路の制御電圧における矩形状の波形が鈍ってしまう。このため水平同期信号ＨＳＹＮＣの立ち下がり（画面左端）後も制御電圧の変化が収束していないために位相が変動してしまうので、水平同期信号ＨＳＹＮＣの立ち下がりにおけるデジタル的な位相補正の効果が低減してしまい、ラグリードフィルタを用いたメリットが損なわれてしまう問題があった。
以下、ラグリードフィルタを用いた従来のＰＬＬ回路における上述の問題について詳しく説明する。
【０００９】
図１１は、ラグリードフィルタを用いた従来のＰＬＬ回路の第１の形態を示す構成図である。
図１１に示すＰＬＬ回路は、位相比較器１０１、チャージポンプ回路１０２、ラグリードフィルタ１０３、ロウパスフィルタ１０４、電圧制御発振器１０５、および分周器１０６を有する。
【００１０】
位相比較器１０１は、基準クロック信号φＲＥＦと分周器１０６の出力信号ＮOUT との位相を比較し、この比較結果に応じたアップ信号／ＵＰおよびダウン信号ＤＯＷＮを出力する。
【００１１】
チャージポンプ回路１０２は、位相比較器１０１からのアップ信号／ＵＰおよびダウン信号ＤＯＷＮを受けて充放電電流ＩCPをラグリードフィルタ３に出力する。
【００１２】
ラグリードフィルタ１０３は、例えばチャージポンプ回路１０２の出力と接地ラインとの間に直列接続された抵抗ＲF1とキャパシタＣF1とにより構成されており、充放電電流ＩCPを受けて発生する直列回路の電圧ＦＩＬを、ロウパスフィルタ１０４に出力する。
【００１３】
ロウパスフィルタ１０４は、例えばチャージポンプ回路１０２の出力と接地ラインとの間に直列接続された抵抗ＲLPとキャパシタＣLPとにより構成されており、ラグリードフィルタ１０３の電圧ＦＩＬを受けて、これに応じたキャパシタＣLPの電圧ＬＰＯを電圧制御発振器１０５に出力する。
【００１４】
電圧制御発振器１０５は、ロウパスフィルタ１０４の出力電圧ＬＰＯを受けて、これに応じた周波数を有する信号φＶＣＯを出力する。
分周器１０６は、電圧制御発振器１０５の出力信号φＶＣＯを所定の分周比で分周した信号ＮOUT を位相比較器１０１に出力する。
【００１５】
基準クロック信号φＲＥＦが、例えば水平同期信号ＨＳＹＮＣの周波数１２ｋＨｚ〜１０６ｋＨｚ程度の低い周波数であるとすると、ラグリードフィルタ１０３のキャパシタＣＦ１を半導体チップに内蔵することは難しくなり、好適には外付けの部品となる。
【００１６】
半導体チップに内蔵された電圧制御発振器１０５の接地点と、ラグリードフィルタ１０３の外付けキャパシタＣF1の接地点は異なっているため、ラグリードフィルタ１０３の電圧ＦＩＬをそのまま電圧制御発振器１０５の制御電圧として用いると、２つの接地点間の電位差が、電圧制御発振器１０５から見て制御電圧に重畳されたノイズとなり、これによってＰＬＬ回路のジッタが増大してしまう。そのため、ラグリードフィルタ１０３と電圧制御発振器１０５の間に、好適には半導体チップに内蔵されたロウパスフィルタ１０４が設けられている。キャパシタＣLPの接地点と電圧制御発振器１０５の接地点を同じ所からとることで、前記の２つの接地点間の電位差によるノイズを低減させている。
【００１７】
電圧制御発振器１０５の接地点と外付け部品キャパシタＣF1の接地点との電位差による制御電圧のノイズにおいて、ロウパスフィルタ１０４の入力のおけるノイズの振幅△ＶNOISE 、ノイズの時間幅τNOIZE 、およびノイズの周波数ｆNOISE と、ロウパスフィルタ１０４の遮断周波数ｆLP1 、および時定数τLP1 により、ロウパスフィルタ１０４から出力されるノイズ電圧△ＶNOISE ＿LPは次のように表される。
【００１８】
【数１】
△ＶNOISE ＿LP≒△ＶNOISE ／（ｆNOISE ／ｆLP1 ）
≒△ＶNOISE ×（τNOISE ／τLP1 ）・・・（１）
【００１９】
例えば、ノイズ電圧△ＶNOISE が１０ｍＶ、時定数τNOISE が２．８ｎｓｅｃ、時定数τLP1 が２８０ｎｓｅｃの場合、ノイズ電圧△ＶNOISE ＿LPは約１００μＶとなる。
【００２０】
図１２は、従来のＰＬＬ回路の第１の形態の動作を説明するための波形図である。
図１２の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図１２の波形図（Ｂ）は、分周器１０６の出力信号ＮOUT の波形を示す。
図１２の波形図（Ｃ）は、位相比較器１０１のアップ信号／ＵＰの波形を示す。
図１２の波形図（Ｄ）は、位相比較器１０１のダウン信号ＤＯＷＮの波形を示す。
図１２の波形図（Ｅ）は、ラグリードフィルタ１０３の出力電圧ＦＩＬの波形を示す。
図１２の波形図（Ｆ）は、ロウパスフィルタ１０４の出力電圧ＬＰＯの波形を示す。
【００２１】
位相比較器１において、基準クロック信号φＲＥＦの立ち上がりエッジと分周器１０６の出力信号ＮOUT の立ち下がりエッジのタイミングが比較され、基準クロック信号φＲＥＦの立ち上がりエッジに対して信号ＮOUT の立ち下がりエッジが遅れている場合には、ローレベルのパルス信号であるアップ信号／ＵＰが出力される。また、信号ＮOUT の立ち下がりエッジが進んでいる場合にはハイレベルのパルス信号であるダウン信号ＤＯＷＮが出力される。
【００２２】
アップ信号／ＵＰは、例えばチャージポンプ回路１０２の図示しない電源ライン側のｐチャンネル型ＭＯＳトランジスタのゲートに入力されており、アップ信号／ＵＰにローレベルのパルス信号が入力されることによって、このｐチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ１０３に充電電流ＩCPが供給される。
またダウン信号ＤＯＷＮは、例えばチャージポンプ回路１０２の図示しない接地ライン側のｎチャンネル型ＭＯＳトランジスタのゲートに入力されており、ダウン信号ＤＯＷＮにハイレベルのパルス信号が入力されることによって、このｎチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ１０３に放電電流ＩCPが供給される。
チャージポンプ回路１０２から出力される充放電電流ＩCPによりラグリードフィルタ１０３の出力電圧ＦＩＬ、およびロウパスフィルタ１０４の出力電圧ＬＰＯが変化し、これによって電圧制御発振器１０５の発振周波数が上昇または低下する。
【００２３】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している期間△ｔにおいて、チャージポンプ回路１０２の出力電流ＩCPは、ラグリードフィルタ１０３の抵抗ＲF1とロウパスフィルタ１０４の抵抗ＲLPを通して、ラグリードフィルタ１０３のキャパシタＣF1とロウパスフィルタ１０４のキャパシタＣLPを充放電する。ラグリードフィルタ１０３の出力電圧ＦＩＬは、抵抗ＲF1と抵抗ＲLPの並列抵抗に電流ＩCPが流れることにより発生する矩形状の電圧波形Ｓ1FILと、キャパシタＣF1とキャパシタＣLPの並列容量にＩCP×△ｔの電荷が充放電され保持されることにより発生する時間軸に沿って平坦な電圧波形Ｓ2FILとが合成された波形となる。
【００２４】
ラグリードフィルタ１０３の出力電圧ＦＩＬにおいて、電圧波形Ｓ1FILの電圧変化△Ｖ1FIL、および電圧波形Ｓ2FILの電圧変化△Ｖ2FILは、抵抗ＲF1が抵抗ＲLPに比べて十分小さく、キャパシタＣF1がキャパシタＣLPに比べて十分大きい場合、次のように表される。
【００２５】
【数２】
△Ｖ1FIL＝ＩCP／｛（１／ＲF1）＋（１／ＲLP）｝
≒ＩCP×ＲF1 ・・・・・・（２）
【００２６】
【数３】
△Ｖ2FIL＝（ＩCP×△ｔ）／（ＣF1＋ＣLP）｝
≒（ＩCP×△ｔ）／ＣF1 ・・・・・・（３）
【００２７】
したがって、ラグリードフィルタ１０３の出力電圧ＦＩＬには、ロウパスフィルタ１０４がない場合とほぼ同じ波形が現われる。
また、電圧波形Ｓ1FILの面積ＺＳ1FILと、電圧波形Ｓ2FILの面積ＺＳ2FILは次のように表される。
【００２８】
【数４】
ＺＳ1FIL＝△Ｖ1FIL×△ｔ ・・・・・（４）
【００２９】
【数５】
ＺＳ2FIL≒△Ｖ2FIL×Ｔ ・・・・・（５）
【００３０】
ここで、面積ＺＳ1FILと面積ＺＳ2FILの和（ＺＳ1FIL＋ＺＳ2FIL）は位相引込に関与し、面積ＺＳ2FILは電圧変化△Ｖ2FILに比例するので周波数変動（引込）に関与する。例えば、周波数変動が位相引込の２分の１となるように設計した場合、面積ＺＳ1FILと面積ＺＳ2FILがほぼ等しくなるので次式が成立する。
【００３１】
【数６】
△Ｖ2FIL≒△Ｖ1FIL×（△ｔ／Ｔ） ・・・・（６）
【００３２】
期間△ｔは周期Ｔに比べて十分小さいので、電圧△Ｖ2FILは電圧△Ｖ1FILに比べて十分小さくなる。
【００３３】
ロウパスフィルタ１０４の出力電圧ＬＰＯには、ラグリードフィルタ１０３の出力電圧ＦＩＬを鈍らせた波形が現われるが、電圧波形Ｓ1FILおよび電圧波形Ｓ2FILと同様にして、出力電圧ＬＰＯを、矩形の電圧波形Ｓ1FILに対応する電圧波形Ｓ1LP と、平坦な電圧波形Ｓ2FILに対応する電圧波形Ｓ2LP に分けて考えることができる。
【００３４】
電圧波形Ｓ1LP は、ロウパスフィルタ１０４の時定数で指数関数的に増減する鈍った立ち上がり波形を有している。電圧０から電圧△Ｖ1FILに向かって指数関数的に立ち上がる電圧△Ｖ1LPOは、次式のよう近似される。
【００３５】
【数７】
△Ｖ1LPO（ｔ）＝△Ｖ1FIL×｛１−ｅｘｐ（−ｔ／τLP1 ）｝
≒△Ｖ1FIL×（ｔ／τLP1 ） ・・・・・・（７）
ただし、τLP1 ＝ＣLP×ＲLP
【００３６】
したがって、期間△ｔがロウパスフィルタ１０４の時定数τLP1 に比べて十分短い場合、ピーク電圧△Ｖ1LPOは次式のように表される。
【００３７】
【数８】
△Ｖ1LPO≒△Ｖ1FIL×（△ｔ／τLP1 ） ・・・・（８）
【００３８】
一方、ピーク電圧△Ｖ1LPOから電圧△Ｖ2FILに向かって指数関数的に立ち下がる電圧波形Ｓ1LP の立ち下がり波形は、次式のように近似される。
【００３９】
【数９】
△Ｖ1LPO( t)＝（△Ｖ1LPO−△Ｖ2FIL）×ｅｘｐ（−t ／τLP2 ）＋△Ｖ2FIL
≒△Ｖ1LPO×ｅｘｐ（−t ／τLP2 ） ・・・・（９）
ただし、τLP2 ≒ＣLP×（ＲLP＋ＲF1）
【００４０】
また基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、時刻ｔ＝αＴ（α≒１／１０）において、鈍った電圧波形Ｓ1LP が指数関数的に減衰した電圧は、次式のように表すことができる。
【００４１】
【数１０】
△Ｖ1LPO（αＴ）≒△Ｖ1LPO ×ｅｘｐ（−αＴ／τLP2 ）
≒△Ｖ1FIL×（△ｔ／τLP1 ）×ｅｘｐ（−αＴ／τLP2 ）
・・・・・・・（１０）
【００４２】
画像表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面左端において、電圧波形Ｓ1LP の電圧が十分に減衰していなければならない。したがって、次式を満足することが設計の目安となる。
【００４３】
【数１１】
△Ｖ1LPO（αＴ）≦△Ｖ2FIL ・・・・（１１）
【００４４】
式（１０）と式（６）を式（１１）に代入して変形することにより次式が得られる。
【００４５】
【数１２】
Ｔ／τLP1 ≦ｅｘｐ（αＴ／τLP2 ） ・・・・（１２）
【００４６】
式（１２）において、α＝１／１０のときは次式が成立する。
【００４７】
【数１３】
τLP1 ≒τLP2 ≦３５．８ ・・・・（１３）
【００４８】
例えば、
Ｔ＝６４μｓｅｃの場合、τLP1 ≦１．８μｓｅｃ
Ｔ＝１０μｓｅｃの場合、τLP1 ≦２８０ｎｓｅｃ
となる。
【００４９】
式（１）より、ノイズ電圧△ＶNOISE ＿LPの値を小さくするためには、時定数τLP1 の値をある程度大きくする必要がある。しかしその場合、逆に式（１１）を満足させることが困難になってしまう。
すなわち、ノイズの影響を低減するためにロウパスフィルタ１０４の時定数τLP1 を大きくすると、基準クロック信号φＲＥＦの立ち下がり後も制御電圧の変化が続いて、基準クロック信号φＲＥＦの立ち下がりエッジで行なわれる位相補正の効果が低減してしまうという問題が発生する。
【００５０】
なお、時定数τLP1 が周期Ｔに比べて十分小さい場合、鈍った電圧波形Ｓ1LPの面積は、おおむね次式で与えられる。
【００５１】
【数１４】
上式より、鈍った電圧波形Ｓ1LP の面積は、ロウパスフィルタ１０４が無い場合のラグリードフィルタの矩形のリードパルスの面積と一致することが分かる。
【００５３】
次に、ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態について説明する。
図１３は、ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態を示す構成図である。
図１１と図１３の同一符号は同一の構成要素を示す。その他、図１３に示すＰＬＬ回路は、バイアス回路７、キャパシタＣPB、およびキャパシタＣNBを有する。
【００５４】
第２の形態の第１の形態に対する違いは、ラグリードフィルタ１０３と電圧制御発振器１０５の間に、ロウパスフィルタ１０４の代わりにバイアス回路１０７が挿入されている点にある。
バイアス回路１０７は、ラグリードフィルタ１０３の出力電圧ＦＩＬを受けて、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳを発生し、これを電圧制御発振器１０５に出力する。バイアス回路は、例えば、カレントミラー回路の組合せなどで構成されている。
【００５５】
ここで、バイアス回路１０７と電圧制御発振器１０５について説明する。
図１５は、電圧制御発振器の回路例を示す図である。
図１５に示す電圧制御発振器は、遅延ブロック５１−１〜遅延ブロック５１−ｎ、およびＮＡＮＤ回路５６を有する。
また、遅延ブロック５１−１〜遅延ブロック５１−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳトランジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５０、およびｎＭＯＳトランジスタＱｎ５１からなる２段のインバータ型の遅延段をそれぞれ有するとともに、出力バッファＢＵＦをそれぞれ有する。
【００５６】
ｐＭＯＳトランジスタＱｐ５１とｎＭＯＳトランジスタＱｎ５０は、互いに接続されたゲートに前段からの信号を入力し、互いに接続されたドレインから次段に信号を出力する。ｐＭＯＳトランジスタＱｐ５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレインとソースを介して電源ラインＶddに接続され、ｎＭＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトランジスタＱｎ５１のドレインとソースを介して接地ラインに接続される。ｐＭＯＳトランジスタＱｐ５０のゲートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧ＮＢＩＡＳが印加される。
各遅延ブロックにおいて、このインバータ型遅延段が２段縦続接続されており、遅延ブロックの出力には出力バッファＢＵＦが挿入されている。
【００５７】
図１５の回路例に示すように、電圧制御発振器１０５を構成する各遅延ブロックは、例えば、バイアス電圧ＰＢＩＡＳによって制御される電源ライン側の電流源トランジスタ（ｐＭＯＳトランジスタＱｐ５０）と、バイアス電圧ＮＢＩＡＳによって制御される接地ライン側の電流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）とを設けたインバータ型の遅延段２段と、バッファ用のインバータ１段（出力バッファＢＵＦ）で構成される。
信号ＰＷＯＮがハイレベルに設定されると、ＮＡＮＤ回路５６によるゲートが導通して縦続接続された遅延ブロックの終段からの信号が初段に帰還されて発振が開始される。このとき、各遅延ブロックからはクロック信号φ｛0 ｝〜クロック信号φ｛π｝が出力される。
【００５８】
図１６は、バイアス回路の回路例を示す図である。
図１６に示すバイアス回路は、ｐＭＯＳトランジスタＱｐ１０１、ｐＭＯＳトランジスタＱｐ１０２、ｎＭＯＳトランジスタＱｎ１０１、およびｎＭＯＳトランジスタＱｎ１０２を有する。
【００５９】
ｎＭＯＳトランジスタＱｎ１０１は、ゲートに電圧ＦＩＬを受けており、ソースが接地ラインに接続され、ドレインがｐＭＯＳトランジスタＱｐ１０１のドレインに接続される。
ｐＭＯＳトランジスタＱｐ１０１は、ソースが電源ラインＶddに接続され、ゲートが自身のドレインに接続されているとともに、このゲートからバイアス電圧ＰＢＩＡＳを出力する。
ｐＭＯＳトランジスタＱｐ１０２は、ゲートにバイアス電圧ＰＢＩＡＳを受けており、ソースが電源ラインＶddに接続され、ドレインがｎＭＯＳトランジスタＱｎ１０２のドレインに接続される。
ｎＭＯＳトランジスタＱｎ１０２は、ソースが接地ラインに接続され、ゲートが自身のドレインに接続されるとともに、このゲートからバイアス電圧ＮＢＩＡＳを出力する。
【００６０】
図１６の例に示すカレントミラー型のバイアス回路は、例えば、電圧ＦＩＬが入力される第１のカレントミラー回路（ｎＭＯＳトランジスタＱｎ１０１およびｐＭＯＳトランジスタＱｐ１０１）によりバイアス電圧ＰＢＩＡＳを発生し、さらにこのバイアス電圧ＰＢＩＡＳが入力される第２のカレントミラー回路（ｐＭＯＳトランジスタＱｐ１０２およびｎＭＯＳトランジスタＱｎ１０２）によりバイアス電圧ＮＢＩＡＳを発生する。
【００６１】
図１６に示すバイアス回路によって発生したバイアス電圧を電圧制御発振器５に供給することにより、ラグリードフィルタ１０３の出力電圧ＦＩＬが変化しても、バイアス電圧ＰＢＩＡＳに応じて制御される電源ライン側の電流源トランジスタ（ｐＭＯＳトランジスタＱｐ５０）に流れる電流と、バイアス電圧ＮＢＩＡＳに応じて制御される接地ライン側の電流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）に流れる電流とが、おおむね釣り合うように制御される。また、標準的な条件においては、各々のインバータ型の遅延段の出力立ち上がり時の遅延時間と出力立ち下がり時の遅延時間は、電圧ＦＩＬが多少変化しても同じように釣り合って変化する。さらに、バッファ用のインバータについても立ち上がりの遅延時間と立ち下がりの遅延時間が釣り合うようにｐＭＯＳとｎＭＯＳのトランジスタサイズの比が決められている。したがって、電圧ＦＩＬの変動や、プロセスのばらつき、電源電圧の変動などによって、電圧制御発振器１０５から出力されるクロック信号のデューティーがばらつくのを防止できる。
【００６２】
ところで、上述したバイアス回路１０７に大きな消費電力を注入すると、ＰＬＬ回路全体の消費電力がますます増大してしまうため、通常バイアス回路１０７の消費電力は電圧制御発振器１０５の消費電力よりも低く抑えられる。このため、バイアス回路１０７の出力抵抗ＲNBO および出力抵抗ＲPBO は、比較的大きな値を持つことになる。
【００６３】
一方、電圧制御発振器が動作しているときには、バイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳが入力する遅延段を構成する電流源トランジスタや、あるいは、分岐トランジスタのゲート容量を介して、各遅延段の出力電圧の変化が伝播してくる。このため、バイアス回路の出力抵抗ＲNBO および出力抵抗ＲPBO が比較的大きな値を持つ場合には、電圧制御発振器の発振周波数対制御電圧の特性がずれてしまったり、バイアス回路の出力がノイズに負けて発振してしまったりすることがある（特開平１１−２７１０６『電圧制御発振回路』参照）。
【００６４】
このような問題を消費電力を増やさずに防止するため、図１３に示すように、バイアス回路１０７の出力と電源ラインあるいは接地ラインの間にキャパシタＣNBやキャパシタＣPBを設けて、バイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳを安定化させることが、経験的に行なわれている。
【００６５】
遅延段が動作するときに電流源トランジスタのドレイン電圧が中間電圧まで変化する、すなわち電源電圧Ｖdd／２だけ変化することで、電流源トランジスタのゲート下の電圧が変化すると仮定すると、安定化のためのキャパシタを設けない場合、ゲート電圧にのる発振振幅△ＶOSC は、電圧制御発振器１０５の遅延段を構成する電流源トランジスタのゲート容量Ｃg 、および遅延段の段数Ｎにより次式のよう表される。
【００６６】
【数１５】
△ＶOSC ≒｛（Ｃg ／２）／（Ｎ×Ｃg ）｝×（Ｖdd／２）
≒Ｖdd／４Ｎ ・・・・・・・・（１５）
【００６７】
例えば電源電圧Ｖddが３．３Ｖで、遅延段の段数Ｎが１７の場合、ゲート電圧にのる発振振幅△ＶOSC は約５０ｍＶとなる。この値は電圧制御発振器５の制御電圧に求められる精度よりも約３桁大きな値である。
また、制御電圧安定化のためのキャパシタＣBOを設けた場合は、次式のようになる。
【００６８】
【数１６】
△ＶOSC ≒｛（Ｃg ／２）／（Ｎ×Ｃg ＋ＣBO）｝×（Ｖdd／２）
≒（Ｃg ／４ＣBO）×Ｖdd ・・・・・・・・・（１６）
【００６９】
ゲート容量Ｃg は数＋ｆＦであるので、キャパシタＣBOを１０ｐＦ程度とすると発振振幅△ＶOSC は数百μＶとなり、電圧制御発振器１０５の制御電圧に求められる精度よりも約１桁大きな値まで低減される。
【００７０】
図１４は、従来のＰＬＬ回路の第２の形態の動作を説明するための波形図である。
図１４の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図１４の波形図（Ｂ）は、分周器１０６の出力信号ＮOUT の波形を示す。
図１４の波形図（Ｃ）は、位相比較器１０１のアップ信号／ＵＰの波形を示す。
図１４の波形図（Ｄ）は、位相比較器１０１のダウン信号ＤＯＷＮの波形を示す。
図１４の波形図（Ｅ）は、ラグリードフィルタ１０３の出力電圧ＦＩＬの波形を示す。
図１４の波形図（Ｆ）は、バイアス電圧ＰＢＩＡＳの波形を示す。
図１４の波形図（Ｇ）は、バイアス電圧ＮＢＩＡＳの波形を示す。
【００７１】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している△ｔの期間、チャージポンプ回路１０２の出力電流ＩCPは、ラグリードフィルタ１０３の抵抗ＲF1を通して、ラグリードフィルタ１０３のキャパシタＣF1を充放電する。ラグリードフィルタ１０３の出力電圧ＦＩＬには、抵抗ＲF1に電流ＩCPが流れることにより矩形のパルス電圧波形Ｓ1 が発生し、キャパシタＣF1にＩCP×△ｔの電荷が充放電されて保存されることにより時間軸に沿って平坦な電圧波形Ｓ2 が発生する。
【００７２】
ラグリードフィルタ１０３の出力電圧ＦＩＬにおける電圧波形Ｓ1 の電圧変化△Ｖ1 、電圧Ｓ2 の電圧変化△Ｖ2 は次式で表される。
【００７３】
【数１７】
△Ｖ1 ＝ＩCP×ＲF1 ・・・・（１７）
【００７４】
【数１８】
△Ｖ2 ＝（ＩCP×△ｔ）／ＣF1 ・・・・（１８）
【００７５】
また、電圧波形Ｓ1 の面積ＺＳ1 、電圧波形Ｓ2 の面積ＺＳ2 は次式で表される。
【００７６】
【数１９】
ＺＳ1 ＝△Ｖ1 ×△ｔ ・・・（１９）
【００７７】
【数２０】
ＺＳ2 ≒△Ｖ2 ×Ｔ ・・・（２０）
【００７８】
ここで、面積ＺＳ1 と面積ＺＳ2 の和（ＺＳ1 ＋ＺＳ2 ）は位相引込に関与し、面積ＺＳ2 は周波数変動（引込）に関与する。例えば、周波数変動が位相引込の２分の１となるように設計した場合、面積ＺＳ1FILと面積ＺＳ2FILがほぼ等しくなるので次式が成立する。
【００７９】
【数２１】
△Ｖ2 ≒△Ｖ1 ×（△ｔ／Ｔ） ・・・・（２１）
【００８０】
期間△ｔは周期Ｔに比べて十分小さいので、電圧△Ｖ2 は電圧△Ｖ1 に比べて十分小さくなる。
【００８１】
バイアス回路１０７の出力であるバイアス電圧ＮＢＩＡＳには、鈍った矩形波の電圧波形Ｓ1NB と、平坦な電圧波形Ｓ2NB が発生する。電圧波形Ｓ1NB は、電圧ＦＩＬの矩形のパルス波形がキャパシタＣNBによって鈍ったものであり、バイアス回路１０７の出力抵抗ＲNBO と電圧安定化のためのキャパシタＣNBによる時定数で指数関数的に増減する。電圧波形Ｓ2NB は電圧波形Ｓ2 に対応した波形である。
ここでは説明を簡単にするためバイアス回路１０７のゲインが１倍の場合について説明する。指数関数的に増減する鈍ったパルス電圧波形Ｓ1NB の立ち上がり波形は次式のように近似される。
【００８２】
【数２２】
△Ｖ1NB （ｔ）＝△Ｖ1 ×｛１−ｅｘｐ（−ｔ／τNB）｝
≒△Ｖ1 ×（ｔ／τNB） ・・・・・・（２２）
ただし、τNB＝ＣNB×ＲNBO
【００８３】
したがって、ピーク電圧△Ｖ1NB は次式のように表される。
【００８４】
【数２３】
△Ｖ1NB ≒△Ｖ1 ×（△ｔ／τNB） ・・・・・（２３）
【００８５】
一方、鈍った電圧波形Ｓ1NB の立ち下がり波形は次式のように近似される。
【００８６】
【数２４】
△Ｖ1NB （ｔ）＝（△Ｖ1NB ―△Ｖ2 ）×ｅｘｐ（−ｔ／τNB）＋△Ｖ2
≒△Ｖ1NB ×ｅｘｐ（−ｔ／τNB） ・・・・・・（２４）
【００８７】
基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、時刻ｔ＝αＴ（≒Ｔ／１０）において、電圧波形Ｓ1NB が指数関数的に減衰した電圧は次式のように表される。
【００８８】
【数２５】
△Ｖ1NB （αＴ）≒△Ｖ1NB ×ｅｘｐ｛−（αＴ）／τNB｝
≒△Ｖ1 ×（△ｔ／τNB）×ｅｘｐ｛−（αＴ）／τNB｝
・・・・・・（２５）
【００８９】
画面表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面の左端において、電圧波形Ｓ1NB の電圧は十分減衰していなければならないので、次式を満足することが設計の目安となる。
【００９０】
【数２６】
△Ｖ1NB （αＴ）≦△Ｖ2 ・・・・（２６）
【００９１】
式（２５）と式（２１）を式（２６）に代入して変形することにより次式が得られる
【００９２】
【数２７】
Ｔ／τNB≦ｅｘｐ（αＴ／τNB） ・・・・（２７）
【００９３】
したがって、第１の形態における式（１２）と同じような関係式が得られる。α＝１／１０のとき、次式が成立する。
【００９４】
【数２８】
τNB≦Ｔ／３５．８ ・・・・・（２８）
【００９５】
ところで、第２の形態のようにバイアス回路１０７においてバイアス電圧ＮＢＩＡＳとバイアス電圧ＰＢＩＡＳが生成される場合、図１６の回路例において示すように、片方のバイアス電圧を受けて、もう一方のバイアス電圧が生成されることが良くおこなわれている。図１４の波形図は、バイアス電圧ＮＢＩＡＳを受けてバイアス電圧ＰＢＩＡＳを発生させた場合のものである。
【００９６】
この場合、バイアス電圧ＰＢＩＡＳの波形は、バイアス電圧ＮＢＩＡＳの鈍ったパルス波形Ｓ1NB が反転されて更に鈍った電圧波形Ｓ1PB と、バイアス電圧ＮＢＩＡＳの平坦な電圧波形Ｓ2NB に対応した平坦な電圧波形Ｓ2PNBとが合成された波形を有している。
【００９７】
ここで説明を分かりやすくするためにバイアス電圧ＰＢＩＡＳは反転していないものとし、『立ち下がり』と『立ち上がり』という言葉を入れ替えて以下の説明を行なう。
【００９８】
指数関数的に増減する非常に鈍った波形Ｓ1PB の立ち上がり波形は、最初のうちはバイアス電圧ＮＢＩＡＳのピーク電圧△Ｖ1NB に向かって立ち上がるので、次式のように近似される。
【００９９】
【数２９】
｜△Ｖ1PB （ｔ）｜≒△Ｖ1NB ×｛１−ｅｘｐ（−ｔ／τPB1 ）｝
・・・・（２９）
ただし、τPB1 ＝ＣPB×ＲPB0
【０１００】
しかしながら、バイアス電圧ＮＢＩＡＳの電圧が次第に減少してくるので、バイアス電圧ＰＢＩＡＳの電圧変化は次第に頭打ちになり、時定数τNB≒τPB1 の場合、時刻ｔ≒τNB付近において、バイアス電圧ＮＢＩＡＳとバイアス電圧ＰＢＩＡＳがクロスし、そのとき、バイアス電圧ＰＢＩＡＳはピーク電圧△Ｖ1PB になる。すなわち、時刻ｔ≒τNB付近において電圧△Ｖ1NB （τNB）＝△Ｖ1NB （０）／ｅであるから、バイアス電圧ＰＢＩＡＳの電圧変化△Ｖ1PB は次式のように表される。
【０１０１】
【数３０】
｜△Ｖ1PB （ｔ）｜≒△Ｖ1NB ／ｅ ・・・・（３０）
【０１０２】
バイアス電圧ＰＢＩＡＳがピークから下がり始めたときの電圧波形Ｓ1PB は、おおむね次式のように近似される。
【０１０３】
【数３１】
｜△Ｖ1PB （ｔ）｜≒｜△Ｖ1PB ｜×ｅｘｐ｛−（ｔ−τPB2 ）／τPB2 ｝
≒△Ｖ1NB ×ｅｘｐ（−ｔ／τPB2 ） ・・・（３１）
ただし、τPB2 ≒√ｅ×τPB1 ≒√ｅ×ＣPB×ＲPB0
【０１０４】
さらに、電圧波形Ｓ1PB が裾を引いた部分の波形は、おおむね次式のように近似される。
【０１０５】
【数３２】
｜△Ｖ1PB （ｔ）｜
≒△Ｖ1NB ×[exp(-t/τNB) ＋exp ｛-t／√( τNB2 ＋τPB12) ｝]
≒△Ｖ1NB ×[ exp(-t/ τNB) ＋exp ｛-t／( √２×τPB1)｝]
・・・・（３２）
【０１０６】
画面表示や文字表示を行なうためには、基準クロック信号φＲＥＦの立ち下がりエッジ、すなわち、画面の左端において、非常に鈍った電圧波形Ｓ1PB が十分減衰していなければならないので、次式を満足することが設計の目安となる。
【０１０７】
【数３３】
△Ｖ1PB （αＴ）≦△Ｖ2 ・・・・（３３）
【０１０８】
時定数τNB≒τPB1 ≒τB0として、式（３２）と式（２１）を式（３３）に代入して変形することにより次式が得られる。
【０１０９】
【数３４】
Ｔ／τB0≦１／[exp( −αＴ／τB0) ＋exp ｛−αＴ／（√２×τB0）｝]
・・・・（３４）
【０１１０】
したがって、第１の形態における式（１２）と同じような関係式が得られ、α＝１／１０のとき次式が成立する。
【０１１１】
【数３５】
τB0≦Ｔ／６０．２ ・・・・（３５）
【０１１２】
式（３５）において例えば、
Ｔ＝６４μｓｅｃの場合、τB0≦１．０６μｓｅｃ
Ｔ＝１０μｓｅｃの場合、τB0≦１６６ｎｓｅｃ
となる。
【０１１３】
バイアス回路１０７の消費電力を低減させるために、バイアス回路１０７の出力抵抗ＲNB0 や出力抵抗ＲPB0 の値を大きく設定すると、時定数τB0の値も大きくなり、式（３３）を満足させることが困難になってしまう。すなわち、基準クロック信号φＲＥＦの立ち下がり後もバイアス電圧の変動が続いて、基準クロック信号φＲＥＦの立ち下がりエッジで行なわれる位相補正の効果が低減してしまうという問題が発生する。
【０１１４】
式（１１）や式（３３）を満足するように設計することは、標準状態ではあまり問題とならないが、電源電圧や温度、プロセスのばらつきを考慮すると、例えば２倍程度のマージンをさらに確保する必要があるので、簡単なことではない。また、図示はしないが、ロウパスフィルタ１０４とバイアス回路１０７の両方によって電圧制御発振器１０５の入力電圧波形に２重の鈍りが起こる場合には、この問題がさらに強く現れることは言うまでもない。
【０１１５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ノイズによる周波数変動を低減できるとともに、基準クロック信号の周期毎に行われる位相引き込み動作後の周波数変動を低減できる位相同期ループ回路および遅延同期ループ回路を提供することにある。
【０１１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の位相同期ループ回路は、基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、上記重畳手段により信号を重畳された制御信号を受けて、当該制御信号に応じた周波数を有する上記帰還信号を上記位相比較手段に出力する発振回路とを有する。
【０１１７】
また、上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受け、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む。
【０１１８】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準クロック信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記直列回路に流れる当該出力電流に応じた電圧が、上記ノイズフィルタに入力される。上記ノイズフィルタにおいて、上記直列回路の電圧に含まれるノイズ成分を除去した上記制御信号が出力される。
上記制御信号は、上記重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号が重畳されて上記発振回路に入力される。そして上記発振回路において、入力された上記制御信号に応じた周波数を有する上記帰還信号が出力される。
【０１１９】
本発明の位相同期ループ回路は、基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、終段の上記遅延段の出力信号を初段の上記遅延段の入力に帰還させ、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する発振回路とを有する。
【０１２０】
また、上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含む。上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む。上記平滑手段は、上記進み位相信号に応じた電流、上記遅れ位相信号に応じた電流を出力する電流出力手段と、上記電流出力手段の出力電流を受ける抵抗とキャパシタとの直列回路とを含む。上記バイアス信号生成手段は、上記直列回路の出力電圧に応じて上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号を生成する。
【０１２１】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記電流出力手段の出力電流を受ける上記直列回路の出力電圧に応じた上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号が、上記バイアス信号生成手段において生成される。上記ノイズフィルタにおいてノイズ成分が除去された上記第１のバイアス信号は、上記第１の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて上記発振回路に入力される。上記ノイズフィルタにおいてノイズ成分が除去された上記第２のバイアス信号は、上記第２の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて、上記発振回路に入力される。上記発振回路の遅延段においては、上記第１のバイアス信号に応じて可変される第１の電流と、上記第２のバイアス信号に応じて可変される第２の電流とが、入力信号のレベルに応じて切り換えて出力される。この遅延段の終段の出力信号が初段の上記遅延段の入力に帰還されることにより発振が起こる。この遅延段のうちの一の上記遅延段の出力信号が、上記帰還信号として出力される。
【０１２２】
本発明の遅延同期ループ回路は、基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、上記重畳手段により信号を重畳された制御信号および上記基準信号を受けて、上記基準信号に対して当該制御信号に応じた遅延を有する上記帰還信号を上記位相比較手段に出力する遅延回路とを有する。
【０１２３】
また、上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受け、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む。
【０１２４】
上記の構成を有する遅延同期ループ回路によれば、上記位相比較手段において、上記基準クロック信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記直列回路に流れる当該出力電流に応じた電圧が、上記ノイズフィルタに入力される。上記ノイズフィルタにおいて、上記直列回路の電圧に含まれるノイズ成分を除去した上記制御信号が出力される。
上記制御信号は、上記重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号が重畳されて上記遅延回路に入力される。そして上記遅延回路において、入力された上記制御信号に応じた遅延を有する上記帰還信号が出力される。
【０１２５】
本発明の遅延同期ループ回路は、基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、上記基準信号を上記遅延段の初段に入力し、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する遅延回路とを有する。
【０１２６】
また、上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含む。上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む。
【０１２７】
上記の構成を有する位相同期ループ回路によれば、上記位相比較手段において、上記基準信号に対する上記帰還信号の進み位相または遅れ位相の大きさが検出され、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号が出力される。
上記平滑手段の上記電流出力手段において、上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流が出力され、上記電流出力手段の出力電流を受ける上記直列回路の電圧に応じた上記第１のバイアス信号および上記第２のバイアス信号が、上記バイアス信号生成手段において生成される。
上記ノイズフィルタにおいてノイズ成分が除去された上記第１のバイアス信号は、上記第１の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて上記遅延回路に入力される。上記ノイズフィルタにおいてノイズ成分が除去された上記第２のバイアス信号は、上記第２の重畳手段のキャパシタを介して上記進み位相信号または上記遅れ位相信号を重畳されて、上記遅延回路に入力される。
上記遅延回路の遅延段においては、上記第１のバイアス信号に応じて可変される第１の電流と、上記第２のバイアス信号に応じて可変される第２の電流とが、入力信号のレベルに応じて切り換えて出力される。この遅延段の初段に上記基準クロック信号が入力され、一の上記遅延段の出力信号が、上記帰還信号として出力される。
【０１２８】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明のＰＬＬ回路の第１の実施形態を示す構成図である。
図１に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグリードフィルタ３、ロウパスフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
【０１２９】
位相比較器１は、基準クロック信号φＲＥＦと分周器６の出力信号ＮOUT との位相を比較し、この比較結果に応じたアップ信号ＵＰ、およびこの反転信号であるアップ信号／ＵＰ、ならびにダウン信号ＤＯＷＮ、およびこの反転信号であるダウン信号／ＤＯＷＮを出力する。
【０１３０】
チャージポンプ回路２は、位相比較器１からのアップ信号／ＵＰおよびダウン信号ＤＯＷＮを受けて充放電電流ＩCPをラグリードフィルタ３に出力する。
【０１３１】
ラグリードフィルタ３は、例えばチャージポンプ回路２の出力と接地ラインとの間に直列接続された抵抗ＲF1とキャパシタＣF1とにより構成されており、充放電電流ＩCPを受けて発生する直列回路の電圧ＦＩＬを、ロウパスフィルタ４に出力する。
【０１３２】
ロウパスフィルタ４は、例えばチャージポンプ回路２の出力と接地ラインとの間に直列接続された抵抗ＲLPとキャパシタＣLPとにより構成されており、ラグリードフィルタ３の電圧ＦＩＬを受けて、これに応じたキャパシタＣLPの電圧ＬＰＯを電圧制御発振器５に出力する。
【０１３３】
電圧制御発振器５は、ロウパスフィルタ４の出力電圧ＬＰＯを受けて、これに応じた周波数を有する信号φＶＣＯを出力する。
分周器６は、電圧制御発振器５の出力信号φＶＣＯを所定の分周比で分周した信号ＮOUT を位相比較器１に出力する。
【０１３４】
キャパシタＣU およびキャパシタＣD は、位相比較器１によるアップ信号ＵＰおよびダウン信号／ＤＯＷＮをロウパスフィルタ４の出力電圧に重畳する。
【０１３５】
図１に示す本発明のＰＬＬ回路と図９に示す従来のＰＬＬ回路との相違点は、図１のＰＬＬ回路において、ロウパスフィルタ４の出力ラインにキャパシタＣUとキャパシタＣD を設けて、これらのキャパシタに位相比較器１の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスを入力させ、ロウパスフィルタ４のキャパシタＣLPとこれらのキャパシタとの容量の分圧比によって、電圧制御発振器５の入力に矩形のパルス波形を発生させている点にある。
【０１３６】
図２は、本発明のＰＬＬ回路の第１の実施形態の動作を説明するための波形図である。
図２の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図２の波形図（Ｂ）は、分周器６の出力信号ＮOUT の波形を示す。
図２の波形図（Ｃ）は、位相比較器１のアップ信号／ＵＰの波形を示す。
図２の波形図（Ｄ）は、位相比較器１のダウン信号ＤＯＷＮの波形を示す。
図２の波形図（Ｅ）は、ラグリードフィルタ３の出力電圧ＦＩＬの波形を示す。
図２の波形図（Ｆ）は、位相比較器１のアップ信号ＵＰの波形を示す。
図２の波形図（Ｇ）は、位相比較器１のダウン信号／ＤＯＷＮの波形を示す。
図２の波形図（Ｈ）は、ロウパスフィルタ４の出力電圧ＶCNT の波形を示す。
【０１３７】
位相比較器１において、基準クロック信号φＲＥＦの立ち上がりエッジと分周器６の出力信号ＮOUT の立ち下がりエッジのタイミングが比較され、基準クロック信号φＲＥＦの立ち上がりエッジに対して信号ＮOUT の立ち下がりエッジが遅れている場合には、ローレベルのパルス信号であるアップ信号／ＵＰが出力される。また、信号ＮOUT の立ち下がりエッジが進んでいる場合にはハイレベルのパルス信号であるダウン信号ＤＯＷＮが出力される。
【０１３８】
アップ信号／ＵＰは、例えばチャージポンプ回路の図示しない電源ライン側のｐチャンネル型ＭＯＳトランジスタのゲートに入力されており、アップ信号／ＵＰにローレベルのパルス信号が入力されることによって、このｐチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ３に充電電流ＩCPが供給される。
またダウン信号ＤＯＷＮは、例えばチャージポンプ回路の図示しない接地ライン側のｎチャンネル型ＭＯＳトランジスタのゲートに入力されており、ダウン信号ＤＯＷＮにハイレベルのパルス信号が入力されることによって、このｎチャンネル型ＭＯＳトランジスタが導通し、ラグリードフィルタ３に放電電流ＩCPが供給される。
チャージポンプ回路２から出力される充放電電流ＩCPによりラグリードフィルタ３の出力電圧ＦＩＬ、およびロウパスフィルタ４の出力電圧ＶCNT が変化し、これによって電圧制御発振器５の発振周波数が上昇または低下する。
【０１３９】
アップ信号／ＵＰあるいはダウン信号ＤＯＷＮが発生している期間△ｔにおいて、チャージポンプ回路２の出力電流ＩCPは、ラグリードフィルタ３の抵抗ＲF1とロウパスフィルタ４の抵抗ＲLPを通して、ラグリードフィルタ３のキャパシタＣF1とロウパスフィルタ４のキャパシタＣLPを充放電する。ラグリードフィルタ３の出力電圧ＦＩＬは、抵抗ＲF1と抵抗ＲLPの並列抵抗に電流ＩCPが流れることにより発生する矩形状の電圧波形Ｓ1 と、キャパシタＣF1とキャパシタＣLPの並列容量にＩCP×△ｔの電荷が充放電され保持されることにより発生する時間軸に沿って平坦な電圧波形Ｓ2 とが合成された波形となる。
【０１４０】
また、本発明の第１の実施形態においては、位相比較器１の出力パルスが、キャパシタＣU およびキャパシタＣD を介してロウパスフィルタ４の出力電圧に重畳されるため、従来の第１の実施形態に比較して、ロウパスフィルタ４の出力電圧ＦＩＬにおけるパルス波形の鈍りを非常に小さくすることが可能である。
【０１４１】
キャパシタＣU ＝ＣD ＝ＣACとおくと、位相比較器１の出力抵抗ＲBF0 により、ロウパスフィルタ４の出力電圧ＦＩＬにおけるパルス波形Ｓ1VC の立ち上がり立ち下がり時間τACは次式のように表される。
【０１４２】
【数３６】
τAC≒ＣAC×ＲBF0 ・・・・（３６）
【０１４３】
一方、位相比較器１の出力振幅ＶB0により、キャパシタを介して伝わるパルス波形Ｓ1VC の電圧変化△Ｖ1AC は次式のように表される。
【０１４４】
【数３７】
△Ｖ1AC ＝｛ＣAC／（ＣLP＋２ＣAC）｝×ＶB0 ・・・・（３７）
【０１４５】
例えば、位相比較器１の振幅ＶB0＝電源電圧Ｖdd＝２Ｖ〜３．６Ｖ、パルス波形Ｓ1VC の電圧変化△Ｖ1AC ＝０．１Ｖ〜０．２Ｖとすると、式（３７）より、（ＣLP＋２ＣAC）＝１０ｐＦの場合、キャパシタＣACは０．３ｐＦ〜１ｐＦとなる。そこで、例えばキャパシタＣAC＝０．５ｐＦ、抵抗ＲBF0 ＝２．２ＫΩとすると、この場合式（３６）より時定数τAC≒１．１ｎｓとなる。
【０１４６】
位相比較器１の出力パルスが終わった後に残る電圧波形Ｓ1VC において裾を引いた部分の波形△Ｖtailは、次式のように近似される。
【０１４７】
【数３８】
△Ｖtail（ｔ）≒（△Ｖ1 −△Ｖ1AC ）×ｅｘｐ（−ｔ／τLP2 ）
・・・・・・（３８）
ただし、τLP2 ＝（ＣLP＋２ＣAC）×（ＲLP＋ＲF1）
【０１４８】
キャパシタＣF1と電圧制御発振器５の接地点が異なることによるノイズは、時定数τLP2 のロウパスフィルタ４で低減され、さらに、標準条件あるいはワースト条件で△Ｖ1 ＝△Ｖ1AC になるように設計することにより、基準クロック信号φＲＥＦの立ち下がりエッジから裾を引いた部分の波形△Ｖtail（ｔ）≒０とすることができる。これにより、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるロウパスフィルタ４出力のパルス波形の電圧変化を、標準条件あるいはワースト条件で非常に小さくすることが可能である。
【０１４９】
ラグリードフィルタ３出力の電圧変化△Ｖ1 のばらつきは、主にチャージポンプ回路２の出力電流のばらつきにより、例えば−３３％〜＋５０％程度に抑えることが可能である。また、ロウパスフィルタ４出力の電圧変化△Ｖ1AC のばらつきは、主に電源電圧のばらつきにより、例えば−１０％〜＋１０％程度に抑えることが可能である。また、チャージポンプ回路２の出力電流が−３３％の場合に電源電圧が−１０％、チャージポンプ出力電流が＋５０％の場合に電源電圧が＋１０％であると考えて良いので、次式が成り立つ。
【０１５０】
【数３９】
△Ｖtail＝−０．２３×△Ｖ1 〜０．４×△Ｖ1 ・・・・（３９）
【０１５１】
すなわち、基準クロック信号φＲＥＦの立ち下がりエッジにおけるロウパスフィルタ４の出力でのパルス波形の電圧変化を、ばらつきを考慮しても、約１／３に小さくすることが可能である。
【０１５２】
＜第２の実施形態＞
図３は、本発明のＰＬＬ回路の第２の実施形態を示す構成図である。
図３に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグリードフィルタ３、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣNB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDを有する。
図３と図１の同一符号は同一の構成要素を示す。
【０１５３】
電圧制御発振器５は、例えば上述した図１５に示す回路を有する。
またバイアス回路７は、例えば上述した図１６に示す回路を有する。
【０１５４】
図３に示すの本発明のＰＬＬ回路と図１３に示す従来のＰＬＬ回路との相違点は、図３のＰＬＬ回路において、バイアス電圧ＮＢＩＡＳの出力ラインにキャパシタＣNUとキャパシタＣNDを設けて、位相比較器１の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスをこれらのキャパシタに入力させ、これらのキャパシタとキャパシタＣNBとの容量の分圧比によりバイアス電圧ＮＢＩＡＳにパルスを重畳させている点と、バイアス電圧ＰＢＩＡＳの出力ラインにも同じようにキャパシタＣPUとキャパシタＣPDを設けて、アップ信号／ＵＰとダウン信号ＤＯＷＮのパルスをバイアス電圧ＰＢＩＡＳに重畳させている点にある。
【０１５５】
図４は、本発明のＰＬＬ回路の第２の実施形態の動作を説明するための波形図である。
図４の波形図（Ａ）は、基準クロック信号φＲＥＦの波形を示す。
図４の波形図（Ｂ）は、分周器６の出力信号ＮOUT の波形を示す。
図４の波形図（Ｃ）は、位相比較器１のアップ信号／ＵＰの波形を示す。
図４の波形図（Ｄ）は、位相比較器１のダウン信号ＤＯＷＮの波形を示す。
図４の波形図（Ｅ）は、ラグリードフィルタ３の出力電圧ＦＩＬの波形を示す。
図４の波形図（Ｆ）は、バイアス電圧ＰＢＩＡＳの波形を示す。
図４の波形図（Ｇ）は、バイアス電圧ＮＢＩＡＳの波形を示す。
【０１５６】
本発明の第２の実施形態においては、位相比較器１の出力パルスが、キャパシタＣNU、キャパシタＣND、キャパシタＣPU、およびキャパシタＣPDを介して伝えられるため、従来の第２の形態に比較して、バイアス回路７の出力におけるパルス波形の鈍りを非常に小さくすることが可能である。
【０１５７】
位相比較器１の出力抵抗ＲBF0 がバイアス回路７の出力抵抗ＲNB0 および出力抵抗ＲPB0 に比べて十分小さく、またＣNU＝ＣND＝ＣACあるいはＣPU＝ＣPD＝ＣACとおくと、バイアス電圧ＮＢＩＡＳのパルス波形Ｓ1NB およびバイアス電圧ＰＢＩＡＳのパルス波形Ｓ1PB の立ち上がり立ち下がりの時間τACは、式（３６）と同じ
τAC≒ＣAC×ＲBF0
で与えられる。
【０１５８】
一方、キャパシタを介して伝わるパルス波形Ｓ1NB の電圧変化△Ｖ1NAC、およびパルス波形Ｓ1PB の電圧変化△Ｖ1PACは、位相比較器１の出力振幅ＶB0により次式で表される。
【０１５９】
【数４０】
△Ｖ1NAC＝｛ＣAC／（ＣNB＋２ＣAC）｝×ＶB0 ・・・（４０）
【０１６０】
【数４１】
｜△Ｖ1PAC｜＝｛ＣAC／（ＣPB＋２ＣAC）｝×ＶB0 ・・・（４１）
【０１６１】
位相比較器１の出力パルスが終わった後に残るパルス波形Ｓ1NB の裾を引いた部分の波形△ＶtailN は、次式のように近似される。
【０１６２】
【数４２】
△ＶtailN （ｔ）≒（△Ｖ1 −△Ｖ1NAC）×ｅｘｐ（−ｔ／τNB）
・・・・（４２）
ただし、τNB＝（ＣNB＋２ＣAC）×ＲNB0
【０１６３】
また、位相比較器１の出力パルスが終わった後に残るパルス波形Ｓ1PB の裾を引いた部分の波形△ＶtailP は、次式のように近似される。
【０１６４】
【数４３】
｜△ＶtailP (t) ｜≒（△Ｖ1 −｜△Ｖ1PAC｜）×ｅｘｐ（−t ／τPB）
・・・・（４３）
【０１６５】
ここで、バイアス電圧ＰＢＩＡＳにはバイアス電圧ＮＢＩＡＳにおける波形の鈍りも影響するので、式（４３）の時定数τPBは次式のように表される。
【０１６６】
【数４４】
τPB≒ｋ×（ＣPB＋２ＣAC）×ＲPB0 ・・・・（４４）
ただし、ｋ＝√ｅ〜√２
【０１６７】
バイアス回路７のゲインが１倍の場合、好適には標準条件あるいはワースト条件で△Ｖ1 ＝△Ｖ1NAC＝△Ｖ1PACになるように設計することで、バイアス回路７の出力においても、基準クロック信号φＲＥＦの立ち下がりエッジにおけるパルス波形の電圧変化を小さくすることができる。
【０１６８】
＜第３の実施形態＞
図５は、本発明のＰＬＬ回路の第３の実施形態を示す構成図である。
図５に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２、ラグフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
図５と図１の同一符号は同一の構成要素を示す。
【０１６９】
図１に示す本発明の第１の実施形態と図５に示す本発明の第３の実施形態との相違点は、図１のＰＬＬ回路においてロウパスフィルタ４とチャージポンプ回路２の間に挿入されていたラグリードフィルタ３が、図５のＰＬＬ回路において削除されている点にある。
【０１７０】
図５のＰＬＬ回路においては、ラグフィルタ（ロウパスフィルタ）４の出力に、キャパシタＣU とキャパシタＣD を設けて、これらのキャパシタを介して、位相比較器の出力であるアップ信号ＵＰとダウン信号／ＤＯＷＮのパルスをキャパシタＣLPとの容量の分圧比で伝える。これにより、ラグフィルタ４の出力電圧ＶCNT には矩形のパルス波形が発生し、ラグリードフィルタと同様の動作する。本実施形態においては、位相比較器の出力パルスが終わった後に裾を引いた波形が残ることはほとんどなく、また、デュアルチャージポンプ回路方式のラグリードフィルタ（IEEE 1993 CUSTOM INTEGRATED CIRCUITS CONFERENCE 10.2.1図13参照）と同じように、パルス波形の電圧変化とキャパシタの充放電による電圧変化を独立して設計できるので、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７１】
また、電圧制御発振器５に入力されるパルス波形の電圧変化は式（３７）で表現できるので、図１のＰＬＬ回路におけるラグリードフィルタ３において抵抗ＲF1に電流ＩCPが流れることにより矩形のパルス波形を発生させる方式よりも、ばらつきを小さくすることが可能である。
ただし、ＣU ＝ＣD ＝ＣAC：ＣLP≒１：２０程度と考えられるので、ラグフィルタ４が半導体チップに内蔵されている場合でなければ適用が困難である。
【０１７２】
＜第４の実施形態＞
図６は、本発明のＰＬＬ回路の第４の実施形態を示す構成図である。
図６に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、電圧制御発振器５、分周器６、キャパシタＣU 、およびキャパシタＣD を有する。
図６と図１の同一符号は同一の構成要素を示す。
【０１７３】
図１に示した本発明の第１の実施形態と図６に示した本発明の第４の実施形態との相違点は、図６の発明例において、チャージポンプ回路を２つ設けてデュアルチャージポンプ回路方式をとっている点にある。デュアルチャージポンプ回路方式でも本発明の第１の実施形態と同じ効果が得られるのは言うまでもない。すなわち、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるロウパスフィルタ４出力での電圧変化を小さくすることができる。
デュアルチャージポンプ回路方式をとっている場合は、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７４】
＜第５の実施形態＞
図７は、本発明のＰＬＬ回路の第５の実施形態を示す構成図である。
図７に示すＰＬＬ回路は、位相比較器１、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣNB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDキャパシタＣU 、およびキャパシタＣD を有する。
図７と図３の同一符号は同一の構成要素を示す。
【０１７５】
図３に示した本発明の第２の実施形態と図７に示した本発明の第５の実施形態との相違点は、図７の発明例において、チャージポンプ回路を２つ設けてデュアルチャージポンプ回路方式をとっている点にある。デュアルチャージポンプ回路方式でも本発明の第２の実施形態と同じ効果が得られるのは言うまでもない。すなわち、基準クロック信号φＲＥＦの立ち下がりエッジの後におけるバイアス回路７の出力の電圧変化を小さくすることが可能である。
デュアルチャージポンプ回路方式をとっている場合には、広い周波数領域の基準クロック信号φＲＥＦに対応したＰＬＬ回路を設計しやすい。
【０１７６】
＜第６の実施形態＞
図８は、本発明のＰＬＬ回路の第６の実施形態を示す構成図である。
図８に示すＰＬＬ回路は、位相比較器１、パルス制御回路８、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣPU、キャパシタＣPD、キャパシタＣNU、およびキャパシタＣNDを有する。
図８と図７の同一符号は同一の構成要素を示す。
【０１７７】
図８に示す本発明の第６の実施形態と図７に示す本発明の第５の実施形態との相違点は、図８に示す本実施形態において、位相比較器１とチャージポンプ回路との間にパルス制御回路８が設けられて、チャージポンプ２２の出力電流ＩCP2の大きさが電流選択信号ＳＥＬＩＣＰn −１〜ＳＥＬＩＣＰ0 に応じて可変される点と、ラグリードフィルタ３とバイアス回路７との間にロウパスフィルタ４が設けられて、ロウパスフィルタ４の出力からバイアス信号が得られる点にある。
【０１７８】
本発明の第６の実施形態においては、半導体集積回路にしたときに広い周波数領域の基準クロック信号φＲＥＦに対応できるデュアルチャージポンプ回路方式が用いられている。チャージポンプ回路は、固定のチャージポンプ出力電流ＩCP1 を供給するチャージポンプ回路２１と、可変のチャージポンプ出力電流ＩCP2を供給するチャージポンプ回路２２とで構成される。
【０１７９】
ラグリードフィルタ３は、チャージポンプ回路２１の出力電流ＩCP1 およびチャージポンプ回路２２の出力電流ＩCP2 を受けて、矩形のパルス波形と平坦な電圧波形とが合成された波形を有する電圧を、ロウパスフィルタ４に出力する。チャージポンプ回路２１の出力電流ＩCP1 がラグリードフィルタ３の抵抗ＲF1を流れるこにより、ラグリードフィルタ３の出力には矩形のパルス波形が発生する。また、抵抗ＲF1を流れる電流ＩCP1 とチャージポンプ回路２２の出力電流ＩCP2 とがラグリードフィルタ３のキャパシタＣF1を充放電することにより、ラグリードフィルタ３の出力には時間軸に沿って平坦な電圧波形が発生する。
基準クロック信号φＲＥＦの周期が画像表示用の水平同期信号のように長い場合、ラグリードフィルタ３のキャパシタＣF1は大きな値になるので、キャパシタＣF1は外付け部品となる。
【０１８０】
ロウパスフィルタ４は、ラグリードフィルタ３の出力電圧に含まれるノイズを低減させた電圧を、バイアス電圧ＮＢＩＡＳとして電圧制御発振器５およびバイアス回路７に供給する。ロウパスフィルタ４は、好適には電圧制御発振器５と同じ半導体チップに内蔵されており、外付けのキャパシタＣF1の接地点と電圧制御発振器５の接地点とが異なることで発生する電圧制御発振器５から見た制御電圧のノイズを除去する。
【０１８１】
バイアス回路７は、ロウパスフィルタ４の出力を受けて、好適には次式に示す基準電圧ＶL に対してバイアス電圧ＮＢＩＡＳを反転させたバイアス電圧ＰＢＩＡＳを生成し、これを電圧制御発振器５に供給する。ただし、Ｖthn は電圧制御発振器５の各遅延段において接地ライン側へ流れ込む電流を制御するｎＭＯＳトランジスタ（例えば図１５のｎＭＯＳトランジスタＱｎ５１）のしきい値電圧を示し、Ｖthp は電圧制御発振器５の遅延段において電源ライン側から流れだす電流を制御するｐＭＯＳトランジスタ（例えば図１５のｐＭＯＳトランジスタＱｐ５０）のしきい値電圧を示す。
【０１８２】
【数４５】
ＶL ＝｛（Ｖdd−Ｖthn −｜Ｖthp ｜）／２＋Ｖthn ｝
≒Ｖdd／２ ・・・・（４５）
【０１８３】
ロウパスフィルタ４の出力にはキャパシタＣNUおよびキャパシタＣNDが接続され、これらのキャパシタにパルス制御回路８が出力するアップ信号ＵＰn+1 およびダウン信号／ＤＯＷＮn+1 が入力される。これによりバイアス電圧ＮＢＩＡＳには、キャパシタＣNUおよびキャパシタＣNDとキャパシタＣLPとの容量分圧比に応じたパルス波形が重畳される。
【０１８４】
バイアス回路７の出力にはキャパシタＣPUおよびキャパシタＣPDが接続され、これらのキャパシタにパルス制御回路８が出力するアップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が入力される。これによりバイアス電圧ＰＢＩＡＳには、キャパシタＣPUおよびキャパシタＣPDとキャパシタＣPBとの容量分圧比に応じたパルス波形が重畳される。
【０１８５】
パルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けて、アップ信号／ＵＰn およびダウン信号ＤＯＷＮn をチャージポンプ回路２１に供給する。
【０１８６】
またパルス制御回路８は、例えば、基準クロック信号φＲＥＦの周波数に応じて、電流選択信号ＳＥＬＩＣＰn-1 〜ＳＥＬＩＣＰ0 を設定し、それによって動作する組合せが変更できるアップ信号／ＵＰn-1 〜アップ信号／ＵＰ0 、ダウン信号ＤＯＷＮn-1 〜ダウン信号ＤＯＷＮ0 をチャージポンプ回路２２に供給する。これにより、チャージポンプ回路２２から出力される電流ＩCP2 の大きさが可変される。
例えば、基準クロック信号φＲＥＦの周波数よりも低い周波数のノイズが十分小さい場合には、ＰＬＬ回路がロックした後にチャージポンプ回路２２の出力電流ＩCP2 の値を小さくすることにより、ロック後の周波数ジッタを小さくすることが可能である。
【０１８７】
またパルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けてロウパスフィルタ４の出力に接続されたキャパシタＣNUおよびキャパシタＣNDにアップ信号ＵＰn+1 およびダウン信号／ＤＯＷＮn+1 を供給するとともに、バイアス回路７の出力に接続されたキャパシタＣPUおよびキャパシタＣPDにアップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 を供給する。
【０１８８】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜モード選択信号ＳＥＬＭＯＤ0 に応じて、キャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、ダウン信号／ＤＯＷＮn+1 の出力を活性化または非活性化する。
例えば、ＰＬＬ回路が画像表示や文字表示などの用途に使用される場合には、このモード選択信号によってキャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、ダウン信号／ＤＯＷＮn+1 の出力を活性化させる。これにより、基準クロック信号φＲＥＦの立ち下がりエッジにおけるバイアス電圧ＮＢＩＡＳやバイアス電圧ＰＢＩＡＳのパルス波形の電圧変化を低減できる。
また、記録データ再生用などのサンプリングクロックに使用する場合には電圧制御発振器５に入力されるパルス波形を鈍らせないといけないので、モード選択信号によってキャパシタを駆動するこれらの信号の出力を非活性化させて使用できる。
すなわち、本発明の第６の実施形態によれば、モード選択信号によって設定を切り替えることにより、ＰＬＬ回路を様々な用途に活用できる。
【０１８９】
またパルス制御回路８は、位相比較器１のアップ信号ＵＰ、ダウン信号ＤＯＷＮを受けて、例えば、チャージポンプ回路の駆動信号やキャパシタの駆動信号の鈍り方に応じて、好適にはチャージポンプ回路出力で不感帯がゼロになるようにパルス幅の調整を行なう。
【０１９０】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、キャパシタを駆動するアップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 、およびダウン信号／ＤＯＷＮn+1 のパルス幅や、チャージポンプ回路２１を駆動するアップ信号／ＵＰn およびダウン信号ＤＯＷＮn のパルス幅、すなわち、電圧制御発振器５に入力される矩形波状のバイアス信号のパルス幅だけ伸縮させる。これにより、ロック後の位相ジッタの補正を強力にすることができる。
【０１９１】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、ＰＬＬ回路を搭載したＬＳＩがスタンバイモードのとき、チャージポンプ回路２１およびチャージポンプ回路２２の出力に、バイアス回路７や電圧制御発振器５において貫通電流が流れないような電圧を強制的に出力するか、あるいは、強制的に出力を高インピーダンスにする。（バイアス回路７や電圧制御発振器５に貫通電流が流れないようにするためのスイッチング素子をできるだけ追加しなくても良いようにする。）このような機能を設けることで、システムの待機電力の低減に寄与できる。
【０１９２】
またパルス制御回路８は、モード選択信号ＳＥＬＭＯＤm-1 〜ＳＥＬＭＯＤ0に応じて、例えば、ＰＬＬ回路を搭載したＬＳＩをテストするときに、強制的にＵＰ時あるいはＤＯＷＮ時のチャージポンプ出力電流を流させたり、あるいは外部から電圧を供給して電圧制御発振器５のテストできるように出力を高インピーダンスにする。
このようなテスト機能を設けることで、チャージポンプ回路の出力電流と電圧制御発振器５との発振周波数対制御電圧の特性測定が容易になる。
【０１９３】
＜第７の実施形態＞
図９は、本発明のＰＬＬ回路の第７の実施形態を示す構成図である。
図９に示すＰＬＬ回路は、位相比較器１、パルス制御回路８、チャージポンプ回路２１、チャージポンプ回路２２、ラグリードフィルタ３、ロウパスフィルタ４、バイアス回路７、電圧制御発振器５、分周器６、キャパシタＣPB、キャパシタＣPU1 、キャパシタＣPD1 、キャパシタＣPU2 、キャパシタＣPD2 、キャパシタＣNU1 、キャパシタＣND1 、キャパシタＣNU2 、およびキャパシタＣND2 を有する。
図９と図８の同一符号は同一の構成要素を示す。
【０１９４】
図８に示した本発明の第６の実施形態と図９に示した本発明の第７の実施形態の相違点は、第７の実施形態において、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳにパルスを重畳するキャパシタが増えた点と、電流選択信号ＳＥＬＩＣＰn が増えた点にある。
【０１９５】
バイアス回路７の出力には、キャパシタＣPU1 、キャパシタＣPD1 、キャパシタＣPU2 およびキャパシタＣPD2 が接続され、これらのキャパシタには、パルス制御回路８によるアップ信号／ＵＰn+1 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+1 およびダウン信号ＤＯＷＮn+2 がそれぞれ入力される。また、電源ラインとの間に、バイアス電圧ＰＢＩＡＳを安定化させるためのキャパシタＣPBが接続される。
【０１９６】
ロウパスフィルタ４の出力には、キャパシタＣNU1 、キャパシタＣND1 、キャパシタＣNU2 およびキャパシタＣND2 が接続され、これらのキャパシタには、パルス制御回路８によるアップ信号ＵＰn+1 、アップ信号ＵＰn+2 、ダウン信号／ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+2 がそれぞれ入力される。
【０１９７】
パルス制御回路８は、電流選択信号ＳＥＬＩＣＰn に応じて、チャージポンプ回路２１の出力電流ＩCP1 と、容量の分圧比で発生するパルス波形の電圧変化△Ｖ1AC を制御する。
例えばＳＥＬＩＣＰn がロウレベルの場合、出力電流ＩCP1 として小さな出力電流ＩCP1Sが出力される。また、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+1 のみが活性化され、小さなパルス電圧△Ｖ1ACSが発生される。
逆にＳＥＬＩＣＰｎがハイレベルの場合、出力電流ＩCP1Sに比べて大きな出力電流ＩCP1Lを出力される。また、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ＤＯＷＮn+1 、／ＤＯＷＮn+1 側に加えて、アップ信号ＵＰn+2 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+2 およびダウン信号／ＤＯＷＮn+2 が活性化されて、大きなパルス電圧△Ｖ1ACLが発生される。
【０１９８】
例えば、
ＣLP＝ＣPB＝Ｃ1 、ＣNU1 ＝ＣND1 ＝ＣPU1 ＝ＣPD1 ＝ＣAC1
ＣNU2 ＝ＣND2 ＝ＣPU2 ＝ＣPD2 ＝ＣAC2
として、キャパシタを駆動するパルスの振幅が電圧Ｖddの場合、好適には、次式が成り立つように設計する。
【０１９９】
【数４６】
ＩCP1S×ＲF1≒｛ＣAC1 ／（Ｃ1 ＋２ＣAC1 ＋２ＣAC2 ）｝×Ｖdd
・・・・（４６）
【０２００】
【数４７】
ＩCP1L×ＲF1≒｛( ＣAC1 ＋ＣAC2 )/( Ｃ1 ＋２ＣAC1 ＋２ＣAC2)｝×Ｖdd
・・・・（４７）
【０２０１】
上式に合わせて設計することにより、電圧制御発振器５に入力されるパルス波形の電圧が異なる場合においても、基準クロック信号φＲＥＦの立ち下がりエッジ後におけるパルス波形の電圧変化を小さくすることができる。
【０２０２】
また、特開平１０−２４２８５１や特開平１１−１９５９８２においては、位相差が小さくなると自動的にループのフィードバック量が小さくなるＰＬＬ回路が明らかにされているが、本実施例によれば、例えば、アップ信号ＵＰn+1 、アップ信号／ＵＰn+1 、ダウン信号ＤＯＷＮn+1 およびダウン信号／ＤＯＷＮn+1のパルス幅と、アップ信号ＵＰn+2 、アップ信号／ＵＰn+2 、ダウン信号ＤＯＷＮn+2 およびダウン信号／ＤＯＷＮn+2 のパルス幅とをパルス制御回路８により異なるパルス幅に設定させたり、あるいはアップ信号／ＵＰn およびダウン信号ＤＯＷＮn のパルス幅と、アップ信号／ＵＰn-1 〜アップ信号／ＵＰ0 およびダウン信号ＤＯＷＮn-1 〜ダウン信号ＤＯＷＮ0 のパルス幅とをパルス制御回路８により異なるパルス幅に設定させることで、パルス波形Ｓ1 による画面上は周波数変化を伴わない位相引込の量と、パルス波形Ｓ2 による周波数変化を伴う位相引込の量を、例えば、独立した位相差によって、各々、自動的に切り替えることが可能なＰＬＬ回路やＤＬＬ回路を実現できる。
【０２０３】
以上、ＰＬＬ回路を例にして本発明の詳しい説明を行なったが、他のラグリードフィルタを用いた回路、例えば、ＤＬＬ回路などにも適用できることは言うまでもない。
また、複数の位相比較器や、チャージポンプ回路や、フィルタや、バイアス回路、あるいはこれらの回路中に分岐を有する回路により、複数の分岐したフィードバックループを有するＰＬＬ回路やＤＬＬ回路において、本発明の実施例として紹介しなかったものについても応用できることは言うまでもない。
【０２０４】
＜本発明の応用例＞
図１０は、本発明のＰＬＬ回路を適用したデジタルＴＶ用のドットクロック発生回路およびＶＢＩサンプリングクロック発生回路の構成図である。
図１０に示すドットクロック発生回路およびＶＢＩサンプリングクロック発生回路は、制御回路１０、ＶＢＩサンプリングクロック発生回路１１、ドットクロック発生回路１２Ａ、ドットクロック発生回路１２Ｂ、システムクロック分周器９、およびＰＬＬ回路１００を有する。
【０２０５】
ＰＬＬ回路１００は、例えば図８に示したＰＬＬ回路であり、制御部１０から基準クロック信号ＨＳＮＣＳＬを受けて、これに同期したクロック信号φＶＣＯ１０をＶＢＩサンプリングクロック発生回路１１に出力するとともに、クロック信号ＶＣＯ２０およびクロック信号ＶＣＯ２１を、ドットクロック発生回路１２Ａおよびドットクロック発生回路１２Ｂに出力する。
【０２０６】
制御部１０は、２つの水平同期信号ＨＳＹＮＣ０および水平同期信号ＨＳＹＮＣ１と、システムクロック分周器９の出力クロック信号ＱＮの中からＰＬＬ回路の基準クロック信号ＨＳＮＣＳＬを選択し、位相比較器１に入力する。また、基準クロック信号ＨＳＮＣＳＬの周波数に対応して、分周器６の分周比とチャージポンプ回路２３の出力電流値を最適な値に設定する。古い設定値から新しい設定値への変更は、水平同期ＨＳＹＮＣ０、水平同期信号ＨＳＹＮＣ１、垂直同期信号ＶＳＹＮＣ０、および垂直同期信号ＶＳＹＮＣ１に同期して行なわれる。
【０２０７】
例えば、基準クロック信号として水平同期信号が選択された場合、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳにパルス信号を重畳するアップ信号ＵＰn+1 、ダウン信号／ＤＯＷＮn+1 、アップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が活性化される。これにより、バイアス電圧ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳには、基準クロック信号ＨＳＮＣＳＬの立ち上がりエッジに同期した鈍りのないシャープなパルス波形が発生され、基準クロック信号ＨＳＮＣＳＬの立ち下がり後の周波数変動が抑えられる。
【０２０８】
また例えば、コンピュータ画面などで、基準クロック信号としてシステムクロックを分周した信号が選択された場合には、アップ信号ＵＰn+1 、ダウン信号／ＤＯＷＮn+1 、アップ信号／ＵＰn+1 およびダウン信号ＤＯＷＮn+1 が非活性化される。これにより、基準クロック信号ＨＳＮＣＳＬの立ち上がりエッジには非常に鈍ったパルス波形を発生させて、画面状に斜めドットクロックの幅が変化した領域が発生しないようにする。
【０２０９】
ＴＶの字幕放送などで、ＶＢＩサンプリングクロックを発生する場合には、水平同期信号を基準クロック信号として、（ＶＢＩデータの周波数）×（サンプリング回数）×ＮＶＢＩの周波数を有するクロック信号φＶＣＯ１０が電圧制御発振器５において発生される。このクロック信号φＶＣＯ１０がＶＢＩサンプリングクロック発生回路１１においてＮＶＢＩ分周されることにより、ＶＢＩサンプリングクロックが得られる。
【０２１０】
ドットクロック発生回路１２Ａおよび１２Ｂは、親画面と子画面に対応させるためのそれぞれ独立したドットクロックを発生する。電圧制御発振器５による２つの位相がずれた出力信号φＶＣＯ２０およびφＶＣＯ２１を受けて、これらの反転信号も含めた４つのクロック信号の中から、水平同期信号のバッファ出力ＨＳＹＮＣ０ＢあるいはＨＳＹＮＣ１Ｂの立ち下がりエッジ後に最も早く立ち上がるクロック信号が選択される。この選択されたクロック信号が適当な文字の幅になるように分周されて、ドットクロック０あるいはドットクロック１が発生される。
【０２１１】
本発明のＰＬＬ回路を用いることによって、ＶＢＩサンプリングクロック発生回路１１やドットクロック発生回路１２Ａおよび１２Ｂに供給されるクロック信号のジッタが低減されるので、フリッカーやウェービングの見えない画面表示が得られる。
【０２１２】
【発明の効果】
本発明によれば、ノイズ低減のためにループフィルタにロウパスフィルタが含まれる場合や、電圧制御発振器の制御電圧ラインに制御電圧を安定化するためのキャパシタが設けられている場合でも、基準クロック信号の周期毎に行われる位相引き込み動作において、鈍りのないシャープなパルス波形を有する制御電圧が電圧制御発振器に入力され、位相引き込み動作の後、短時間で制御電圧を安定させることができる。すなわち、基準クロック信号の周期毎に行われる位相引き込み動作後の周波数変動を低減させることができる。
また、基準クロック信号の周期毎に行われる位相引き込み動作において、鈍りのないシャープなパルス波形を有する制御電圧を発生させるか、あるいは非常に鈍った制御電圧を発生させるかを、任意に選択することができる。これにより、基準クロック信号の周波数やデューティ、回路の使用方法やノイズレベルなどに応じて適切な設定が選択できるので、ＰＬＬ回路を様々な用途に活用できる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の第１の実施形態を示す構成図である。
【図２】本発明のＰＬＬ回路の第１の実施形態の動作を説明するための波形図である。
【図３】本発明のＰＬＬ回路の第２の実施形態を示す構成図である。
【図４】本発明のＰＬＬ回路の第２の実施形態の動作を説明するための波形図である。
【図５】本発明のＰＬＬ回路の第３の実施形態を示す構成図である。
【図６】本発明のＰＬＬ回路の第４の実施形態を示す構成図である。
【図７】本発明のＰＬＬ回路の第５の実施形態を示す構成図である。
【図８】本発明のＰＬＬ回路の第６の実施形態を示す構成図である。
【図９】本発明のＰＬＬ回路の第７の実施形態を示す構成図である。
【図１０】本発明のＰＬＬ回路を適用したデジタルＴＶ用のドットクロック発生回路およびＶＢＩサンプリングクロック発生回路の構成図である。
【図１１】ラグリードフィルタを用いた従来のＰＬＬ回路の第１の形態を示す構成図。
【図１２】従来のＰＬＬ回路の第１の形態の動作を説明するための波形図である。
【図１３】ラグリードフィルタを用いた従来のＰＬＬ回路の第２の形態を示す構成図である。
【図１４】従来のＰＬＬ回路の第２の形態の動作を説明するための波形図である。
【図１５】電圧制御発振器の回路例を示す図である。
【図１６】バイアス回路の回路例を示す図である。
【符号の説明】
１…位相比較器、２，２１，２２…チャージポンプ回路、３…ラグリードフィルタ、４…ロウパスフィルタ、５…電圧制御発振器、６…分周器、７…バイアス回路、８…パルス制御回路、ＣF1，ＣLP，ＣPB，ＣNB，ＣPU1 ，ＣPD1 ，ＣPU2，ＣPD2 ，ＣNU1 ，ＣND1 ，ＣNU2 ，ＣND2 …キャパシタ、ＲF1，ＲLP…抵抗
Claims (21)
- 基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、
パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、
上記重畳手段により信号を重畳された制御信号を受けて、当該制御信号に応じた周波数を有する上記帰還信号を上記位相比較手段に出力する発振回路と
を有する位相同期ループ回路。 - 上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む、
請求項１に記載の位相同期ループ回路。 - 上記平滑手段は、
上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流を出力する電流出力手段と、
上記電流出力手段の出力電流を平滑した上記制御信号を出力するフィルタとを含む、
請求項２に記載の位相同期ループ回路。 - 上記パルス制御回路は、モード選択信号に応じて、上記重畳手段への上記進み位相信号および上記遅れ位相信号の出力を活性化または非活性化する、
請求項１に記載の位相同期ループ回路。 - 上記パルス制御回路は、パルス振幅調節信号に応じて、複数の上記進み位相信号または上記遅れ位相信号から、少なくとも１つの上記進み位相信号または上記遅れ位相信号を選択して上記重畳手段に出力し、
上記重畳手段は、一方の端子に上記の進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続された少なくとも１つのキャパシタを含む、
請求項１に記載の位相同期ループ回路。 - 基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、
パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、
上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、
上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、
上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、
上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、
上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、終段の上記遅延段の出力信号を初段の上記遅延段の入力に帰還させ、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する発振回路と
を有する位相同期ループ回路。 - 上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含み、
上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む、
請求項６に記載の位相同期ループ回路。 - 上記平滑手段は、
上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流を出力する電流出力手段と、
上記電流出力手段の出力電流を受ける抵抗とキャパシタとの直列回路とを含み、
上記バイアス信号生成手段は、上記直列回路の出力電圧に応じて上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号を生成する、
請求項６に記載の位相同期ループ回路。 - 上記パルス制御回路は、モード選択信号に応じて、上記第１および第２の重畳手段への上記進み位相信号および上記遅れ位相信号の出力を活性化または非活性化する、
請求項６に記載の位相同期ループ回路。 - 上記パルス制御回路は、パルス振幅調節信号に応じて、複数の上記進み位相信号または上記遅れ位相信号から、少なくとも１つの上記進み位相信号または上記遅れ位相信号を選択して上記第１の重畳手段および上記第２の重畳手段に出力し、
上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続された少なくとも１つのキャパシタを含み、
上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第２のバイアス信号の出力ラインに接続された少なくとも１つのキャパシタを含む、
請求項６に記載の位相同期ループ回路。 - 基準信号に対する帰還信号の進み位相または遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、
パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を上記平滑手段から出力された制御信号に重畳する重畳手段と、
上記重畳手段により信号を重畳された制御信号および上記基準信号を受けて、上記基準信号に対して当該制御信号に応じた遅延を有する上記帰還信号を上記位相比較手段に出力する遅延回路と
を有する遅延同期ループ回路。 - 上記重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続されたキャパシタを含む、
請求項１１に記載の遅延同期ループ回路。 - 上記平滑手段は、
上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流を出力する電流出力手段と、
上記電流出力手段の出力電流を平滑した上記制御信号を出力するフィルタとを含む、
請求項１２に記載の遅延同期ループ回路。 - 上記平滑手段は、
上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流を出力する第１の電流出力手段および第２の電流出力手段と、
上記第１の電流出力手段の出力電流を受ける抵抗と、当該抵抗の電流および上記第２の電流出力手段の出力電流を受けるキャパシタとの直列回路と、
上記直列回路の電圧を受けて、当該電圧に含まれるノイズ成分を除去した上記制御信号を出力するノイズフィルタとを含む、
請求項１２に記載の遅延同期ループ回路。 - 上記パルス制御回路は、モード選択信号に応じて、上記重畳手段への上記進み位相信号および上記遅れ位相信号の出力を活性化または非活性化する、
請求項１１に記載の遅延同期ループ回路。 - 上記パルス制御回路は、パルス振幅調節信号に応じて、複数の上記進み位相信号または上記遅れ位相信号から、少なくとも１つの上記進み位相信号または上記遅れ位相信号を選択して上記重畳手段に出力し、
上記重畳手段は、一方の端子に上記の進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記平滑手段の上記制御信号の出力ラインに接続された少なくとも１つのキャパシタを含む、
請求項１１に記載の遅延同期ループ回路。 - 基準信号に対する帰還信号の進み位相および遅れ位相の大きさを検出し、上記進み位相の大きさに応じたパルス幅を有する進み位相信号、または上記遅れ位相の大きさに応じたパルス幅を有する遅れ位相信号を出力する位相比較手段と、
パルス振幅調節信号に応じて、上記進み位相信号および上記遅れ位相信号のパルス振幅を調節するパルス制御回路と、
上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を平滑した制御信号を出力する平滑手段と、
上記平滑手段の出力に接続され、上記制御信号に応じて該制御信号と同位相のパルス波形の第１のバイアス信号および上記制御信号と逆位相のパルス波形の第２のバイアス信号を出力するバイアス信号生成手段と、
上記第１のバイアス信号および上記第２のバイアス信号に含まれるノイズ成分を除去するノイズフィルタと、
上記第１のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第１の重畳手段と、
上記第２のバイアス信号に、上記パルス制御回路から出力された上記進み位相信号または上記遅れ位相信号を重畳する第２の重畳手段と、
上記第１の重畳手段により信号を重畳された上記第１のバイアス信号に応じて可変される第１の電流と、上記第２の重畳手段により信号を重畳された上記第２のバイアス信号に応じて可変される第２の電流とが供給されてトランジスタの制御電圧が可変され、発振信号のパルスの遅延量を可変して出力する複数の遅延段を含み、上記基準信号を上記遅延段の初段に入力し、一の上記遅延段の出力信号を上記帰還信号として上記位相比較手段に出力する遅延回路と
を有する遅延同期ループ回路。 - 上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続されたキャパシタを含み、
上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第２のバイアス信号の出力ラインに接続されたキャパシタを含む、
請求項１７に記載の遅延同期ループ回路。 - 上記平滑手段は、
上記進み位相信号に応じた電流、または上記遅れ位相信号に応じた電流を出力する第１の電流出力手段および第２の電流出力手段と、
上記第１の電流出力手段の出力電流を受ける抵抗と、当該抵抗の電流および上記第２の電流出力手段の出力電流を受けるキャパシタとの直列回路とを含み、
上記バイアス信号生成手段は、上記直列回路の出力電圧に応じて上記同位相のパルス波形の第１のバイアス信号および上記逆位相のパルス波形の第２のバイアス信号を出力する、
請求項１７に記載の遅延同期ループ回路。 - 上記パルス制御回路は、モード選択信号に応じて、上記第１および第２の重畳手段への上記進み位相信号および上記遅れ位相信号の出力を活性化または非活性化する、
請求項１７に記載の遅延同期ループ回路。 - 上記パルス制御回路は、パルス振幅調節信号に応じて、複数の上記進み位相信号または上記遅れ位相信号から、少なくとも１つの上記進み位相信号または上記遅れ位相信号を選択して上記第１の重畳手段および上記第２の重畳手段に出力し、
上記第１の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第１のバイアス信号の出力ラインに接続された少なくとも１つのキャパシタを含み、
上記第２の重畳手段は、一方の端子に上記進み位相信号または上記遅れ位相信号を受けて、他方の端子が上記バイアス信号生成手段の上記第２のバイアス信号の出力ラインに接続された少なくとも１つのキャパシタを含む、
請求項１７に記載の遅延同期ループ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287003A JP4407031B2 (ja) | 2000-09-21 | 2000-09-21 | 位相同期ループ回路および遅延同期ループ回路 |
| KR1020010057583A KR100849476B1 (ko) | 2000-09-21 | 2001-09-18 | 위상 동기 루프 회로 및 지연 동기 루프 회로 |
| US09/955,071 US6954511B2 (en) | 2000-09-21 | 2001-09-19 | Phase-locked loop circuit and delay-locked loop circuit |
| DE60114965T DE60114965T2 (de) | 2000-09-21 | 2001-09-20 | Phasenregelschleife und Verzögerungsregelschleife |
| EP01402418A EP1193874B1 (en) | 2000-09-21 | 2001-09-20 | Phase-locked loop circuit and delay-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287003A JP4407031B2 (ja) | 2000-09-21 | 2000-09-21 | 位相同期ループ回路および遅延同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100984A JP2002100984A (ja) | 2002-04-05 |
| JP4407031B2 true JP4407031B2 (ja) | 2010-02-03 |
Family
ID=18770825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000287003A Expired - Fee Related JP4407031B2 (ja) | 2000-09-21 | 2000-09-21 | 位相同期ループ回路および遅延同期ループ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6954511B2 (ja) |
| EP (1) | EP1193874B1 (ja) |
| JP (1) | JP4407031B2 (ja) |
| KR (1) | KR100849476B1 (ja) |
| DE (1) | DE60114965T2 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4407031B2 (ja) * | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7127631B2 (en) * | 2002-03-28 | 2006-10-24 | Advanced Analogic Technologies, Inc. | Single wire serial interface utilizing count of encoded clock pulses with reset |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| GB0212740D0 (en) * | 2002-05-31 | 2002-07-10 | Hitachi Ltd | Transmitter and wireless communication apparatus using the transmitter |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| JP4220828B2 (ja) * | 2003-04-25 | 2009-02-04 | パナソニック株式会社 | 低域ろ波回路、フィードバックシステムおよび半導体集積回路 |
| US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
| EP3512102B1 (en) * | 2003-12-11 | 2021-01-20 | Conversant Intellectual Property Management Inc. | High output impedance charge pump for pll/dll |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US7382178B2 (en) | 2004-07-09 | 2008-06-03 | Mosaid Technologies Corporation | Systems and methods for minimizing static leakage of an integrated circuit |
| US7149145B2 (en) | 2004-07-19 | 2006-12-12 | Micron Technology, Inc. | Delay stage-interweaved analog DLL/PLL |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US7750695B2 (en) * | 2004-12-13 | 2010-07-06 | Mosaid Technologies Incorporated | Phase-locked loop circuitry using charge pumps with current mirror circuitry |
| US7190201B2 (en) | 2005-02-03 | 2007-03-13 | Mosaid Technologies, Inc. | Method and apparatus for initializing a delay locked loop |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| JP4575816B2 (ja) * | 2005-03-23 | 2010-11-04 | 株式会社アドバンテスト | 基準信号に基づいて信号を発生させる発振装置 |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US7777541B1 (en) | 2006-02-01 | 2010-08-17 | Cypress Semiconductor Corporation | Charge pump circuit and method for phase locked loop |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US7567133B2 (en) | 2006-04-06 | 2009-07-28 | Mosaid Technologies Corporation | Phase-locked loop filter capacitance with a drag current |
| US7671642B2 (en) * | 2006-12-13 | 2010-03-02 | Atmel Corporation | Amplitude controlled sawtooth generator |
| US7336110B1 (en) | 2007-01-17 | 2008-02-26 | Atmel Corporation | Differential amplitude controlled sawtooth generator |
| US7551012B2 (en) * | 2007-03-27 | 2009-06-23 | Mosaid Technologies Incorporated | Phase shifting in DLL/PLL |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| TWI463865B (zh) * | 2007-11-23 | 2014-12-01 | Mstar Semiconductor Inc | 多切割之水平同步訊號之產生裝置及方法 |
| JP4683088B2 (ja) * | 2008-07-31 | 2011-05-11 | ソニー株式会社 | 位相同期回路並びに記録再生装置および電子機器 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| US8461885B2 (en) * | 2011-06-08 | 2013-06-11 | Analog Devices, Inc. | Hybrid digital-analog phase locked loops |
| GB201514220D0 (en) * | 2015-08-12 | 2015-09-23 | Norgren Ltd C A | Cascaded adaptive filters for attenuating noise in a feedback path of a flow controller |
| CN107863945A (zh) * | 2017-09-30 | 2018-03-30 | 苏州威发半导体有限公司 | 一种电容倍增rc网络 |
| GB2607772A (en) * | 2020-03-11 | 2022-12-14 | Leco Corp | Voltage stabilizer for sources with unacceptable output variation |
| US11177815B2 (en) | 2020-03-13 | 2021-11-16 | Analog Devices International Unlimited Company | Timing alignment systems with gap detection and compensation |
| CN112073059B (zh) * | 2020-08-27 | 2023-11-21 | 灿芯半导体(上海)股份有限公司 | 一种dll电路 |
| CN114598320A (zh) * | 2022-03-31 | 2022-06-07 | 上海韬润半导体有限公司 | 用于锁相环的环路滤波器以及锁相环 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156855A (en) * | 1978-01-26 | 1979-05-29 | Rca Corporation | Phase-locked loop with variable gain and bandwidth |
| NL8702424A (nl) | 1987-10-12 | 1989-05-01 | Philips Nv | Oscillatorschakeling met een faseregellus. |
| US4885554A (en) | 1988-12-16 | 1989-12-05 | Tektronix, Inc. | Phase-offset signal generator |
| DE4013694A1 (de) * | 1990-04-28 | 1991-10-31 | Thomson Brandt Gmbh | Phasenregelschaltung |
| JPH0879064A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 位相同期ループ回路 |
| JPH09214331A (ja) * | 1995-11-30 | 1997-08-15 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ及びその駆動方法 |
| JP3338748B2 (ja) * | 1996-01-30 | 2002-10-28 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| JPH1084279A (ja) * | 1996-09-06 | 1998-03-31 | Sony Corp | Ｐｌｌ回路およびこれを用いた記録再生装置 |
| DE19639370A1 (de) | 1996-09-25 | 1998-03-26 | Philips Patentverwaltung | Phasenregelkreis |
| JPH10242851A (ja) | 1997-02-25 | 1998-09-11 | Hitachi Ltd | Ｐｌｌ回路 |
| JPH1127106A (ja) | 1997-06-30 | 1999-01-29 | Oki Electric Ind Co Ltd | 電圧制御発振回路 |
| JP3047968B2 (ja) * | 1997-08-07 | 2000-06-05 | 日本電気株式会社 | Ｐｌｌ回路 |
| JPH11195982A (ja) | 1998-01-06 | 1999-07-21 | Nec Corp | Ｐｌｌ回路 |
| JP4407031B2 (ja) * | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
-
2000
- 2000-09-21 JP JP2000287003A patent/JP4407031B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-18 KR KR1020010057583A patent/KR100849476B1/ko not_active IP Right Cessation
- 2001-09-19 US US09/955,071 patent/US6954511B2/en not_active Expired - Fee Related
- 2001-09-20 EP EP01402418A patent/EP1193874B1/en not_active Expired - Lifetime
- 2001-09-20 DE DE60114965T patent/DE60114965T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60114965D1 (de) | 2005-12-22 |
| DE60114965T2 (de) | 2006-07-27 |
| US20020051508A1 (en) | 2002-05-02 |
| KR100849476B1 (ko) | 2008-07-30 |
| US6954511B2 (en) | 2005-10-11 |
| EP1193874A1 (en) | 2002-04-03 |
| EP1193874B1 (en) | 2005-11-16 |
| KR20020023124A (ko) | 2002-03-28 |
| JP2002100984A (ja) | 2002-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4407031B2 (ja) | 位相同期ループ回路および遅延同期ループ回路 | |
| US6188252B1 (en) | Horizontal oscillation circuit capable of changing frequency | |
| US6515520B2 (en) | Charge pump circuit for phase-locked loop circuitry | |
| US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
| JP3191212B2 (ja) | 周波数倍加回路 | |
| KR100429127B1 (ko) | 클럭 동기 장치 | |
| US20060097795A1 (en) | Phase and delay locked loops and semiconductor memory device having the same | |
| US6526111B1 (en) | Method and apparatus for phase locked loop having reduced jitter and/or frequency biasing | |
| TW541800B (en) | Phase lock loop-based de-skew buffer circuit and manufacturing method thereof | |
| US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
| US6320424B1 (en) | Method of providing and circuit for providing phase lock loop frequency overshoot control | |
| JPH09270704A (ja) | 位相同期回路 | |
| US5081429A (en) | Voltage controlled oscillator with controlled load | |
| KR100840695B1 (ko) | 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로 | |
| KR100711103B1 (ko) | 적응형 3상태 위상 주파수 검출기 및 검출방법과 이를이용한 위상동기루프 | |
| US6434206B1 (en) | Phase locked loop circuit for reducing lock-in time | |
| JPH08307254A (ja) | 同期クロック生成回路 | |
| JP2002076856A (ja) | バイアス信号生成回路、遅延回路、発振回路およびクロック群発生回路 | |
| US7741888B2 (en) | PLL circuit having loop filter and method of driving the same | |
| JP2006157927A (ja) | キャパシタンスを変化させる方法及び装置 | |
| EP4106205A1 (en) | Phase-locked loop circuit | |
| Chen et al. | A fast-lock analog multiphase delay-locked loop using a dual-slope technique | |
| KR102514825B1 (ko) | 위상 고정 루프를 위한 전하 펌프 보정 회로 | |
| US8619937B2 (en) | Integrated CMOS clock generator with a self-biased phase locked loop circuit | |
| JP3276718B2 (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090319 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091020 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091102 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |