JP4397492B2 - デジタル−アナログ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、離散的なデジタルデータを連続的なアナログ信号に変換するデジタル−アナログ変換器に関する。なお、本明細書においては、関数の値が局所的な領域で０以外の有限の値を有し、それ以外の領域で０となる場合を「有限台」と称して説明を行うものとする。
【０００２】
【従来の技術】
最近のデジタルオーディオ装置、例えばＣＤ（コンパクトディスク）プレーヤ等においては、離散的な音楽データ（デジタルデータ）から連続的なアナログの音声信号を得るためにオーバーサンプリング技術を適用したＤ／Ａ（デジタル−アナログ）変換器が用いられている。このようなＤ／Ａ変換器は、入力されるデジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般にはデジタルフィルタが用いられており、各補間値をサンプルホールド回路によって保持して階段状の信号波形を生成した後にこれをローパスフィルタに通すことによって滑らかなアナログの音声信号を出力している。
【０００３】
ところで、離散的なデジタルデータの間を補間する方法としては、ＷＯ９９／３８０９０に開示されたデータ補間方式が知られている。このデータ補間方式では、全域で１回だけ微分可能であって、補間位置を挟んで前後２個ずつ、合計４個の標本点のみを考慮すればよい標本化関数が用いられている。この標本化関数は、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／（πｆｔ）で定義されるｓｉｎｃ関数と異なり、有限台の値を有しているため、４個という少ないデジタルデータを用いて補間演算を行っても打ち切り誤差が生じないという利点がある。
【０００４】
一般には、上述した標本化関数の波形データをＦＩＲ（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）フィルタのタップ係数に設定したデジタルフィルタを用いることにより、オーバーサンプリングを行っている。
【０００５】
【発明が解決しようとする課題】
ところで、上述したデジタルフィルタによって離散的なデジタルデータ間の補間演算を行うオーバーサンプリング技術を用いると、減衰特性がなだらかなローパスフィルタを用いることができるため、ローパスフィルタによる位相特性を直線位相特性に近づけることができるとともに標本化折返し雑音を低減することが可能になる。このような効果はオーバーサンプリングの周波数を上げれば上げるほど顕著になるが、サンプリング周波数を上げるとそれだけデジタルフィルタやサンプルホールド回路の処理速度も高速化されるため、高速化に適した高価な部品を使用する必要があり、部品コストの上昇を招く。また、画像データのように本来のサンプリング周波数自体が高い場合（例えば数ＭＨｚ）には、これをオーバーサンプリングするには数十ＭＨｚから数百ＭＨｚで動作可能な部品を用いてデジタルフィルタやサンプルホールド回路を構成する必要があり、その実現が容易ではなかった。
【０００６】
また、オーバーサンプリング技術を用いた場合であっても、最終的には階段状の信号波形をローパスフィルタに通して滑らかなアナログ信号を生成しているため、ローパスフィルタを用いている限り厳密な意味での直線位相特性を持たせることができず、出力波形の歪みが生じていた。
【０００７】
本発明は、このような点に鑑みて創作されたものであり、その目的は、部品の動作速度を上げることなく歪みの少ない出力波形を得ることができるデジタル−アナログ変換器を提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明のデジタル−アナログ変換器は、所定間隔で入力される複数のデジタルデータのそれぞれに対応して、複数の乗数を用いた複数の乗算処理を乗算手段によって行い、これら複数の乗算結果を複数のデータ保持部に保持し、各データ保持部に保持された複数の乗算結果を所定の順番で読み出すことにより、入力された各デジタルデータに対応する階段関数を発生させている。そして、それぞれのデジタルデータに対応する階段関数の値を加算手段によって加算して得られるデジタルデータに対応する階段状のアナログ電圧を階段電圧波形発生手段によって生成した後、複数の積分処理手段によって複数回のアナログ積分を行うことにより、順に入力される各デジタルデータに対応する電圧値の間を滑らかにつなぐ連続したアナログ信号を発生する。このように、順に入力される複数のデジタルデータのそれぞれに対応する各階段関数の値を加算し、その後この加算結果をアナログ電圧に変換して積分することにより連続的に変化するアナログ信号が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【０００９】
また、上述した乗算手段による乗算処理に用いられる各乗数は、区分多項式によって構成された所定の標本化関数について、これらの区分多項式のそれぞれを複数回微分することにより得られる階段関数の各値に対応していることが望ましい。すなわち、反対にこのような階段関数を複数回積分することにより、所定の標本化関数に対応した波形を得ることができるため、標本化関数による畳み込み演算を、階段関数を合成することによって等価的に実現することが可能になる。したがって、処理内容を単純化することができ、デジタルデータをアナログデータに変換するために必要な処理量の低減が可能になる。
【００１０】
また、上述した階段関数は、正領域と負領域の面積が等しく設定されていることが望ましい。これにより、積分処理手段による積分結果が発散することを防止することができる。
【００１１】
また、上述した標本化関数は、全域が１回だけ微分可能であって有限台の値を有することが望ましい。全域が１回だけ微分可能であれば充分に自然現象を近似できると考えられ、しかも微分回数を少なく設定することにより、積分処理手段によりアナログ積分を行う回数を少なくすることができるため、構成の簡略化が可能になる。
【００１２】
また、上述した階段関数は、等間隔に配置された５つのデジタルデータに対応した所定範囲において、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされた同じ幅の８つの区分領域からなっており、この８つの重み付け係数を乗算手段のそれぞれの乗数として設定することが望ましい。単純な重み付け係数を乗算手段の乗数として用いることができるため、乗算処理の簡略化が可能になる。
【００１３】
特に、乗算手段において行われる乗算処理は、ビットシフトによる２のべき乗倍の演算結果にデジタルデータ自身を加算することによって実現することが望ましい。乗算処理をビットシフト処理と加算処理に置き換えることができるため、処理内容を簡素化することによる構成の簡略化、処理の高速化が可能になる。
【００１４】
また、アナログ積分が行われる回数は２回であり、積分処理手段から電圧レベルが二次関数的に変化するアナログ信号を出力することが望ましい。離散的なデジタルデータに対応する電圧値の間を二次関数的に変化するアナログ信号によって補間することにより、不要な高周波成分等を含まない良好な出力波形を得ることができる。
【００１５】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＤ／Ａ変換器について、図面を参照しながら詳細に説明する。図１は、本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。この標本化関数Ｈ（ｔ）は、ＷＯ９９／３８０９０に開示されたものであり、以下の式で表される。
【００１６】
（−ｔ^２−４ｔ−４）／４ ；−２≦ｔ＜−３／２
（３ｔ^２＋８ｔ＋５）／４ ；−３／２≦ｔ＜−１
（５ｔ^２＋１２ｔ＋７）／４ ；−１≦ｔ＜−１／２
（−７ｔ^２＋４）／４ ；−１／２≦ｔ＜０
（−７ｔ^２＋４）／４ ；０≦ｔ＜１／２
（５ｔ^２−１２ｔ＋７）／４ ；１／２≦ｔ＜１
（３ｔ^２−８ｔ＋５）／４ ；１≦ｔ＜３／２
（−ｔ^２＋４ｔ−４）／４ ；３／２≦ｔ≦２ …（１）
ここで、ｔ＝０、±１、±２が標本位置を示している。図１に示される標本化関数Ｈ（ｔ）は、全域において１回だけ微分可能であって、しかも標本位置ｔ＝±２において０に収束する有限台の関数であり、この標本化関数Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うことにより、標本値の間を１回だけ微分可能な関数を用いて補間することができる。
【００１７】
図２は、標本値とその間の補間値との関係を示す図である。図２に示すように、４つの標本位置をｔ１、ｔ２、ｔ３、ｔ４とし、それぞれの間隔を１とする。標本位置ｔ２とｔ３の間の補間位置ｔ０に対応する補間値ｙは、
ｙ＝Ｙ（ｔ１）・Ｈ（１＋ａ）＋Ｙ（ｔ２）・Ｈ（ａ）
＋Ｙ（ｔ３）・Ｈ（１−ａ）＋Ｙ（ｔ４）・Ｈ（２−ａ） …（２）
となる。ここで、Ｙ（ｔ）は標本位置ｔにおける各標本値を示している。また、１＋ａ、ａ、１−ａ、２−ａのそれぞれは、補間位置ｔ０と各標本位置ｔ１〜ｔ４間での距離である。
【００１８】
ところで、上述したように、原理的には各標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して畳み込み演算を行うことにより、各標本値の間の補間値を求めることができるが、図１に示した標本化関数は全域で１回だけ微分可能な二次の区分多項式であり、この特徴を利用して、等価的な他の処理手順によって補間値を求めることができる。
【００１９】
図３は、図１に示した標本化関数を１回微分した波形を示す図である。図１に示した標本化関数Ｈ（ｔ）は、全域で１回微分可能な二次の区分多項式であるため、これを１回微分することにより、図３に示すような連続的な折れ線状の波形からなる折れ線関数を得ることができる。
【００２０】
また、図４は図３に示した折れ線関数をさらに微分した波形を示す図である。但し、折れ線波形には複数の角点が含まれており、全域で微分することはできないため、隣接する２つの角点に挟まれた直線部分について微分を行うものとする。図３に示す折れ線波形を微分することにより、図４に示すような階段状の波形からなる階段関数を得ることができる。
【００２１】
このように、上述した標本化関数Ｈ（ｔ）は、全域を１回微分して折れ線関数が得られ、この折れ線関数の各直線部分をさらに微分することにより階段関数が得られる。したがって、反対に図４に示した階段関数を発生させ、これを２回積分することにより、図１に示した標本化関数Ｈ（ｔ）を得ることができる。
【００２２】
なお、図４に示した階段関数は正領域と負領域とが等しい面積を有しており、これらを合計した値が０となる特徴を有している。換言すれば、このような特徴を有する階段関数を複数回積分することにより、図１に示したような全域における微分可能性が保証された有限台の標本化関数を得ることができる。
【００２３】
ところで、（２）式に示した畳み込み演算による補間値の算出では、標本化関数Ｈ（ｔ）の値に各標本値を乗算したが、図４に示した階段関数を２回積分して標本化関数Ｈ（ｔ）を求める場合には、この積分処理によって得られた標本化関数の値に各標本値を乗算する場合の他に、等価的には、積分処理前の階段関数を発生させる際に、各標本値が乗算された階段関数を発生させ、この階段関数を用いて畳み込み演算を行った結果に対して２回の積分処理を行って補間値を求めることができる。本実施形態のＤ／Ａ変換器は、このようにして補間値を求めており、次にその詳細を説明する。
【００２４】
図５は、本実施形態のＤ／Ａ変換器の構成を示す図である。同図に示すＤ／Ａ変換器は、乗算部１、４つのデータ保持部２−１、２−２、２−３、２−４、４つのデータセレクタ３−１、３−２、３−３、３−４、加算部４、Ｄ／Ａ変換器５、２つの積分回路６−１、６−２を含んで構成されている。
【００２５】
乗算部１は、所定の時間間隔で順次入力される離散的なデジタルデータに対して、図４に示した階段関数の各値に対応した乗数を乗算した結果を出力する。図４に示した階段関数の各値は、上述した（１）式の各区分多項式を２回微分することにより得ることができ、以下のようになる。
【００２６】
−１ ；−２≦ｔ＜−３／２
＋３ ；−３／２≦ｔ＜−１
＋５ ；−１≦ｔ＜−１／２
−７ ；−１／２≦ｔ＜０
−７ ；０≦ｔ＜１／２
＋５ ；１／２≦ｔ＜１
＋３ ；１≦ｔ＜３／２
−１ ；３／２≦ｔ≦２
したがって、乗算部１は、例えば、データＤが入力された場合に、この入力データＤに対して上述した階段関数に対応した４種類の値（−１、＋３、＋５、−７）を乗数としてそれぞれ乗算して、−Ｄ、＋３Ｄ、＋５Ｄ、−７Ｄの４つで１組のデータを並行して出力する。
【００２７】
データ保持部２−１〜２−４は、乗算部１から出力される４つのデータを１組として巡回的に取り込み、次の取り込みタイミングまでそのデータを保持する。例えば、最初の入力データに対応して乗算部１から出力される４つのデータがデータ保持部２−１に取り込まれて保持され、２番目の入力データに対応して乗算部１から出力される４つのデータがデータ保持部２−１に取り込まれて保持される。同様に、３番目、４番目の入力データに対応して乗算部１から出力される４つのデータがデータ保持部２−３、２−４に順番に取り込まれて保持される。各データ保持部２−１〜２−４におけるデータの保持動作を一巡すると、次に５番目の入力データに対応して乗算部１から出力される４つのデータが、一番早くデータを保持したデータ保持部２−１に取り込まれて保持される。このようにして、入力データに対応して乗算部１から出力される４つのデータがデータ保持部２−１等によって巡回的に保持される。
【００２８】
データセレクタ３−１〜３−４は、１対１に対応するデータ保持部２−１〜２−４のそれぞれに保持された４つのデータを所定の順番で読み出すことにより、階段関数に対応して階段状に値が変化するデータを出力する。具体的には、例えば、データＤに上述した４種類の乗数を乗算して得られた４つのデータ（−Ｄ、＋３Ｄ、＋５Ｄ、−７Ｄ）がデータ保持部２−１に保持されている場合に、データセレクタ３−１は、この保持されたデジタルデータを所定の時間間隔で−Ｄ、＋３Ｄ、＋５Ｄ、−７Ｄ、−７Ｄ、＋５Ｄ、＋３Ｄ、−Ｄという順番で巡回的に読み出すことにより、入力データＤに比例した値を有する階段関数のデータを出力する。
【００２９】
加算部４は、４つのデータセレクタ３−１〜３−４から出力されるそれぞれの階段関数の値をデジタル的に加算する。Ｄ／Ａ変換器５は、加算部４から出力される階段状のデジタルデータに対応するアナログ電圧を発生する。このＤ／Ａ変換器５は、入力されるデジタルデータの値に比例した一定のアナログ電圧を発生するため、階段状の出力電圧が得られる。
【００３０】
縦続接続された２つの積分回路６−１、６−２は、Ｄ／Ａ変換器５の出力端に現れる階段状の出力電圧に対して２回の積分処理を行う。前段の積分回路６−１からは直線状（一次関数的）に変化する出力電圧が得られ、後段の積分回路６−２からは二次関数的に変化する出力電圧が得られる。このようにして、複数のデジタルデータが一定間隔で乗算部１に入力されると、後段の積分回路６−２からは、各デジタルデータに対応する電圧値の間を１回だけ微分可能な滑らかな曲線で結んだ連続的なアナログ信号が得られる。
【００３１】
図６は、積分回路の具体的な構成の一例を示す図である。同図では、積分回路６−１の具体的な構成の一例が示されているが、積分回路６−２も同様の構成により実現することができる。図６に示す積分回路６−１は、演算増幅器６１、キャパシタ６２、抵抗６３を含んで構成された一般的なアナログ積分回路であり、抵抗６３の一方端に印加される電圧に対して所定の積分動作が行われる。
【００３２】
上述した乗算部１が乗算手段に、データ保持部２−１等とデータセレクタ３−１等との組み合わせが階段関数発生手段に、加算部４が加算手段に、Ｄ／Ａ変換器５が階段電圧波形発生手段に、積分回路６−１、６−２が積分処理手段にそれぞれ対応する。
【００３３】
図７は、本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。図７（Ａ）に示すように一定の時間間隔でデジタルデータＤ_１、Ｄ_２、Ｄ_３、…が入力されると、各データ保持部２−１〜２−４は、これらのデジタルデータＤ_１、Ｄ_２、Ｄ_３、…に対応した４つのデータを巡回的に保持する。具体的には、データ保持部２−１は、１番目の入力データＤ_１に対応して乗算部１から出力される４つのデータ−Ｄ_１、＋３Ｄ_１、＋５Ｄ_１、−７Ｄ_１を取り込んで、入力されるデジタルデータが一巡するまで（５番目の入力データＤ_５に対応する４つのデータ（−Ｄ_５、＋３Ｄ_５、＋５Ｄ_５、−７Ｄ_５）が入力されるまで）保持する（図７（Ｂ））。また、データセレクタ３−１は、この１番目の入力データＤ_１に対応する４つのデータを所定の順番で読み出して、入力データＤ_１に比例した値を有する階段関数を発生する（図７（Ｃ））。
【００３４】
同様に、データ保持部２−２は、２番目の入力データＤ_２に対応して乗算部１から出力される４つのデータ−Ｄ_２、＋３Ｄ_２、＋５Ｄ_２、−７Ｄ_２を取り込んで、入力されるデジタルデータが一巡するまで（６番目の入力データＤ_６に対応する４つのデータが入力されるまで）保持する（図７（Ｄ））。また、データセレクタ３−２は、この２番目の入力データＤ_２に対応する４つのデータを所定の順番で読み出して、入力データＤ_２に比例した値を有する階段関数を発生する（図７（Ｅ））。
【００３５】
データ保持部２−３は、３番目の入力データＤ_３に対応して乗算部１から出力される４つのデータ−Ｄ_３、＋３Ｄ_３、＋５Ｄ_３、−７Ｄ_３を取り込んで、入力されるデジタルデータが一巡するまで（７番目の入力データＤ_７に対応する４つのデータが入力されるまで）保持する（図７（Ｆ））。また、データセレクタ３−３は、この３番目の入力データＤ_３に対応する４つのデータを所定の順番で読み出して、入力データＤ_３に比例した値を有する階段関数を発生する（図７（Ｇ））。
【００３６】
データ保持部２−４は、４番目の入力データＤ_４に対応して乗算部１から出力される４つのデータ−Ｄ_４、＋３Ｄ_４、＋５Ｄ_４、−７Ｄ_４を取り込んで、入力されるデジタルデータが一巡するまで（８番目の入力データＤ_８に対応する４つのデータが入力されるまで）保持する（図７（Ｈ））。また、データセレクタ３−４は、この４番目の入力データＤ_４に対応する４つのデータを所定の順番で読み出して、入力データＤ_４に比例した値を有する階段関数を発生する（図７（Ｉ））。
【００３７】
加算部４は、このようにして４つのデータセレクタ３−１〜３−４のそれぞれから出力される各階段関数の値を加算する。ところで、図４に示したように、各データセレクタ３−１〜３−４によって発生する階段関数は、図１に示した標本化関数の有限台の範囲である標本位置ｔ＝−２〜＋２の領域を０．５毎に分割した８つの区分領域を有する有限台の関数である。例えば、標本位置ｔ＝−２から＋２に向かって順に第１区分領域、第２区分領域、…第８区分領域とする。
【００３８】
まず、加算部４は、データセレクタ３−１から出力される第７区分領域に対応する値（＋３Ｄ_１）と、データセレクタ３−２から出力される第５区分領域に対応する値（−７Ｄ_２）と、データセレクタ３−３から出力される第３区分領域に対応する値（＋５Ｄ_３）と、データセレクタ３−４から出力される第１区分領域に対応する値（−Ｄ_４）とを加算して、加算結果（＋３Ｄ_１−７Ｄ_２＋５Ｄ_３−Ｄ_４）を出力する。
【００３９】
次に、加算部４は、データセレクタ３−１から出力される第８区分領域に対応する値（−Ｄ_１）と、データセレクタ３−２から出力される第６区分領域に対応する値（＋５Ｄ_２）と、データセレクタ３−３から出力される第４区分領域に対応する値（−７Ｄ_３）と、データセレクタ３−４から出力される第２区分領域に対応する値（＋３Ｄ_４）とを加算して、加算結果（−Ｄ_１＋５Ｄ_２−７Ｄ_３＋３Ｄ_４）を出力する。
【００４０】
このようにして加算部４から順に階段状の加算結果が出力されると、Ｄ／Ａ変換器５は、この加算結果（デジタルデータ）に基づいてアナログ電圧を発生する。このＤ／Ａ変換器５では、入力されるデジタルデータの値に比例した一定のアナログ電圧が生成されるため、入力されるデジタルデータに対応して階段状に電圧レベルが変化する出力波形が得られる（図７（Ｊ））。
【００４１】
Ｄ／Ａ変換器５から階段状の電圧レベルを有する波形が出力されると、前段の積分回路６−１は、この波形を積分して折れ線状の波形を出力し（図７（Ｋ））、後段の積分回路６−２は、この折れ線状の波形をさらに積分して、デジタルデータＤ_２とＤ_３のそれぞれに対応した電圧値の間を１回だけ微分可能な滑らかな曲線で結ぶ出力電圧を発生する（図７（Ｌ））。
【００４２】
このように、本実施形態のＤ／Ａ変換器は、入力されるデジタルデータのそれぞれに対応する４つの乗算結果を一組として４つのデータ保持部２−１〜２−４に巡回的に保持し、この保持した４つのデータをデータセレクタ３−１〜３−４によって所定の順番で読み出すことにより階段関数を発生させた後、この階段関数の値を４つの入力データに対応させて加算部４によって加算している。そして、Ｄ／Ａ変換器５によってこの加算結果に対応したアナログ電圧を発生させ、さらにその後に２段の積分回路６−１、６−２によって２回の積分処理を行うことにより、入力された各デジタルデータに対応した電圧値の間を滑らかにつなぐ連続したアナログ信号を発生することができる。
【００４３】
特に、入力される４つのデジタルデータのそれぞれに対応した階段関数を発生させた後に、これらの階段関数の値を加算し、この加算結果に対応するアナログ電圧を発生させた後に２回の積分処理を行うことにより連続的なアナログ信号が得られるため、従来のようなサンプルホールド回路やローパスフィルタが不要となり直線位相特性が悪化することもなく、出力波形の歪みを低減して、良好な群遅延特性を実現することができる。
【００４４】
また、従来のようにオーバーサンプリング処理を行っていないため、入力されるデジタルデータの時間間隔に応じて決まる所定の動作速度を確保するだけでよく、高速な信号処理を行う必要もないため、高価な部品を用いる必要もない。例えば、従来のＤ／Ａ変換器では、サンプリング周波数の１０２４倍の擬似的な周波数を得るためにオーバーサンプリング処理を行う場合を考えると、各部品の動作速度もこの擬似的な周波数と同じにする必要があったが、本実施形態のＤ／Ａ変換器では、サンプリング周波数の２倍の周波数で各乗算器や各加算器を動作させる必要があるだけであり、各部品の動作速度を大幅に下げることができる。
【００４５】
図８は、図５に示した乗算部１の詳細構成を示す図である。図８に示すように、乗算部１は、入力データの各ビットの論理を反転して出力する２つのインバータ１０、１１と、乗数「２」の乗算を行う乗算器１２と、乗数「４」の乗算を行う乗算器１３と、乗数「８」の乗算を行う乗算器１４と、４つの加算器１５、１６、１７、１８とを含んで構成されている。
【００４６】
例えば、このような構成を有する乗算部１にデータＤ_１が入力された場合に、インバータ１０から入力データＤ_１の各ビットの論理を反転したデータが出力され、加算器１５によってこの出力データに対して最下位ビットに“１”を加算することにより、入力データＤ_１の補数が得られる。これは、入力データＤ_１を−１倍した値（−Ｄ_１）を等価的に表している。また、乗算器１２から入力データＤ_１を２倍した値（＋２Ｄ_１）が出力され、加算器１６によってこのデータに対して元の入力データＤ_１が加算されることにより、入力データＤ_１を３倍した値（＋３Ｄ_１）が得られる。同様に、乗算器１３から入力データＤ_１を４倍した値（＋４Ｄ_１）が出力され、これと元の入力データＤ_１とが加算器１７によって加算されて、入力データＤ_１を５倍した値（＋５Ｄ_１）が得られる。また、乗算器１４から入力データＤ_１を８倍した値（＋８Ｄ_１）が出力され、この出力データの各ビットの論理をインバータ１１によって反転したデータに対して、加算器１８によって元の入力データＤ_１が加算される。この加算器１８はキャリー端子Ｃが有効になっており、インバータ１１の出力データに対して最下位ビットに“１”を加算することにより、インバータ１１の出力データの補数が得られる。したがって、加算器１８によって、入力データＤ_１を−８倍した値（−８Ｄ_１）に対して元の入力データＤ_１が加算されることにより、入力データＤ_１を−７倍した値（−７Ｄ_１）が得られる。
【００４７】
上述した３つの乗算器１２、１３、１４は、乗数が２のべき乗であることから単純にビットシフトを行うだけで乗算処理を行うことができる。このように、ビットシフトによる２のべき乗の乗算処理と加算処理とを組み合わせることにより、４つの乗数の乗算処理を行うことにより、構成の簡略化が可能となる。
【００４８】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、標本化関数を全域で１回だけ微分可能な有限台の関数としたが、微分可能回数を２回以上に設定してもよい。この場合には、微分可能回数に一致させた数の積分回路を備えるようにすればよい。
【００４９】
また、図１に示すように、本実施形態の標本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ＝±３以上で０に収束するようにしてもよい。例えば、ｔ＝±３で０に収束するようにした場合には、図５に示したＤ／Ａ変換器に含まれるデータ保持部やデータセレクタのそれぞれの数を６とし、６組のデジタルデータを対象に補間処理を行うようにすればよい。
【００５０】
また、必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、−∞〜＋∞の範囲において所定の値を有する有限回微分可能な標本化関数を用い、有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とするようにしてもよい。例えば、このような標本化関数が二次の区分多項式で定義されているものとすると、各区分多項式を２回微分することにより所定の階段関数波形を得ることができるため、この階段関数波形を用いて電圧の合成を行った結果に対して２回の積分処理を行うことにより、デジタルデータに対応した電圧を滑らかにつなぐアナログ信号を得ることができる。
【００５１】
【発明の効果】
上述したように、本発明によれば、順に入力される複数のデジタルデータのそれぞれに対応する各階段関数の値を加算し、その後この加算結果をアナログ電圧に変換して積分することにより連続的に変化するアナログ信号が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【図面の簡単な説明】
【図１】本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。
【図２】標本値とその間の補間値との関係を示す図である。
【図３】図１に示した標本化関数を１回微分した波形を示す図である。
【図４】図３に示した折れ線関数をさらに微分した波形を示す図である。
【図５】本実施形態のＤ／Ａ変換器の構成を示す図である。
【図６】積分回路の詳細な構成を示す図である。
【図７】本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。
【図８】乗算部の詳細な構成を示す図である。
【符号の説明】
１ 乗算部
２−１、２−２、２−３、２−４ データ保持部
３−１、３−２、３−３、３−４ データセレクタ
４ 加算部
５ Ｄ／Ａ変換器
６−１、６−２ 積分回路

Claims (7)

1. 所定間隔で入力される複数のデジタルデータのそれぞれに対して、複数の乗数を用いた複数の乗算処理を行う乗算手段と、
   前記複数のデジタルデータのそれぞれに対応して前記乗算手段によって得られた複数の乗算結果を、前記複数のデジタルデータのそれぞれに対応して保持する複数のデータ保持部と、
   前記データ保持部によって保持された複数の乗算結果を所定の順番で読み出すことにより、前記複数のデジタルデータのそれぞれに対応する階段関数を、前記複数のデジタルデータのそれぞれの入力タイミングに同期させて発生する複数の階段関数発生手段と、
   前記複数の階段関数発生手段によって発生した前記階段関数の値を加算する加算手段と、
   前記加算手段によって得られたデジタルデータに対応する階段状のアナログ電圧を生成する階段電圧波形発生手段と、
   前記階段電圧波形発生手段によって生成されたアナログ電圧に対して、複数回のアナログ積分を行う積分処理手段と、
   を備えることを特徴とするデジタル−アナログ変換器。
2. 請求項１において、
   前記乗算手段による乗算処理に用いられる各乗数は、区分多項式によって構成された所定の標本化関数について、前記区分多項式のそれぞれを複数回微分することにより得られる階段関数の各値に対応していることを特徴とするデジタル−アナログ変換器。
3. 請求項２において、
   前記階段関数は、正領域と負領域の面積が等しく設定されていることを特徴とするデジタル−アナログ変換器。
4. 請求項３において、
   前記標本化関数は、全域が１回だけ微分可能であって有限台の値を有することを特徴とするデジタル−アナログ変換器。
5. 請求項２または３において、
   前記階段関数は、等間隔に配置された５つの前記デジタルデータに対応した所定範囲において、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされた同じ幅の８つの区分領域からなっており、この８つの重み付け係数を前記乗算手段の乗数として設定することを特徴とするデジタル−アナログ変換器。
6. 請求項５において、
   前記乗算手段において行われる乗算処理は、ビットシフトによる２のべき乗倍の演算結果に前記デジタルデータ自身を加算することによって実現されることを特徴とするデジタル−アナログ変換器。
7. 請求項１〜６のいずれかにおいて、
   前記アナログ積分が行われる回数は２回であり、前記積分処理手段から電圧レベルが二次関数的に変化するアナログ信号を出力することを特徴とするデジタル−アナログ変換器。

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