JP4395301B2 - Semiconductor device - Google Patents

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【００１７】
の全てを含むものとすると、出願人は、ガード溝１２２ｂ内部にシリコン単結晶を均一に成長させるために、基板１１１に、その表面の面方位が｛１ ０ ０｝のものを用い、基板１１１表面に成長した成長層１１２の表面やガード溝１２２ｂの底面の面方位も｛１ ０ ０｝にした。
【００１８】
一般に、基板１１１には、切り欠き(オリエンテーションフラット)等の方向を示す目印が形成されており、ここでは、その目印によって、成長層１１２表面の｛１ ０ ０｝方向が分かるようにした。
【００１９】
そして、ガード溝１２２ｂをエッチング法によって掘削するために、ガード溝１２２ｂのパターンを有するレジスト膜を形成する際に、ガード溝１２２ｂのパターンが伸びる方向と、基板１１１の目印とが位置合わせし、ガード溝１２２ｂを形成するパターンが、｛１ ０ ０｝方向に伸びるようにした。
【００２０】
そして、ガード溝１２２ｂの側面は基板１１１の表面に対して垂直に形成し、且つ、側面同士は互いに平行であるか、互いに直交するようにした。従って、実際にエッチングによって形成されたガード溝１２２ｂの内周側面には｛１ ０ ０｝の面方位の面が露出されている。
【００２１】
底面には、表面と同じ｛１ ０ ０｝面が露出されているから、従って、ガード溝１２２ｂの内部の表面、即ち底面と側面は、全て｛１ ０ ０｝面が露出している。
【００２２】
その結果、ガード溝内充填物１２３を構成するシリコン単結晶は均一に成長し、ガード溝１２２ｂの内部がガード溝内充填物１２３を構成するシリコン単結晶で完全に充填されると考えられる。
【００２３】
しかしながら、ガード溝１２２ｂの四辺を互いに直角に接続すると、ガード溝１２２ｂの四隅部分では、ガード溝内充填物が完全に充填されず、ボイドが生じるという問題がある。
【００２４】
また、完全に充填されたとしても、ガード溝内充填物１２３と成長層１１２との間に形成されるｐｎ接合に直角に曲がった部分が生じ、その部分で耐圧が低くなってしまう。
【００２５】
耐圧低下を防止するためには、ガード溝１２２ｂの四隅部分を一定の曲率半径で曲げ、ガード溝内充填物１２３と成長層１１２の境界で構成されるｐｎ接合の表面部分が直角に曲がらないようにすることが考えられる。
【００２６】
しかしながら、このようにガード溝１２２ｂの四隅に丸みを形成すると、図３９(ｂ)に示すように、ガード溝１２２ｂの、図面横方向に直線状に伸びる部分の側面Ｓ₁と、縦方向に直線状に伸びる部分の側面Ｓ₂は、面方位が｛１ ０ ０｝になっていても、側面Ｓ₁、Ｓ₂を接続する曲がった部分では、面方位は｛１ ０ ０｝にはならない。例えば、中間部分の側面Ｓ₃は、面方位は｛１ １ ０｝になる。
【００２７】
従って、ガード溝１２２ｂの四辺の直線状の部分と曲がった部分とでは、ガード溝内充填物１２３を構成させるシリコン単結晶の成長速度に差が生じ、ガード溝１２２ｂ内を均一に充填できなくなる。そして、均一に充填できないためにガード溝内充填物１２３の内部にボイドが存在すると、その部分で耐圧が低下し、不良品になってしまう。
【００２８】
【発明が解決しようとする課題】
本発明は上記半導体装置の不都合を解決するために創作されたものであり、その目的は、高耐圧の半導体装置を提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、半導体材料で構成され、第１導電型の成長層と、前記成長層に形成されたガード領域と、少なくとも第２導電型の拡散層を含む活性領域とを有する半導体装置であって、前記ガード領域は、前記成長層に形成された幅の狭い溝であるガード溝と、各前記ガード溝内に配置された半導体結晶から成り、第２導電型のガード溝内充填物とを有し、前記ガード溝は、前記活性領域を囲む仮想的な直角四角形の四辺の各辺に少なくとも一本ずつ、互いに非接触に配置され、前記半導体材料はシリコンであり、各前記ガード溝は前記成長層表面に対して垂直に掘削され、内部が略直方体形状に形成され、各前記ガード溝の側面及び底面には、｛１ ０ ０｝面が露出された半導体装置である。
請求項２記載の発明は、リング状の前記ガード領域を複数有し、各前記ガード領域は前記活性領域を同心状に取り囲むように配置された請求項１記載の半導体装置である。
請求項３記載の発明は、前記成長層と前記ガード溝内充填物とは同じ半導体単結晶から成る請求項１又は請求項２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記ガード領域は、第２導電型の拡散層から成るガード拡散層を有し、同一の前記仮想的な直角四角形上に位置する前記ガード溝内充填物は、前記ガード拡散層によって互いに電気的に接続された請求項１乃至請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記ガード領域の四隅の外周部分には丸みを有する前記ガード拡散層が配置された請求項４記載の半導体装置である。
請求項６記載の発明は、前記ガード拡散層は、前記ガード溝よりも浅く形成された請求項４又は請求項５のいずれか１項記載の半導体装置である。
請求項７記載の発明は、前記活性領域に形成された第２導電型の拡散領域から成るベース拡散層と、前記ベース拡散層内に形成された第１導電型の拡散層から成るソース拡散層と、前記ソース拡散層と前記成長層の間に位置する前記ベース拡散層に接触したゲート絶縁膜と、前記ゲート絶縁膜と接触したゲート電極とを有するＭＯＳトランジスタのセルが、前記活性領域に少なくとも一個以上配置された請求項１乃至請求項６のいずれか１項記載の半導体装置である。
請求項８記載の発明は、前記活性領域には、前記成長層とショットキー接合を形成するショットキー電極が密着形成された請求項１乃至請求項６のいずれか１項記載の半導体装置である。
【００３０】
本発明の半導体装置は上記のように構成されており、活性領域を取り囲む仮想的な直角四角形の各辺上に少なくとも一本のガード溝が配置されており、従って、一本のガード領域は、少なくとも四本のガード溝を有している。
【００３１】
各ガード溝の内部は、各ガード溝内にエピタキシャル法によって成長され、成長層とｐｎ接合を形成するガード溝内充填物で充填されている。
【００３２】
各ガード溝の成長層表面に位置する開口部分の平面形状は細長い長方形形状であり、その長方形と垂直な方向のガード溝の断面は、深さ方向が長い長方形であり、従って、各ガード溝は直方体形状になっている。
【００３３】
従って、一本のガード溝内周の一側面の面方位が｛１ ０ ０｝面である場合、他の三本を含み、全てのガード溝の内周の側面の面方位は｛１ ０ ０｝面になる。また、底面は成長層の表面に対して平行に形成されるから、成長層の表面が｛１ ０ ０｝面である場合は、底面の面方位も｛１ ０ ０｝面になる。
本発明では｛１ ０ ０｝面は、実質的に｛１ ０ ０｝面であればよく、｛１ ０ ０｝面から±１deg以下の範囲で傾いた面も、｛１ ０ ０｝面に含まれる。
【００３４】
【発明の実施の形態】
＜第一例の半導体装置の構造＞
以下で図面を参照し、本発明の実施例について説明する。
本実施例及び後述する各実施例では、第１導電型がｎ型であれば第２導電型はｐ型であり、第１導電型がｐ型であれば第２導電型はｎ型である。本発明にはその両方の場合が含まれる。
【００３５】
図１は、本発明の第一例の半導体装置１の拡散構造を説明するための平面図であり、成長層１２表面に形成された部材は省略してある。
この図１のＸ−Ｘ線、Ｙ−Ｙ線、Ｚ−Ｚ線に相当する位置の切断面図は、図２５(ａ)〜(ｃ)にそれぞれ示されている。
【００３６】
図２５(ａ)〜(ｃ)の符号１１は、第１導電型の半導体単結晶から成る基板であり、この基板１１表面には、エピタキシャル成長法によって第１導電型の半導体単結晶が成長され、それによって成長層１２が形成されている。
【００３７】
符号１５は、活性領域を示しており、該活性領域１５は、複数の活性溝２２ａと、第２導電型のベース拡散層３２ａと、第１導電型のソース拡散層３９とを有している。
【００３８】
ベース拡散層３２ａは、第２導電型の不純物が成長層１２表面から拡散されて形成されており、活性溝２２ａは、成長層１２やベース拡散層３２ａを含む処理対象基板１０の表面に形成された細長であり、ベース拡散層３２ａを分断するように、互いに平行に、等間隔に配置されている。
【００３９】
隣接する二本の活性溝２２ａの間の略中央位置であって、ベース拡散層３２ａ内部の表面近傍位置には、ベース拡散層３２ａと同じ導電型であって、ベース拡散層３２ａよりも高濃度のオーミック領域３８が配置されている。
【００４０】
各活性溝２２ａの片側又は両側には、第１導電型の不純物拡散によって形成された第１導電型のソース拡散層３９が配置されており、従って、オーミック領域３８は、反対の導電型のソース拡散層３９によって挟まれている。
【００４１】
活性溝２２ａの下部には、第２導電型の半導体単結晶から成る埋込領域２５が配置されている。埋込領域２５の上部はベース拡散層３２ａの底面よりも下方に位置しており、ここでは埋込領域２５はベース拡散層３２ａとは接触しておらず、浮遊電位に置かれるようになっている。
【００４２】
活性溝２２ａの埋込領域２５よりも上方の位置であって、活性溝２２ａの側面と埋込領域２５の上部には、ゲート絶縁膜５１が形成されておいる。
ゲート絶縁膜５１で囲まれた領域には、導電性を有するポリシリコンから成るゲート電極５４が配置されている。
【００４３】
基板１１の、成長層１２が形成された面とは反対側の面には、金属薄膜から成り、基板１１とオーミック接合を形成するドレイン電極７１が配置されている。
【００４４】
第１導電型がｎ型、第２導電型がｐ型の場合、ドレイン電極７１に正電圧、ソース電極６１に接地電圧を印加した状態で、ゲート電極５４にしきい値電圧以上の電圧を印加すると、ベース拡散層３２ａのうち、ソース電極６１と成長層１２との間に位置し、ゲート絶縁膜５１に接触する部分が第１導電型に反転し、反転層が形成される。
【００４５】
ソース拡散層３９と成長層１２とは、その反転層で接続され、反転層を通って、ドレイン電極７１からソース電極６１に電流が流れる。
その状態から、ゲート電極５４にしきい値電圧よりも低い電圧を印加すると反転層は消滅し、電流は流れなくなる。
【００４６】
このとき、ベース拡散層３２ａと成長層１２の間に形成されるｐｎ接合は逆バイアスされ、ベース拡散層３２ａから深さ方向(基板１１が位置する方向)と、横方向(活性領域１５の外側に向かう方向)に向けて空乏層が広がる。
【００４７】
成長層１２には、複数本(ここでは四個)の第２導電型のガード領域２４₁〜２４₄が形成されている。各ガード領域２４₁〜２４₄は四角リング形状であり、活性領域１５を同心状に取り囲んでいる。
【００４８】
各ガード領域２４₁〜２４₄はベース拡散層３２ａとは電気的に接続されておらず、また、ガード領域２４₁〜２４₄同士も互いに電気的に接続されていない。従って、各ガード領域２４₁〜２４₄は浮遊電位に置かれている。
【００４９】
ベース拡散層３２ａから横方向外側に向けて広がった空乏層が、先ず、最内周のガード領域２４₁に達すると、そのガード領域２４₁の電位が安定し、ガード領域２４₁からも空乏層が広がり始める。その空乏層は、横方向外側に向けて広がり、外側位置の隣接するガード領域２４₂に空乏層が達すると、そのガード領域２４₂からも空乏層が広がり始める。
【００５０】
このようにして、同心状に配置された複数のガード領域２４₁〜２４₄の内側のガード領域２４₁〜２４₃から外側のガード領域２４₂〜２４₄に向けて順次空乏層が広がるようになっており、ガード領域２４₁〜２４₄を設けない場合よりも空乏層の広がりが大きくなるため、ベース拡散層３２ａと成長層１２との間のｐｎ接合の耐圧が向上する。
【００５１】
ガード領域２４₁〜２４₄の構造を説明すると、各ガード領域２４₁〜２４₄は、四角リング状の第２導電型のガード拡散層３２ｂ₁〜３２ｂ₄と、溝部２２ｂ₁〜２２ｂ₄とをそれぞれ一個ずつ有している。
【００５２】
各溝部２２ｂ₁〜２２ｂ₄は図２(ａ)に示すように、四本のガード溝ｐ〜ｓを有している。各ガード溝ｐ〜ｓの平面形状は細長い長方形であり、その長方形が伸びる方向とは垂直な方向で切断した断面形状は、開口部分の幅及び底面部分の幅よりも深さ方向の距離が大きい長方形形状になっている。
【００５３】
各溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓは、ガード拡散層３２ｂ₁〜３２ｂ₄の四辺のうち、一辺の幅方向中央に一本ずつ配置されている。図２の符号２７は一個のガード拡散層３２ｂ₁〜３２ｂ₄の四辺の幅方向中央位置を通る中心軸線を結ぶと得られる仮想的な直角四角形であり、四個のガード溝ｐ〜ｓは、この仮想的な直角四角形２７の四辺上に、各辺に沿って配置されている。各ガード溝ｐ〜ｓ同士は接触しておらず、互いに離間して配置されている。
【００５４】
各ガード溝ｐ〜ｓの内部には、半導体単結晶から成るガード溝内充填物２３ｂが配置されている。ガード溝内充填物２３ｂは、成長層１２とは反対の導電型であり、エピタキシャル成長法によって形成されている。
【００５５】
各ガード溝ｐ〜ｓの深さはガード拡散層３２ｂ₁〜３２ｂ₄の深さよりも深く形成されている。ガード溝内充填物２３ｂの上部は、少なくともガード拡散層３２ｂ₁〜３２ｂ₄の底面よりも上部に位置しており、従って、ガード溝内充填物２３ｂとガード拡散層３２ｂ₁〜３２ｂ₄とは接触している。ガード溝内充填物２３ｂとガード拡散層３２ｂ₁〜３２ｂ₄とは同じ導電型であるから、互いに電気的に接続されている。従って、四個のガード溝ｐ〜ｓ内に配置されたガード溝内充填物２３ｂは互いに電気的に接続されている。
【００５６】
他方、ガード溝内充填物２３ｂは成長層１２とは異なる導電型であるから、ガード溝内充填物２３ｂと成長層１２との間にはｐｎ接合が形成されている。
【００５７】
この半導体装置１では、複数のガード領域２４₁〜２４₄のうちの隣接する二本のガード領域２４₁〜２４₄間には、ガード拡散層３２ｂ₁〜３２ｂ₄が位置している。
【００５８】
従って、内側のガード領域２４₁〜２４₃から外側のガード領域２４₂〜２４₄に向けて横方向に広がる空乏層は、先ず、成長層１２内部の表面近傍付近においてガード拡散層３２ｂ₂〜３２ｂ₄に接触し、ガード溝ｐ〜ｓ内のガード溝内充填物２３ｂの電位が安定する。そして、ガード溝内充填物２３ｂとガード拡散層３２ｂ₂〜３２ｂ₄の両方から、更に、横方向外側に向けて空乏層が広がる。
【００５９】
図２(ｂ)は、半導体装置１の一隅Ａの拡大図である。
ここで、ガード溝ｐ〜ｓの幅や間隔を説明すると、符号Ｗ₁は各ガード領域２４₁〜２４₄に配置されたガード溝ｐ〜ｓの幅であり、この幅Ｗ₁は全てのガード溝ｐ〜ｓに関して全て等しく、且つ各活性溝２２ａの幅とも等しくなっている。
【００６０】
また、各ガード拡散層３２ｂ₂〜３２ｂ₄の四辺直線部分の幅Ｗ₂も、全てのガード拡散層３２ｂ₂〜３２ｂ₄に関して全て等しくなっている。
【００６１】
ガード領域２４₁〜２４₄の四辺のうち、活性領域１５を中心として、上下左右の四方向に位置する辺を第１辺〜第４辺とすると、各ガード領域２４₁〜２４₄の第１辺同士は互いに等間隔で平行に配置されており、同様に、第２辺同士、第３辺同士、第４辺同士も互いに等間隔で平行に配置されている。
【００６２】
四本のガード溝ｐ〜ｓが、それぞれ第１辺〜第４辺に配置されているものとすると、各ガード領域２４₁〜２４₄のガード溝ｐ同士は等間隔で平行に配置されており、同様に、ガード溝ｑ同士、ガード溝ｒ同士、ガード溝ｓ同士も等間隔に平行に配置されている。
【００６３】
隣接するガード溝ｐ同士の縁の間、又はガード溝ｑ、ｒ、ｓ同士の縁の間の距離Ｄは、全て同じ大きさにされている。
【００６４】
また、隣接する二本のガード領域２４₁〜２４₄のうち、内側のガード領域２４₁〜２４₃のガード拡散層３２ｂ₁〜３２ｂ₃の外周の縁と、外側のガード領域２４₂〜２４₄のガード拡散層３２ｂ₂〜３２ｂ₄の内周の縁とは平行になっており、その間の距離Ｄ₂も等しくなっている。
【００６５】
各ガード拡散層３２ｂ₁〜３２ｂ₄の四隅の頂点部分には、外周の縁と内周の縁の両方に丸みが付与されており、ガード領域２４₁〜２４₄から空乏層が広がる場合に電界強度が緩和されるようになっている。
【００６６】
ここで、本発明の半導体装置１(及び後述する各半導体装置)に用いられる基板１１は、表面に｛１ ０ ０｝面(±１deg以下の範囲で傾いた面を含む)が露出したシリコン単結晶で構成されている。
【００６７】
また、この半導体装置１及び後述の各半導体装置でも、成長層１２もシリコン単結晶であり、基板１１の表面にエピタキシャル成長法で形成されるため、成長層１２の表面の面方位は基板１１の表面の面方位と同じになっている。
【００６８】
各活性溝２２ａや、溝部２２ｂ₁〜２２ｂ₄がそれぞれ有するガード溝ｐ〜ｓの底面は成長層１２表面と平行であり、成長層１２表面と同じ面方位になっている。
【００６９】
また、活性溝２２ａとガード溝ｐ〜ｓの内周の側面は表面とは垂直になっている。従って、成長層１２表面の面方位が｛１ ０ ０｝面である場合は、活性溝２２ａとガード溝ｐ〜ｓの内周側面の面方位も｛１ ０ ０｝面であり、成長層１２表面の面方位が｛１ ０ ０｝面から傾いている場合、活性溝２２ａとガード溝ｐ〜ｓを形成する際に、活性溝２２ａとガード溝ｐ〜ｓの内周側面にも、成長層１２と同じ傾きを持った｛１ ０ ０｝面が露出するようにされている。
【００７０】
＜製造工程＞
上記半導体装置１の製造工程を説明する。
図３(ａ)〜図２５の(ａ)は、図１のＸ−Ｘ線に相当する位置の切断面図であり、図３(ｂ)〜図２５(ｂ)は、図１のＹ−Ｙ線に相当する位置の切断面図である。
【００７１】
一般に、酸化膜や金属薄膜等の薄膜のパターニングは、薄膜上にパターニングしたレジスト膜を形成するフォトリソグラフ工程と、そのレジスト膜をマスクとし、薄膜をエッチングするエッチング工程によって行うが、下記説明では、フォトレジスト工程とエッチング工程の説明は省略する。また、基板１１の裏面に形成される酸化膜についても図示と説明は省略する。
【００７２】
図３(ａ)、(ｂ)を参照し、再述すると、符号１１は第１導電型の半導体単結晶から成る基板であり、該基板１１の表面にはエピタキシャル成長によって、第１導電型の成長層１２が形成されており、処理対象基板１０が構成されている。
【００７３】
先ず、熱酸化法によって成長層１２表面に酸化膜を形成した後、パターニングし、平面が矩形形状の矩形窓開部８０ａと、該矩形の窓開部８０ａを同心状に取り囲むリング形状の複数本(ここでは四本)の四角リング形状のリング窓開部８０ｂ₁〜８０ｂ₄を形成する(この図３(ｂ)、及び後述する各断面図では、最外周のリング窓開部８０ｂ₄は省略されている。）。図３(ａ)、(ｂ)の符号４１は、パターニングされた酸化膜を示している。
【００７４】
図２６は、図３(ａ)、(ｂ)の状態の平面図であり、各リング窓開部８０ｂ₁〜８０ｂ₄は、四隅の内周側と外周側が両方とも丸められた四角形である。
【００７５】
各リング窓開部８０ｂ₁〜８０ｂ₄の四辺のうち、隣接するリング窓開部８０ｂ₁〜８０ｂ₄の辺同士は互いに平行である。
【００７６】
図２６や他の平面図中の符号１３は、後述する各工程の終了によって得られる複数個の半導体装置１のパターンの境界を示している。各半導体装置１の境界１３間は互いに一定距離だけ離間しており、境界１３と境界１３との間が切断され、１枚の処理対象基板１０内の複数の半導体装置１が個別に分離されるようになっている。矩形窓開部８０ａは境界１３で囲まれた各領域の略中央にそれぞれ一個ずつ配置されている。
【００７７】
矩形窓開部８０ａとリング窓開部８０ｂ₁〜８０ｂ₄を形成した後、必要に応じて露出した成長層１２の表面に薄い酸化膜を形成し、次いで、酸化膜４１をマスクとしてボロン等の第２導電型の不純物を注入する。
【００７８】
図４(ａ)、(ｂ)の符号３１ａと符号３１ｂ₁〜３１ｂ₃は、第２導電型の不純物の注入によって、矩形窓開部８０ａの底面位置とリング窓開部８０ｂ₁〜８０ｂ₃の底面位置の成長層１２内部のごく浅い領域に形成された高濃度不純物領域を示している。図４(ｂ)では、最外周のリング窓開部８０ｂ₄底面位置に形成される高濃度不純物領域は省略してある。
【００７９】
次に熱処理し、高濃度不純物領域３１ａ、３１ｂ₁〜３１ｂ₃に含まれる第２導電型の不純物を拡散させると、図５(ａ)、(ｂ)に示すように、矩形窓開部８０ａの下方位置に第２導電型のベース拡散層３２ａが形成され、リング窓開部８０ｂ₁〜８０ｂ₄の下方位置に第２導電型のガード拡散層３２ｂ₁〜３２ｂ₄が形成される。図５(ｂ)では、最外周のガード拡散層３２ｂ₄は省略してある。
【００８０】
第２導電型の不純物を拡散するとき、矩形窓開部８０ａやリング窓開部８０ｂ₁〜８０ｂ₃の底面に酸化膜が形成され、その酸化膜は、不純物注入の際にマスクとして使用された酸化膜４１と一体になる。符号４２は一体になった酸化膜を示している。
【００８１】
図２７は、図５(ａ)、(ｂ)のＡ−Ａ線切断面図であり、各拡散領域の平面パターンを示す平面図である。
【００８２】
ベース拡散層３２ａの形状は四角形であり、ガード拡散層３２ｂ₁〜３２ｂ₄の形状はリング窓開部８０ｂ₁〜８０ｂ₃の平面形状と同じ形状であり、四隅部分では、外周側も内周側も丸みが付されている。
次いで、酸化膜４２をパターニングし、図６(ａ)、(ｂ)に示すように、ベース拡散層３２ａ上の位置に、活性溝用窓開部８１ａを複数本形成し、各ガード拡散層３２ｂ₁〜３２ｂ₄上の位置に、ガード溝用窓開部８１ｂ₁〜８１ｂ₃を一個ずつ形成する。図６(ｂ)では、最外周のガード拡散層３２ｂ₄上のガード溝用窓開部は省略してある。そのガード溝用窓開部の符号は８１ｂ₄になる。
【００８３】
活性溝用窓開部８１ａは細長い直角四角形形状であり、互いに等間隔で平行に配置されている。
【００８４】
一個のガード溝用窓開部８１ｂ₁〜８１ｂ₃は、それぞれ細長い直角四角形の細溝が四本以上で構成されており、各細溝は、各ガード拡散層３２ｂ₁〜３２ｂ₄の四辺の中央位置に、少なくとも一本以上は配置されている。従って、一個のガード拡散層３２ｂ₁〜３２ｂ₄上には、ガード溝用窓開部８１ｂ₁、８１ｂ₂、８１ｂ₃、又は８１ｂ₄を構成する細溝が少なくとも四本ずつ配置されている。
【００８５】
各ガード溝用窓開部８１ｂ₁〜８１ｂ₄のうちの二本は活性溝用窓開部８１ａに対して平行になっており、他の二本は直交する方向に伸びている。
【００８６】
活性溝用窓開部８１ａの幅と、ガード溝用窓開部８１ｂ₁〜８１ｂ₄を構成する細溝の幅は同じ大きさであり、活性溝用窓開部８１ａの長さは、ベース拡散層３２ａを横断する大きさに形成されており、等間隔で互いに平行に配置されている。
【００８７】
ガード溝用窓開部８１ｂ₁〜８１ｂ₄の幅はガード拡散層３２ｂ₁〜３２ｂ₄の幅よりも狭く、各ガード拡散層３２ｂ₁〜３２ｂ₄の各辺が伸びる方向に沿って、その幅方向中央に位置している。
【００８８】
活性溝用窓開部８１ａとガード溝用窓開部８１ｂ₁〜８１ｂ₄が形成された状態では、活性溝用窓開部８１ａとガード溝用窓開部８１ｂ₁〜８１ｂ₄の底面には、ベース拡散層３２ａを構成するシリコン単結晶の表面とガード拡散層３２ｂ₁〜３２ｂ₄を構成するシリコン単結晶の表面がそれぞれ露出している。
【００８９】
その状態で、酸化膜４２をマスクとして、露出するシリコン単結晶のエッチング処理を行い、図７(ａ)、(ｂ)に示すように、活性溝用窓開部８１ａとガード溝用窓開部８１ｂ₁〜８１ｂ₄の直下位置に、それぞれ活性溝２２ａと、溝部２２ｂ₁〜２２ｂ₄を形成する。
【００９０】
この実施例では、一個のガード溝用窓開部８１ｂ₁〜８１ｂ₄は、それぞれ四本の細溝で構成されているので、各溝部２２ｂ₁〜２２ｂ₄は、四本の細溝に対応する四本のガード溝ｐ〜ｓによってそれぞれ構成される。
【００９１】
図２８は、図７(ａ)、(ｂ)のＢ−Ｂ線切断面図であり、各溝(活性溝２２ａと溝部２２ｂ₁〜２２ｂ₄)と拡散層(ベース拡散層３２ａとガード拡散層３２ｂ₁〜３２ｂ₄)との相対的な位置関係や、活性溝２２ａ及び溝部２２ｂ₁〜２２ｂ₄の平面形状が示されている。
【００９２】
活性溝２２ａの平面形状や溝部２２ｂ₁〜２２ｂ₄を構成するガード溝ｐ〜ｓの平面形状は、活性溝用窓開部８１ａとガード溝用窓開部８１ｂ₁〜８１ｂ₄を構成する細溝の平面形状と同じであり、細長の直角四角形になる。
【００９３】
活性溝２２ａと、溝部２２ｂ₁〜２２ｂ₄を構成するガード溝ｐ〜ｓの、開口の直角四角形と垂直な方向の断面形状は、溝の開口部分の幅又は底面の幅となる辺よりも、深さ方向となる辺が大きい細長の直角四角形である。
【００９４】
また、活性溝２２ａやガード溝ｐ〜ｓの平面形状である四角形の各辺は、互いに平行であるか、又は直交する方向に向けられているから、活性溝２２ａと溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓの側面は、互いに平行に位置するか、又は互いに直角に交わる方向に配置されている。
【００９５】
全ての活性溝２２ａと、全ての溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓの深さは同一であり、ベース拡散層３２ａやガード拡散層３２ｂ₁〜３２ｂ₄の深さよりも深く、成長層１２の厚みよりは浅くなっている。従って、活性溝２２ａとガード溝ｐ〜ｓの底面には、成長層１２が露出している。
【００９６】
また、活性溝２２ａとガード溝ｐ〜ｓの深さはベース拡散層３２ａの深さよりも深く、活性溝２２ａの長さはベース拡散層３２ａの幅よりも長いから、ベース拡散層３２ａは活性溝２２ａによって複数の領域に分割されている。
【００９７】
上述の図３(ａ)、(ｂ)の矩形窓開部８０ａとリング窓開部８０ｂ₁〜８０ｂ₄や、この活性溝用窓開部８１ａとガード溝用窓開部８１ｂ₁〜８１ｂ₄を形成するためのレジスト膜をパターニングするときには、各窓開部８０ａ、８０ｂ₁〜８０ｂ₄、８１ａ、８１ｂ₁〜８１ｂ₄の辺が伸びる方向と成長層１２の面方位とが位置合わせされ、活性溝２２ａ及びガード溝２２ｂ₁〜２２ｂ₄の側面には、シリコン単結晶の｛１ ０ ０｝面から±１deg以下の範囲で傾いた面が露出するようになっている。底面は成長層１２の表面に対して平行であるから、成長層１２表面と同じ面方位の面が露出する。
【００９８】
成長層１２表面が｛１ ０ ０｝面である場合、活性溝２２ａや、各溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓの側面も｛１ ０ ０｝面が露出するようにされている。
【００９９】
エピタキシャル成長法によって、各溝２２ａ、２２ｂ₁〜２２ｂ₄の内部に露出する半導体単結晶表面に第２導電型の半導体単結晶を成長させると、各溝２２ａ、２２ｂ₁〜２２ｂ₄内は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【０１００】
図８(ａ)、(ｂ)はその状態を示す図であり、図２９は、図８(ａ)、(ｂ)のＣ−Ｃ線切断面図である。
【０１０１】
符号２３ａは活性溝２２ａ内に成長した半導体単結晶から成る活性溝内充填物を示しており、符号２３ｂは、ガード溝２２ｂ₁〜２２ｂ₄内に成長したガード溝内充填物を示している。
【０１０２】
本発明の半導体装置は、全ての活性溝２２ａと、全ての溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓが、その開口の平面形状が直角四角形になっており、リング状になっていないから、各溝２２ａ、２２ｂ₁〜２２ｂ₄の中央部分と端部とで半導体単結晶の成長速度に差が無く、活性溝２２ａや各溝部２２ｂ₁〜２２ｂ₄のガード溝ｐ〜ｓの内部がボイド無く半導体単結晶(充填物２３ａ、２３ｂ)で充填される。
【０１０３】
各充填物２３ａ、２３ｂの底面と側面は、処理対象基板１０を構成する半導体単結晶に密着している。
【０１０４】
半導体単結晶の成長直後の状態では、充填物２３ａ、２３ｂは、最上層の酸化膜４２の表面よりも上に盛り上がっているため、図９(ａ)、(ｂ)に示すように、盛り上がった部分をエッチングによって除去し、充填物２３ａ、２３ｂの高さを酸化膜４２の高さと一致させる。
【０１０５】
次に、図１０(ａ)、(ｂ)に示すように、酸化膜４２や充填物２３ａ、２３ｂの表面に、シリコン酸化膜等の絶縁膜４３を形成した後、その絶縁膜４３をパターニングし、図１１(ａ)、(ｂ)に示すように、窓開部８２ａを形成して活性溝内充填物２３ａの表面を露出させる。このとき、ガード溝内充填物２３ｂの表面は露出させず、絶縁膜４３で覆っておく。
【０１０６】
その状態で、半導体単結晶のエッチング処理を行うと、ガード溝内充填物２３ｂはエッチングされず、活性溝内充填物２３ａだけが上部から下部に向けてエッチングされる。ここでは、図１２(ａ)に示すように、活性溝内充填物２３ａの上部だけをエッチングによって除去し、下部を埋込領域２５として残した。
【０１０７】
この埋込領域２５の底部は、活性溝２２ａの底面と密着しており、上部はベース拡散層３２ａの底面よりも深い位置にある。従って、活性溝２２ａの埋込領域２５よりも上の部分の側面には、成長層１２とベース領域３２ａとが下側からこの順序で露出している。埋込領域２５は成長層１２と接触しているため、その間にはｐｎ接合が形成されている。
【０１０８】
ここで、活性溝内充填物２３ａの全長に亘り、ベース領域３２ａよりも深い位置まで上部をエッチング除去して埋込領域２５を形成すると、埋込領域２５はベース拡散層３２ａから分離され、埋込領域２５は浮遊電位に置かれる。
【０１０９】
他方、活性溝内充填物２３ａは細長であるから、長さ方向の一部をエッチングせずに残すことが可能であり、図示はしないが、例えば埋込領域２５上部の両端などを一部分だけ絶縁膜４３で覆っておき、露出部分をベース領域３２ａよりも深くまでエッチングすると、エッチングされなかった部分は下端から上端まで活性溝内充填物２３ａが残り、それが埋込領域２５とベース拡散層３２ａの両方に接続されるので、埋込領域２５は、活性溝内充填物２３ａの残部を介してベース拡散層３２ａに接続される。
【０１１０】
ここで、活性溝内充填物２３ａの一部表面を絶縁膜４３によって覆う位置は、活性溝内充填物２３ａの長さ方向の一部であっても、幅方向の一部であってもよい。
【０１１１】
なお、本実施例では、活性溝内充填物２３ａは残さず、埋込領域２５をベース拡散層３２ａから分離した。
【０１１２】
ガード溝内充填物２３ｂは絶縁膜４３で覆われているので、埋込領域２５を形成する際にエッチングされず、図１２(ｂ)に示すように変化はない。
【０１１３】
図３０は、図１２(ａ)、(ｂ)のＤ−Ｄ線切断面図であり、活性溝２２ａの内部と、溝部２２ｂ₁〜２２ｂ₄の内部が示されている。
【０１１４】
次に、エッチング処理により、図１３(ａ)、(ｂ)に示すように絶縁膜４３を除去すると、活性溝２２ａの内部の埋込領域２５よりも上の部分の側面には、処理対象基板１０を構成する半導体単結晶が露出する。
【０１１５】
その状態で熱酸化処理し、図１４(ａ)に示すように、活性溝２２ａ底面の埋込領域２５の上端部と、埋込領域２５よりも上の部分の側面に、半導体単結晶の酸化物(シリコン酸化物)から成るゲート絶縁膜５１を形成すると、活性溝２２ａ内部の側面に露出するベース拡散層３２ａや成長層１２の表面と、埋込領域２５の上端部の表面は、このゲート絶縁膜５１によって覆われる。その結果、各活性溝２２ａの埋込領域２５よりも上の部分に、ゲート絶縁膜５１で囲まれた空間が生じる。
【０１１６】
次いで、図１５(ａ)、(ｂ)に示すように、ゲート絶縁膜５１の表面に、ＣＶＤ法によってポリシリコン薄膜５３を形成し、活性溝２２ａの埋込領域２５よりも上の部分をポリシリコン薄膜５３で充填する。
【０１１７】
このとき、活性溝２２ａの外部もポリシリコンが堆積するため、その一部を除いて除去し、活性溝２２ａの内部を残すと、図１６(ａ)、(ｂ)に示すように、活性溝２２ａ内部に残ったポリシリコン薄膜５３により、ゲート電極５４が形成される。活性溝２２ａの外部の残存部分によって、各ゲート電極５４を、後述する金属薄膜のゲートパッドに接続するようにする。
【０１１８】
図３１は、図１６(ａ)、(ｂ)のＥ−Ｅ線切断面図であり、活性溝２２ａ内部と溝部２２ｂ₁〜２２ｂ₄の内部が示されている。
【０１１９】
埋込領域２５の上端部の表面にはゲート絶縁膜５１が位置しており、そのゲート絶縁膜５１よりも上の部分はゲート電極５４によって充填されている。
【０１２０】
ゲート電極５４は、ゲート絶縁膜５１によって、埋込領域２５と成長層１２及びベース領域３２ａから分離されている。
【０１２１】
次に、ゲート絶縁膜５１のエッチング処理を行うと、ゲート電極膜５４がマスクとなり、図１７(ａ)、(ｂ)に示すように、活性溝２２ａの内部に位置し、ゲート電極５４と密着している部分を除き、ゲート絶縁膜５１は除去され、半導体処理基板１０表面は、ベース拡散層３２ａの表面や成長層１２の表面が露出する。
【０１２２】
その状態で熱酸化処理を行い、薄い酸化膜を形成する。図１８(ａ)、(ｂ)の符号５５はその酸化膜を示している。この酸化膜５５は、ベース拡散層３２ａや成長層１２の表面の他、ゲート電極５４やガード溝内充填物２３ｂの表面にも形成される。
【０１２３】
次に、その酸化膜５５を含む半導体処理基板１０の表面に、パターニングしたレジスト膜を形成し、レジスト膜をマスクとして、ベース拡散層３２ａと同導電型の第２導電型の不純物をベース拡散層３２ａ表面に注入する。
【０１２４】
図１９(ａ)、(ｂ)の符号４４は、そのレジスト膜を示しており、活性溝２２ａの間の位置の中央に、活性溝２２ａと平行な細長い窓開部８３が形成されている。活性溝２２ａを取り囲む溝部２２ｂ₁〜２２ｂ₄が位置する領域には窓開部は形成されていない。
【０１２５】
照射された第２導電型の不純物は、この窓開部８３の下方の酸化膜５５を透過し、窓開部８３直下に位置するベース拡散層３２ａの内部の表面近傍に注入され、それによって第２導電型の高濃度領域３６が形成される。
【０１２６】
次いで、マスクに用いたレジスト膜４４を除去して薄い酸化膜５５を露出させた後、図２０(ａ)、(ｂ)に示すように、別のパターンにパターニングされたレジスト膜４５を、露出させた酸化膜５５表面に形成する。
【０１２７】
このレジスト膜４５には、第２導電型の高濃度領域３６の両側の位置に、活性溝２２ａと平行な細長い窓開部８４が形成されている。溝部２２ｂ₁〜２２ｂ₄が位置する領域には窓開部は形成されていない。
【０１２８】
レジスト膜４５をマスクとし、第１導電型の不純物を注入すると窓開部８４の直下位置に第１導電型の高濃度領域３７が形成される。
【０１２９】
次に、マスクとして用いたレジスト膜４５を除去し、薄い酸化膜５５を露出させた後、ＣＶＤ法によって、その酸化膜５５上に更に酸化膜を堆積させると、薄い酸化膜５５と一体化した厚い層間絶縁膜が形成される。図２１(ａ)、(ｂ)の符号５７は、その層間絶縁膜を示している。
【０１３０】
その状態で熱処理し、高濃度領域３６、３７中にそれぞれ含まれる第１導電型の不純物と第２導電型の不純物とを同時に拡散させると、図２２(ａ)に示すように、活性溝２２ａの間の中央位置にベース拡散層３２ａよりも高濃度の第２導電型のオーミック領域３８が形成され、そのオーミック領域３８の両側に、第１導電型のソース拡散層３９が形成される。
【０１３１】
ソース拡散層３９の横方向拡散はゲート絶縁膜５１で終了し、ソース拡散層３９の活性溝２２ａ側の縁はゲート絶縁膜５１と接触する。ソース拡散層３９の反対側の縁は、オーミック領域３８と接触している。
【０１３２】
オーミック領域３８とソース拡散層３９は、ベース拡散領域３３の深さよりも浅くなっており、オーミック領域３８はベース拡散層３２ａと一体になった第２導電型の拡散領域を形成し、ソース拡散層３９は、その第２導電型の拡散領域とｐｎ接合を形成する。
【０１３３】
オーミック領域３８とソース拡散層３９を形成する際、溝部２２ｂ₁〜２２ｂ₄が位置する領域には変化はない(図２２(ｂ))。
【０１３４】
次に、層間絶縁膜５７をパターニングし、図２３(ａ)に示すように、活性溝２２ａの間の位置に窓開部８５を形成し、オーミック領域３８の表面と、その両側に位置するソース拡散層３９の表面とを、少なくとも一部分露出させる。このとき、溝部２２ｂ₁〜２２ｂ₄が配置された領域は窓開けしない(図２３(ｂ))。
【０１３５】
その状態で、スパッタリング等によって処理対象基板１０の表面にアルミニウム薄膜等の金属薄膜を形成し、パターニングしてソース電極を形成する。図２４(ａ)の符号６１はそのソース電極を示しており、ソース電極６１は、分断された各ベース拡散層３２ａ内のオーミック領域３８とソース拡散層３９の両方に接触している。
【０１３６】
オーミック領域３８とソース拡散層３９は表面の不純物濃度が高いため、ソース電極６１との間ではオーミック接合が形成される。
【０１３７】
金属薄膜をパターニングするとき、ソース電極６１になる部分とは別の部分を残してゲートパッドとし、活性溝２２ａの外部に位置するポリシリコン薄膜５３の残存部分によって各ゲート電極５４をゲートパッドに接続すると、ゲートパッドに電圧を印加することで、全部のゲート電極５４に同じ電圧が印加される。
【０１３８】
なお、ソース電極６１は、最内周のガード溝部２２ｂ₁の上部まで伸びており、成長層１２表面の空乏層が広がりやすくなっている。
【０１３９】
次に、ソース電極６１の表面に不図示の保護膜を形成し、パターニングしてソース電極６１の一部のソースパッドと前述のゲートパッドを露出させる。そして、図２５(ａ)、(ｂ)、(ｃ)に示すように、基板１１の裏面に、ニッケル合金等の金属薄膜から成り、基板１１とオーミック接合を形成するドレイン電極７１を形成すると、本発明の一例の半導体装置１が得られる。
【０１４０】
この半導体装置１は、一枚の処理対象基板１０に複数個形成されており、ドレイン電極７１の形成工程よりも後のダイシング工程で、処理対象基板１０を切断し、複数個の半導体装置１に分割した後、半田金属等でドレイン電極７１をリードフレーム上に固定し、ゲートパッドとソースパッドをワイヤーボンド等で端子に接続し、半導体装置１を樹脂封止する。最後に、リードフレームを切断し、半導体装置１毎に分割すると共に、端子間を分離させると、パッケージングされた半導体装置１が得られる。
【０１４１】
本発明の半導体装置１において、埋込領域２５がベース拡散層３２ａに接続されている場合は、ベース拡散層３２ａに電圧が印加されると、その電圧は埋込領域２５にも印加されるため、遮断状態では、ベース拡散層３２ａと埋込領域２５の両方から、成長層１２内に空乏層が一緒に広がる。
【０１４２】
埋込領域２５がベース拡散層３２ａに接続されていない場合は、ベース拡散層３２ａに電圧が印加されても、埋込領域２５は、浮遊電位に置かれる。
【０１４３】
この場合、ベース領域３２ａから成長層１２の内部の下方に向けて広がった空乏層が埋込領域２５に達すると埋込領域２５の電位が安定し、その埋込領域２５からも成長層１２内に空乏層が広がり始める。このとき、成長層１２内部の他、埋込領域２５内にも空乏層が広がり始める。
【０１４４】
埋込領域２５がベース拡散層３２ａに接続されていても接続されていなくても、埋込領域２５内の第２導電型の不純物量と、埋込領域２５間に位置する部分の成長層１２内の第１導電型の不純物量とが略等しくなっている場合には、空乏層の広がりが大きくなり、活性溝２２ａの間に位置する成長層１２が全部空乏化したときに、同時に埋込領域２５の内部が全部空乏化し、ベース拡散層３２ａの底部よりも下方の一定深さが全部空乏層で満たされるので、耐圧が高くなる。
【０１４５】
埋込領域２５やベース拡散層３２ａからは、成長層１２内部の横方向外周に向けても空乏層が広がる。
【０１４６】
ここで、同心状に配置された各ガード拡散層３２ｂ₁〜３２ｂ₄と、各ガード拡散層３２ｂ₁〜３２ｂ₄の四辺の各辺の位置に設けられ、溝部２２ｂ₁〜２２ｂ₄を構成する四本のガード溝ｐ〜ｓと、各ガード溝ｐ〜ｓ内に充填されたガード溝内充填物２３ｂとで同心状のガード領域２４₁〜２４₄が構成されている。
【０１４７】
横方向に広がった空乏層は、先ず、最内周のガード領域２４₁のガード拡散層３２ｂ₁に達すると、そのガード拡散層３２ｂ₁に接続されているガード溝内充填物２３ｂからも空乏層が広がり始め、外側に隣接して位置するガード領域２４₂のガード拡散層３２ｂ₂に到達する。
【０１４８】
このように、内周のガード領域２４₁〜２４₃から、その外周に位置するガード領域２４₂〜２４₄に向けて順次空乏層が到達する。
【０１４９】
各ガード領域２４₁〜２４₄のガード溝ｐ〜ｓの隣接するもの同士は、図２(ａ)に示すように、隙間Ｓを隔てて離間しているが、この隙間Ｓは、同心状に隣接するガード拡散層３２ｂ₁〜３２ｂ₄間の距離Ｄ₂や、ガード溝ｐ〜ｓ間の距離Ｄ₁よりも小さくなっているので(隙間Ｓ＜距離Ｄ₂＜距離Ｄ₁)、空乏層がガード拡散層２４₁〜２４₄に到達すると、隙間Ｓ間に存する成長層１２は直ぐに空乏層で満たされるため、ガード溝ｐ〜ｓの隙間Ｓの位置でアバランシェ降伏することはない。なお、隙間Ｓはできるだけ短いことが望ましく、各ガード溝ｐ〜ｓの幅Ｗ₁よりも小さいことが望ましい。
【０１５０】
以上により、空乏層は内周のガード領域２４₁〜２４₃から、その外周に位置するガード領域２４₂〜２４₄に向けて順次広がるため、それによって成長層１２表面近傍の電界強度が緩和されるため、耐圧が高くなっている。
【０１５１】
ここで、各ガード拡散層３２ｂ₁〜３２ｂ₄の四隅には丸みが付されており、ガード溝内充填物２３ｂの表面及び表面付近はガード拡散層３２ｂ₁〜３２ｂ₄の丸みの部分で覆われている。従って、ガード領域２４₁〜２４₄と成長層１２との間には球状接合は形成されず、耐圧が一層向上されている。
【０１５２】
なお、以上は第１導電型をｎ型、第２導電型をｐ型として説明したが、上記実施例や後述する各実施例において、第１導電型をｐ型、第２導電型をｎ型としても良い。
【０１５３】
また、上記実施形態はＭＯＳＦＥＴであったが、本発明の半導体装置はこれに限られるものではなく、例えば、ＩＧＢＴ(Insulated gate bipolar transistor)やショットキーバリアダイオードも含まれる。
【０１５４】
図３２(ａ)、(ｂ)、(ｃ)の符号１'は、ＩＧＢＴである半導体装置を示している。この半導体装置１’は、基板１１’が成長層１２とは反対の導電型の第２導電型であること以外は、上記実施例と同じ構造であり、基板１１’表面には、基板１１'とオーミック接合を形成する金属により、コレクタ電極７１’が形成されている。
【０１５５】
この半導体装置１'の平面図も上記半導体装置１の平面図と同じであり、図３２(ａ)〜(ｃ)は、それぞれ図１のＸ−Ｘ線、Ｙ−Ｙ線、Ｚ−Ｚ線切断面図に相当する。
【０１５６】
また、第一例の半導体装置１では、上記ドレイン電極７１は、基板１１との間にオーミック接合を形成したが、成長層１２とベース領域３２ａの間が逆バイアスされる極性の電圧がソース電極６１とドレイン電極７１の間に印加されたときに、順バイアスされるショットキー接合を形成させ、ショットキー型のＩＧＢＴ素子を構成してもよい。
【０１５７】
更にまた、本発明はトランジスタの他、ダイオードも含まれる。図３３、３４の符号２は、ショットキーバリアダイオード型の半導体装置を示している。
【０１５８】
図３３は、拡散構造を説明するための平面図であり、図３３は図３４のＧ−Ｇ線切断面図に相当し、図３４は図３３のＦ−Ｆ線が位置する部分の断面図に相当する。
【０１５９】
この半導体装置２では、活性領域１５'内に上記と同じ複数の活性溝２２ａが形成されている。各活性溝２２ａの内部は、ガード溝内充填物２３ｂと同じ工程で充填された充填物７４が配置されている。
【０１６０】
この充填物７４は、第２導電型であり、充填物７４と成長層１２の間にはｐｎ接合が形成されている。
【０１６１】
各充填物７４は、ガード溝内充填物２３ｂと同じ半導体単結晶によって構成されており、成長層１２の表面と同じ高さまで充填されている。
【０１６２】
成長層１２表面と充填物７４の上端の表面には、成長層１２とショットキー接合を形成し、充填物７４とはオーミック接合を形成するショットキー電極７５が配置されている。
【０１６３】
基板１１の成長層１２とは逆側の面には、基板１１とオーミック接合を形成する裏面電極７６が形成されている。
【０１６４】
他の構成は、上記第一の実施例の半導体装置１と同じであり、充填物７４を有する活性領域１５’は、ガード領域２４₁〜２４₄で同心状の取り囲まれている。
【０１６５】
ショットキー電極７５の外周の縁部分は、各ガード領域２４₁〜２４₄とは非接触であり、ショットキー電極７５に電圧を印加しても、各ガード領域２４₁〜２４₄には電圧は印加されない。
【０１６６】
充填物７４と成長層１２との間のｐｎ接合の極性と、ショットキー電極７５と成長層１２との間のショットキー接合の極性は、充填物７４と成長層１２との間のｐｎ接合が順バイアスされる極性の電圧が、ショットキー電極７５と裏面電極７６の間に印加されたときに、ショットキー電極７５と成長層１２との間のショットキー接合も順バイアスされるような極性になっている。
【０１６７】
従って、ショットキー接合とｐｎ接合が一緒に順バイアスされるが、その場合、ショットキー接合が順バイアスされて電流が流れ始める電圧の方が、ｐｎ接合が順バイアスされて電流が流れ始める電圧よりも小さいため、ショットキー電極７５と成長層１２の間は、ショットキー接合の順バイアス電圧でクランプされる。
【０１６８】
その結果、順バイアス状態では、ショットキー電極７５と裏面電極７６の間は、ショットキー接合だけを通って電流が流れる。
【０１６９】
ショットキー接合が逆バイアスされるときは、ｐｎ接合も逆バイアスされ、電流は流れなくなる。
【０１７０】
この状態では、ショットキー接合とｐｎ接合の両方から空乏層が広がるが、ショットキー接合の真下位置では、隣接する充填物７４から広がった空乏層同士が接触し、ショットキー接合の真下位置は、ｐｎ接合の空乏層で満たされるため、逆方向の漏れ電流が小さくなっている。
【０１７１】
このとき、活性領域１５'から横方向外周に向けて広がった空乏層は、ガード領域２４₁〜２４₄の内側から外側に向けて順次到達し、ガード領域２４₁〜２４₄間も空乏化するため、耐圧が向上する点では、上記各実施例と同じである。
【０１７２】
なお、この半導体装置２でも、成長層１２はｎ型であってもｐ型であってもよく、第１導電型をｎ型とした場合には第２導電型はｐ型となり、第１導電型をｐ型とした場合には、第２導電型はｎ型になる。
【０１７３】
以上の半導体装置１、１'、２は、ガード領域２４₁〜２４₄がそれぞれガード拡散層３２ｂ₁〜３２ｂ₄を有していたが、それらを有さないものも本発明に含まれる。
【０１７４】
例えば、図３５(ａ)に示すように、四本のガード溝ｐ〜ｓ内のガード溝内充填物２３ｂが、互いに電気的に接続されていないガード領域２４'₁〜２４'₄(最内周のガード領域２４'₁は不図示である。)を有する半導体装置も本発明に含まれる。
【０１７５】
更に、図３５(ｂ)に示すように、ガード溝ｐ〜ｓ間の隙間Ｓの位置にだけ、第２導電型のガード拡散層２９を配置したガード領域２４"₁〜２４"₄(最内周のガード領域２４"₁は不図示である。)を有する半導体装置も本発明に含まれる。
【０１７６】
また、ガード溝ｐ〜ｓ内のガード溝内充填物２３ｂの表面がガード拡散層３２ｂ₁〜３２ｂ₄で取り囲まれていないガード領域２４'₁〜２４'₄、２４"₁〜２４"₄の場合、ガード領域２４₁〜２４₄の四隅を構成するガード溝ｐ〜ｓの角部分に丸みを付する第２導電型の補助拡散層３０を設けてもよい。この補助拡散層３０は、ガード拡散層３２ｂ₁〜３２ｂ₄と同様に、省面積のため、ガード溝ｐ〜ｓよりも浅いことが望ましい。
【０１７７】
上記のようなガード溝ｐ〜ｓに替え、上記各実施例の溝部２２ｂ₁〜２２ｂ₄を構成するガード溝には、他の配置方法がある。例えば、図３６(ａ)に示したガード溝ｐ'〜ｓ'は、互いに平行な二本のガード溝ｓ'、ｑ'の両端が、互いに平行な他の二本のガード溝ｐ'、ｒ'の長辺と対向している。
【０１７８】
また、同図(ｂ)に示したガード溝ｐ"〜ｓ"は、四角リング状の仮想的な溝の四隅の角部分Ｔが成長層１２で占められた場合であり、他の例と異なり、頂点Ｐの位置にはガード溝内充填物２３ｂが存在せず、頂点Ｐの位置ではｐｎ接合が形成されていないので、ガード拡散層３２ｂ₁〜３２ｂ₄や、丸みを付する補助拡散層３０を設けなくても耐圧が高い。
【０１７９】
同図(ｂ)の符号Ｓ'は、隣接するガード溝ｐ"〜ｓ"間の隙間であり、二本のガード溝ｐ"〜ｓ"の隣接する頂点間の距離に等しい。この隙間Ｓ’も、上記隙間Ｓと同程度の大きさにすることが望ましい。
【０１８０】
更にまた、上記各実施例では、仮想的な直角四角形２７の四辺の各辺上にガード溝ｐ〜ｓを一本ずつ配置したが、本発明はそれに限定されるものではなく、仮想的な直角四角形２７の各辺上に複数本のガード溝を配置してもよい。
【０１８１】
図３７は、各辺上にガード溝を二本ずつ配置した場合の例である。符号ｐ₁、ｐ₂、ｑ₁、ｑ₂、ｒ₁、ｒ₂、ｓ₁、ｓ₂はその場合のガード溝を示している。
【０１８２】
各ガード溝ｐ₁、ｐ₂、ｑ₁、ｑ₂、ｒ₁、ｒ₂、ｓ₁、ｓ₂は細長の長方形であり、同一辺上のガード溝ｐ₁、ｐ₂、ｑ₁、ｑ₂、ｒ₁、ｒ₂、ｓ₁、ｓ₂の間の距離Ｕは、同一辺上のガード溝ｐ₁、ｐ₂、ｑ₁、ｑ₂、ｒ₁、ｒ₂、ｓ₁、ｓ₂から広がった空乏層同士が接触するために、短い方がよい。
【０１８３】
なお、上記各実施例において、ガード拡散層３２ｂ₁〜３２ｂ₄の四隅や、丸みを付与するための補助拡散層３０の平面形状は所定の曲率で曲げる場合の他、それらの形状を決定する写真マスクを形成する際に、丸み部分を２以上の角度を有する多角形で接続する場合も含まれる。
【０１８４】
多角形で接続する場合、第２導電型の不純物の横方向拡散によって事実上多角形は消滅し、円弧のような丸みが形成される。
【０１８５】
【発明の効果】
内部が半導体単結晶で充填されたガード溝により、活性領域を取り囲むガード領域を構成することができる。
ガード領域が四角リング状の溝を有さないので、四角リング状の溝の四隅部分でボイドが生じることがない。
【図面の簡単な説明】
【図１】本発明の第一例の半導体装置の一例のＭＯＳＦＥＴ拡散構造を示す平面図
【図２】(ａ)：ガード溝の配置を説明するための図 (ｂ)：角部分の配置を説明するための図
【図３】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１)
【図４】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(２) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(２)
【図５】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(３) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(３)
【図６】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(４) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(４)
【図７】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(５) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(５)
【図８】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(６) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(６)
【図９】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(７) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(７)
【図１０】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(８) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(８)
【図１１】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(９) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(９)
【図１２】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１０) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１０)
【図１３】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１１) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１１)
【図１４】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１２) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１２)
【図１５】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１３) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１３)
【図１６】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１４) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１４)
【図１７】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１５) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１５)
【図１８】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１６) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１６)
【図１９】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１７) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１７)
【図２０】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１８) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１８)
【図２１】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(１９) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(１９)
【図２２】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(２０) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(２０)
【図２３】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(２１) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(２１)
【図２４】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(２２) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(２２)
【図２５】(ａ)：図１のＸ−Ｘ線切断面に相当する部分の製造工程を説明する断面図(２３) (ｂ)：図１のＹ−Ｙ線切断面に相当する部分の製造工程を説明する断面図(２３) (ｃ)：図１のＺ−Ｚ線切断面に相当する部分の製造工程を説明する断面図
【図２６】図３(ａ)、(ｂ)の状態の平面図
【図２７】図５(ａ)、(ｂ)のＡ−Ａ線切断面図
【図２８】図７(ａ)、(ｂ)のＢ−Ｂ線切断面図
【図２９】図８(ａ)、(ｂ)のＣ−Ｃ線切断面図
【図３０】図１２(ａ)、(ｂ)のＤ−Ｄ線切断面図
【図３１】図１６(ａ)、(ｂ)のＥ−Ｅ線切断面図
【図３２】(ａ)〜(ｃ)：ＩＧＢＴである本発明の半導体装置を説明するための断面図
【図３３】ショットキーダイオードである本発明の半導体装置を説明するための平面図
【図３４】そのＦ−Ｆ線切断面図
【図３５】(ａ)：ガード拡散層を有さないガード領域の例 (ｂ)：補助拡散層を有するガード領域の例
【図３６】(ａ)：ガード溝の配置方法の他の例 (ｂ)：ガード溝の配置方法の更に他の例
【図３７】ガード溝を分割した場合の例
【図３８】従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図
【図３９】その平面図の一点鎖線で囲んだ部分の拡大図
【図４０】(ａ)：図３８の平面図のＩ−Ｉ線切断面図 (ｂ)：図３８の平面図のＩＩ−ＩＩ線切断面図
【符号の説明】
１、１'、２……半導体装置
１２……成長層
１５、１５'……活性領域
２３ｂ……ガード溝内充填物
２４₁〜２４₄……ガード領域
２５……埋込領域
３２ａ……ベース拡散層
３２ｂ₁〜３２ｂ₄の……ガード拡散層
３９……ソース拡散層
５１……ゲート絶縁膜
５４……ゲート電極
７５……ショットキー電極
ｐ〜ｓ……ガード溝[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which an active region is surrounded by a semiconductor single crystal disposed in a trench.
[0002]
[Prior art]
FIG. 38 is a plan view for explaining the diffusion structure of the MOSFET 101 of the prior art, and FIG. 39 is an enlarged view of a portion surrounded by a one-dot chain line.
[0003]
The MOSFET 101 includes an n-type epitaxial layer, and has a growth layer 112 having a quadrangular planar shape. A p-type base diffusion layer 133 formed by impurity diffusion is disposed at a substantially central position of the growth layer 112 that constitutes one MOSFET 101.
[0004]
A plurality of elongated active grooves 122a are arranged in parallel to each other so as to divide the base diffusion layer 133. An n-type source diffusion layer 139 is formed by impurity diffusion at a position in the base diffusion layer 133 and adjacent to one side or both sides of each active groove 122a.
[0005]
Between the two adjacent active trenches 122a, two source diffusion layers 139 are arranged at positions facing each other at a predetermined interval, and an impurity diffusion region is provided between the two source diffusion layers 139. By p ⁺ A mold ohmic region 138 is formed.
[0006]
A plurality of square ring-shaped guard grooves 122b are concentrically arranged around the active groove 122a and the base diffusion layer 133. Therefore, the active groove 122a and the base diffusion layer 133 are arranged in the respective guard grooves. It is in a state of being concentrically surrounded by 122b.
[0007]
40 (a) and 40 (b) are a sectional view taken along line II and a sectional view taken along line II-II in FIG. 38, respectively. Reference numeral 111 denotes n ⁺ The growth layer 112 is disposed on one surface of the substrate 111. A drain electrode 171 made of a metal thin film is formed on the other surface of the substrate 111.
[0008]
A gate insulating film 151 is formed on the inner peripheral side surface and the bottom surface of each active trench 122a. A region surrounded by the gate insulating film 151 is filled with a gate electrode 158 made of a polysilicon material.
[0009]
On the other hand, the gate insulating film 151 is not formed on the inner peripheral side surface and bottom surface of the guard groove 122b, and the inside of each guard groove 122b is inside the guard groove made of a p-type silicon single crystal grown by an epitaxial method. Filled with a filling 123.
[0010]
An oxide film 157 is disposed on the gate electrode 158 and the guard trench filling 123. The oxide film 157 has an opening formed in a portion above the source diffusion layer 139 and the ohmic region 138 by patterning, and a partial surface of the source diffusion layer 139 and a partial surface of the ohmic region 138 are formed on the bottom surface of the opening. Is exposed.
[0011]
A source electrode 161 made of a metal thin film is formed on the surface of the exposed region and the surface of the oxide film 157.
[0012]
The base diffusion layer 133 is in contact with the gate insulating film 151 at a position lower than the source diffusion layer 139. When the contact portion is an inversion region, the source electrode 161 is connected to the ground potential, and the drain electrode 171 is positively connected. When a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 158 with the voltage applied, the inversion region of the base diffusion layer 133 is inverted to n-type, and the inversion layer causes the source diffusion layer 139 and the growth layer 112 to be inverted. Are connected, and current flows.
[0013]
If the gate electrode 158 is set to a voltage lower than the threshold voltage, such as by connecting the gate electrode 158 to the source electrode 161 in that state, the inversion layer disappears and no current flows.
[0014]
In this state, the pn junction between the base diffusion layer 133 and the growth layer 112 is reverse-biased, and a depletion layer extends both inside the base diffusion layer 133 and inside the growth layer 112.
[0015]
In general, a ring-shaped semiconductor region having the same conductivity type as the base diffusion layer and concentrically surrounding the base diffusion layer is called a guard ring. In this MOSFET 101, the guard groove filling 123 functions as a guard ring. When the depletion layer extending in the lateral direction in the growth layer 112 reaches the guard groove filling 123, the depletion layer further extends outward from the guard groove filling 123, and the depletion layers are concentric one after another. By reaching the guard groove filling 123 and spreading, the depletion layer spreads more than when the guard groove filling 123 is not present, and the electric field strength inside the growth layer 112 is relaxed.
[0016]
Here, in this specification, {1 0 0} is the following plane orientation,
[Expression 1]

[0017]
In order to uniformly grow a silicon single crystal inside the guard groove 122b, the applicant uses a substrate 111 having a surface orientation of {1 0 0} and uses the substrate 111 surface. The surface orientations of the surface of the grown layer 112 and the bottom surface of the guard groove 122b were also {1 0 0}.
[0018]
In general, the substrate 111 is formed with a mark indicating a direction such as a notch (orientation flat), and here, by the mark, Growth layer 112 The {1 0 0} direction of the surface was understood.
[0019]
Then, when the resist film having the pattern of the guard groove 122b is formed in order to excavate the guard groove 122b by an etching method, the direction in which the pattern of the guard groove 122b extends and the mark on the substrate 111 are aligned, The pattern for forming the groove 122b extends in the {1 0 0} direction.
[0020]
The side surfaces of the guard groove 122b are formed perpendicular to the surface of the substrate 111, and the side surfaces are parallel to each other or orthogonal to each other. Therefore, a surface having a {1 0 0} orientation is exposed on the inner peripheral side surface of the guard groove 122b actually formed by etching.
[0021]
Since the same {1 0 0} surface as the surface is exposed at the bottom surface, therefore, the {1 0 0} surface is exposed on the entire inner surface of the guard groove 122b, that is, the bottom surface and the side surface.
[0022]
As a result, it is considered that the silicon single crystal constituting the filling material 123 in the guard groove grows uniformly, and the inside of the guard groove 122b is completely filled with the silicon single crystal constituting the filling material 123 in the guard groove.
[0023]
However, if the four sides of the guard groove 122b are connected at right angles to each other, there is a problem in that the filler in the guard groove is not completely filled at the four corners of the guard groove 122b, resulting in voids.
[0024]
Even if the filling is complete, a portion bent at a right angle to the pn junction formed between the filling in the guard groove 123 and the growth layer 112 is generated, and the breakdown voltage is lowered at that portion.
[0025]
In order to prevent the breakdown voltage from decreasing, the four corners of the guard groove 122b are bent with a certain radius of curvature so that the surface portion of the pn junction formed by the boundary between the guard groove filling 123 and the growth layer 112 does not bend at a right angle. Can be considered.
[0026]
However, if roundness is formed at the four corners of the guard groove 122b in this way, as shown in FIG. 39B, the side surface S of the portion of the guard groove 122b that extends linearly in the lateral direction of the drawing. ₁ And the side surface S of the portion extending linearly in the vertical direction ₂ Even if the plane orientation is {1 0 0}, the side S ₁ , S ₂ In the bent part that connects {1 0 0} It will not be. For example, the side S of the middle part _Three The plane orientation is {1 1 0}.
[0027]
Therefore, there is a difference in the growth rate of the silicon single crystal constituting the guard groove filling 123 between the linear part of the four sides of the guard groove 122b and the bent part, and the guard groove 122b cannot be filled uniformly. And since it cannot fill uniformly and a void exists in the inside of the filling 123 in a guard groove, a pressure | voltage resistance will fall in that part and it will become inferior goods.
[0028]
[Problems to be solved by the invention]
The present invention has been created to solve the disadvantages of the semiconductor device described above, and an object thereof is to provide a semiconductor device having a high breakdown voltage.
[0029]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention described in claim 1 is made of a semiconductor material, and includes a first conductivity type growth layer, a guard region formed in the growth layer, and at least a second conductivity type diffusion layer. A semiconductor device having an active region including the guard region, the guard region being a narrow groove formed in the growth layer; Each said A semiconductor crystal disposed in the guard groove, and having a second conductivity type filling in the guard groove, and the guard groove has at least one side on each of four sides of a virtual right-angled quadrangle surrounding the active region. The books are placed in non-contact with each other, The semiconductor material is silicon, each of the guard grooves is drilled perpendicularly to the surface of the growth layer, the inside is formed in a substantially rectangular parallelepiped shape, and {1 0 0} is formed on the side and bottom surfaces of the guard grooves. Face is exposed Semiconductor device.
The invention according to claim 2 includes a plurality of ring-shaped guard regions, Each said The semiconductor device according to claim 1, wherein the guard region is disposed so as to concentrically surround the active region.
Claim 3 In the described invention, the growth layer and the filling in the guard groove are made of the same semiconductor single crystal. The claim 1 or claim 2 This is a semiconductor device.
Claim 4 In the described invention, the guard region has a guard diffusion layer formed of a diffusion layer of a second conductivity type, and the filling in the guard groove located on the same virtual right-angled square is the guard diffusion layer. Claim 1 electrically connected to each other by Thru claim 3 The semiconductor device according to any one of the above.
Claim 5 In the described invention, the guard diffusion layers having roundness are arranged in the outer peripheral portions of the four corners of the guard region. Claim 4 It is a semiconductor device of description.
Claim 6 In the invention described in the above item, the guard diffusion layer is formed shallower than the guard groove. 4 or A semiconductor device according to claim 5.
Claim 7 The invention described is a base diffusion layer composed of a diffusion region of a second conductivity type formed in the active region, a source diffusion layer composed of a diffusion layer of a first conductivity type formed in the base diffusion layer, At least one MOS transistor cell having a gate insulating film in contact with the base diffusion layer located between the source diffusion layer and the growth layer and a gate electrode in contact with the gate insulating film is disposed in the active region. Claims 1 to Claim 6 The semiconductor device according to any one of the above.
Claim 8 The invention according to any one of claims 1 to 3, wherein a Schottky electrode that forms a Schottky junction with the growth layer is formed in close contact with the active region. Claim 6 The semiconductor device according to any one of the above.
[0030]
The semiconductor device of the present invention is configured as described above, and at least one guard groove is disposed on each side of a virtual right-angled rectangle surrounding the active region. Therefore, one guard region is At least four guard grooves are provided.
[0031]
The interior of each guard groove is filled with a filling in the guard groove that is grown in each guard groove by an epitaxial method and forms a pn junction with the growth layer.
[0032]
The planar shape of the opening portion located on the surface of the growth layer of each guard groove is an elongated rectangular shape, and the cross section of the guard groove in the direction perpendicular to the rectangle is a rectangle having a long depth direction. It has a rectangular parallelepiped shape.
[0033]
Therefore, one Book When the surface orientation of one side surface of the guard groove is {1 0 0} plane, the surface orientation of the inner side surface of all the guard grooves is {1 0 0} plane including the other three. . Further, since the bottom surface is formed parallel to the surface of the growth layer, when the surface of the growth layer is a {1 0 0} plane, the plane orientation of the bottom surface is also the {1 0 0} plane.
In the present invention, the {1 0 0} plane may be substantially a {1 0 0} plane, and a plane inclined within a range of ± 1 deg or less from the {1 0 0} plane is {1 0 0} Included in the face.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
<Structure of the semiconductor device of the first example>
Embodiments of the present invention will be described below with reference to the drawings.
In this embodiment and each of the embodiments described later, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type. . The present invention includes both cases.
[0035]
FIG. 1 is a plan view for explaining the diffusion structure of the semiconductor device 1 of the first example of the present invention, and members formed on the surface of the growth layer 12 are omitted.
Cross-sectional views at positions corresponding to the lines XX, YY, and ZZ in FIG. 1 are shown in FIGS. 25 (a) to 25 (c), respectively.
[0036]
Reference numerals 11 in FIGS. 25A to 25C denote a substrate made of a first conductivity type semiconductor single crystal, and a first conductivity type semiconductor single crystal is grown on the surface of the substrate 11 by an epitaxial growth method. Thereby, the growth layer 12 is formed.
[0037]
Reference numeral 15 denotes an active region, and the active region 15 includes a plurality of active grooves 22a, a second conductivity type base diffusion layer 32a, and a first conductivity type source diffusion layer 39. .
[0038]
The base diffusion layer 32a is formed by diffusing impurities of the second conductivity type from the surface of the growth layer 12, and the active groove 22a is formed on the surface of the processing target substrate 10 including the growth layer 12 and the base diffusion layer 32a. They are elongated and are arranged in parallel with each other at equal intervals so as to divide the base diffusion layer 32a.
[0039]
At a substantially central position between two adjacent active grooves 22a and in the vicinity of the surface inside the base diffusion layer 32a, it has the same conductivity type as the base diffusion layer 32a and has a higher concentration than the base diffusion layer 32a. The ohmic region 38 is disposed.
[0040]
A source diffusion layer 39 of the first conductivity type formed by impurity diffusion of the first conductivity type is disposed on one side or both sides of each active groove 22a. Therefore, the ohmic region 38 has a source of the opposite conductivity type. It is sandwiched between the diffusion layers 39.
[0041]
A buried region 25 made of a second conductivity type semiconductor single crystal is disposed below the active groove 22a. The upper portion of the buried region 25 is located below the bottom surface of the base diffusion layer 32a. Here, the buried region 25 is not in contact with the base diffusion layer 32a and is placed at a floating potential. Yes.
[0042]
A gate insulating film 51 is formed at a position above the buried region 25 of the active trench 22 a and on the side surface of the active trench 22 a and the upper portion of the buried region 25.
In a region surrounded by the gate insulating film 51, a gate electrode 54 made of conductive polysilicon is disposed.
[0043]
A drain electrode 71 made of a metal thin film and forming an ohmic junction with the substrate 11 is arranged on the surface of the substrate 11 opposite to the surface on which the growth layer 12 is formed.
[0044]
When the first conductivity type is n-type and the second conductivity type is p-type, when a positive voltage is applied to the drain electrode 71 and a ground voltage is applied to the source electrode 61, a voltage higher than the threshold voltage is applied to the gate electrode 54. In the base diffusion layer 32a, a portion located between the source electrode 61 and the growth layer 12 and in contact with the gate insulating film 51 is inverted to the first conductivity type, and an inversion layer is formed.
[0045]
The source diffusion layer 39 and the growth layer 12 are connected by the inversion layer, and a current flows from the drain electrode 71 to the source electrode 61 through the inversion layer.
In that state, when a voltage lower than the threshold voltage is applied to the gate electrode 54, the inversion layer disappears and no current flows.
[0046]
At this time, the pn junction formed between the base diffusion layer 32a and the growth layer 12 is reverse-biased, and from the base diffusion layer 32a in the depth direction (the direction in which the substrate 11 is located) and in the lateral direction (outside the active region 15). The depletion layer spreads toward (toward).
[0047]
The growth layer 12 includes a plurality (four in this case) of second-conductivity type guard regions 24. ₁ ~ 24 _Four Is formed. Each guard area 24 ₁ ~ 24 _Four Is a square ring shape and concentrically surrounds the active region 15.
[0048]
Each guard area 24 ₁ ~ 24 _Four Is not electrically connected to the base diffusion layer 32a, and the guard region 24 ₁ ~ 24 _Four They are not electrically connected to each other. Accordingly, each guard region 24 ₁ ~ 24 _Four Is at a floating potential.
[0049]
First, the depletion layer spreading from the base diffusion layer 32a toward the outer side in the lateral direction is the guard region 24 at the innermost periphery. ₁ The guard area 24 ₁ The potential of the guard region 24 is stabilized. ₁ The depletion layer begins to spread. The depletion layer extends laterally outward and adjacent guard region 24 at the outer position. ₂ When the depletion layer reaches the guard region 24 ₂ The depletion layer begins to spread.
[0050]
In this way, a plurality of guard regions 24 arranged concentrically. ₁ ~ 24 _Four Guard area 24 inside ₁ ~ 24 _Three Guard area 24 outside ₂ ~ 24 _Four The depletion layer gradually spreads toward the ₁ ~ 24 _Four Since the spread of the depletion layer becomes larger than that in the case where no layer is provided, the breakdown voltage of the pn junction between the base diffusion layer 32a and the growth layer 12 is improved.
[0051]
Guard area 24 ₁ ~ 24 _Four The structure of each guard region 24 will be described below. ₁ ~ 24 _Four Is a square ring-shaped second conductivity type guard diffusion layer 32b. ₁ ~ 32b _Four And the groove 22b ₁ ~ 22b _Four And one each.
[0052]
Each groove 22b ₁ ~ 22b _Four Has four guard grooves p to s, as shown in FIG. The planar shape of each guard groove p to s is an elongated rectangle, and the cross-sectional shape cut in a direction perpendicular to the extending direction of the rectangle has a greater distance in the depth direction than the width of the opening portion and the width of the bottom portion. It has a rectangular shape.
[0053]
Each groove 22b ₁ ~ 22b _Four The guard grooves p to s are guard diffusion layers 32b. ₁ ~ 32b _Four Are arranged one by one at the center in the width direction of one side. Reference numeral 27 in FIG. 2 denotes one guard diffusion layer 32b. ₁ ~ 32b _Four Is a virtual right-angled square obtained by connecting the central axes passing through the center positions in the width direction of the four sides, and the four guard grooves p to s are arranged along the four sides of the virtual right-angled square 27 along each side. Are arranged. The guard grooves p to s are not in contact with each other and are spaced apart from each other.
[0054]
Inside each of the guard grooves p to s, a guard groove filling 23b made of a semiconductor single crystal is disposed. The filling 23b in the guard groove has a conductivity type opposite to that of the growth layer 12, and is formed by an epitaxial growth method.
[0055]
The depth of each guard groove p to s is the guard diffusion layer 32b. ₁ ~ 32b _Four It is formed deeper than the depth of. The upper portion of the guard groove filling 23b is at least the guard diffusion layer 32b. ₁ ~ 32b _Four Therefore, the guard groove filling 23b and the guard diffusion layer 32b are located above the bottom surface of the guard diffusion layer. ₁ ~ 32b _Four Is in contact with. Guard groove filling 23b and guard diffusion layer 32b ₁ ~ 32b _Four Are electrically connected to each other since they have the same conductivity type. Therefore, the guard groove fillings 23b arranged in the four guard grooves p to s are electrically connected to each other.
[0056]
On the other hand, since the guard groove filling 23 b has a conductivity type different from that of the growth layer 12, a pn junction is formed between the guard groove filling 23 b and the growth layer 12.
[0057]
In this semiconductor device 1, a plurality of guard regions 24 ₁ ~ 24 _Four Of two adjacent guard areas 24 ₁ ~ 24 _Four In between, the guard diffusion layer 32b ₁ ~ 32b _Four Is located.
[0058]
Thus, the inner guard region 24 ₁ ~ 24 _Three Guard area 24 outside ₂ ~ 24 _Four First, the depletion layer extending in the lateral direction toward the surface of the guard diffusion layer 32b is near the surface inside the growth layer 12. ₂ ~ 32b _Four The potential of the guard groove filling 23b in the guard grooves p to s is stabilized. And the guard groove filling 23b and the guard diffusion layer 32b ₂ ~ 32b _Four From both, the depletion layer further spreads outward in the lateral direction.
[0059]
FIG. 2B is an enlarged view of one corner A of the semiconductor device 1.
Here, the width and interval of the guard grooves p to s will be described. ₁ Is each guard area 24 ₁ ~ 24 _Four The width of the guard grooves p to s arranged in the ₁ Are all equal for all guard grooves p to s, and are also equal to the width of each active groove 22a.
[0060]
Each guard diffusion layer 32b ₂ ~ 32b _Four Width W ₂ All guard diffusion layers 32b ₂ ~ 32b _Four Are all equal.
[0061]
Guard area 24 ₁ ~ 24 _Four Of the four sides, the sides located in the four directions of the top, bottom, left and right with the active region 15 as the center are defined as the first side to the fourth side. ₁ ~ 24 _Four The first sides are arranged in parallel at equal intervals. Similarly, the second sides, the third sides, and the fourth sides are also arranged in parallel at equal intervals.
[0062]
Assuming that the four guard grooves p to s are arranged on the first side to the fourth side, respectively, each guard region 24. ₁ ~ 24 _Four The guard grooves p are arranged in parallel at equal intervals. Similarly, the guard grooves q, the guard grooves r, and the guard grooves s are also arranged in parallel at equal intervals.
[0063]
The distances D between the edges of the adjacent guard grooves p or between the edges of the guard grooves q, r, s are all the same.
[0064]
Also, two adjacent guard regions 24 ₁ ~ 24 _Four Of which the inner guard region 24 ₁ ~ 24 _Three Guard diffusion layer 32b ₁ ~ 32b _Three Outer peripheral edge and outer guard region 24 ₂ ~ 24 _Four Guard diffusion layer 32b ₂ ~ 32b _Four Is parallel to the inner peripheral edge, and the distance D between them is ₂ Are also equal.
[0065]
Each guard diffusion layer 32b ₁ ~ 32b _Four The corners of the four corners are rounded on both the outer peripheral edge and the inner peripheral edge. ₁ ~ 24 _Four When the depletion layer spreads out, the electric field strength is relaxed.
[0066]
Here, the substrate 11 used in the semiconductor device 1 (and each semiconductor device to be described later) of the present invention has a silicon single unit with a {1 0 0} plane (including a plane inclined within a range of ± 1 deg or less) exposed on the surface. Consists of crystals.
[0067]
Further, in this semiconductor device 1 and each semiconductor device described later, the growth layer 12 is also a silicon single crystal and is formed on the surface of the substrate 11 by the epitaxial growth method. It is the same as the plane orientation.
[0068]
Each active groove 22a and groove 22b ₁ ~ 22b _Four The bottom surfaces of the guard grooves p to s included in each are parallel to the surface of the growth layer 12 and have the same plane orientation as the surface of the growth layer 12.
[0069]
The inner circumferential side surfaces of the active groove 22a and the guard grooves p to s are perpendicular to the surface. Therefore, when the surface orientation of the surface of the growth layer 12 is the {1 0 0} plane, the plane orientation of the inner peripheral side surfaces of the active groove 22a and the guard grooves p to s is also the {1 0 0} plane, and the growth layer 12 When the surface orientation is tilted from the {1 0 0} plane, when forming the active groove 22a and the guard grooves p to s, the growth layer is also formed on the inner peripheral side surfaces of the active groove 22a and the guard grooves p to s. The {1 0 0} plane having the same inclination as 12 is exposed.
[0070]
<Manufacturing process>
A manufacturing process of the semiconductor device 1 will be described.
3 (a) to 25 (a) are cross-sectional views taken along the line XX in FIG. 1, and FIGS. 3 (b) to 25 (b) are views taken along the line Y-- in FIG. It is a sectional view of a position corresponding to the Y line.
[0071]
Generally, patterning of a thin film such as an oxide film or a metal thin film is performed by a photolithographic process for forming a patterned resist film on the thin film and an etching process for etching the thin film using the resist film as a mask. Description of the photoresist process and the etching process is omitted. Also, the illustration and description of the oxide film formed on the back surface of the substrate 11 are omitted.
[0072]
Referring again to FIGS. 3 (a) and 3 (b), reference numeral 11 denotes a substrate made of a first conductivity type semiconductor single crystal, and the first conductivity type growth is performed on the surface of the substrate 11 by epitaxial growth. The layer 12 is formed, and the processing target substrate 10 is configured.
[0073]
First, an oxide film is formed on the surface of the growth layer 12 by a thermal oxidation method, followed by patterning, and a rectangular window opening 80a having a rectangular plane, and a plurality of ring-shaped rings concentrically surrounding the rectangular window opening 80a. (Here four) square ring shaped ring window opening 80b ₁ ~ 80b _Four (In FIG. 3B and cross-sectional views described later, the outermost ring window opening 80b is formed. _Four Is omitted. ). Reference numeral 41 in FIGS. 3A and 3B denotes a patterned oxide film.
[0074]
FIG. 26 is a plan view of the state of FIGS. 3A and 3B, and each ring window opening 80b. ₁ ~ 80b _Four Is a quadrangle in which the inner and outer peripheral sides of the four corners are both rounded.
[0075]
Each ring window opening 80b ₁ ~ 80b _Four Of the four sides of the adjacent ring window opening 80b ₁ ~ 80b _Four The sides are parallel to each other.
[0076]
Reference numeral 13 in FIG. 26 and other plan views indicates a boundary between patterns of a plurality of semiconductor devices 1 obtained by the end of each process described later. The boundaries 13 of the semiconductor devices 1 are separated from each other by a fixed distance, and the boundaries 13 and the boundaries 13 are cut to separate the plurality of semiconductor devices 1 in one substrate 10 to be processed individually. It is like that. One rectangular window opening 80 a is disposed at approximately the center of each region surrounded by the boundary 13.
[0077]
Rectangular window opening 80a and ring window opening 80b ₁ ~ 80b _Four Then, a thin oxide film is formed on the exposed surface of the growth layer 12 as necessary, and then an impurity of the second conductivity type such as boron is implanted using the oxide film 41 as a mask.
[0078]
Reference numerals 31a and 31b in FIGS. 4 (a) and 4 (b) ₁ ~ 31b _Three The position of the bottom surface of the rectangular window opening 80a and the ring window opening 80b by the implantation of the second conductivity type impurity. ₁ ~ 80b _Three A high concentration impurity region formed in a very shallow region inside the growth layer 12 at the bottom surface position of FIG. In FIG. 4B, the outermost ring window opening 80b. _Four A high concentration impurity region formed at the bottom surface position is omitted.
[0079]
Next, heat treatment is performed, and high-concentration impurity regions 31a and 31b ₁ ~ 31b _Three As shown in FIGS. 5A and 5B, a second conductive type base diffusion layer 32a is formed at a position below the rectangular window opening 80a. Ring window opening 80b ₁ ~ 80b _Four Of the second conductivity type guard diffusion layer 32b ₁ ~ 32b _Four Is formed. In FIG. 5B, the outermost guard diffusion layer 32b. _Four Is omitted.
[0080]
When diffusing impurities of the second conductivity type, the rectangular window opening 80a and the ring window opening 80b ₁ ~ 80b _Three An oxide film is formed on the bottom surface of the oxide film, and the oxide film is integrated with the oxide film 41 used as a mask at the time of impurity implantation. Reference numeral 42 denotes an integrated oxide film.
[0081]
FIG. 27 is a cross-sectional view taken along line AA of FIGS. 5A and 5B, and is a plan view showing a planar pattern of each diffusion region.
[0082]
The base diffusion layer 32a has a quadrangular shape and the guard diffusion layer 32b. ₁ ~ 32b _Four The shape of the ring window opening 80b ₁ ~ 80b _Three In the four corners, the outer peripheral side and the inner peripheral side are rounded.
Next, the oxide film 42 is patterned, and as shown in FIGS. 6A and 6B, a plurality of active groove window openings 81a are formed at positions on the base diffusion layer 32a, and each guard diffusion layer 32b is formed. ₁ ~ 32b _Four In the upper position, the guard groove window opening 81b ₁ ~ 81b _Three Are formed one by one. In FIG. 6B, the outermost guard diffusion layer 32b. _Four The upper guard groove window opening is omitted. The code for the guard groove window opening is 81b. _Four become.
[0083]
The active groove window openings 81a have an elongated rectangular shape, and are arranged in parallel at equal intervals.
[0084]
One guard groove window opening 81b ₁ ~ 81b _Three Each has four or more narrow right-angled rectangular narrow grooves, and each narrow groove has a guard diffusion layer 32b. ₁ ~ 32b _Four At least one is arranged at the center of the four sides. Therefore, one guard diffusion layer 32b ₁ ~ 32b _Four Above, guard groove window opening 81b ₁ 81b ₂ 81b _Three Or 81b _Four The at least four narrow grooves constituting the are arranged.
[0085]
Each guard groove window opening 81b ₁ ~ 81b _Four Two of them are parallel to the active groove window opening 81a, and the other two extend in directions perpendicular to each other.
[0086]
The width of the active groove window opening 81a and the guard groove window opening 81b ₁ ~ 81b _Four The widths of the narrow grooves constituting the same are the same size, and the lengths of the active groove window openings 81a are formed to cross the base diffusion layer 32a, and are arranged in parallel with each other at equal intervals. Yes.
[0087]
Guard groove window opening 81b ₁ ~ 81b _Four The width of the guard diffusion layer 32b ₁ ~ 32b _Four Each guard diffusion layer 32b ₁ ~ 32b _Four It is located in the center in the width direction along the direction in which each side extends.
[0088]
Active groove window opening 81a and guard groove window opening 81b ₁ ~ 81b _Four In the state where is formed, the window opening 81a for the active groove and the window opening 81b for the guard groove ₁ ~ 81b _Four On the bottom surface of the silicon single crystal constituting the base diffusion layer 32a and the guard diffusion layer 32b. ₁ ~ 32b _Four Each of the surfaces of the silicon single crystals constituting the silicon is exposed.
[0089]
In this state, the exposed silicon single crystal is etched using the oxide film 42 as a mask, and as shown in FIGS. 7A and 7B, an active groove window opening 81a and a guard groove window opening are formed. 81b ₁ ~ 81b _Four Active grooves 22a and groove portions 22b respectively ₁ ~ 22b _Four Form.
[0090]
In this embodiment, one guard groove window opening 81b. ₁ ~ 81b _Four Are each composed of four narrow grooves, so that each groove 22b ₁ ~ 22b _Four Are each constituted by four guard grooves p to s corresponding to the four narrow grooves.
[0091]
FIG. 28 is a cross-sectional view taken along the line BB in FIGS. 7A and 7B, and shows each groove (active groove 22a and groove portion 22b). ₁ ~ 22b _Four ) And diffusion layers (base diffusion layer 32a and guard diffusion layer 32b) ₁ ~ 32b _Four ) Relative to the active groove 22a and the groove 22b. ₁ ~ 22b _Four The planar shape of is shown.
[0092]
The planar shape of the active groove 22a and the groove 22b ₁ ~ 22b _Four The planar shapes of the guard grooves p to s constituting the active groove are the active groove window opening 81a and the guard groove window opening 81b. ₁ ~ 81b _Four It is the same as the planar shape of the narrow grooves constituting, and becomes an elongated right-angled square.
[0093]
Active groove 22a and groove 22b ₁ ~ 22b _Four The cross-sectional shape of the guard grooves p to s constituting the groove in a direction perpendicular to the right-angled square of the opening is an elongated right-angle whose side in the depth direction is larger than the side that is the width of the opening portion of the groove or the width of the bottom surface. It is a rectangle.
[0094]
Moreover, since each side of the quadrangle which is the planar shape of the active groove 22a and the guard grooves p to s is parallel to each other or oriented in a direction orthogonal to each other, the active groove 22a and the groove portion 22b ₁ ~ 22b _Four The side surfaces of the guard grooves p to s are arranged in parallel to each other or in a direction intersecting at right angles to each other.
[0095]
All active grooves 22a and all groove portions 22b ₁ ~ 22b _Four The guard grooves p to s have the same depth, and the base diffusion layer 32a and the guard diffusion layer 32b ₁ ~ 32b _Four It is deeper than this depth and shallower than the thickness of the growth layer 12. Therefore, the growth layer 12 is exposed on the bottom surfaces of the active groove 22a and the guard grooves p to s.
[0096]
Further, the depth of the active groove 22a and the guard grooves p to s is deeper than the depth of the base diffusion layer 32a, and the length of the active groove 22a is longer than the width of the base diffusion layer 32a. 22a is divided into a plurality of regions.
[0097]
The rectangular window opening 80a and the ring window opening 80b in FIGS. 3 (a) and 3 (b) described above. ₁ ~ 80b _Four Or the active groove window opening 81a and the guard groove window opening 81b. ₁ ~ 81b _Four When patterning a resist film for forming the window openings 80a, 80b ₁ ~ 80b _Four , 81a, 81b ₁ ~ 81b _Four The direction in which the sides of the growth layer 12 extend and the plane orientation of the growth layer 12 are aligned, and the active groove 22a and the guard groove 22b ₁ ~ 22b _Four On the side surface, a surface inclined within a range of ± 1 deg or less from the {1 0 0} plane of the silicon single crystal is exposed. Since the bottom surface is parallel to the surface of the growth layer 12, a surface having the same plane orientation as the surface of the growth layer 12 is exposed.
[0098]
When the surface of the growth layer 12 is a {1 0 0} plane, the active groove 22a and each groove 22b ₁ ~ 22b _Four The {1 0 0} plane is also exposed on the side surfaces of the guard grooves p to s.
[0099]
By the epitaxial growth method, each groove 22a, 22b ₁ ~ 22b _Four When a semiconductor single crystal of the second conductivity type is grown on the surface of the semiconductor single crystal exposed inside, the grooves 22a, 22b ₁ ~ 22b _Four The inside is filled with the semiconductor single crystal. Here, a silicon single crystal is used as the semiconductor single crystal.
[0100]
FIGS. 8A and 8B are views showing the state, and FIG. 29 is a cross-sectional view taken along the line CC of FIGS. 8A and 8B.
[0101]
Reference numeral 23a indicates a filling in the active groove made of a semiconductor single crystal grown in the active groove 22a, and reference numeral 23b indicates a guard groove 22b. ₁ ~ 22b _Four The filling in the guard groove which grew inside is shown.
[0102]
The semiconductor device of the present invention includes all active grooves 22a and all groove portions 22b. ₁ ~ 22b _Four In the guard grooves p to s, the planar shape of the opening is a right-angled quadrangle and not a ring shape. ₁ ~ 22b _Four There is no difference in the growth rate of the semiconductor single crystal between the central portion and the end portion of the active groove 22a and each groove portion 22b. ₁ ~ 22b _Four The inside of the guard grooves p to s is filled with semiconductor single crystals (fillers 23a and 23b) without voids.
[0103]
The bottom surface and the side surface of each of the fillers 23a and 23b are in close contact with the semiconductor single crystal constituting the substrate 10 to be processed.
[0104]
In the state immediately after the growth of the semiconductor single crystal, the fillings 23a and 23b are raised above the surface of the uppermost oxide film 42, and as shown in FIGS. 9 (a) and 9 (b). The portions are removed by etching, and the heights of the fillings 23 a and 23 b are made to coincide with the height of the oxide film 42.
[0105]
Next, as shown in FIGS. 10A and 10B, after an insulating film 43 such as a silicon oxide film is formed on the surfaces of the oxide film 42 and the fillings 23a and 23b, the insulating film 43 is patterned. 11 (a) and 11 (b), a window opening 82a is formed to expose the surface of the active groove filling material 23a. At this time, the surface of the filling 23b in the guard groove is not exposed and is covered with the insulating film 43.
[0106]
In this state, when the semiconductor single crystal is etched, the filling in the guard groove 23b is not etched, and only the filling in the active groove 23a is etched from the top to the bottom. Here, as shown in FIG. 12A, only the upper part of the active trench filling 23 a is removed by etching, and the lower part is left as the buried region 25.
[0107]
The bottom of the buried region 25 is in close contact with the bottom of the active groove 22a, and the top is deeper than the bottom of the base diffusion layer 32a. Therefore, the growth layer 12 and the base region 32a are exposed in this order from the lower side on the side surface of the portion above the buried region 25 of the active groove 22a. Since the buried region 25 is in contact with the growth layer 12, a pn junction is formed therebetween.
[0108]
Here, when the buried region 25 is formed by etching and removing the upper portion to a position deeper than the base region 32a over the entire length of the filling 23a in the active groove, the buried region 25 is separated from the base diffusion layer 32a and buried. The recessed area 25 is placed at a floating potential.
[0109]
On the other hand, since the active trench filling 23a is elongated, it is possible to leave a part in the length direction without etching. Although not shown, for example, only a part of both ends of the upper portion of the buried region 25 is insulated. If the exposed portion is etched deeper than the base region 32a by covering with the film 43, the active groove filling 23a remains from the lower end to the upper end of the unetched portion, which is embedded in the buried region 25 and the base diffusion layer 32a. Therefore, the buried region 25 is connected to the base diffusion layer 32a through the remaining portion of the active trench filling 23a.
[0110]
Here, the position where a part of the surface of the active groove filling 23a is covered with the insulating film 43 may be a part of the length of the active groove filling 23a or a part of the width direction. .
[0111]
In this embodiment, the active trench filling 23a is not left and the buried region 25 is separated from the base diffusion layer 32a.
[0112]
Since the filling 23b in the guard trench is covered with the insulating film 43, it is not etched when forming the buried region 25, and there is no change as shown in FIG.
[0113]
30 is a cross-sectional view taken along the line DD of FIGS. 12A and 12B, showing the inside of the active groove 22a and the groove 22b. ₁ ~ 22b _Four The inside of is shown.
[0114]
Next, when the insulating film 43 is removed by an etching process as shown in FIGS. 13A and 13B, a substrate to be processed is formed on the side surface of the portion above the buried region 25 inside the active groove 22a. The semiconductor single crystal constituting 10 is exposed.
[0115]
In this state, thermal oxidation treatment is performed, and as shown in FIG. 14A, oxidation of the semiconductor single crystal is performed on the upper end portion of the buried region 25 on the bottom surface of the active groove 22a and on the side surface above the buried region 25. When the gate insulating film 51 made of a material (silicon oxide) is formed, the surface of the base diffusion layer 32a and the growth layer 12 exposed on the side surface inside the active trench 22a and the surface of the upper end portion of the buried region 25 are formed on the gate. Covered with an insulating film 51. As a result, a space surrounded by the gate insulating film 51 is formed above the buried region 25 of each active trench 22a.
[0116]
Next, as shown in FIGS. 15A and 15B, a polysilicon thin film 53 is formed on the surface of the gate insulating film 51 by the CVD method, and a portion above the buried region 25 of the active trench 22a is made of poly. Filled with a silicon thin film 53.
[0117]
At this time, since polysilicon is also deposited on the outside of the active groove 22a, if it is removed except for a part thereof and the inside of the active groove 22a is left, as shown in FIGS. A gate electrode 54 is formed by the polysilicon thin film 53 remaining inside 22a. Each gate electrode 54 is connected to a gate pad of a metal thin film, which will be described later, by the remaining portion outside the active groove 22a.
[0118]
FIG. 31 is a cross-sectional view taken along line EE of FIGS. 16 (a) and 16 (b). ₁ ~ 22b _Four The inside of is shown.
[0119]
A gate insulating film 51 is located on the surface of the upper end portion of the buried region 25, and a portion above the gate insulating film 51 is filled with a gate electrode 54.
[0120]
The gate electrode 54 is separated from the buried region 25, the growth layer 12, and the base region 32 a by the gate insulating film 51.
[0121]
Next, when the gate insulating film 51 is etched, the gate electrode film 54 serves as a mask, and as shown in FIGS. The gate insulating film 51 is removed except for the portions that are formed, and the surface of the base diffusion layer 32a and the surface of the growth layer 12 are exposed on the surface of the semiconductor processing substrate 10.
[0122]
In this state, a thermal oxidation process is performed to form a thin oxide film. Reference numeral 55 in FIGS. 18A and 18B denotes the oxide film. This oxide film 55 is formed not only on the surface of the base diffusion layer 32a and the growth layer 12, but also on the surface of the gate electrode 54 and the filling in the guard groove 23b.
[0123]
Next, a patterned resist film is formed on the surface of the semiconductor processing substrate 10 including the oxide film 55. Using the resist film as a mask, a second conductivity type impurity of the same conductivity type as the base diffusion layer 32a is used as the base diffusion layer. Inject into the surface of 32a.
[0124]
Reference numeral 44 in FIGS. 19A and 19B shows the resist film, and an elongated window opening 83 parallel to the active groove 22a is formed at the center of the position between the active grooves 22a. Groove 22b surrounding the active groove 22a ₁ ~ 22b _Four The window opening is not formed in the region where is located.
[0125]
The irradiated impurity of the second conductivity type passes through the oxide film 55 below the window opening 83 and is injected near the surface inside the base diffusion layer 32a located immediately below the window opening 83, thereby A two-conductivity type high concentration region 36 is formed.
[0126]
Next, after removing the resist film 44 used as a mask to expose the thin oxide film 55, as shown in FIGS. 20A and 20B, the resist film 45 patterned into another pattern is exposed. It is formed on the surface of the oxidized film 55.
[0127]
In this resist film 45, elongated window openings 84 parallel to the active grooves 22a are formed at positions on both sides of the second conductivity type high concentration region. Groove 22b ₁ ~ 22b _Four The window opening is not formed in the region where is located.
[0128]
When the first conductivity type impurity is implanted using the resist film 45 as a mask, the first conductivity type high concentration region 37 is formed immediately below the window opening 84.
[0129]
Next, after removing the resist film 45 used as a mask and exposing the thin oxide film 55, an oxide film is further deposited on the oxide film 55 by CVD, so that the thin oxide film 55 is integrated. A thick interlayer insulating film is formed. Reference numeral 57 in FIGS. 21A and 21B denotes the interlayer insulating film.
[0130]
When heat treatment is performed in this state and the first conductivity type impurity and the second conductivity type impurity respectively contained in the high concentration regions 36 and 37 are simultaneously diffused, as shown in FIG. A second conductivity type ohmic region 38 having a concentration higher than that of the base diffusion layer 32 a is formed at a central position between them, and a first conductivity type source diffusion layer 39 is formed on both sides of the ohmic region 38.
[0131]
Source diffusion layer 39 Lateral diffusion ends at the gate insulating film 51 and the source diffusion layer 39 The edge on the active trench 22 a side is in contact with the gate insulating film 51. Source diffusion layer 39 The opposite edge is in contact with the ohmic region 38.
[0132]
The ohmic region 38 and the source diffusion layer 39 are shallower than the depth of the base diffusion region 33, and the ohmic region 38 forms a second conductivity type diffusion region integrated with the base diffusion layer 32a. 39 forms a pn junction with the diffusion region of the second conductivity type.
[0133]
When the ohmic region 38 and the source diffusion layer 39 are formed, the groove 22b ₁ ~ 22b _Four There is no change in the region in which is located (FIG. 22B).
[0134]
Next, the interlayer insulating film 57 is patterned, and as shown in FIG. 23A, a window opening 85 is formed at a position between the active trenches 22a, and the surface of the ohmic region 38 and the sources positioned on both sides thereof are formed. At least a part of the surface of the diffusion layer 39 is exposed. At this time, the groove 22b ₁ ~ 22b _Four In the area where is placed, the window is not opened (FIG. 23B).
[0135]
In this state, a metal thin film such as an aluminum thin film is formed on the surface of the substrate 10 to be processed by sputtering or the like, and patterned to form a source electrode. Reference numeral 61 in FIG. 24A denotes the source electrode, and the source electrode 61 is in contact with both the ohmic region 38 and the source diffusion layer 39 in each divided base diffusion layer 32a.
[0136]
Since the ohmic region 38 and the source diffusion layer 39 have high surface impurity concentrations, an ohmic junction is formed between the ohmic region 38 and the source electrode 61.
[0137]
When patterning the metal thin film, a portion other than the portion that becomes the source electrode 61 is left as a gate pad, and each gate electrode 54 is connected to the gate pad by the remaining portion of the polysilicon thin film 53 located outside the active groove 22a. Then, the same voltage is applied to all the gate electrodes 54 by applying a voltage to the gate pad.
[0138]
The source electrode 61 has an innermost guard groove 22b. ₁ The depletion layer on the surface of the growth layer 12 is easy to spread.
[0139]
Next, a protective film (not shown) is formed on the surface of the source electrode 61 and patterned to expose a part of the source pad of the source electrode 61 and the above-described gate pad. Then, as shown in FIGS. 25A, 25B, and 25C, when a drain electrode 71 made of a metal thin film such as a nickel alloy and forming an ohmic junction with the substrate 11 is formed on the back surface of the substrate 11, The semiconductor device 1 according to an example of the present invention is obtained.
[0140]
A plurality of semiconductor devices 1 are formed on one processing target substrate 10, and the processing target substrate 10 is cut in a dicing process after the drain electrode 71 forming step, so that a plurality of semiconductor devices 1 are formed. After the division, the drain electrode 71 is fixed on the lead frame with solder metal or the like, the gate pad and the source pad are connected to the terminal by wire bonding or the like, and the semiconductor device 1 is resin-sealed. Finally, when the lead frame is cut and divided for each semiconductor device 1 and the terminals are separated, a packaged semiconductor device 1 is obtained.
[0141]
In the semiconductor device 1 of the present invention, when the buried region 25 is connected to the base diffusion layer 32a, when a voltage is applied to the base diffusion layer 32a, the voltage is also applied to the buried region 25. In the cut-off state, a depletion layer spreads together in the growth layer 12 from both the base diffusion layer 32 a and the buried region 25.
[0142]
When the buried region 25 is not connected to the base diffusion layer 32a, the buried region 25 is placed at a floating potential even when a voltage is applied to the base diffusion layer 32a.
[0143]
In this case, when the depletion layer extending from the base region 32a toward the inside of the growth layer 12 reaches the buried region 25, the potential of the buried region 25 is stabilized, and the buried region 25 also has a potential within the growth layer 12. The depletion layer begins to spread. At this time, the depletion layer begins to spread not only inside the growth layer 12 but also in the buried region 25.
[0144]
Regardless of whether the buried region 25 is connected to the base diffusion layer 32 a or not, the impurity amount of the second conductivity type in the buried region 25 and the portion of the growth layer 12 located between the buried regions 25 are included. When the impurity amount of the first conductivity type is substantially equal, the spread of the depletion layer becomes large, and when the growth layer 12 located between the active trenches 22a is completely depleted, it is buried at the same time. Since the entire interior of the region 25 is depleted and a certain depth below the bottom of the base diffusion layer 32a is filled with the depletion layer, the breakdown voltage is increased.
[0145]
From the buried region 25 and the base diffusion layer 32a, a depletion layer also extends toward the outer periphery in the lateral direction inside the growth layer 12.
[0146]
Here, each guard diffusion layer 32b arranged concentrically ₁ ~ 32b _Four And each guard diffusion layer 32b ₁ ~ 32b _Four The groove 22b is provided at the position of each side of the four sides. ₁ ~ 22b _Four The guard region 24 concentric with the four guard grooves p to s and the guard groove filling 23b filled in the guard grooves p to s. ₁ ~ 24 _Four Is configured.
[0147]
First, the depletion layer spreading in the lateral direction is the innermost guard region 24. ₁ Guard diffusion layer 32b ₁ Reaches the guard diffusion layer 32b. ₁ The depletion layer starts to spread from the filling 23b in the guard groove connected to the guard region 24, and the guard region 24 located adjacent to the outer side. ₂ Guard diffusion layer 32b ₂ To reach.
[0148]
Thus, the inner guard area 24 ₁ ~ 24 _Three To the guard region 24 located on the outer periphery thereof. ₂ ~ 24 _Four The depletion layer reaches sequentially toward
[0149]
Each guard area 24 ₁ ~ 24 _Four As shown in FIG. 2A, adjacent ones of the guard grooves p to s are separated from each other with a gap S therebetween. The gap S is concentrically adjacent to the guard diffusion layer 32b. ₁ ~ 32b _Four Distance D between ₂ And distance D between guard grooves p to s ₁ (Gap S <distance D ₂ <Distance D ₁ ), The depletion layer is the guard diffusion layer 24 ₁ ~ 24 _Four Since the growth layer 12 existing between the gaps S is immediately filled with the depletion layer, the avalanche breakdown does not occur at the positions of the gaps S in the guard grooves p to s. The gap S is preferably as short as possible, and the width W of each guard groove p to s. ₁ It is desirable to be smaller.
[0150]
As described above, the depletion layer becomes the inner guard region 24. ₁ ~ 24 _Three To the guard region 24 located on the outer periphery thereof. ₂ ~ 24 _Four Since the electric field strength in the vicinity of the surface of the growth layer 12 is thereby relaxed, the breakdown voltage is increased.
[0151]
Here, each guard diffusion layer 32b ₁ ~ 32b _Four Are rounded, and the surface of the guard groove filling 23b and the vicinity of the surface are guard diffusion layers 32b. ₁ ~ 32b _Four Covered with rounded parts. Therefore, the guard region 24 ₁ ~ 24 _Four A spherical junction is not formed between the growth layer 12 and the growth layer 12, and the breakdown voltage is further improved.
[0152]
In the above description, the first conductivity type is n-type and the second conductivity type is p-type. It is also good.
[0153]
Moreover, although the said embodiment was MOSFET, the semiconductor device of this invention is not restricted to this, For example, IGBT (Insulated gate bipolar transistor) and a Schottky barrier diode are also included.
[0154]
32 (a), (b), and (c), reference numeral 1 ′ indicates a semiconductor device that is an IGBT. The semiconductor device 1 ′ has the same structure as that of the above embodiment except that the substrate 11 ′ is the second conductivity type opposite to the growth layer 12, and the substrate 11 ′ has a surface on the surface of the substrate 11 ′. The collector electrode 71 'is formed of a metal that forms an ohmic junction.
[0155]
The plan view of the semiconductor device 1 ′ is also the same as the plan view of the semiconductor device 1, and FIGS. 32A to 32C are respectively the XX line, the YY line, and the ZZ line of FIG. Corresponds to cutaway view.
[0156]
Further, in the semiconductor device 1 of the first example, the drain electrode 71 forms an ohmic junction with the substrate 11, but the polarity voltage that reversely biases between the growth layer 12 and the base region 32 a is the source electrode. A Schottky junction that is forward-biased when applied between 61 and the drain electrode 71 may be formed to constitute a Schottky IGBT element.
[0157]
Furthermore, the present invention includes a diode in addition to a transistor. Reference numeral 2 in FIGS. 33 and 34 denotes a Schottky barrier diode type semiconductor device.
[0158]
33 is a plan view for explaining the diffusion structure. FIG. 33 corresponds to a sectional view taken along the line GG of FIG. 34, and FIG. 34 is a sectional view of a portion where the line FF of FIG. 33 is located. It corresponds to.
[0159]
In the semiconductor device 2, the same plurality of active grooves 22a as described above are formed in the active region 15 ′. In each active groove 22a, a filling 74 filled in the same process as the guard groove filling 23b is arranged.
[0160]
The filling 74 is of the second conductivity type, and a pn junction is formed between the filling 74 and the growth layer 12.
[0161]
Each filler 74 is made of the same semiconductor single crystal as the guard groove filling 23 b and is filled to the same height as the surface of the growth layer 12.
[0162]
A Schottky electrode 75 that forms a Schottky junction with the growth layer 12 and an ohmic junction with the filler 74 is disposed on the surface of the growth layer 12 and the upper end surface of the filler 74.
[0163]
A back electrode 76 that forms an ohmic junction with the substrate 11 is formed on the surface of the substrate 11 opposite to the growth layer 12.
[0164]
Other configurations are the same as those of the semiconductor device 1 of the first embodiment, and the active region 15 ′ having the filling 74 is formed in the guard region 24. ₁ ~ 24 _Four It is surrounded by a concentric shape.
[0165]
The outer peripheral edge of the Schottky electrode 75 corresponds to each guard region 24. ₁ ~ 24 _Four Is non-contact, and even if a voltage is applied to the Schottky electrode 75, each guard region 24 ₁ ~ 24 _Four No voltage is applied to.
[0166]
The polarity of the pn junction between the filling 74 and the growth layer 12 and the polarity of the Schottky junction between the Schottky electrode 75 and the growth layer 12 are such that the pn junction between the filling 74 and the growth layer 12 is When a forward biased polarity voltage is applied between the Schottky electrode 75 and the back electrode 76, the Schottky junction between the Schottky electrode 75 and the growth layer 12 is also forward biased. It has become.
[0167]
Therefore, the Schottky junction and the pn junction are forward-biased together. In this case, the voltage at which the Schottky junction is forward-biased and current starts flowing is higher than the voltage at which the pn junction is forward-biased and current starts to flow. Therefore, the Schottky electrode 75 and the growth layer 12 are clamped by the forward bias voltage of the Schottky junction.
[0168]
As a result, in the forward bias state, a current flows between the Schottky electrode 75 and the back electrode 76 only through the Schottky junction.
[0169]
When the Schottky junction is reverse-biased, the pn junction is also reverse-biased and no current flows.
[0170]
In this state, the depletion layer spreads from both the Schottky junction and the pn junction, but at the position directly below the Schottky junction, the depletion layers extending from the adjacent filling 74 are in contact with each other, and the position directly below the Schottky junction is Since the pn junction is filled with the depletion layer, the reverse leakage current is small.
[0171]
At this time, the depletion layer spreading from the active region 15 ′ toward the outer periphery in the lateral direction is the guard region 24. ₁ ~ 24 _Four Sequentially from the inside to the outside of the guard region 24 ₁ ~ 24 _Four Since the space is also depleted, it is the same as the above embodiments in that the breakdown voltage is improved.
[0172]
In this semiconductor device 2 as well, the growth layer 12 may be n-type or p-type. When the first conductivity type is n-type, the second conductivity type is p-type, and the first conductivity type. When the type is p-type, the second conductivity type is n-type.
[0173]
The semiconductor devices 1, 1 ′, 2 described above are provided in the guard region 24. ₁ ~ 24 _Four Are guard diffusion layers 32b, respectively. ₁ ~ 32b _Four However, those not having them are also included in the present invention.
[0174]
For example, as shown in FIG. 35A, the guard groove fillings 23b in the four guard grooves p to s are not electrically connected to each other. ₁ ~ 24 ' _Four (Innermost guard area 24 ' ₁ Is not shown. ) Is also included in the present invention.
[0175]
Furthermore, as shown in FIG. 35 (b), the guard region 24 "in which the second conductivity type guard diffusion layer 29 is disposed only at the position of the gap S between the guard grooves p to s. ₁ ~ 24 " _Four (Innermost guard area 24 " ₁ Is not shown. ) Is also included in the present invention.
[0176]
The surface of the guard groove filling 23b in the guard grooves p to s is the guard diffusion layer 32b. ₁ ~ 32b _Four Guard area 24 'not surrounded by ₁ ~ 24 ' _Four 24 " ₁ ~ 24 " _Four In the case of guard area 24 ₁ ~ 24 _Four You may provide the 2nd conductivity type auxiliary | assistant diffusion layer 30 which attaches roundness to the corner | angular part of the guard grooves p-s which comprise these four corners. The auxiliary diffusion layer 30 includes a guard diffusion layer 32b. ₁ ~ 32b _Four Similarly to the above, in order to save the area, it is desirable to be shallower than the guard grooves p to s.
[0177]
Instead of the guard grooves p to s as described above, the groove portion 22b of each of the above embodiments. ₁ ~ 22b _Four There are other arrangement methods for the guard grooves constituting the. For example, the guard grooves p ′ to s ′ shown in FIG. 36 (a) include two other guard grooves p ′ and r whose opposite ends of two guard grooves s ′ and q ′ are parallel to each other. It faces the long side of '.
[0178]
Further, the guard grooves p "to s" shown in FIG. 5B are cases where the corner portions T of the four corners of the quadrangular ring-like virtual groove are occupied by the growth layer 12, and are different from the other examples. The guard groove filling 23b does not exist at the position of the vertex P, and the pn junction is not formed at the position of the vertex P. Therefore, the guard diffusion layer 32b ₁ ~ 32b _Four In addition, the withstand voltage is high without providing the auxiliary diffusion layer 30 with roundness.
[0179]
The symbol S ′ in FIG. 5B is a gap between the adjacent guard grooves p ″ to s ″, and is equal to the distance between the adjacent vertices of the two guard grooves p ″ to s ″. It is desirable that the gap S ′ is also as large as the gap S.
[0180]
Furthermore, in each of the above embodiments, the guard grooves p to s are arranged one by one on each of the four sides of the virtual right-angled quadrangle 27. However, the present invention is not limited to this, and the virtual right-angled quadrangle 27 A plurality of guard grooves may be arranged on each side of the rectangle 27.
[0181]
FIG. 37 shows an example in which two guard grooves are arranged on each side. Sign p ₁ , P ₂ , Q ₁ , Q ₂ , R ₁ , R ₂ , S ₁ , S ₂ Indicates a guard groove in that case.
[0182]
Each guard groove p ₁ , P ₂ , Q ₁ , Q ₂ , R ₁ , R ₂ , S ₁ , S ₂ Are elongated rectangles and guard grooves p on the same side ₁ , P ₂ , Q ₁ , Q ₂ , R ₁ , R ₂ , S ₁ , S ₂ The distance U between the guard grooves p on the same side ₁ , P ₂ , Q ₁ , Q ₂ , R ₁ , R ₂ , S ₁ , S ₂ Since the depletion layers that spread from each other come into contact with each other, a shorter one is better.
[0183]
In each of the above embodiments, the guard diffusion layer 32b ₁ ~ 32b _Four The planar shape of the auxiliary diffusion layer 30 for imparting roundness and the roundness of the rounded portion has two or more angles when forming a photographic mask that determines the shape of the auxiliary diffusion layer 30 when bending with a predetermined curvature. The case of connecting with a polygon is also included.
[0184]
In the case of connecting with polygons, the polygons effectively disappear due to the lateral diffusion of impurities of the second conductivity type, and arc-like roundness is formed.
[0185]
【The invention's effect】
A guard region surrounding the active region can be formed by a guard groove filled with a semiconductor single crystal.
Since the guard region does not have a square ring-shaped groove, no void is generated at the four corners of the square ring-shaped groove.
[Brief description of the drawings]
FIG. 1 is a plan view showing a MOSFET diffusion structure as an example of a semiconductor device according to a first example of the present invention;
2A is a diagram for explaining the arrangement of guard grooves; FIG. 2B is a diagram for explaining the arrangement of corner portions;
3A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 3B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (1)
4A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface in FIG. 1; FIG. 4B is a cross section of the portion corresponding to the YY line cut surface in FIG. Sectional drawing explaining manufacturing process (2)
5A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 5B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (3)
6A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface in FIG. 1B. FIG. 6B is a cross section of the portion corresponding to the YY line cut surface in FIG. Sectional drawing explaining manufacturing process (4)
7A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface in FIG. 1; FIG. 7B is a cross-sectional view illustrating a process corresponding to the YY line cut surface in FIG. Sectional drawing explaining manufacturing process (5)
8A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1B. FIG. 8B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (6)
9A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 9B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (7)
10A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 10B is a cross-sectional view illustrating a process corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (8)
11A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 11B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (9)
12A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 12B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (10)
13A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 13B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (11)
14A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 14B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (12)
15A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 15B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (13)
16A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 16B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (14)
17A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 17B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (15)
18A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 18B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (16)
19A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 19B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (17)
20A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 20B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (18)
21A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 21B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining a manufacturing process (19)
22A is a cross-sectional view illustrating a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 22B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (20)
23A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface in FIG. 1. FIG. 23B is a cross section of the portion corresponding to the YY line cut surface in FIG. Sectional drawing explaining manufacturing process (21)
24A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface of FIG. 1; FIG. 24B is a cross section of the portion corresponding to the YY line cut surface of FIG. Sectional drawing explaining manufacturing process (22)
25A is a cross-sectional view for explaining a manufacturing process of a portion corresponding to the XX line cut surface in FIG. 1B. FIG. 25B is a view of a portion corresponding to the YY line cut surface in FIG. Sectional drawing explaining a manufacturing process (23) (c): Sectional drawing explaining the manufacturing process of the part corresponded to the ZZ line | wire cut surface of FIG.
26 is a plan view of the state shown in FIGS. 3 (a) and 3 (b). FIG.
27 is a cross-sectional view taken along line AA in FIGS. 5 (a) and 5 (b).
28 is a sectional view taken along line BB in FIGS. 7 (a) and 7 (b).
29 is a cross-sectional view taken along line CC of FIGS. 8 (a) and 8 (b).
30 is a sectional view taken along the line DD in FIGS. 12 (a) and 12 (b). FIG.
FIG. 31 is a sectional view taken along line EE in FIGS. 16 (a) and 16 (b).
32A to 32C are cross-sectional views for explaining a semiconductor device of the present invention which is an IGBT.
FIG. 33 is a plan view for explaining the semiconductor device of the present invention which is a Schottky diode;
FIG. 34 is a sectional view taken along line F-F.
FIG. 35A is an example of a guard region that does not have a guard diffusion layer. FIG. 35B is an example of a guard region that has an auxiliary diffusion layer.
FIG. 36 (a): Another example of guard groove arrangement method (b): Still another example of guard groove arrangement method
FIG. 37: Example when guard grooves are divided
FIG. 38 is a plan view for explaining the diffusion structure of a MOSFET according to the prior art;
FIG. 39 is an enlarged view of a portion surrounded by a dashed line in the plan view.
40A is a sectional view taken along the line II of the plan view of FIG. 38. FIG. 40B is a sectional view taken along the line II-II of the plan view of FIG.
[Explanation of symbols]
1, 1 ', 2 ... Semiconductor device
12 ... Growth layer
15, 15 '...... active region
23b …… Guard groove filling
24 ₁ ~ 24 _Four ...... Guard area
25 …… Embedded area
32a …… Base diffusion layer
32b ₁ ~ 32b _Four ...... Guard diffusion layer
39 …… Source diffusion layer
51 …… Gate insulation film
54 …… Gate electrode
75 …… Schottky electrode
p ～ s …… Guard groove

Claims (8)

A first conductive type growth layer made of a semiconductor material;
A guard region formed in the growth layer;
A semiconductor device having at least an active region including a diffusion layer of the second conductivity type,
The guard region includes a guard groove, which is a narrow groove formed in the growth layer, and a semiconductor crystal disposed in each guard groove, and has a second conductivity type filling in the guard groove. ,
The guard grooves are arranged in non-contact with each other at least one side of each of four sides of a virtual right-angled quadrangle surrounding the active region,
The semiconductor material is silicon;
Each of the guard grooves is excavated perpendicularly to the growth layer surface, the inside is formed in a substantially rectangular parallelepiped shape,
A semiconductor device in which {1 0 0} planes are exposed on the side and bottom surfaces of each of the guard grooves . The semiconductor device according to claim 1, wherein a plurality of ring-shaped guard regions are provided, and each guard region is disposed so as to concentrically surround the active region. 3. The semiconductor device according to claim 1, wherein the growth layer and the filling in the guard groove are made of the same semiconductor single crystal. The guard region has a guard diffusion layer composed of a diffusion layer of a second conductivity type,
It said same virtual the guard groove filling located on the right-angle square, the semiconductor device according to any one of claims 1 to 3 which are electrically connected to each other by the guard diffusion layer. The semiconductor device according to claim 4, wherein the guard diffusion layer having a roundness is disposed at outer peripheral portions of four corners of the guard region. The semiconductor device according to claim 4 , wherein the guard diffusion layer is formed shallower than the guard groove. A base diffusion layer comprising a diffusion region of a second conductivity type formed in the active region;
A source diffusion layer comprising a diffusion layer of a first conductivity type formed in the base diffusion layer;
A gate insulating film in contact with the base diffusion layer located between the source diffusion layer and the growth layer;
The gate cell of a MOS transistor having a gate electrode in contact with the insulating film, the semiconductor device according to any one of claims 1 to 6 arranged at least one or more the active region. The active region, the semiconductor device according to any one of claims 1 to 6 Schottky electrode is in close contact formed for forming the growth layer and the Schottky junction.

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