JP4386725B2 - 低減されたジッタを備える改良された分周器及びそれに基づく送信器 - Google Patents

Description

本発明は、分周のための分周器（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ）及び装置に関する。更に特には、本発明は、特に高周波信号送信のための送信器における使用によく適しているジッパ分周器アーキテクチャに基づく分周器アーキテクチャ及び回路技術に関する。変調器を有さない送信器にも関する。

近年、標準的な相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｍｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ））でのワンチップトランシーバに対する高周波（ＲＦ）設計において多大な取り組みがなされてきた。特に、送信器における主要なビルディングブロック（ｋｅｙ ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ）のうちの一つである周波数シンセサイザ（ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）及び分周器のＣＭＯＳによる実現には多くの関心が払われてきた。この場合最も注目されるべきトレンドは、ジッパ分周器アーキテクチャ及びいわゆるカレントモードロジック（ＣＭＬ（ｃｕｒｒｅｎｔ−ｍｏｄｅ ｌｏｇｉｃ））にある。

知られているジッパ分周器は、同じ回路の２／３分周セル（ｄｉｖｉｄｅｒ−ｂｙ−２／３ ｃｅｌｌ）のチェーンから構成されている。五つの端子１１乃至１５、すなわちクロック入力部（ｃｌｏｃｋ ｉｎｐｕｔ）（ＣＫｉｎ）１１、分周クロック出力部（ｄｉｖｉｄｅｄ ｃｌｏｃｋ ｏｕｔｐｕｔ）（ＣＫｏｕｔ）１２、モード制御入力部（ｍｏｄｅ ｃｏｎｔｒｏｌ ｉｎｐｕｔ）（ＭＤｉｎ）１３、モード制御出力部（ｍｏｄｅ ｃｏｎｔｒｏｌ ｏｕｔｐｕｔ）（ＭＤｏｕｔ）１４、及びプログラミング入力部（ｐｒｏｇｒａｍｍｉｎｇ ｉｎｐｕｔ）（Ｐ）１５を有する従来の２／３分周セル１０が図１に示されている。各々の２／３分周セル１０は、二つの回路ブロックから構成されている。すなわち、２又は３の何れかによって分周するプリスケーラ論理ブロック（ｐｒｅｓｃａｌｅｒ ｌｏｇｉｃ ｂｌｏｃｋ）１６は、エンドオブサイクル論理部（ｅｎｄ−ｏｆ−ｃｙｃｌｅ ｌｏｇｉｃ）１７と称される他のブロックによって生成されるスワロー信号（ＳＷ（ｓｗａｌｌｏｗ ｓｉｇｎａｌ））によって制御される。プログラミングビットＰ＝０（ＭＤｉｎ＝１又はＭＤｉｎ＝０の場合）がプログラミング入力部１５に入力されると、セル１０は２分周し、Ｐ＝１且つＭＤｉｎ＝１のとき、セル１０は３分周する。

２／３分周セルは通常ＣＭＬで実現される。基本のＣＭＬ論理回路は、複数のスタックド差動対（ｓｔａｃｋｅｄ ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ）と、二つの抵抗性又は能動負荷（ｒｅｓｉｓｔｉｖｅ ｏｒ ａｃｔｉｖｅ ｌｏａｄ）と、一つのテール電流源（ｔａｉｌ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）とを有する。ＣＭＬにより実現されたジッパ分周器に関する更なる詳細については、１９９９年発行のＣ．Ｖａｕｃｈｅｒ氏及びＺ．Ｗａｎｇ氏による“標準ＣＭＯＳ技術による低電力純正モジュール方式１．８ＧＨｚプログラマブル分周器（Ａ ｌｏｗ−ｐｏｗｅｒ ｔｒｕｌｙ−ｍｏｄｕｌａｒ １．８ＧＨｚ ｐｒｏｇｒａｍｍａｂｌｅ ｄｉｖｉｄｅｒ ｉｎ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ）”（ＥＳＳＣＩＲ’９９、４０６乃至４０９頁）と、２０００年発行のＣ．Ｖａｕｃｈｅｒ氏、Ｉ．Ｆｅｒｅｎｃｉｃ氏、Ｍ．Ｌｏｃｈｅｒ氏、Ｓ．Ｓｅｄｖａｌｌｓｏｎ氏、Ｕ．Ｖｏｅｇｅｌｉ氏、及びＺ．Ｗａｎｇ氏による“標準０．３５μｍＣＭＯＳ技術による低電力純正モジュール方式プログラマブル分周器ファミリ（Ａ ｆａｍｉｌｙ ｏｆ ｌｏｗ−ｐｏｗｅｒ ｔｒｕｌｙ ｍｏｄｕｌａｒ ｐｒｏｇｒａｍｍａｂｌｅ ｄｉｖｉｄｅｒｓ ｉｎ ｓｔａｎｄａｒｄ ０．３５μｍ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ）”（ＩＥＥＥＪ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−３５， Ｎｏ．７、１０３９乃至１０４５頁）とに記載される。

入力ラッチ２７及び六つの２／３分周セル２１乃至２６のチェーンを有する知られている分周器２０の例が図２Ａに示されている。ＣＭＯＳで実現される場合、分周器２０はＧＨｚの帯域における入力クロック周波数（ＣＫ１）で動作し得る。図２Ｂは、分周器２０の端子の信号を示している。クロック入力及びクロック出力信号（ＣＫ１乃至ＣＫ７）の振幅は図２Ｂの左側にプロットで示されており、モード信号（ＭＤ１乃至ＭＤ６）はＣＫ１と共に右側に示されている。分周器２０はＣＭＬで実現されるため、クロック入力及びクロック出力信号（ＣＫ１乃至ＣＫ７）は、本例において、−５００ｍＶと５００ｍＶとの間（ピークトゥピーク（ｐｅａｋ−ｔｏ−ｐｅａｋ））の範囲を有している。本例において、ほとんどの期間の間、セル２１乃至２６は自身の各々の入力クロックを２分周する。分周比が３である場合、図２Ｂの左側に示されているようにパルス幅はより広くなる。信号ＣＫ３の場合、例えば時点ｔ１及びｔ２において分周比は３となる。このことは、バイナリワード（ｂｉｎａｒｙ ｗｏｒｄ）Ｐ＝１１１１１１が入力ラッチ２７のプログラミング入力（Ｐ０乃至Ｐ５）に入力されるという事実による。プログラミング入力部が常に論理“１”となっている場合、個々のセル２１乃至２６の分周比は、先行するセルに対して後続するセルによって発行（ｉｓｓｕｅ）されるモード制御信号（ＭＤ）によってのみ決定される。

低電力用途の場合、消費電力を５０％まで低減させ得る分周器アーキテクチャが、“低減された消費電力を有する改良された分周器、それに基づく装置、及び電力効率的な分周器のための方法（Ｉｍｐｒｏｖｅｄ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ ｗｉｔｈ ｒｅｄｕｃｅｄ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ， ａｐｐａｒａｔｕｓ ｂａｓｅｄ ｔｈｅｒｅｏｎ， ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｐｏｗｅｒ ｅｆｆｉｃｉｅｎｔ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ）”という名称の同時係属中の特許出願において提案されている。２０００年１２月２２日に出願された当該同時係属中の特許出願は、現在本特許出願の譲受人（ａｓｓｉｇｎｅｅ）にもたらされている。出願番号第００１２８３２２．５号が割り当てられている。

二重リクロック（二重再クロック）機能（ｄｏｕｂｌｅ−ｒｅｃｌｏｃｋｉｎｇ）を備える新規な分周器アーキテクチャ及び新規なリクロック機能が、“低減されたジッタを有する改良された分周器及びそれに基づく装置”という名称の同時係属中の特許出願において記載されている。２００１年５月１７日に出願された当該同時係属中の特許出願は、現在本特許出願の譲受人にもたらされている。出願番号第０１１１２１２５．８号が割り当てられている。当該特許出願に記載されている新規なアーキテクチャ及び技術は、知られているジッパ分周器アーキテクチャに基づいている。

変調器３１は、長い間送信器３０の不可欠のコンポーネントであった。当該変調器は、図３に示されているように、送信されるべきデータによって搬送波周波数（キャリア周波数）（ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ）を変調し、前記搬送波周波数（ｆｏ）は位相同期ループ（フェーズロックドループ）（ｐｈａｓｅ−ｌｏｃｋｅｄ−ｌｏｏｐ（ＰＬＬ））３２によって生成される。

対照的に、最新の送信器４０は、搬送波周波数の生成のためだけでなく変調のためにＰＬＬ４１が使用されるフラクショナルＮ（Ｎ分数）ＰＬＬ送信器（ｆｒａｃｔｉｏｎ−Ｎ ＰＬＬ ｔｒａｎｓｍｉｔｔｅｒ）を利用する傾向にある。図４に示されているように、送信器４０において、従来のアナログ変調器は、シグマ／デルタ（Σ／Δ）変調器４３及び加算器４２によって置換される。両方は好ましくはディジタルである。

フラクショナルＮ分周器（ｆｒａｃｔｉｏｎ−Ｎ ｄｉｖｉｄｅｒ）は送信器４０において主要なコンポーネントである。当該分周器は、位相誤差（ｐｈａｓｅ ｅｒｒｏｒ）をランダム化（ｒａｎｄｏｍ）すると共にＤＲを制御するΣ／Δ変調器４３と、整数分周比（ＤＲ）を備える分周器４４とを有している。分周器４４の制御データ（Ｐｉ）は、送信されるべきデータと分周器４４の比を制御する搬送波周波数（ｆｏ）との両方の情報を含んでいる。

ＧＨｚの帯域及びそれより高い帯域において、前述のジッパ分周器アーキテクチャ及びＣＭＬ技術は、低電力に対する第一の選択となる。分周器４４がジッパアーキテクチャ及びＣＭＬ技術で実現され得る場合、図４の送信器４０の様々な部分が接続されているといくつかの問題がもたらされるであろう。当該問題は、出力パルス幅、出力ジッタ、基準デューティサイクル、及びタイミング制約等を含む。いくつかの問題は特性上相反している場合さえある。

たとえわずかなジッタを前記回路にもたらすだけでも、タイミング特性及び周波数スペクトラムにおいて劇的な変化がもたらされ、その結果、より低い信号対雑音比（ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ ｒａｔｉｏ）、増大されたビットエラーレート（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）、及び隣接するチャネルに対するより高い干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）がもたらされるため、ジッタは例えば送信器及び分周器における主要な問題となる。ゼロクロス（ｚｅｒｏ−ｃｒｏｓｓｉｎｇ）は、スイッチング時点（ｓｗｉｔｃｈｉｎｇ ｉｎｓｔａｎｔ）における何れかの不定状態（ｕｎｃｅｒｔａｉｎｔｙ）がエラーをもたらすという情報をしばしば含んでいるため、ジッタはクロック及びサンプルデータシステム（ｃｌｏｃｋｅｄ ａｎｄ ｓａｍｐｌｅｄ−ｄａｔａ ｓｙｓｔｅｍ）においても重要となる。

これまで、ＣＭＬによるジッパ分周器回路が設計される際、及び当該ジッパ分周器を使用する送信器が設計される際、出力パルス幅及びジッタは特に慎重に考慮されてこなかった。

従って本発明の目的は、現状の分周器回路及び送信器を改良することにある。

本発明の他の目的は、低減又は除去された出力ジッタを備える分周器を提供することにある。

本発明の他の目的は、送信器の一部である位相周波数検出器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ）に適切に供給するのに十分な広さである出力パルス幅を備える分周器を提供すること、タイミング制約を特定すること、及び前記問題に対処する簡単な手段を示すことにある。

論理ネットワークを備える新規な分周器アーキテクチャがこの場合示される。新規なアーキテクチャ及び技術は知られているジッパ分周器アーキテクチャに基づいている。これにより、所望のパルス幅及び低ジッタを有する出力信号がもたらされ得る。

本発明による装置が請求項１に記載されている。

様々な有利な実施例が請求項２乃至９に記載されている。

本発明による装置は、変調器が必要とされることのない、送信器における使用に特によく適している。本発明による送信器は、請求項１０に記載されている。

送信器の様々な有利な実施例が請求項１１乃至１６に記載されている。

ここにもたらされる分周器アーキテクチャにより、異なる種類の回路、特にジッパ分周器回路のような非同期回路のジッタが低減され得るか除去され得る。本発明によるデバイスは非常に効果的であると共にロバストである。

最良の特性を達成させるために様々な実施例がこの場合提案される。

ここに記載されている実施例の最も顕著な利点は、搬送波（ｃａｒｒｉｅｒ）に近い非常に低いレベルの位相雑音を備える、比較的スプリアスのない出力スペクトラム（ｓｐｕｒｉｏｕｓ ｆｒｅｅ ｏｕｔｐｕｔ ｓｐｅｃｔｒｕｍ）及び製造コストのかなりの低減を含んでいることにある。

本発明によるフラクショナルＮＰＬＬ送信器は、トランシーバ及び他のデバイスにおける使用によく適している。

本発明の他の利点は、詳細な実施例に関して説明される。

本発明の更なる完全な記載、及びその更なる目的及び利点に対して、添付図面と共に以下の記載が参照される。

簡略化のため、様々な図におけるある一定の信号線（ｓｉｇｎａｌ ｌｉｎｅ）はシングルエンド（ｓｉｎｇｌｅ ｅｎｄ）の信号線として示されている。実際、多くの信号は差動（ｄｉｆｆｅｒｅｎｔｉａｌ）である。このことは、実際二つの信号線がもたらされていることを意味する。他の信号は、あるビット幅（ｂｉｔ ｗｉｄｅ）を持つディジタル信号であってもよい。本発明の更なる理解のために必要な場合、ディジタル信号の幅が示される。示された信号幅は用途／実施例で特定される。

分周器の出力信号（ｆｄｉｖ）のパルス幅とジッタ（ｊｉｔｔｅｒ）とは二つの相反する事項である。分周器が使用される回路に依存して、出力信号（ｆｄｉｖ）のジッタとパルス幅とが考慮されるべきである。

ジッパ分周器（ジッパディバイダ（ｚｉｐｐｅｒ ｄｉｖｉｄｅｒ））の場合、例えば図２Ｂから明らかに理解されるように、これら全ては、同じ周波数であるが異なるパルス幅を有するため、ＭＤｉの間の何れの信号も出力としての役割を果たす。示されている波形において現れていないが、異なる大きさの関連するジッタももたらされる。ＭＤｉのパルス幅はインデックスｉで変わるので、要求仕様を満たすのに十分なＭＤｉのパルス幅を選択することが可能である。しかしながら、低電力の場合、消費電流はセル毎に低減され、同時に分周器セルの利得を保持するために負荷抵抗（ｌｏａｄ ｒｅｓｉｓｔａｎｃｅ）は増大される。従って、ＭＤｉのパルス幅が広くなるほど、関連するジッタは大きくなるであろう。更に、この種の分周器の非同期特性（ａｓｙｎｃｈｒｏｎｏｕｓ ｎａｔｕｒｅ）のために、ジッタはセル毎に信号経路に沿って蓄積される。それ故にＭＤ１乃至ＭＤ６の間で、ＭＤ１における信号は最も小さなジッタを有するが、都合の悪いことに最も狭いパルス幅を有する。ＭＤ６における信号は最も広いパルス幅を有するが、最も大きなジッタを有する。このため、より広い出力パルス幅とより低い出力ジッタとは、設計上相反する事項となる。

ここに提案されていると共に記載されている解決策により、可能な最も低いジッタを備える所望のパルス幅が生成され得る。本発明によればこのことは、適切な論理回路によって、ＭＤ１を含む複数の連続したＭＤｉ信号を組み合わせることにより実現される。好ましくは、論理和（ＯＲ）ゲートが論理回路として使用される。

図５は、本発明による第一の分周器５０を示している。当該分周器は、本例において、チェーンの六つの２／３分周セル５１乃至５６を有している。分周器５０は、セル５１の入力部（ＣＫ１）５７に入力される入力信号（ｆｖｃｏ）の周波数よりも低い周波数を有する出力信号（ｆｄｉｖ）を生成する。分周器セル５１乃至５６は、予め規定された分周比（ｄｉｖｉｓｉｏｎ ｒａｔｉｏ）（Ｎ）を有している。本例において、前記セルは、Ｎ＝２又はＮ＝３となる２／３分周セルである。セル５１乃至５６の各々は、五つの端子（ｔｅｒｍｉｎａｌ）を有している。チェーンの第一のセル５１において四つの端子しか使用されていないことは注意される。第一の端子は、入力クロック（ＣＫｉｎ）を受信するためのクロック入力部としての役割を果たし、ある一つの端子は、後続する分周セルに出力クロック（ＣＫｏｕｔ）を供給するための分周クロック出力部（ｄｉｖｉｄｅｄ ｃｌｏｃｋ ｏｕｔｐｕｔ）であり、ある一つの端子は、後続する分周セルからモード制御入力信号（ＭＤｉｎ）を受信するためのモード制御入力部（ｍｏｄｅ ｃｏｎｔｒｏｌ ｉｎｐｕｔ）であり、端子のうちの他の一つは、先行する分周セルにモード制御出力信号（ＭＤｏｕｔ）を供給するためのモード制御出力部である。本例において、入力クロック信号ｆｖｃｏは、第一のセル５１の端子（ＣＫ１）５７に入力される。当該入力信号ｆｖｃｏは、入力信号ｆｖｃｏよりも低い周波数を有する出力信号ｆｄｉｖを生成するために処理される。

本発明によれば、分周器５０は、モード制御入力部における複数の信号を組み合わせるための論理ネットワークを更に有する。本例において、論理ネットワークは、ｍ入力部（本実施例においてはｍ＝４）を持つ論理和ゲート５８を有する。ｍ入力部の各々は、ｍ個の連続した分周セル５１、５２、５３、及び５４のうちの一つのモード制御入力部ＭＤ１、ＭＤ２、ＭＤ３、及びＭＤ４に接続される。ＭＤ１を含む複数の連続したＭＤｉ信号（ＭＤ１、ＭＤ２、ＭＤ３、及びＭＤ４）は、論理和ゲート５８によって組み合わされる。出力信号（ｆｄｉｖ）は、論理和ゲート５８の出力部５９においてもたらされる。出力部５９における出力信号（ｆｄｉｖ）は、論理和ゲート５８のｍ入力部におけるモード制御入力信号ＭＤ１、ＭＤ２、ＭＤ３、又はＭＤ４の何れかのうちの最も広いパルス幅よりも広いパルス幅τ_１，４を有する。図５の６段のジッパ分周器５０の第一のＭＤ１乃至ＭＤｉ信号の論理和をとることによって、もたらされるパルス幅τ_１，４は論理和ゲートのｍ個の入力信号の何れよりも広くなる。

図６の上部において、ｉ＝１乃至６の場合の分周器５０のＭＤｉ信号が示されている。図６の下部において、出力信号（ｆｄｉｖ）６０が示されている。出力信号（ｆｄｉｖ）６０のパルス幅τ_１，４は、信号ＭＤ１、ＭＤ２、ＭＤ３、又はＭＤ４の何れのパルスの幅よりも広い。

他の出力信号（ｆｄｉｖ）６１が図６の下部に示されている。出力信号（ｆｄｉｖ）６１のパルス幅τ_１，５は、信号ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４、又はＭＤ５の何れのパルスの幅よりも広い。出力信号（ｆｄｉｖ）６１は、例えばＭＤ１乃至ＭＤ５における信号を五つの入力部を備える論理和ゲートに入力することによってもたらされ得る。

適切な等式を使用して、図６に示されている種類の装置の場合、もたらされるパルス幅は入力信号の何れのパルス幅よりも広いことが示され得る。この結果から、以下に示されるように、更なる実施例の設計がもたらされる。信号ＭＤｉの何れかの組み合わせからもたらされる出力信号（ｆｄｉｖ）のパルス幅が計算され得る。図６は、各々が異なるパルス幅τ_１，４及びτ_１，５を備える二つの例を示している。

出力信号ｆｄｉｖのパルス幅τ_１，Ｘは分周器の分周比（ＤＲ）に依存している。ｎ段のジッパ分周器の場合、ＤＲの可能な範囲は、γ_ｍｉｎ＝２^ｎ及びγ_ｍａｘ＝２^ｎ＋１−１である。ここでγは分周比である。

本発明によれば、送信器７０が図７に示されている。本例において、送信器７０はＣＭＯＳ技術で実現される。当該送信器は、チャネル７２に渡って送信器７０によって送信されるべきデータのための第一のデータ入力部７１を有している。第二のデータ入力部７３が設けられる。第二のデータ入力部７３にもたらされるデータにより、搬送波周波数（ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ）（ｆ０）が選択され得る。第一のデータ入力部７１及び第二のデータ入力部７３は、送信されるべきデータと搬送波周波数（ｆ０）を識別するデータとを加算することによってディジタル信号（この場合変調データ（ｍｏｄｕｌａｔｉｎｇ ｄａｔａ）と称される）を供給する加算器（ａｄｄｅｒ）７４にもたらされる。本実施例において、変調データは１６ビット幅（１６ ｂｉｔ ｗｉｄｅ）である。当該データは、ディジタル信号を処理して、モード制御入力信号（ＭＤｉｎ）と共にジッパ分周器７７の実際の分周比（Ｎ）がスイッチされることを可能にするバイナリコードワード（ｂｉｎａｒｙ ｃｏｄｅ ｗｏｒｄ）（Ｐｉ）を生成するΣ／Δ変調器（Σ／Δ ｍｏｄｕｌａｔｏｒ）７６（Ｓ／Ｄ変調器とも称される）の入力部７５に入力される。ジッパ分周器７７は、Σ／Δ変調器７６と共に、フラクショナルＮ分周器を構成する整数分周比（ｉｎｔｅｇｅｒ ｄｉｖｉｓｉｏｎ ｒａｔｉｏ）を可能にする。本実施例において、ジッパ分周器７７は六つの２／３分周セル（図７に示されていない）を有しているため、バイナリコードワード（Ｐｉ）は６ビット幅である。ジッパ分周器７７は、自身の出力部７９において出力信号（ｆｄｉｖ）をもたらす論理ネットワーク（ｒｏｇｉｃ ｎｅｔｗｏｒｋ）に接続されている。本実施例において、論理ネットワークは論理和ゲート７８を有している。送信器７０は、基準（参照）信号（ｒｅｆｅｒｅｎｃｅ ｓｉｇｎａｌ）（ｆｒｅｆ）及び出力信号（ｆｄｉｖ）を処理するための位相周波数検出器（（ＰＦＤ）ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ）８０を更に有している。位相周波数検出器（ＰＦＤ）８０は、ＰＬＬフィードバック信号（ＰＬＬ ｆｅｅｄｂａｃｋ ｓｉｇｎａｌ）ｆｄｉｖと入力信号ｆｒｅｆとを比較することによって出力部８６に誤差信号（ｅｒｒｏｒ ｓｉｇｎａｌ）を生成する。

本実施例において、位相周波数検出器（ＰＦＤ）８０は、電圧制御発振器（ＶＣＯ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ））８２及びループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）８１によって後続される。電圧制御発振器（ＶＣＯ）８２は、出力部８３に出力信号（ｆｖｃｏ）をもたらす。入力部７５における入力データは、ジッパ分周器７７の比（ｍｏｄｕｌｕｓ）制御する搬送波周波数（ｆ０）と通信チャネル７２を介して送信されるべき信号との情報（入力データ）を含んでいる。結果として、電圧制御発振器（ＶＣＯ）８２の出力部８３における出力信号ｆｖｃｏは、所望の搬送波周波数（ｆ０）における変調高周波信号（ｍｏｄｕｌａｔｅｄ ｒａｄｉｏ−ｆｒｅｑｕｅｎｃｙ（ＲＦ） ｓｉｇｎａｌ）である。送信器７０は、変調高周波（ＲＦ）信号がチャネル７２に放射されるアンテナ８５及びパワーアンプ（ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ（ＰＡ））８４を更に有している。出力部８３におけるＶＣＯ８２出力信号ｆｖｃｏは、ＰＬＬフィードバック信号ｆｄｉｖを生成するために使用される。このため、出力信号ｆｖｃｏは、ジッパ分周器７７の入力部８７に入力される。

通常の場合、基準周波数が一定に保たれると、γを変化させることにより、γに比例したＶＣＯ周波数がもたらされる。従って、ｉ＝ｎの場合、出力信号（ｆｄｉｖ）の可能な最小出力パルス幅は、１又は０．５ｆｒｅｆ（基準周波数ｆｒｅｆの半分の周期）にほぼ等しく、実現可能な最大出力パルス幅γ＝γ_ｍｉｎは、ｆｒｅｆの周期に近付く。

分周器７７の出力信号（ｆｄｉｖ）が位相周波数検出器（ＰＦＤ）８０に入力されるとき、ＰＦＤ８０はある応答期間を必要とする。ＰＦＤ８０の適切な動作のために、入力部７９における入力パルス幅は狭すぎてはならない。他方、出力ジッタは最小限化されなければならない。通常の場合、ＰＦＤ８０がエッジトリガ（ｅｄｇｅ ｔｒｉｇｇｅｒ）であるとき、トリガされるエッジにおけるジッタは考慮されるべきである。二つの入力信号ｆｒｅｆ（安定な基準信号）及びＰＦＤ８０のｆｄｉｖが同じデューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）を有する必要はない。

より広いパルス幅を生成する上記提案の回路技術、例えばｉ＝４の場合、図５に示されている例、又はｉ＝５の場合、図７に示されている例は、非常に簡単且つロバストであり、出力信号ｆｄｉｖは、連続したＭＤｉ信号の間のオーバラップのためにグリッチ（ｇｌｉｔｃｈ）（誤り）がない。論理和ゲート７８においてモード制御入力（ＭＤｉ）信号を組み合わせるときＭＤ１が含まれるため、論理和ゲート７８が低いジッタ設計である場合、立下りエッジにおいて可能な最も低いジッタがもたらされ得る。同様に、否定論理和（ＮＯＲ−ｇａｔｅ）で論理和ゲート７８を置換することによって論理ネットワークを修正することにより、立上りエッジにおいて可能な最も低いジッタがもたらされる。

本発明によれば、ＰＬＬにおける分周器の適切な動作のために、特にフラクショナルＮ分周比の場合、分周器７７が正確にΣ／Δ変調器７６の制御のもとで分周することは最も重要なことである。分周器７７の分周比がデータＰｉによって制御されるので、データＰｉに対するタイミング制約を認識することは極めて重要なことになる。

複雑且つ冗長なタイミング解析を避けるために、この場合代わりのアプローチがとられる。簡略化及び明確化のために、分周比は整数であると共に定数である最も簡単な場合がまず考慮され得る。この解析の結果は図８に示されている。ジッパ分周器７７の設計から結論付けられ得ることに、正確な動作のために、制御ビットＰ０乃至Ｐ５は、図８に示されているように期間インタバルＴｘの間のみで変化することが可能とされ、出力サイクルＴｏの残りの期間の間、安定であると共に変化しない状態が保持されなければならない。制御ビットＰｉのタイミングについての理解を深めるために、次にｆｒｅｆ／ｆｄｉｖとＰｉとの間のどのタイミング関係は必要とされるかが考慮され得る。本実施例の場合、立下りエッジにおいてｆｄｉｖとｆｒｅｆとの間の位相差を検出（ｓｅｎｓｅ）するためにＰＦＤ８０が必要とされると、ｆｄｉｖの立下りエッジはＭＤ１から直接もたらされるエッジとなるべきである。このことは、破線９０によって図８に示されている。

ＰＬＬがロック（ｌｏｃｋ）されると、ＰＦＤ８０の入力信号ｆｄｉｖとｆｒｅｆとの両方は同じ周波数及び同じ位相を有し、ｆｒｅｆ及びｆｄｉｖの立下りエッジ９１及び９２は一定の分周比に対して調整（ａｌｉｇｎ）されるであろう。制御データＰｉはΣ／Δ変調器７６によってもたらされ、Σ／Δ変調器７６はｆｒｅｆでクロックされる（クロックがもたらされる）ため（図７参照）、ノイズ及び電波障害（ｄｉｓｔｕｒｂａｎｃｅ）を最小限化するために、立上りエッジで動作するΣ／Δ変調器７６及び他のディジタル回路を有することは好ましい。

Ｐｉに対するタイミング制約についての先行する議論に基づいて、図８に示されているように、ｆｒｅｆの立上りエッジの所要の位置が導き出され得る。それ故に、ｆｒｅｆの最小デューティサイクルは５０％よりも大きくなければならない。必要とされるデューティサイクルΩは量的に以下のように表現され得る。
Ω＝（Ｔｏ−Ｔｘ）／Ｔｏ＝４７／γ

必要とされるデューティサイクルΩは、分周比γに依存している。γ＝γ_ｍｉｎ＝６４の場合、前記等式によるデューティサイクルは７３．４４％より大きくなければならない。この状態は図８に示されている。

実際上ほとんど全ての用途において５０％デューティサイクルが使用されるため、可能ならば、５０％以外の普通でないデューティサイクル（ｅｘｏｔｉｃ ｄｕｔｙ ｃｙｃｌｅ）は避けられなければならない。５０％デューティサイクルを備える基準クロックｆｒｅｆを可能にするために、信号ｆｄｉｖの立下りエッジ９１はＭＤ４の立上りエッジの近くに再配置（ｒｅｐｏｓｉｔｉｏｎ）されなければならないことが分かっている。このため、Σ／Δ変調器７６から立上りエッジで制御データＰｉをクロックする（Ｐｉにクロックをもたらす）と共に基準クロックｆｒｅｆに対して５０％デューティサイクルを維持するために、出力パルスのｆｄｉｖは上記提案のようにもはや生成され得ない。しかしながら、図９に示されているように、ＭＤ５からの立上りエッジ１０３、及びＭＤ４の立上りエッジ１０２から信号ｆｄｉｖの立下りエッジ１０１がもたらされ得る。それ故に、以下のパルス幅を備える出力信号ｆｄｉｖがもたらされる。
τ＝τ_１，５−τ_１，４＝２４／（ｆｒｅｆτ）

ここでもパルス幅は分周比に依存している。ｆｒｅｆ＝２６ＭＨｚ且つ１２７の最大分周比の場合、可能な最小出力パルス幅は、この場合７．２６８ｎｓである。

上記実施例の場合、基準クロックｆｒｅｆに対する５０％デューティサイクル及び必要とされる最小パルス幅は全て満たされている。不都合なことに、信号ＭＤ４があまりに大きなジッタを含んでいるため、フラクショナルＮＰＬＬ送信器７０によってもたらされる低レベルの位相雑音という利点は害される。

“低減されたジッタを有する改良された分周器及びそれに基づく装置（Ｉｍｐｒｏｖｅｄ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ ｗｉｔｈ ｒｅｄｕｃｅｄ ｊｉｔｔｅｒ ａｎｄ ａｐｐａｒａｔｕｓ ｂａｓｅｄ ｔｈｅｒｅｏｎ）”という名称の上記の同時係属中の特許出願において、当該ジッタをなくす回路が提案されている。当該同時係属中の特許出願による回路は、本発明に記載の実施例と組み合わされ得る。

制御ビットＰｉと分周出力サイクルｆｄｉｖとの間の位相合わせ不良（ｍｉｓａｌｉｇｎｍｅｎｔ）は、起こり得る問題であり、これにより、出力部８３において誤ったＶＣＯ周波数ｆｖｃｏがもたらされ、更に深刻なことに、ＰＬＬがロックしないという事態さえもたらされ得る。ロックされた状態に先行して、信号ｆｒｅｆ及びｆｄｉｖは異なる周波数及び位相を有する。制御ビットＰｉは、立上りエッジでクロックにより出力されるため、及びフラクショナルＮ分周のため、取得プロセスの間に、制御ビットＰｉがジッパ分周器７７の信号ｆｄｉｖの出力サイクルで誤って調整されるという事態が起こり得る。これにより、図１０に示されているように、一つの出力サイクルＴｏ内に二つの連続した分周比が誤ってジッパ分周器７７にもたらされるという深刻な状態がもたらされる。このため、このサイクルＴｏ内でジッパ分周器７７は、二つの異なる分周比で分周する。すなわち、第一の部分は分周比ｉ １０４によって分周され、残りの部分は分周比ｉ＋１ １０５によって分周される。

明らかなことに、このことが起きることは防止されるべきである。

二つの異なる分周比を伴う当該問題を解決するための簡単な方法は、ｎビット入力ラッチ又はｄＦＦ（ｎ−ｂｉｔ ｉｎｐｕｔ ｌａｔｃｈ／ｄＦＦ）を追加し、ｆｒｅｆではなく分周器出力ｆｄｉｖで同期されている信号によって当該ラッチ又はｄＦＦがクロックされるようにすることである。当該クロック信号は、図９及び１１においてＭＤ５から直接もたらされる負荷信号（ｌｏａｄ ｓｉｇｎａｌ）１０６として設計される。Σ／Δ変調器７６からもたらされるデータＤｉは、この場合Ｐｉとして入力ラッチ又はｄＦＦから信号負荷１０６の立上りエッジでクロックされる。

適切な動作のために、使用される入力ラッチ又はｄＦＦのホールドタイム（ｈｏｌｄ ｔｉｍｅ）及びセットアップタイム（ｓｅｔ−ｕｐ ｔｉｍｅ）ｔｓｕが考慮されなければならない。図９における提案された解決策により、ｆｒｅｆに対して５０％デューティサイクルが可能となり、可能なセットアップタイムは、ｔｓｕ＝（γ／２−２４）／（ｆｒｅｆγ）によってもたらされ、ここでも分周比に依存している。分周器７７が自身の最小分周比（本実施例の場合、７６）で分周するとき、最小可能セットアップタイムｔｓｕがもたらされる。ｆｒｅｆ＝２６ＭＨｚの場合、十分すぎるマージンを示す７．１ｎｓがもたらされる。可能なホールドタイムはＴｏ−ｔｓｕに等しい。これは十分に長いので全く問題をもたらさない。

フラクショナルＮ分周比はいくつかの暗示的な事項を含んでいる。上記議論において、一定の分周比が仮定されている。しかしながら、フラクショナルＮＰＬＬの場合、Σ／Δ変調器７６の制御下にある、必要とされる分周比は変化し続ける。最悪の場合、分周比は、出力サイクルＴｏ毎に変化し得る。全ての可能な分周比の組み合わせに対するタイミング解析は、非常に複雑且つ冗長となり、切迫した市場投入までの期間（ｔｉｍｅ−ｔｏ−ｍａｒｋｅｔ）のために不可能とさえなるため、詳細な解析は避けられる。

代わりに、以下のアプローチがとられる。まず、上記でなされたように、一定の分周比が仮定され、初期設計は可能な限り多くのマージンを持つようになされる。それから、ＰＬＬ内に、設計された分周器７７がシミュレーションによって最悪条件（ｗｏｒｓｔ ｃａｓｅ）下でチェックされる。分周器７７は全ての可能な分周比をカバーし得ると共に、分周比は出力サイクル毎に変化する。全てのサイクルで、設計された分周器は設定された分周比（ｓｅｔ ｄｉｖｉｓｉｏｎ ｒａｔｉｏ）に確かに分周していることが保証されると共にチェックされなければならない。

本発明による他の分周器１２０が図１１に示されている。当該実施例は、図９のタイミング図に基づいている。本実施例において、複数のモード制御信号ＭＤｉを組み合わせるための論理ネットワーク１３８は複数の構成要素又はコンポーネントを有している。ほとんどの場合、ＰＤＦ１２１はフル振幅論理ｄＦＦ（ｆｕｌｌ−ｓｗｉｎｇ ｌｏｇｉｃ ｄＦＦ）から構成されるため、論理ネットワーク１３８は、小振幅且つ差動のＭＤｉ信号をフル振幅（レールトゥーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ））信号に変換するためのインタフェイスとして二つのコンバータ１２２及び１２３を有している。第一のコンバータ１２３は、ＭＤ５の信号を反転するためのインバータ１３６によって後続されている。更に、論理ネットワーク１３８は、ｆｖｃｏ及び信号ＣＫ３によってクロックされるリクロックユニット（リクロックユニット）（ｒｅｃｌｏｃｋｉｎｇ ｕｎｉｔ）１３５と、排他的論理和ゲート（ＸＯＲ−ｇａｔｅ）１３４とを有している。出力信号ｆｄｉｖは、否定論理和ゲート１３４の出力部にもたらされる。ＭＤ５の立上りエッジ１０３がｆｄｉｖの立上りエッジ１０７をもたらす態様、及びＭＤ４の立上りエッジ１０２がｆｄｉｖの立下りエッジ１０１をもたらす態様で、信号ｆｄｉｖは生成される。本実施例に適用されるリクロック技術に関する更なる詳細については、“低減されたジッタを有する改良された分周器及びそれに基づく装置”という名称の同時係属中の特許出願において理解され得る。

コンバータ１２２の簡単な実現例が図１２にもたらされている。コンバータ１２２は、二つのインバータ１２５及び１２６によって後続される１段の演算増幅器１２４から構成されている。このＰＬＬ送信器１２７の位相雑音に対してコンバータ１２２のジッタのみがクリティカルであるため、図１１において三角形のより小さな符号によって示されているコンバータ１２３の消費電流は低減され得る。

提案されたアーキテクチャがいかなる数のセルの場合でも必ずジッパ分周器に適用され得ることは注目されなければならない。

本発明は、通信システム及び他のシステムにおける使用に適している。本発明は、送信器及び受信器における使用に適している。本発明は、ワンチップＣＭＯＳトランシーバにおける使用に特によく適している。本発明によるシステムは、携帯電話（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）（例えばＧＳＭ又はＵＭＴＳ）、ＤＥＣＴハンドセット（ＤＥＣＴ ｈａｎｄ ｓｅｔ）、パーソナル通信システム（ｐｅｒｓｏｎａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、ブルートゥースデバイス（Ｂｌｕｅｔｏｏｔｈ ｄｅｖｉｃｅ）、及び言及したいくつかの例において使用され得る。

本発明による分周器は、トランシーバ、高周波（ＲＦ）集積回路（ＩＣ）、ＧＳＭソリューション、ＤＥＣＴデバイス、ＰＣＳ、及びブルートゥースソリューションの効率的な電力の実現をもたらすために他の回路と組み合わされ得る。

別個の実施例の内容に明瞭に記載されている、本発明の様々な特徴が、単一の実施例における組み合わせでももたらされ得ることは評価される。逆に、単一の実施例の内容に簡潔に記載されている、本発明の様々な特徴は、別個に、又は何れかの好適なサブコンビネーションでもたらされてもよい。

明細書及び図面において、本発明の好ましい実施例が示されており、特定の用語が使用されているが、このようにもたらされている記載は一般的且つ記述的な意味で術語を使用しているのみであり、限定を目的とするものではない。

二つの論理ブロックを有する従来の２／３分周セルである。 六つの２／３分周セルを有する従来のジッパ分周器アーキテクチャである。 図２Ａの従来のジッパ分周器アーキテクチャのモード制御信号及びクロック信号を示す図である。 変調器を有する従来の送信器／トランシーバの概略図である。 一般的なフラクショナルＮＰＬＬ送信器の概略図である。 本発明による論理和ゲートを備える分周器の概略図である。 図５の分周器の信号を示す図である。 論理和ゲートを備える分周器を有する、本発明によるフラクショナルＮＰＬＬ送信器の概略図である。 図７のジッパ分周器の信号を示す概略図である。 一つの実施例のある波形を示す概略図である。 起こり得る位相合わせ不良の態様を示す概略図である。 本発明による、論理ネットワークを備えるフラクショナルＮＰＬＬ送信器の一部の概略図である。 本発明による、コンバータの概略図である。

Claims (13)

1. 入力信号の周波数よりも低い周波数を有する出力信号を生成するための装置であって、前記装置は、分周セルのチェーンを有し、前記分周セルの各々は、設定可能な分周比を有すると共に、
   入力クロックを受信するためのクロック入力部と、
   後続する分周セルに出力クロックをもたらすための分周クロック出力部と、
   前記後続する分周セルからモード制御入力信号を受信するためのモード制御入力部と、
   先行する分周セルにモード制御出力信号をもたらすためのモード制御出力部と
   を有し、
   前記装置は、ｍ入力部を有する論理ネットワークを更に有し、前記ｍ入力部の各々は、前記分周セルのチェーンのｍ個の連続した分周セルのうちの一つのモード制御入力部に接続され、前記出力信号は、前記論理ネットワークの出力部で生成され、前記出力信号は、前記論理ネットワークの前記ｍ入力部における前記モード制御入力信号のうちの最も広いパルス幅よりも広いパルス幅を有し、
   前記論理ネットワークは、
   前記ｍ個の連続した分周セルのうちの一つの第一のモード制御入力部における信号の立上りエッジが、前記出力信号の立上りエッジをトリガし、
   前記ｍ個の連続した分周セルのうちの一つの第二のモード制御入力部における信号の立上りエッジが、前記出力信号の立下りエッジをトリガする
   ように設計され、
   前記第一のモード制御入力部における前記信号を、前記ｍ個の連続した分周セルそれぞれのモード制御入力部における信号の中で、最小のジッタを有するものとしたものである装置。
2. 前記ｍ≧２となる請求項１に記載の装置。
3. 前記論理ネットワークは、論理和ゲート又は否定論理和ゲートを有する請求項１又は２に記載の装置。
4. 前記論理ネットワークが、コンバータ、インバータ、リクロックユニット、及び否定論理和ゲートを有する請求項１又は２に記載の装置。
5. 前記分周セルが２／３分周セルであり、前記分周比が２と３との間で切り換えられ得る請求項１乃至４の何れか一項に記載の装置。
6. カレントモードロジックで実現されるラッチを有する請求項１乃至５の何れか一項に記載の装置。
7. 前記分周セルのチェーンの各々の分周セルが、前記モード制御入力信号と共に前記分周セルの前記分周比が切り換えられることを可能にするバイナリコードワードの使用のためのプログラミング入力端子を有する請求項１乃至６の何れか一項に記載の装置。
8. 前記分周セルのチェーンが、ジッパ分周器アーキテクチャによって実現される請求項１乃至７の何れか一項に記載の装置。
9. 特にＣＭＯＳ技術で実現される送信器であって、
   チャネルに渡って前記送信器によって送信されるべきデータのための第一のデータ入力部と、
   搬送波周波数が、前記搬送波周波数を決定するデータをもたらすことによって供給されることを可能にする第二のデータ入力部と、
   前記搬送波周波数を決定するデータと前記送信されるべきデータとを加算することによって変調データをもたらす加算器と、
   自身の出力部において出力信号をもたらす論理ネットワークを備えるジッパ分周器と、
   モード制御入力信号と共に前記ジッパ分周器の前記実際の分周比が切り換えられることを可能にするバイナリコードワードを生成するために前記変調データを処理するΣ／Δ変調器と、
   基準信号及び前記出力信号を処理する位相周波数検出器と、
   前記位相周波数検出器の後に位置されるループフィルタと、
   前記送信されるべきデータで周波数変調される前記搬送波周波数によって規定される出力信号をもたらす、前記ループフィルタに後続する電圧制御発振器と
   を有し、
   前記論理ネットワークは、
   ｍ個の連続した分周セルのうちの一つの第一のモード制御入力部における信号の立上りエッジが、前記出力信号の立上りエッジをトリガし、
   前記ｍ個の連続した分周セルのうちの一つの第二のモード制御入力部における信号の立上りエッジが、前記出力信号の立下りエッジをトリガする
   ように設計され、
   前記第一のモード制御入力部における前記信号を、前記ｍ個の連続した分周セルそれぞれのモード制御入力部における信号の中で、最小のジッタを有するものとしたものである送信器。
10. 前記ジッパ分周器、前記論理ネットワーク、前記位相周波数検出器、及び前記電圧制御発振器が、位相同期ループを形成する請求項９に記載の送信器。
11. 前記Σ／Δ変調器は、前記基準信号がもたらされる入力部を有する請求項９又は１０に記載の送信器。
12. 前記論理ネットワークが、論理和ゲート又は否定論理和ゲートを有する請求項９乃至１１の何れか一項に記載の送信器。
13. 前記送信器がフラクショナルＮＰＬＬ送信器である請求項９乃至１２の何れか一項に記載の送信器。

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