JP4378405B2 - 走査信号線駆動回路および表示装置 - Google Patents

Description

本発明は、表示画面の走査信号線に走査信号を与える走査信号線駆動回路、およびその走査信号線駆動回路を用いた表示装置に関するものである。

近年では、多くの電子機器や電気機器、無線機器等の電磁波発生源が身近に存在するようになった。これらの電磁波発生源からの電磁波は、周囲の電磁環境にさまざまな影響を及ぼすおそれがあり、また、電磁波発生源となる電子機器等自身も、他の電磁波発生源による電磁波から影響を受けるおそれがある。このため、電子機器等には、電磁波を機器の外部に出さず、かつ、周囲の電磁環境に対する耐性を持たせる必要がある。

このような電子機器等の電磁波に対する評価の規格が制定されており、特に静電気放電をシミュレーションする規格として、ＩＥＣ６１０００−４−２がある。そして、ＩＥＣ６１０００−４−２規格に対応する試験は、ＥＳＤガンと呼ばれるパルス発生装置によって行われる。液晶ディスプレイ等の表示装置においても、上記のようにＥＳＤガンにより静電気放電をシミュレーションして試験を行い、表示に影響が無いかを確認している。

また、電子機器等の電磁波に対する耐性を向上させる技術も提案されている（例えば、特許文献１）。

図１２は、特許文献１に記載の半導体チップ９１の構成を示している。半導体チップ９１の外周部には複数個の周縁部パッド９２が設けられ、ワイヤ９３により外部に接続されている。さらに、半導体チップ９１の上記周縁パッド９２以外のチップ面に、複数個の中央部パッド９４が直線状且つ格子状に均一に設けられている。上記中央部パッド９４相互間はワイヤ９５によって連続的にワイヤボンディング接続されている。

このような構成とすることにより、配線抵抗により発生する電圧降下を微小とすることができ、配線の電位傾度が低減されて電源ノイズによる誤動作等を防止することができる。
特開２００５−８５８２９号公報（２００５年３月３１日公開）

しかしながら、上記従来の構成では、Ｌｏｗ側にレベル変動させるノイズに対する耐性は多少向上するものの、Ｈｉｇｈ側にレベル変動させるノイズを受けた場合に、誤動作を生じやすくなるという問題を生じる。特に、ＴＦＴ液晶パネルなどの表示装置では、Ｈｉｇｈ側にレベル変動させるノイズにより意図しないゲートラインがオンすると、横輝線の発生といった表示不具合が生じるおそれがある。以下、具体的に説明する。

図１３は、従来の代表的なＴＦＴ液晶パネル１０１の構造を示す概略図である。ＴＦＴ液晶パネル１０１は、ガラス基板１０２、ソースドライバ１０３およびゲートドライバ１０４を備えている。ガラス基板１０２にはＴＦＴ１０７が形成され、ＴＦＴ１０７のドレインに、画素電極間に液晶を挟んだ画素１０８が接続されている。また、ＴＦＴ１０７のソースには、ソースドライバ１０３の駆動出力がつながるソースライン１０５が接続されている。ＴＦＴ１０７のゲートには、ゲートドライバ１０４の駆動出力につながるゲートライン１０６が接続されている。

ＴＦＴ１０７は、ゲートライン１０６の信号がゲートに与えられることによりオンし、ソースライン１０５の信号が画素１０８に与えられる。画素１０８に与えられた信号は、対向電極１０９間との間の電圧として画素１０８に蓄えられ、この電圧により画素１０８内の液晶の透過レベルが決まり、表示が行われる。

図１４は、ゲートドライバ１０４の構造を示す回路図である。ゲートドライバ１０４は、シフトレジスタ１１０、レベルシフタ回路１１２、出力バッファ１１３および出力端子１１４を備えている。シフトレジスタ１１０は、７個のＤ−ＦＦ（Ｄ−フリップフロップ）１１１で構成され、Ｄ−ＦＦ１１１の各出力Ｑ１〜Ｑ７からの信号は、レベルシフタ回路１１２に入力され、信号レベルが変換される。レベルシフタ回路１１２からの信号は、出力バッファ１１２を介して出力端子１１３からゲートライン１０６に出力される。

シフトレジスタ１１０では、各Ｄ−ＦＦ１１１が動作クロックＣＬＫにより動作し、入力ＩＮから入力された信号を、動作クロックＣＬＫのタイミングで、Ｑ１からＱ７へ順次出力する。ゲートドライバ１０４は、１出力が１本のゲートライン１０６に対応するように実装されており、ＴＦＴ液晶パネル１０１の表示を行うため、ゲートライン１０６を順次駆動する。

シフトレジスタ１１０の出力Ｑ１からＱ７は通常Ｌｏｗであるが、表示の開始を示すタイミングで入力ＩＮにＨｉｇｈパルスが入力され、順次Ｈｉｇｈパルスをシフトさせる。シフトレジスタ１１０でシフトされたＨｉｇｈパルスは、ゲートライン１０６を順次Ｈｉｇｈにし、ＴＦＴ１０７をオンにすることにより、画面表示が行われる。

ここで、ゲートドライバ１０４のような半導体集積回路は、その周辺に位置する電源端子パッドから電源が供給される。最近のプロセスの微細化やチップサイズの増加傾向により、特許文献１の背景技術にも記載されているように、電源端子パッドからチップ内の能動領域に対する電源配線の抵抗が無視できないほど大きくなり、電源ノイズによる誤動作の原因になっている。上記の配線抵抗の影響は電源だけでなく、信号配線においても同様である。

具体的には、図１３に示すＴＦＴ液晶パネル１０１に対し、背景技術に記載した静電気放電をシミュレーションする試験を行った場合、表示画面に横輝線が現れる不良が発生する場合があった。表示不具合の原因を解析したところ、ゲートドライバ１０４において、Ｄ−ＦＦ１１１の出力と出力バッファ１１３の入力側で、Ｈｉｇｈ側にレベル変動させるノイズによるレベル変動が起こり、意図しないゲートライン１０６がオンするために、表示に横輝線が発生することが分かった。

このように、シフトレジスタ１１０の各出力がノイズによりＨｉｇｈ側にレベル変動し、Ｈｉｇｈパルスを出力する本来のタイミング以外でゲートドライバ１０４の出力がＨｉｇｈの状態になった場合、本来表示を行わないゲートライン１０６をオンしてしまい、表示不具合が発生する。

また、シフトレジスタ１１０の一部のＤ−ＦＦ１１１の出力が、ノイズによりＨｉｇｈ状態になり、次段のＤ−ＦＦ１１１の入力がこのＨｉｇｈレベルを読み込んでしまった場合、シフトレジスタ１１０は正常にシフトするＨｉｇｈパルスのほかに、ノイズにより発生したＨｉｇｈパルスもシフトするようになり、表示不具合が継続して起こってしまう。

このように、Ｈｉｇｈ側にレベル変動させるノイズに対しては、特許文献１に記載の構成のように、配線抵抗の電圧降下を低減することによっては、ノイズ耐性を控除させることができない。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性が高く、表示不具合の発生しにくい走査信号線駆動回路および表示装置を実現することにある。

本発明に係る走査信号線駆動回路は、上記課題を解決するために、Ｍ（Ｍは２以上の整数）個のフリップフロップがカスケード接続された第１のシフトレジスタを備え、当該第１のシフトレジスタは、外部から入力される入力信号をクロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第１のシフトパルスを出力することにより、表示画面の走査信号線を駆動する走査信号線駆動回路において、前記フリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルダウン抵抗が接続されていることを特徴としている。

上記の構成によれば、第１のシフトレジスタのＭ個のフリップフロップが、入力信号を順次転送することにより、走査信号線を駆動するための第１のシフトパルスを出力する。ここで、少なくとも１つのフリップフロップのデータ出力端子に、プルダウン抵抗が接続されており、外部からＨｉｇｈ側にレベル変動させるノイズを受けた場合、プルダウン抵抗は、第１のシフトパルスのＨｉｇｈ側へのレベル変動を打ち消すように機能する。これにより、意図しないタイミングで第１のシフトパルスがＨｉｇｈになり、本来表示を行わないゲートラインをオンしてしまうことによる表示不具合の発生を防止することができる。したがって、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性が高く、表示不具合の発生しにくい走査信号線駆動回路を実現できるという効果を奏する。

本発明に係る走査信号線駆動回路では、さらに、Ｍ個のフリップフロップがカスケード接続された第２のシフトレジスタとＭ個の論理回路とを備え、当該第２のシフトレジスタは、前記入力信号の反転信号を前記クロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第２のシフトパルスを出力し、前記第２のシフトレジスタのフリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルアップ抵抗が接続され、前記論理回路はそれぞれ、前記第１のシフトレジスタのＮ（Ｎは１以上Ｍ以下の整数）段目のフリップフロップからの第１のシフトパルスと、前記第２のシフトレジスタのＮ段目のフリップフロップからの第２のシフトパルスの反転パルスとの論理和を、第３のシフトパルスとして出力し、当該第３のシフトパルスにより、前記走査信号線を駆動することが好ましい。

上記の構成によれば、第１のシフトレジスタに加えて、さらに第２のシフトレジスタが設けられる。第２のシフトレジスタを構成するフリップフロップは、第１のシフトレジスタとは反対に、入力信号の反転信号を順次転送して、第２のシフトパルスを出力する。ここで、第２のシフトレジスタの少なくとも１つのフリップフロップのデータ出力端子には、プルアップ抵抗が接続されており、外部からＬｏｗ側にレベル変動させるノイズを受けた場合、プルアップ抵抗は、第２のシフトパルスのＬｏｗ側へのレベル変動を打ち消すように機能する。

さらに、第１のシフトレジスタおよび第２のシフトレジスタにおける同一段のフリップフロップからの第１のシフトパルスおよび第２のシフトパルスの反転パルスを、論理回路が論理和をとって、第３のシフトパルスとして出力し走査信号線を駆動する。これにより、Ｌｏｗ側にレベル変動させるノイズにより、第１のシフトレジスタのシフトが中断され第１のシフトパルスが消滅しても、第２のシフトパルスの反転パルスが第３のシフトパルスとして出力される。ここで、第２のシフトパルスは、入力信号の反転信号をシフトすることにより出力されるので、第２のシフトパルスの反転パルスは、正常にシフトした場合の第１のシフトパルスと同一波形となる。したがって、外部からＬｏｗ側にレベル変動させるノイズを受けて第１のシフトパルスが消滅しても場合でも、第２のシフトパルスが消滅しなければ、第３のシフトパルスは、正常にシフトした場合の第１のシフトパルスと同一波形となる。

上記のように、第２のシフトパルスはＬｏｗ側にレベル変動させるノイズに対してレベル変動しにくいので、第３のシフトパルスは、Ｈｉｇｈ側にレベル変動させるノイズだけでなく、Ｌｏｗ側にレベル変動させるノイズに対してもレベル変動しにくい。したがって、Ｈｉｇｈ側にレベル変動させるノイズとＬｏｗ側にレベル変動させるノイズとの両方に対して耐性の高い走査信号線駆動回路を実現することができる。

本発明に係る走査信号線駆動回路は、上記課題を解決するために、Ｍ（Ｍは２以上の整数）個のフリップフロップがカスケード接続された第１のシフトレジスタを備え、当該第１のシフトレジスタは、外部から入力される入力信号をクロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第１のシフトパルスを出力することにより、表示画面の走査信号線を駆動する走査信号線駆動回路において、
前記フリップフロップのうち、少なくとも１つのフリップフロップは、当該フリップフロップのデータ入力端子を構成する第１のトランスファーゲートと、第１のインバータと、第２のトランスファーゲートと、第２のインバータと、データ出力端子を構成する第１のバッファ回路とを備え、前記データ入力端子、第１のトランスファーゲート、第１のインバータ、第２のトランスファーゲート、第２のインバータおよび第１のバッファ回路がこの順に接続され、前記第１のインバータと前記第２のトランスファーゲートとの間の第１の接続点に、第１プルアップ抵抗が設けられ、前記第２のインバータと前記第１のバッファ回路との間の第２の接続点に、第１プルダウン抵抗が設けられていることを特徴としている。

上記の構成によれば、第１のシフトレジスタのＭ個のフリップフロップが、入力信号を順次転送することにより、走査信号線を駆動するための第１のシフトパルスを出力する。ここで、少なくとも１つのフリップフロップは、第１のインバータと第２のトランスファーゲートとの間の第１の接続点に、第１プルアップ抵抗が設けられ、第２のインバータと第１のバッファ回路との間の第２の接続点に、第１プルダウン抵抗が設けられているので、フリップフロップ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性を高めることができる。したがって、第１のシフトパルスは、Ｈｉｇｈ側にレベル変動させるノイズを受けても、レベル変動しにくい。これにより、意図しないタイミングで第１のシフトパルスがＨｉｇｈになり、本来表示を行わないゲートラインをオンしてしまうことによる表示不具合の発生を防止することができる。したがって、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性が高く、表示不具合の発生しにくい走査信号線駆動回路を実現できるという効果を奏する。

本発明に係る走査信号線駆動回路では、前記第１のプルアップ抵抗は、前記第１の接続点に設けられる代わりに、前記第２のトランスファーゲートと前記第２のインバータとの間の第３の接続点に設けられ、前記第１のプルダウン抵抗は、前記第２の接続点に設けられる代わりに、前記第１のトランスファーゲートと前記第１のインバータとの間の第４の接続点に設けられてもよい。

上記の構成によれば、第１のプルアップ抵抗は、第２のトランスファーゲートと第２のインバータとの間の第３の接続点に設けられ、第１のプルダウン抵抗は、第１のトランスファーゲートと第１のインバータとの間の第４の接続点に設けられているので、フリップフロップ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性を高めることができる。したがって、第１のシフトパルスは、Ｈｉｇｈ側にレベル変動させるノイズを受けてもレベル変動しにくい。

本発明に係る走査信号線駆動回路では、前記第１のインバータは、ハイレベルの信号を出力する第１のトランジスタと、ローレベルの信号を出力する第２のトランジスタとから構成され、前記第２のインバータは、ハイレベルの信号を出力する第３のトランジスタと、ローレベルの信号を出力する第４のトランジスタとから構成され、前記第１プルアップ抵抗および第１プルダウン抵抗を設ける代わりに、前記第１のトランジスタの駆動能力を、前記第２のトランジスタの駆動能力よりも高く設定し、前記第４のトランジスタの駆動能力を、前記第３のトランジスタの駆動能力よりも高く設定してもよい。

上記の構成によれば、第１のインバータのハイレベルの信号を出力する第１トランジスタの駆動能力が、ローレベルの信号を出力する第２のトランジスタに比べ高いので、第１のインバータと第２のトランスファーゲートとの間の第１の接続点にプルアップ抵抗を設けた場合と同様の状態となる。また、第２のインバータのローレベルの信号を出力する第４のトランジスタの駆動能力が、ハイレベルの信号を出力する第３のトランジスタに比べ高いので、第２のインバータと第１のバッファ回路との間の第２の接続点にプルダウン抵抗を設けた場合と同様の状態となる。したがって、フリップフロップ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性を高めることができ、第１のシフトパルスを、Ｈｉｇｈ側にレベル変動させるノイズを受けてもレベル変動しにくい構成とすることができる。

本発明に係る走査信号線駆動回路では、さらに、Ｍ個のフリップフロップがカスケード接続された第２のシフトレジスタとＭ個の論理回路とを備え、当該第２のシフトレジスタは、前記入力信号の反転信号を前記クロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第２のシフトパルスを出力し、前記第２のシフトレジスタのフリップフロップのうち、少なくとも１つのフリップフロップは、当該フリップフロップのデータ入力端子を構成する第３のトランスファーゲートと、第３のインバータと、第４のトランスファーゲートと、第４のインバータと、データ出力端子を構成する第２のバッファ回路とを備え、前記データ入力端子、第３のトランスファーゲート、第３のインバータ、第４のトランスファーゲート、第４のインバータおよび第２のバッファ回路がこの順に接続され、前記第３のインバータと前記第４のトランスファーゲートとの間の第５の接続点に、第２プルダウン抵抗が設けられ、前記第４のインバータと前記第２のバッファ回路との間の第６の接続点に、第２プルアップ抵抗が設けられ、前記論理回路はそれぞれ、前記第１のシフトレジスタのＮ（Ｎは１以上Ｍ以下の整数）段目のフリップフロップからの第１のシフトパルスと、前記第２のシフトレジスタのＮ段目のフリップフロップからの第２のシフトパルスの反転パルスとの論理和を、第３のシフトパルスとして出力し、当該第３のシフトパルスにより、前記走査信号線を駆動することが好ましい。

上記の構成によれば、第１のシフトレジスタに加えて、さらに第２のシフトレジスタが設けられる。第２のシフトレジスタを構成するフリップフロップは、第１のシフトレジスタとは反対に、入力信号の反転信号を順次転送して、第２のシフトパルスを出力する。ここで、第２のシフトレジスタの少なくとも１つのフリップフロップは、第３のインバータと第４のトランスファーゲートとの間の第５の接続点に、第２プルダウン抵抗が設けられ、第４のインバータと第２のバッファ回路との間の第６の接続点に、第２プルアップ抵抗が設けられているので、フリップフロップ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を高めることができる。したがって、第２のシフトパルスは、Ｌｏｗ側にレベル変動させるノイズを受けても、レベル変動しにくい。

さらに、第１のシフトレジスタおよび第２のシフトレジスタにおける同一段のフリップフロップからの第１のシフトパルスおよび第２のシフトパルスの反転パルスを、論理回路が論理和をとって、第３のシフトパルスとして出力し走査信号線を駆動する。これにより、Ｌｏｗ側にレベル変動させるノイズにより、第１のシフトレジスタのシフトが中断され第１のシフトパルスが消滅しても、第２のシフトパルスの反転パルスが第３のシフトパルスとして出力される。ここで、第２のシフトパルスは、入力信号の反転信号をシフトすることにより出力されるので、第２のシフトパルスの反転パルスは、正常にシフトした場合の第１のシフトパルスと同一波形となる。したがって、外部からＬｏｗ側にレベル変動させるノイズを受けて第１のシフトパルスが消滅しても場合でも、第２のシフトパルスが消滅しなければ、第３のシフトパルスは、正常にシフトした場合の第１のシフトパルスと同一波形となる。

上記のように、第２のシフトパルスはＬｏｗ側にレベル変動させるノイズに対してレベル変動しにくいので、第３のシフトパルスは、Ｈｉｇｈ側にレベル変動させるノイズだけでなく、Ｌｏｗ側にレベル変動させるノイズに対してもレベル変動しにくい。したがって、Ｈｉｇｈ側にレベル変動させるノイズとＬｏｗ側にレベル変動させるノイズとの両方に対して耐性の高い走査信号線駆動回路を実現することができる。

本発明に係る走査信号線駆動回路では、前記第２のプルダウン抵抗は、前記第５の接続点に設けられる代わりに、前記第４のトランスファーゲートと前記第４のインバータとの間の第７の接続点に設けられ、前記第２のプルアップ抵抗は、前記第６の接続点に設けられる代わりに、前記第３のトランスファーゲートと前記第３のインバータとの間の第８の接続点に設けられてもよい。

上記の構成によれば、第２のプルダウン抵抗は、第４のトランスファーゲートと第４のインバータとの間の第７の接続点に設けられ、第２のプルアップ抵抗は、第３のトランスファーゲートと第３のインバータとの間の第８の接続点に設けられているので、フリップフロップ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を高めることができる。したがって、第２のシフトパルスは、Ｌｏｗ側にレベル変動させるノイズを受けてもレベル変動しにくい。

本発明に係る走査信号線駆動回路では、前記第３のインバータは、ハイレベルの信号を出力する第５のトランジスタと、ローレベルの信号を出力する第６のトランジスタとから構成され、前記第４のインバータは、ハイレベルの信号を出力する第７のトランジスタと、ローレベルの信号を出力する第８のトランジスタとから構成され、前記第２プルアップ抵抗および第２プルダウン抵抗を設ける代わりに、前記第６のトランジスタの駆動能力を、前記第５のトランジスタの駆動能力よりも高く設定し、前記第７のトランジスタの駆動能力を、前記第８のトランジスタの駆動能力よりも高く設定してもよい。

上記の構成によれば、第３のインバータのローレベルの信号を出力する第６トランジスタの駆動能力が、ハイレベルの信号を出力する第５のトランジスタに比べ高いので、第３のインバータと第４のトランスファーゲートとの間の第５の接続点にプルダウン抵抗を設けた場合と同様の状態となる。また、第４のインバータのハイレベルの信号を出力する第７のトランジスタの駆動能力が、ローレベルの信号を出力する第８のトランジスタに比べ高いので、第４のインバータと第２のバッファ回路との間の第６の接続点にプルアップ抵抗を設けた場合と同様の状態となる。したがって、フリップフロップ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を高めることができ、第２のシフトパルスを、Ｌｏｗ側にレベル変動させるノイズを受けてもレベル変動しにくい構成とすることができる。

本発明に係る走査信号線駆動回路では、上記課題を解決するために、Ｍ（Ｍは２以上の整数）個のフリップフロップがカスケード接続された少なくとも１つの第１のシフトレジスタと、Ｍ個のフリップフロップがカスケード接続された少なくとも１つの第２のシフトレジスタと、Ｍ個の多数決回路とを備え、前記第１のシフトレジスタの個数と前記第２シフトレジスタの個数との合計が３以上の奇数であり、前記第１のシフトレジスタは、外部から入力される入力信号をクロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第１のシフトパルスを出力し、前記第１のシフトレジスタのフリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルダウン抵抗が接続され、前記第２のシフトレジスタは、前記入力信号の反転信号を前記クロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第２のシフトパルスを出力し、前記第２のシフトレジスタのフリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルアップ抵抗が接続され、前記多数決回路の各々には、前記第１のシフトレジスタのＮ（Ｎは１以上Ｍ以下の整数）段目のフリップフロップからの第１のシフトパルスと、前記第２のシフトレジスタのＮ段目のフリップフロップからの第２のシフトパルスの反転パルスとが入力され、前記多数決回路は、入力されたパルスのうち数の多い方のパルスを選択して、選択結果を第３のシフトパルスとして出力し、当該第３のシフトパルスにより、表示画面の走査信号線を駆動することを特徴としている。

上記の構成によれば、第１のシフトレジスタおよび第２のシフトレジスタが、合計３以上の奇数個設けられる。ここで、上記のように、第１のシフトレジスタは、プルダウン抵抗により、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性が高く、第２のシフトレジスタは、プルアップ抵抗により、Ｌｏｗ側にレベル変動させるノイズに対する耐性が高くなっている。

さらに、第１のシフトレジスタおよび第２のシフトレジスタにおける同一段のフリップフロップからの第１のシフトパルスおよび第２のシフトパルスの反転パルスが、多数決回路に入力され、多数決回路は、入力されたパルスのうち数の多いほうのパルスを選択して第３のシフトパルスとして出力する。すべてのシフトレジスタが正常にシフト動作を行っている場合、第１のシフトパルスと第２のシフトパルスの反転パルスとは同一波形となる。ここで、外部からのＨｉｇｈ側にレベル変動させるノイズまたはＬｏｗ側にレベル変動させるノイズにより、一部のシフトパルスに誤動作が生じ、入力パルスの一部が異なる波形となった場合でも、多数決回路が多いほうのパルスを選択するので、第３のシフトパルスの波形は正常時と変わらない。したがって、Ｈｉｇｈ側にレベル変動させるノイズとＬｏｗ側にレベル変動させるノイズとの両方に対して耐性の高い走査信号線駆動回路を実現することができる。

本発明に係る走査信号線駆動回路では、前記第１のシフトレジスタまたは前記第２のシフトレジスタが複数設けられる場合、複数の第１のシフトレジスタまたは第２のシフトレジスタ同士は近接して配置されず、電源配線およびＧＮＤ配線を共通化していないことが好ましい。

第１のシフトレジスタは、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性は高い反面、Ｌｏｗ側にレベル変動させるノイズに対する耐性は低くなっている。また、第２のシフトレジスタは、Ｌｏｗ側にレベル変動させるノイズに対する耐性は高い反面、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性は低くなっている。したがって、例えば、第１のシフトレジスタを第２のシフトレジスタより多く設けている場合、Ｌｏｗ側にレベル変動させるノイズにより第１のシフトレジスタの全てに誤動作を生じてしまうと、多数決回路からの第３のシフトパルスも誤った信号となってしまう。

これに対し、上記の構成によれば、第１のシフトレジスタまたは第２のシフトレジスタ同士は近接して配置されず、電源配線およびＧＮＤ配線を共通化していないので、Ｈｉｇｈ側にレベル変動させるノイズ、またはＬｏｗ側にレベル変動させるノイズにより、第１または第２のシフトレジスタの一方の全てに誤動作を生じるリスクを低減することができる。したがって、第３のシフトパルスへのノイズからの影響をさらに低減することができる。

本発明に係る表示装置は、上記走査信号線駆動回路を備えている。

上記の構成によれば、走査信号線駆動回路は、Ｈｉｇｈ側にレベル変動させるノイズ、またはＨｉｇｈ側にレベル変動させるノイズとＬｏｗ側にレベル変動させるノイズとの両方に対する耐性が高いので、少なくともＨｉｇｈ側にレベル変動させるノイズに対する耐性が高く、表示不具合の発生しにくい表示装置を実現することができるという効果を奏する。

本発明に係る走査信号線駆動回路は、以上のように、前記フリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルダウン抵抗が接続されているので、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性が高く、表示不具合の発生しにくい走査信号線駆動回路を実現できるという効果を奏する。

〔実施形態１〕
本発明の第１の実施形態について図１および図２に基づいて説明すると以下の通りである。

図２は、本実施形態に係るＴＦＴ液晶パネル１の構成を示す概略図である。ＴＦＴ液晶パネル１は、ガラス基板２、ソースドライバ３およびゲートドライバ４を備えている。ガラス基板２には、ソースライン５およびゲートライン６が設けられ、ソースライン５およびゲートライン６の各交点に、ＴＦＴ７および画素８が設けられ、画素８の一端は対向電極９に接続されている。ここで、ＴＦＴ液晶パネル１のガラス基板２、ソースドライバ３、ソースライン５、ゲートライン６、ＴＦＴ７、画素８および対向電極９は、図１３に示すＴＦＴ液晶パネル１０１のガラス基板１０２、ソースドライバ１０３、ソースライン１０５、ゲートライン１０６、ＴＦＴ１０７、画素１０８および対向電極１０９とそれぞれ略同一であるので、細部の説明は省略する。

本実施形態においては、ＴＦＴ液晶パネル１の電磁波ノイズに対する耐性を強化するため、ゲートドライバ４を以下のように構成している。

図１は、ゲートドライバ４の構成を示す回路図である。ゲートドライバ４は、シフトレジスタ１０ｄ、７個のレベルシフタ回路１２、７個の出力バッファ１３および７個の出力端子１４を備え、シフトレジスタ１０ｄは、カスケード接続された７個のＤ−ＦＦ１１を備えている。Ｄ−ＦＦ１１、レベルシフタ回路１２、出力バッファ１３および出力端子１４は、図１４に示すＤ−ＦＦ１１１、レベルシフタ回路１１２、出力バッファ１１３および出力端子１１４と略同一である。なお、レベルシフタ回路１２や出力バッファ１３の個数は７個に限らず、走査するゲートラインの本数に応じて適宜設定される。

シフトレジスタ１０ｄは、カスケード接続された７個のＤ−ＦＦ１１を備えており、シフトレジスタ１０ｄの初段のＤ−ＦＦ１１のデータ入力端子Ｄには、ゲートドライバ４の入力信号ＩＮが入力される。また、シフトレジスタ１０ｄの各Ｄ−ＦＦ１１のクロック端子ＣＫには、動作クロックＣＬＫが入力され、各Ｄ−ＦＦ１１のデータ出力端子Ｑから、信号Ｑ１ｄ〜Ｑ７ｄが出力される。

さらに、シフトレジスタ１０ｄでは、各Ｄ−ＦＦ１１のデータ出力端子Ｑに、プルダウン抵抗Ｒｄが接続されている。より具体的には、Ｄ−ＦＦ１１のデータ出力端子Ｑにプルダウン抵抗Ｒｄの一端が接続され、プルダウン抵抗Ｒｄの他端は接地されている。

これにより、外部から電磁波ノイズを受けて、Ｄ−ＦＦ１１の信号Ｑ１ｄ〜Ｑ７ｄがＨｉｇｈ側にレベル変動をしようとした場合、このレベル変動を打ち消す効果がある。したがって、Ｈｉｇｈ側にレベル変動させるノイズにより、本来表示を行わないゲートラインがオンしてしまい、表示不具合が発生することを防止できる。

なお、プルダウン抵抗Ｒｄの抵抗値が小さいほど、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性を高めることができる反面、シフトレジスタ１０ｄがＨｉｇｈパルスを出力する駆動能力が低下する。シフトレジスタ１０ｄの駆動能力が低下すると、Ｌｏｗ側にレベル変動させるノイズを受けた場合、正常にシフトしているＨｉｇｈパルスが消滅する場合がある。また、プルダウン抵抗Ｒｄの抵抗値は、各Ｄ−ＦＦ１１のバッファ能力との相対値となり、各Ｄ−ＦＦ１１のバッファ能力は、駆動する回路規模や動作スピードにより必要とされる値が異なる。したがって、プルダウン抵抗Ｒｄの抵抗値は、想定されるノイズ、Ｄ−ＦＦ１１のバッファ能力等を考慮して設定される。

また、本実施形態では、プルダウン抵抗Ｒｄを各Ｄ−ＦＦ１１のデータ出力端子Ｑに設けているが、少なくとも１つのＤ−ＦＦ１１のデータ出力端子Ｑに設ける構成としても、従来構成に比べ、ノイズ耐性を向上させることができる。また、Ｄ−ＦＦ１１は、ＪＫ型などの他のフリップフロップであってもよい。

〔実施形態２〕
本発明の第２の実施形態について図３ないし図６に基づいて説明すると以下の通りである。第１の実施形態に係るゲートドライバ４では、Ｈｉｇｈ側にレベル変動させるノイズに対する耐性を向上させているが、プルダウン抵抗Ｒｄを設けることにより、Ｌｏｗ側にレベル変動させるノイズに対する耐性が低下することとなる。そこで、本実施形態では、Ｌｏｗ側にレベル変動させるノイズに対しても耐性を向上させる構成について説明する。

図３は、本実施形態に係るゲートドライバ２４の構成を示す回路図である。ゲートドライバ２４は、２個のシフトレジスタ１０ｄ・１０ｕ、７個のレベルシフタ回路１２、７個の出力バッファ１３、７個の出力端子１４および７個のＯＲ回路１５を備えている。すなわち、ゲートドライバ２４は、図１に示すゲートドライバ４において、シフトレジスタ１０ｕおよびＯＲ回路１５をさらに備えた構成である。

シフトレジスタ１０ｕも、シフトレジスタ１０ｄと同様、カスケード接続された７個のＤ−ＦＦ１１を備えており、シフトレジスタ１０ｕの初段のＤ−ＦＦ１１のデータ入力端子Ｄには、ゲートドライバ４の入力信号ＩＮが、インバータＩＮＶ１を介して入力される。また、シフトレジスタ１０ｕの各Ｄ−ＦＦ１１のクロック端子ＣＫにも、動作クロックＣＬＫが入力され、各Ｄ−ＦＦ１１のデータ出力端子Ｑから、信号Ｑ１ｕ〜Ｑ７ｕが出力される。

さらに、シフトレジスタ１０ｕの各Ｄ−ＦＦ１１のデータ出力端子Ｑには、プルアップ抵抗Ｒｕが接続されている。より具体的には、Ｄ−ＦＦ１１のデータ出力端子Ｑにプルアップ抵抗Ｒｕの一端が接続され、プルアップ抵抗Ｒｕの他端は電源電位に接続されている。

シフトレジスタ１０ｄの各Ｄ−ＦＦ１１からは信号Ｑ１ｄ〜Ｑ７ｄが出力され、シフトレジスタ１０ｕの各Ｄ−ＦＦ１１からは信号Ｑ１ｕ〜Ｑ７ｕが出力される。信号Ｑ１ｄ〜Ｑ７ｄはそれぞれ、各ＯＲ回路１５の入力端子の一方に入力される。一方、信号Ｑ１ｕ〜Ｑ７ｕはそれぞれ、インバータＩＮＶ１を介して、各ＯＲ回路１５の入力端子の他方に入力される。これにより、各ＯＲ回路１５では、信号Ｑｍｄと信号Ｑｍｕ（ｍは１〜７の整数）の反転信号との論理和を、信号Ｑｍ（ｍは１〜７の整数）として各レベルシフタ回路１２に出力する。各信号Ｑ１〜Ｑ７は、レベルシフタ回路１２にて信号レベルが変換され、出力バッファ１３を介して出力端子１４からゲートラインに出力される。

このように、本実施形態のゲートドライバ２４は、各Ｄ−ＦＦ１１のデータ出力端子Ｑにプルダウン抵抗Ｒｄを設けたシフトレジスタ１０ｄと、各Ｄ−ＦＦ１１のデータ出力端子Ｑにプルアップ抵抗Ｒｕを設け、シフトレジスタ１０ｄがシフトする信号とは反対の論理値の信号をシフトするシフトレジスタ１０ｕとの２つのシフトレジスタを備えている。シフトレジスタ１０ｄでは、外部からの電磁波ノイズを受けて、Ｄ−ＦＦ１１の信号Ｑ１ｄ〜Ｑ７ｄがＨｉｇｈ側にレベル変動をしようとした場合、このレベル変動を打ち消す効果がある。一方、シフトレジスタ１０ｕでは、外部からの電磁波ノイズを受けて、Ｄ−ＦＦ１１の信号Ｑ１ｕ〜Ｑ７ｕがＬｏｗ側にレベル変動をしようとした場合、このレベル変動を打ち消す効果がある。

さらに、シフトレジスタ１０ｄからの信号Ｑｍｄ（ｍは１〜７の整数）とシフトレジスタ１０ｕからの信号Ｑｍｕ（ｍは１〜７の整数）の反転信号とが、ＯＲ回路１５に入力され、ＯＲ回路がそれらの論理和を信号Ｑｍ（ｍは１〜７の整数）として出力する。したがって、外部からのノイズにより、シフトレジスタ１０ｄ・１０ｕの一方の出力が消滅した場合でも、信号Ｑ１〜Ｑ７は消滅しない。このように、ゲートドライバ４は、Ｈｉｇｈ側にレベル変動させるノイズだけでなく、Ｌｏｗ側にレベル変動させるノイズに対する耐性も向上させている。

続いて、シフトレジスタ１０ｄ・１０ｕおよびＯＲ回路１５からの出力信号のタイミングについて説明する。

図４は、ノイズを受けていない通常時における、信号Ｑ１ｄ〜Ｑ７ｄ、信号Ｑ１ｕ〜Ｑ７ｕおよび信号Ｑ１〜Ｑ７の信号波形を示すタイミングチャートである。入力信号ＩＮが入力されると、シフトレジスタ１０ｄでは、動作クロックＣＬＫの立ち上がりに合わせて各Ｄ−ＦＦ１１が入力信号ＩＮをシフトして、信号Ｑ１ｄ〜Ｑ７ｄを出力する。一方、シフトレジスタ１０ｕでは、動作クロックＣＬＫの立ち上がりに合わせて、各Ｄ−ＦＦ１１が入力信号ＩＮの反転信号をシフトして、信号Ｑ１ｕ〜Ｑ７ｕを出力する。信号Ｑｍｄと信号Ｑｍｕ（ｍは１〜７の整数）の反転信号は、ＯＲ回路１５に入力され、ＯＲ回路１５は、それらの論理和である信号Ｑｍ（ｍは１〜７の整数）を出力する。

図５は、Ｌｏｗ側にレベル変動させるノイズを受けた場合における、信号Ｑ１ｄ〜Ｑ７ｄ、信号Ｑ１ｕ〜Ｑ７ｕおよび信号Ｑ１〜Ｑ７の信号波形を示すタイミングチャートである。シフトレジスタ１０ｄでは、ノイズの影響により、信号Ｑ３ｄのＨｉｇｈパルスが消失したため、信号Ｑ４ｄ〜Ｑ７ｄも出力されない。一方、シフトレジスタ１０ｕでは、各Ｄ−ＦＦ１１のデータ出力端子Ｑにプルアップ抵抗Ｒｕを設けているため、信号Ｑ１ｕ〜Ｑ７ｕは、Ｌｏｗ側に変動しにくくなっている。このため、シフトレジスタ１０ｕでは、信号をＬｏｗ側に変動させるノイズの影響を受けにくく、ノイズ発生時の信号Ｑ３ｕは消失しない。よって、信号Ｑ１ｕ〜Ｑ７ｕは、ノイズの影響を受けることなく通常時と同様に出力され、信号Ｑ１ｕ〜Ｑ７ｕの反転信号がＯＲ回路１５に入力される。したがって、ＯＲ回路１５からの出力信号Ｑ１〜Ｑ７は、通常時と同様の波形となる。

反対に、信号をＨｉｇｈ側に変動させるノイズを受けた場合、シフトレジスタ１０ｕでのシフトが中断しても、シフトレジスタ１０ｄでは、信号をＨｉｇｈ側に変動させるノイズの影響を受けにくいため、シフトレジスタ１０ｄからの信号Ｑ１ｄ〜Ｑ７ｄは消失しない。したがって、ＯＲ回路１５からの出力信号Ｑ１〜Ｑ７には、ノイズの影響は現れない。

以上のように、ゲートドライバ４は、信号をＬｏｗ側に変動させるノイズおよび信号をＨｉｇｈ側に変動させるノイズのいずれを受けた場合でも、通常時と同様の信号を出力できる。したがって、本実施形態に係るゲートドライバ２４を備えるＴＦＴ液晶パネルは、外部から電磁波ノイズを受けても表示不具合が発生しにくい。

なお、ゲートドライバ２４において、シフトレジスタ１０ｄ（ｍは１〜７の整数）からの信号Ｑｍｄとシフトレジスタ１０ｕからの信号Ｑｍｕ（ｍは１〜７の整数）の反転信号との論理和を出力する回路は、ＯＲ回路１５に限定されず、ＡＮＤ回路で構成してもよい。すなわち、図６に示すように、信号Ｑｍｄの反転信号と信号ＱｍｕとをＡＮＤ回路１６に入力し、ＡＮＤ回路１６の出力の反転信号を信号Ｑｍとしてレベルシフタ回路１２に出力してもよい。

〔実施形態３〕
本発明の第３の実施形態について図７ないし図９に基づいて説明すると以下の通りである。実施形態１、２では、Ｄ−ＦＦのデータ出力端子と次段のＤ−ＦＦのデータ入力端子との間に、プルダウン抵抗またはプルアップ抵抗を接続する構成について説明した。これにより、各Ｄ−ＦＦ間でのノイズ耐性を向上させることができるが、Ｄ−ＦＦの内部回路がノイズの影響を受けることにより、Ｄ−ＦＦからの出力信号が変動するおそれがある。そこで、本実施形態では、Ｄ−ＦＦ内部にプルダウン抵抗およびプルアップ抵抗を設けることにより、ゲートドライバのノイズ耐性を向上させる構成について説明する。

図７は、本実施形態に係るゲートドライバ３４の構成を示す回路図である。ゲートドライバ３４は、図３に示すゲートドライバ２４において、シフトレジスタ１０ｄ・１０ｕの代わりに、シフトレジスタ３０ｄ・３０ｕを設けた構成と同一である。シフトレジスタ３０ｄは、図３に示すシフトレジスタ１０ｄにおいて、Ｄ−ＦＦ間にプルダウン抵抗Ｒｄを設けず、Ｄ−ＦＦ１１の代わりにＤ−ＦＦ３１ｄを設けた構成であり、各Ｄ−ＦＦ３１ｄは、信号Ｑ１１ｄ〜Ｑ１７ｄを出力する。また、シフトレジスタ３０ｕは、図３に示すシフトレジスタ１０ｕにおいて、Ｄ−ＦＦ間にプルアップ抵抗Ｒｕを設けず、Ｄ−ＦＦ１１の代わりにＤ−ＦＦ３１ｕを設けた構成であり、各Ｄ−ＦＦ３１ｕは、信号Ｑ１１ｕ〜Ｑ１７ｕを出力する。図７においては、図３に示すゲートドライバ２４におけるものと同一の部材については、同一の符号を付し細部の説明を省略する。

Ｄ−ＦＦ３１ｄおよびＤ−ＦＦ３１ｕは、ともに内部にプルダウン抵抗およびプルアップ抵抗を備えている。Ｄ−ＦＦ３１ｄは、信号をＨｉｇｈ側に変動させるノイズに対する耐性を強化した構成である。一方、Ｄ−ＦＦ３１ｕは、信号をＬｏｗ側に変動させるノイズに対する耐性を強化した構成である。

したがって、信号Ｑ１１ｄ〜Ｑ１７ｄは、Ｈｉｇｈ側に変動させるノイズの影響を受けにくく、信号Ｑ１１ｕ〜Ｑ１７ｕは、Ｌｏｗ側に変動させるノイズの影響を受けにくくなっている。さらに、信号Ｑｎｄ（ｎは１１〜１７の整数）と信号Ｑｎｕ（ｎは１１〜１７の整数）の反転信号とが、ＯＲ回路１５に入力され、ＯＲ回路１５はそれらの論理和を信号Ｑｍ（ｍは１〜７の整数）として出力する。したがって、外部からのノイズにより、シフトレジスタ３０ｄ・３０ｕの一方の出力が消滅した場合でも、信号Ｑ１〜Ｑ７は消滅しない。

続いて、Ｄ−ＦＦ３１ｄ・３１ｕの具体的な構成について説明する。

図８は、Ｄ−ＦＦ３１ｄの詳細な構成を示す回路図である。Ｄ−ＦＦ３１ｄは、８個のＰチャネルＭＯＳトランジスタＰ１〜Ｐ８（以下、トランジスタＰ１〜Ｐ８）、８個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ８（以下、トランジスタＮ１〜Ｎ８）、３つのインバータＩＮＶ３およびバッファＢＵＦＦを備えている。クロック入力端子ＣＫに入力された動作クロックＣＬＫの一方は、２つのインバータＩＮＶ３を介して、信号ＣＫＤとなる。また、クロック入力端子ＣＫに入力された動作クロックＣＬＫの他方は、１つのインバータＩＮＶ３を介して、信号ＣＫＤＢとなる。

２個のトランジスタＰ１・Ｎ１はトランスファーゲート（第１のトランスファーゲート）を構成しており、データ入力端子Ｄからの信号が第１のトランスファーゲートに入力される。トランジスタＰ１のゲートには、信号ＣＫＤが入力され、トランジスタＮ１のゲートには信号ＣＫＤＢが入力される。

２個のトランジスタＰ２・Ｎ２は、インバータ（第１のインバータ）を構成している。また、４個のトランジスタＰ５・Ｐ６・Ｎ６・Ｎ５は、直列に接続されている。具体的には、トランジスタＰ５のソースが電源電位に接続され、トランジスタＰ５のドレインがトランジスタＰ６のソースに接続され、トランジスタＰ６のドレインはトランジスタＮ６のドレインに接続され、トランジスタＮ６のソースはトランジスタＮ５のドレインに接続され、トランジスタＮ５のソースは接地されている。トランジスタＰ５のゲートには信号ＣＫＤが入力され、トランジスタＮ５のゲートには信号ＣＫＤＢが入力される。

トランジスタＰ１・Ｎ１で構成される第１のトランスファーゲートの出力は、トランジスタＰ２・Ｎ２で構成される第１のインバータ、トランジスタＰ６のドレインおよびトランジスタＮ６のドレインに入力される。

２個のトランジスタＰ３・Ｎ３も、トランスファーゲート（第２のトランスファーゲート）を構成しており、トランジスタＰ２のドレイン、トランジスタＮ２のドレイン、トランジスタＰ６のゲート、トランジスタＮ６のゲートおよび第２のトランスファーゲートの入力が互いに接続されている。トランジスタＰ３のゲートには、信号ＣＫＤＢが入力され、トランジスタＮ３のゲートには信号ＣＫＤが入力される。

２個のトランジスタＰ４・Ｎ４は、インバータ（第２のインバータ）を構成している。また、４個のトランジスタＰ７・Ｐ８・Ｎ８・Ｎ７は、直列に接続されている。具体的には、トランジスタＰ７のソースが電源電位に接続され、トランジスタＰ７のドレインがトランジスタＰ８のソースに接続され、トランジスタＰ８のドレインはトランジスタＮ８のドレインに接続され、トランジスタＮ８のソースはトランジスタＮ７のドレインに接続され、トランジスタＮ７のソースは接地されている。トランジスタＰ７のゲートには信号ＣＫＤＢが入力され、トランジスタＮ７のゲートには信号ＣＫＤが入力される。

トランジスタＰ３・Ｎ３で構成される第２のトランスファーゲートの出力は、トランジスタＰ４・Ｎ４で構成される第２のインバータ、トランジスタＰ８のドレインおよびトランジスタＮ８のドレインに入力される。

トランジスタＰ４のドレイン、トランジスタＮ４のドレイン、トランジスタＰ８のゲートおよびトランジスタＮ８のゲートは、いずれもバッファＢＵＦＦの入力端子に接続されている。バッファＢＵＦＦの出力端子は、Ｄ−ＦＦ３１ｄのデータ出力端子Ｑとなっている。

ここで、トランジスタＰ１・Ｎ１で構成される第１のトランスファーゲートと、トランジスタＰ２・Ｎ２で構成される第１のインバータとの間の接続点をポイントａとする。また、トランジスタＰ２・Ｎ２で構成されるインバータと、トランジスタＰ３・Ｎ３で構成されるトランスファーゲートとの間の接続点をポイントｂとする。また、トランジスタＰ３・Ｎ３で構成されるトランスファーゲートと、トランジスタＰ４・Ｎ４で構成されるインバータとの間の接続点をポイントｃとする。また、トランジスタＰ４・Ｎ４で構成されるインバータと、バッファＢＵＦＦとの間の接続点をポイントｄとする。

Ｄ−ＦＦ３１ｄでは、さらに、ポイントｂにおいてプルアップ抵抗Ｒｕ１が設けられ、ポイントｄにおいてプルダウン抵抗Ｒｄ１が設けられている。これにより、Ｈｉｇｈ側にレベル変動させるノイズを受けても、バッファＢＵＦＦからの出力信号、すなわち、Ｄ−ＦＦ３１ｄからの出力信号がレベル変動しにくくなる。すなわち、プルアップ抵抗Ｒｕ１およびプルダウン抵抗Ｒｄ１により、Ｄ−ＦＦ３１ｄ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性が向上している。

なお、プルアップ抵抗Ｒｕ１およびプルダウン抵抗Ｒｄ１を設ける代わりに、トランジスタＰ２およびトランジスタＮ４のゲート幅を大きくするか、またはゲート長を短くして、トランジスタＰ２およびトランジスタＮ４の駆動能力を高めることによっても、上記と同様に、Ｄ−ＦＦ３１ｄ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性を向上させることができる。

また、ポイントａにプルダウン抵抗Ｒｄ１を設け、ポイントｃにプルアップ抵抗Ｒｕ１を設けることによっても、同様に、Ｄ−ＦＦ３１ｄ内部のＨｉｇｈ側にレベル変動させるノイズに対する耐性を向上させることができる。

図９は、Ｄ−ＦＦ３１ｕの詳細な構成を示す回路図である。Ｄ−ＦＦ３１ｕは、図８に示すＤ−ＦＦ３１ｄにおいて、ポイントｂにプルアップ抵抗Ｒｕ１を設け、ポイントｄにプルダウン抵抗Ｒｄ１を設ける代わりに、ポイントｂにプルダウン抵抗Ｒｄ２を設け、ポイントｄにプルアップ抵抗Ｒｕ２を設ける構成である。これにより、Ｄ−ＦＦ３１ｄとは逆に、Ｄ−ＦＦ３１ｕは、Ｌｏｗ側にレベル変動させるノイズを受けても、バッファＢＵＦＦからの出力信号、すなわち、Ｄ−ＦＦ３１ｕからの出力信号はレベル変動しにくくなる。すなわち、プルアップ抵抗Ｒｕ２およびプルダウン抵抗Ｒｄ２により、Ｄ−ＦＦ３１ｕ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を向上させることができる。

なお、プルアップ抵抗Ｒｕ２およびプルダウン抵抗Ｒｄ２を設ける代わりに、トランジスタＮ２およびトランジスタＰ４のゲート幅を大きくするか、またはゲート長を短くして、トランジスタＮ２およびトランジスタＰ４の駆動能力を高めることによっても、上記と同様に、Ｄ−ＦＦ３１ｕ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を向上させることができる。

また、ポイントａにプルアップ抵抗Ｒｕ２を設け、ポイントｃにプルダウン抵抗Ｒｄ２を設けることによっても、同様に、Ｄ−ＦＦ３１ｕ内部のＬｏｗ側にレベル変動させるノイズに対する耐性を向上させることができる。

また、図１に示すゲートドライバ４において、Ｄ−ＦＦ１１をＤ−ＦＦ３１ｄに置き換える構成としてもよい。また、この場合、プルダウン抵抗Ｒｄを設けない構成としてもよい。いずれの構成であっても、従来の構成に比べ、Ｈｉｇｈにレベル変動させるノイズに対する耐性を向上させることができる。

〔実施形態４〕
本発明の第４の実施形態について図１０および図１１に基づいて説明すると以下の通りである。

図１０は、本実施形態に係るゲートドライバ４４の構成を示す回路図である。ゲートドライバ４４は、図３に示すゲートドライバ２４において、さらにシフトレジスタ１０ｅを設け、ＯＲ回路１５の代わりに多数決回路２５を設けた構成である。

シフトレジスタ１０ｅは、シフトレジスタ１０ｄと同様、カスケード接続された７個のＤ−ＦＦ１１を備えており、シフトレジスタ１０ｅの初段のＤ−ＦＦ１１のデータ入力端子Ｄには、ゲートドライバ４４の入力信号ＩＮが入力される。また、シフトレジスタ１０ｅの各Ｄ−ＦＦ１１のクロック端子ＣＫにも、動作クロックＣＬＫが入力され、各Ｄ−ＦＦ１１のデータ出力端子Ｑから、信号Ｑ１ｅ〜Ｑ７ｅが出力される。

さらに、シフトレジスタ１０ｅの各Ｄ−ＦＦ１１のデータ出力端子Ｑには、シフトレジスタ１０ｄと同様、プルダウン抵抗Ｒｄが接続されている。より具体的には、Ｄ−ＦＦ１１のデータ出力端子Ｑにプルダウン抵抗Ｒｄの一端が接続され、プルダウン抵抗Ｒｄの他端は接地されている。

多数決回路２５は、３つの入力端子Ａ〜Ｃおよび出力端子Ｑを有しており、入力端子Ａ〜Ｃのうち２以上がＨｉｇｈの場合、出力はＨｉｇｈになり、入力端子Ａ〜Ｃのうち２以上がＬｏｗの場合、出力はＬｏｗになる。各多数決回路２５の入力端子Ａ〜Ｃには、シフトレジスタ１０ｄからの信号Ｑｍｄ（ｍは１〜７の整数）と、シフトレジスタ１０ｕからの信号Ｑｍｕの反転信号と、シフトレジスタ１０ｅからの信号Ｑｍｅとが入力される。多数決回路２５は、これらの入力信号のうち２以上の同一波形の信号を、信号Ｑｍ（ｍは１〜７の整数）として出力する。

これにより、外部からのノイズを受けていない状態では、信号Ｑｍｄ、信号Ｑｍｕおよび信号Ｑｍｅは、いずれも同一の波形となる。ここで、ノイズにより、シフトレジスタ１０ｄ・１０ｕ・１０ｅのうち、いずれか１つが誤動作を起こした場合であっても、多数決回路２５に入力される信号は、正常な波形の信号が多数を占めるため、多数決回路２５からの信号Ｑｍは、ノイズを受けていない状態と変わらない。このように、ゲートドライバ４４においても、ノイズに対する耐性が向上している。

なお、シフトレジスタ１０ｄおよびシフトレジスタ１０ｅは、集積回路の離れた位置に配置され、電源やＧＮＤ配線も互いに分離されていることが望ましい。これにより、ゲートドライバ４４がＬｏｗ側にレベル変動させるノイズを受けた場合に、シフトレジスタ１０ｄ・１０ｅの両方に誤動作を生じるリスクを低減できる。

図１１は、多数決回路２５の具体的な構成を示す回路図である。多数決回路２５は、３つのＡＮＤ回路２５ａ・２５ｂ・２５ｃおよびＯＲ回路２５ｄを備えている。入力端子Ａからの信号は、ＡＮＤ回路２５ａおよびＡＮＤ回路２５ｂに入力され、入力端子Ｂからの信号は、ＡＮＤ回路２５ｂおよびＡＮＤ回路２５ｃに入力され、入力端子Ｃからの信号は、ＡＮＤ回路２５ｂおよびＡＮＤ回路２５ｃに入力される。各ＡＮＤ回路２５ａ・２５ｂ・２５ｃからの出力は、ＯＲ回路２５ｄに入力され、ＯＲ回路２５ｄの出力端子が多数決回路２５の出力端子Ｑとなる。

なお、図１１に示す構成は、多数決回路の一例であり、他の公知の多数決回路も適用可能である。また、多数決回路２５を設ける代わりにＯＲ回路を設けて、当該ＯＲ回路が、信号Ｑｍｄ、信号Ｑｍｕおよび信号Ｑｍｅ（ｍは１〜７の整数）の論理和を出力する構成としてもよい。

また、本実施形態では、シフトレジスタの系統数が３系統であったが、５以上の奇数系統のシフトレジスタを設けて、各シフトレジスタからの信号の多数決をとる構成としてもよい。

〔実施形態の総括〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、例えば液晶ディスプレイ等の表示装置に好適に適用できる。

第１の実施形態に係るゲートドライバの構成を示す回路図である。 第１の実施形態に係るＴＦＴ液晶パネルの構成を示す概略図である。 第２の実施形態に係るゲートドライバの構成を示す回路図である。 図３に示すゲートドライバがノイズを受けていない通常時における、各フリップフロップおよびＯＲ回路からの信号波形を示すタイミングチャートである。 図３に示すゲートドライバが、Ｌｏｗ側にレベル変動させるノイズを受けた場合における、各フリップフロップおよびＯＲ回路からの信号波形を示すタイミングチャートである。 本発明に係る論理回路の変形例を示す回路図である。 第３の実施形態に係るゲートドライバの構成を示す回路図である。 図７に示すゲートドライバにおける一方のシフトレジスタを構成するフリップフロップの詳細を示す回路図である。 図７に示すゲートドライバにおける他方のシフトレジスタを構成するフリップフロップの詳細を示す回路図である。 第４の実施形態に係るゲートドライバの構成を示す回路図である。 図１０に示すゲートドライバに設けられる多数決回路の詳細を示す回路図である。 従来の半導体チップの構成を示す概略図である。 従来のＴＦＴ液晶パネルの構成を示す概略図である。 従来のゲートドライバの構成を示す回路図である。

符号の説明

１ ＴＦＴ液晶パネル（表示装置）
４、２４、３４、４４ ゲートドライバ（走査信号線駆動回路）
６ ゲートライン（走査信号線）
１０ｄ・１０ｅ シフトレジスタ（第１のシフトレジスタ）
１０ｕ シフトレジスタ（第２のシフトレジスタ）
１０ｄ・１０ｕ・１０ｅ シフトレジスタ
１１ Ｄ−ＦＦ（フリップフロップ）
１２ レベルシフタ回路
１５ ＯＲ回路（論理回路）
１６ ＡＮＤ回路（論理回路）
２５ 多数決回路
３０ｄ シフトレジスタ（第１のシフトレジスタ）
３０ｕ シフトレジスタ（第２のシフトレジスタ）
３１ｄ・３１ｕ Ｄ−ＦＦ（フリップフロップ）
ＢＵＦＦ バッファ（第１のバッファ回路、第２のバッファ回路）
ＣＬＫ 動作クロック（クロック信号）
Ｄ データ入力端子
ＩＮ 入力信号
Ｎ２ トランジスタ（第２のトランジスタ、第６のトランジスタ）
Ｎ４ トランジスタ（第４のトランジスタ、第８のトランジスタ）
Ｐ２ トランジスタ（第１のトランジスタ、第５のトランジスタ）
Ｐ４ トランジスタ（第３のトランジスタ、第７のトランジスタ）
Ｑ データ出力端子
Ｑ１〜Ｑ７ 信号（第３のシフトパルス）
Ｑ１ｄ〜Ｑ７ｄ 信号（第１のシフトパルス）
Ｑ１ｕ〜Ｑ７ｕ 信号（第２のシフトパルス）
Ｑ１ｅ〜Ｑ７ｅ 信号（第１のシフトパルス）
Ｑ１１ｄ〜Ｑ１７ｄ 信号（第１のシフトパルス）
Ｑ１１ｕ〜Ｑ１７ｕ 信号（第２のシフトパルス）
Ｒｄ プルダウン抵抗
Ｒｄ１ プルダウン抵抗（第１のプルダウン抵抗）
Ｒｄ２ プルダウン抵抗（第２のプルダウン抵抗）
Ｒｕ プルアップ抵抗
Ｒｕ１ プルアップ抵抗（第１のプルアップ抵抗）
Ｒｕ２ プルアップ抵抗（第２のプルアップ抵抗）
ａ ポイント（第４の接続点、第８の接続点）
ｂ ポイント（第１の接続点、第５の接続点）
ｃ ポイント（第３の接続点、第７の接続点）
ｄ ポイント（第２の接続点、第６の接続点）

Claims (2)

1. Ｍ（Ｍは２以上の整数）個のフリップフロップがカスケード接続された第１のシフトレジスタを備え、当該第１のシフトレジスタは、外部から入力される入力信号をクロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第１のシフトパルスを出力することにより、表示画面の走査信号線を駆動する走査信号線駆動回路において、
   前記フリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルダウン抵抗が接続され、
   さらに、Ｍ個のフリップフロップがカスケード接続された第２のシフトレジスタとＭ個の論理回路とを備え、
   当該第２のシフトレジスタは、前記入力信号の反転信号を前記クロック信号に同期して後段のフリップフロップに順次転送して、各フリップフロップのデータ出力端子から第２のシフトパルスを出力し、
   前記第２のシフトレジスタのフリップフロップのうち、少なくとも１つのフリップフロップのデータ出力端子に、プルアップ抵抗が接続され、
   前記論理回路はそれぞれ、前記第１のシフトレジスタのＮ（Ｎは１以上Ｍ以下の整数）段目のフリップフロップからの第１のシフトパルスと、前記第２のシフトレジスタのＮ段目のフリップフロップからの第２のシフトパルスの反転パルスとの論理和を、第３のシフトパルスとして出力し、
   当該第３のシフトパルスにより、前記走査信号線を駆動することを特徴とする走査信号線駆動回路。
2. 請求項１に記載の走査信号線駆動回路を備える表示装置。