JP4357692B2

JP4357692B2 - 非整数周波数分割装置

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Publication number: JP4357692B2
Application number: JP2000102304A
Authority: JP
Inventors: 珊珊李; 志峰林
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Current assignee: Via Technologies Inc
Priority date: 1999-10-13
Filing date: 2000-04-04
Publication date: 2009-11-04
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Description

【０００１】
【発明の属する技術分野】
この発明は非整数周波数分割装置に関して、特に入力したクロックを非整数で分割して、回路が必要な各種クロックを得る非整数周波数分割装置に関する。
【０００２】
【従来の技術】
半導体技術の大幅な進歩により、近代コンピューターの動作速度は段々速くなってきた。中央処理装置（central process unit＝CPU）はパーソナル・コンピューター（personal computer＝ＰＣ）の心臓部で、クロック（clock）は中央処理装置が正常に作動できるかどうかの大切なポイントである。パーソナル・コンピューターでは同時に異なるクロックを使用する可能性があり、またこれは同時に従来の標準で、各クロックはそれぞれ異なる機能を有する。
【０００３】
そのうち、最も代表的なクロックは中央処理装置の２６６ＭＨｚ、３００ＭＨｚ、３５０ＭＨｚ、４００ＭＨｚあるいは４５０ＭＨｚなどの内部クロックで、それはパーソナル・コンピューターで最も速い素子の動作速度を代表する。しかし現在、このような動作速度は中央処理装置内部コアが使用する以外には、その他の素子がこの速度で動作することはない。
【０００４】
中央処理装置からメイン・メモリーまでのバス（bus）は、通常、中央処理装置クロックの何分の一かで動作する。これはまた、実際の制御速度のクロック回路が中央処理装置外部のマザー・ボード（motherboard）上で、中央処理装置が外部クロックの数倍の速度で仕事を進める。
【０００５】
マザー・ボード上で中央処理装置は必ず入出力バス（I/O bus）を通して外部の周辺機器に連接しなければならなく、ＩＳＡ（Industry Standard Architecture）の入出力バスの速度動作を８．３３ＭＨｚよりあげることはできなかった。この信号はメイン・メモリーと同じクロックの６６ＭＨｚを８で分割することにより獲得したもので、ＩＳＡクロック速度はこの種の緩慢な速度が必要であった。このようにして全ての古いＩＳＡ拡張カードは最新のパーソナル・コンピューター上での正確な動作性を確保した。
現在のパーソナル・コンピューターには、１個以上の拡張Ｉ／Ｏバスが増設されていて、これらのバス速度はＩＳＡバスよりも速いが、それでもメイン・メモリーの速度とは比較にならない。現在のパーソナル・コンピューターでは、ＰＣＩ（peripheral component interconnection＝ＰＣＩ）バスは３３ＭＨｚの速度で動作するが、これはメイン・メモリーのクロック速度の半分あるいは３分の１であった。
【０００６】
従来の集積回路（ＩＣ）上には全て位相同期ループ回路（phase-lock loop＝ＰＬＬ）が設けられて、パーソナル・コンピューターに必要な各種の周波数クロックを提供する。また従来の技術は、回路と操作時の複雑度のために、操作時の各種クロックは整数倍の関係ではなく、例えば同一の集積回路（ＩＣ）中で６６ＭＨｚ、１００ＭＨｚ、１３３ＭＨｚのクロックを使用する可能性があった。位相同期ループを使用して、集積回路に必要な各種の周波数クロックを発生させるのが最も効率的な方法であり、またこれは周波数の分割動作を通して、位相同期ループにより固定周波数を発生、多数のクロック出力を得た。
【０００７】
【発明が解決しようとする課題】
従来、先進グラフィックポート（Advanced Graphic Port＝AGP）４Ｘパターン支援の集積回路中で、クロックの要求は２６６ＭＨｚから開始した。周波数を整数で分割してつくるとすると、位相同期ループは必ず８００ＭＨｚの周波数でなければならず、同時に２６６ＭＨｚ（８００ＭＨｚ／３＝２６６ＭＨｚ）、２００ＭＨｚ（８００ＭＨｚ／４）、１３３ＭＨｚ（８００ＭＨｚ／６）、１００ＭＨｚ（８００ＭＨｚ／８）および６６ＭＨｚ（８００ＭＨｚ／１２）を得た。このように高周波位相同期ループの困難度が高まり、効率が低下することになった。
【０００８】
この発明の目的は、マザー・ボードの位相同期ループが比較的低い４００ＭＨｚクロック信号を使用して、２６６ＭＨｚ、２００ＭＨｚ、１３３ＭＨｚ、１００ＭＨｚおよび６６ＭＨｚなどの、各種のクロック周波数を得ることである。そして大幅に高周波数の位相同期ループの困難度を低下させ、また低周波の位相同期ループのノイズ、および、消耗する仕事率を比較的少なくして、全体の回路のパフォーマンス（performance）が外界から受ける影響の程度も比較的小さくする。
【０００９】
【課題を解決するための手段】
非整数周波数分割装置を用いて、周波数が同じ複数個の入力クロック信号を目標クロック信号に変換して、入力クロック信号のｍ個の周期を目標クロック信号のｎ個の周期に等しくして、ｎとｍが０より大きい正整数で且つｍ＞ｎ、ｍ／ｎは非整数を含み、入力クロック信号の位相差を３６０°／２ｎにする。そして、非整数周波数分割装置が、複数個のクロック信号エッジトリガ生成回路を用いて、入力クロック信号により複数個のエッジトリガ信号を生成して、エッジトリガ信号の周期は入力クロック信号の２ｍ個の周期に等しく、どのエッジトリガ信号の立上りエッジおよび立下りエッジでも、入力クロック信号の中の一つの立上りエッジおよび立下りエッジに同調するのを含む。そして、クロック信号合成回路をクロック信号エッジトリガ生成回路に接続して、エッジトリガ信号により目標クロック信号を合成する。
【００１０】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
第１実施形態
図１に示すように、この発明の非整数周波数分割装置は、第１クロック信号エッジトリガ生成回路が生成する複数個の第１エッジトリガ信号、および第２クロック信号エッジトリガ生成回路が生成する複数個の第２エッジトリガ信号で目標クロック信号を合成する。非整数周波数分割装置は、マザー・ボードの位相同期ループが比較的低い４００ＭＨｚクロック信号を使用して、２６６ＭＨｚ、２００ＭＨｚ、１３３ＭＨｚ、１００ＭＨｚおよび６６ＭＨｚなどの各種のクロック周波数を得る。そして大幅に高周波数位相同期ループ回路の困難度を下げ、また低周波位相同期ループ回路のノイズを比較的小さくして、消耗する仕事率も比較的少なくして、全体の回路のパフォーマンス（performance）が外界から受ける影響を少なくする。
【００１１】
図１に示すように、本発明の非整数周波数分割装置は、発振器１３、第１クロック信号エッジトリガ生成回路１５、第２クロック信号エッジトリガ生成回路２０およびクロック信号合成回路３０を含む。そのうちの第１クロック信号エッジトリガ生成回路１５は、入力クロック信号に連接して、エッジトリガリング計数器を通して複数個の第１エッジトリガ信号を発生させ、クロック信号合成回路３０に送る。発振器１３は、入力クロック信号および複数個の周波数が同じ且つ異なる位相シフトを有する入力クロック信号を発生させる。第２クロック信号エッジトリガ生成回路２０は、発振器１３に連接して、複数個の位相シフト入力クロック信号の１つにより、エッジトリガリング計数器を通して、複数個の第２エッジトリガ信号を発生させてクロック信号合成回路３０に送る。クロック信号合成回路３０は、第１クロック信号エッジトリガ生成回路１５および第２クロック信号エッジトリガ生成回路２０に接続、ＸＯＲゲートおよびＯＲゲートを通して目標クロック信号を合成する。
【００１２】
図２に示すように、この発明は、位相シフト回路１４、第１クロック信号エッジトリガ生成回路１５、第２クロック信号エッジトリガ生成回路２０およびクロック信号合成回路３０を含む。そのうちの第１クロック信号エッジトリガ生成回路１５は、入力クロック信号を入力して、エッジトリガリング計数器を通して複数個の第１エッジトリガ信号を発生させてクロック信号合成回路３０に送る。位相シフト回路１４は、入力クロック信号により各種位相シフトの入力クロック信号を発生させる。第２クロック信号エッジトリガ生成回路２０は、位相シフト回路１４に連接して、位相シフトの入力クロック信号により、エッジトリガリング計数器を通して複数個の第２エッジトリガ信号を発生させてクロック信号合成回路３０におくる。クロック信号合成回路３０は、第１クロック信号エッジトリガ生成回路１５および第２クロック信号エッジトリガ生成回路２０に連接して、ＸＯＲゲートおよびＯＲゲートを通して目標クロック信号を合成する。
【００１３】
図３に示すように、この発明の非整数周波数分割装置は、周期が２．５ナノ秒（ns）、即ち周波数が４００ＭＨｚの入力クロック信号および位相シフト９０度の４００ＭＨｚの入力クロック信号を使用して、周期３．７５ナノ秒（ns）、即ち周波数２６６ＭＨｚの目標クロック信号を合成する。
【００１４】
図４に示すように、非整数周波数分割装置の発振器１３は、複数個の位相インバータを含み、各位相インバータはそれぞれ１８０度の基本位相シフトを有して、更に予め定められた位相シフトを有す。例えば図４では、４個の位相インバータ１３１，１３２，１３３，１３４を含み、各位相インバータは１８０度の位相シフトを提供して、合計で７２０度の位相シフトを有する。発振の目的を達成するためには、必ず総位相シフトが３６０度の倍数でなければならなく、そのため総位相シフトは１０８０度（７２０度は不適用）で、４個の位相インバータの７２０度を引く以外に、各インバータは必ず９０度の位相シフトを提供して発振の目的を達成する。６０、１２０度の位相シフトを提供したいときには、発振器１３は必ず３個の位相インバータを直列に繋げて、３個の位相インバータは５４０度の位相シフトを提供する。残りの１８０度は各位相インバータによりそれぞれ６０度の位相シフトを提供して、そのため第１個目の位相インバータの出力端子は位相シフト６０度のクロック信号を取得して、第２個目の位相インバータの出力端子が位相シフト１２０度のクロック信号を取得する。
【００１５】
図５に示すように、正エッジトリガリング計数器１６は第１クロック信号エッジトリガ生成回路１５の部分回路で、それは３個の正エッジトリガＤ型フリップフロップ１６１，１６２，１６３および位相インバータ１６４を含む。もとは３で分割した回路だが、フリップフロップ１６３は位相インバータ１６４を通して、第１個目の正エッジトリガＤ型フリップフロップ１６１へ送って、６個のクロックの後に新しく次の正周期を開始するため、それは６で分割した回路となる。図６に示すように、開始時、全てのＤ型フリップフロップの出力端子は全て低電位で、第１個目のクロック信号入力時、第１個目の正エッジトリガＤ型フリップフロップ１６１の出力端子は高電位値を得ることができる。次のクロック信号時、第２個目の正エッジトリガＤ型フリップフロップ１６２の出力端子は高電位値を得ることができ、さらに次のクロック信号時、第３個目の正エッジトリガＤ型フリップフロップ１６３の出力端子は高電位値を得ることができ、位相インバータ１６４を通して位相をインバータして低電位に変化させて、３個のクロック信号を経過後、再び高電位の出力を得ることができる。このように入力クロック信号を６で分割したクロック信号を得ることができる。
【００１６】
図７に示すように、この負エッジトリガリング計数器１７は第１クロック信号エッジトリガ生成回路１５の部分回路で、それは３個の負エッジトリガＤ型フリップフロップ１７１，１７２，１７３および位相インバータ１７４を含む。そのうち第３個目の負エッジトリガＤ型フリップフロップ１７３の正態出力端子（Ｑ）はインバータ１７４を通して第１負エッジトリガＤ型フリップフロップ１７１に返して、例えば上述した６で割った回路のようなものとなる。図８に示すように、開始時、全てのＤ型フリップフロップの出力端子は全て低電位で、第１クロック信号を入力する時、第１負エッジトリガＤ型フリップフロップ１７１の出力端子が入力クロック信号の立下りエッジ時に高電位値を得ることができて、次のクロック信号時、第２負エッジトリガＤ型フリップフロップ１７２の出力端子が入力クロック信号の立下りエッジ時に、高電位値を得ることができる。さらに次のクロック信号時、第３負エッジトリガＤ型フリップフロップ１７３の出力端子は、入力クロック信号の立下りエッジ時に高電位値を得て、位相インバータ１７４の位相インバータ後に低電位に変化して、３個のクロック信号を経過後に、再び高電位の出力を得ることができる。このように入力クロック信号を１８０度位相シフトして、６で割ったクロック信号を得ることができる。
【００１７】
図９に示すように、第１クロック信号エッジトリガ生成回路１５は正エッジトリガリング計数器１６および負エッジトリガリング計数器１７を含み、第２クロック信号エッジトリガ生成回路２０は正エッジトリガリング計数器２１および負エッジトリガリング計数器２２を含む。正エッジトリガリング計数器２１および負エッジトリガリング計数器２２の動く原理と発生する相関タイミング信号は上述の正エッジトリガリング計数器１６および負エッジトリガリング計数器１７と同じである。
【００１８】
図１０に示すように、信号Ａを４００ＭＨｚの入力クロック信号にして、信号Ｂを発振器１３あるいは位相シフト回路１４により出力される位相シフト９０度の４００ＭＨｚ入力クロック信号にする。その中の複数個のエッジトリガ信号はＤ型フリップフロップ１６１の出力信号ａｒ、Ｄ型フリップフロップ１７２の出力信号ａｆ、Ｄ型フリップフロップ２１３の出力信号ｂｒおよびＤ型フリップフロップ２２１の出力信号ｂｆを含む。図１１に示すように、上記のＤ型フリップフロップ１６１の出力信号ａｒおよびＤ型フリップフロップ２２１の出力信号ｂｆをＸＯＲゲート３１へ出力して、図１０に示すように、４００ＭＨｚ／１．５＝２６６ＭＨｚ目標クロック信号の第１作動周期信号（first duty-cycle signal）を発生させる。
【００１９】
図１１に示すように、図９のＤ型フリップフロップ１７２の出力信号ａｆおよびＤ型フリップフロップ２１３の出力信号ｂｒをＸＯＲゲート３２へ出力して、図１０に示すように、４００ＭＨｚ／１．５＝２６６ＭＨｚ目標クロック信号の第２作動周期信号（second duty-cycle signal）を発生させる。上述の第１作動周期信号と第２作動周期信号をＯＲゲート３３に連接して、図１０に示すように、１．５で分割した２６６ＭＨｚの目標クロック信号を得ることができる。
【００２０】
第２実施形態
図１２に示すように、入力クロック信号を４／３で分割して、４個の入力クロック信号周期中で３個の目標クロック信号周期を得て、そのため、それは４個のフリップフロップを具するリング計数器を必要として、４で分割したクロック信号を得ることができる。そのほか発振器１３あるいは位相シフト回路１４が提供する位相シフト６０度および１２０度の位相シフトクロック信号が必要である。前述したように、位相シフト６０度および１２０度の位相シフトクロック信号の発振器１３を提供して、３個の位相インバータで構成して必要な位相シフトクロック信号を提供する。このほか更に３個のＸＯＲゲートにより組み合わせたクロック信号合成回路３０が必要で、入力クロック信号と位相シフト６０度のクロック信号が発生する複数個のエッジトリガ信号により、目標クロック信号の第１個目の作動周期信号を合成する。入力クロック信号と位相シフト１２０度のクロック信号が発生する複数個のエッジトリガ信号により、目標クロック信号の第２個目の作動周期信号を合成する。位相シフト６０度のクロック信号と、位相シフト１２０度のクロック信号が生成する複数個のエッジトリガ信号が、目標クロック信号の第３作動周期信号を合成する。このように入力クロック信号を非整数４／３で分割して、必要な目標クロックを得ることができる。
【００２１】
以上の２つの実施形態から分かるように、この発明が提供する非整数周波数分割装置は、周波数が同じ複数個の入力クロック信号を目標クロック信号に変換して、これら入力クロック信号のｍ個の周期は目標クロック信号のｎ個周期と同じで（例えば第１実施形態では３／２で分割して、ｍ＝３、ｎ＝２）、そのうちｎとｍは０より大きい正整数、且つｍ＞ｎである。これら入力クロック信号の相位差が３６０度／２ｎの整数倍（例えば第１実施形態中で９０度の位相シフトが必要で、ｎ＝２のため３６０／４＝９０度である）、この非整数周波数分割装置が複数個のクロック信号エッジトリガ生成回路を含み、複数個の入力クロック信号により複数個のエッジトリガ信号を発生して、これらエッジトリガ信号の周期が入力クロック信号の２ｍ個の周期に等しく、どのエッジトリガ信号の立上りエッジおよび立下りエッジも、これら入力クロック信号中の１つの立上りエッジおよび立下りエッジと同期する。そしてクロック信号合成回路を、複数個のクロック信号エッジトリガ生成回路に接続して、複数個のエッジトリガ信号を用いて目標クロック信号を合成する。
【００２２】
そのうちクロック信号合成回路が、ｎ個のＸＯＲゲートを含んで、複数個のクロック信号エッジトリガ生成回路に接続して、ｎ個の作動周期信号を生成する。ＯＲゲートがｎ個の入力端子を具して、複数個の作動周期信号に接続して、目標クロック信号を合成する。
【００２３】
複数個のクロック信号エッジトリガ生成回路は複数個の正エッジトリガリング計数器および複数個の負エッジトリガリング計数器を含む。そのうち、複数個の正エッジトリガリング計数器が、位相インバータおよびｍ個のＤ型フリップフロップを含む。これらＤ型フリップフロップは正エッジトリガフリップフロップで、クロック入力端子は複数個の入力クロック信号の１つに並列連接して、この複数個のＤ型フリップフロップのＱ出力端子を一つ下のレベルのＤ型フリップフロップのＤ入力端子に直列連接して、最後のレベルのＤ型フリップフロップのＱ出力端子を位相インバータの入力端子に接続、この位相インバータの出力端子を第１レベルのＤ型フリップフロップのＤ入力端子に接続する。
【００２４】
そのうち複数個の負エッジトリガリング計数器が、位相インバータおよびｍ個のＤ型フリップフロップを含む。これらＤ型フリップフロップは負エッジトリガフリップフロップで、このクロック入力端子を複数個の入力クロック信号の１つに並列連接して、これらＤ型フリップフロップのＱ出力端子を１つ下のレベルのＤ型フリップフロップのＤ入力端子に直列連接して、最後のレベルのＤ型フリップフロップのＱ出力端子を位相インバータの入力端子に接続、この位相インバータの出力端子を第１レベルのＤ型フリップフロップのＤ入力端子に接続する。
【００２５】
以上のごとく、この発明を好適な実施形態により開示したが、もとより、この発明を限定するためのものではなく、同業者であれば容易に理解できるように、この発明の技術思想の範囲において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２６】
【発明の効果】
上記構成により、この発明は下記の優れた点を有す。
従来の技術は整数周波数分割器を使用するため、２６６ＭＨｚのクロック信号を得る時には、比較的高い周波数である８００ＭＨｚのクロック信号を使用しなければならなかった。この発明の非整数周波数分割装置は、比較的低い周波数であるクロック信号４００ＭＨｚを使用、１．５などの非整数で分割して、マザー・ボードが必要とする、２６６ＭＨｚ、２００ＭＨｚ，１３３ＭＨｚ、１００ＭＨｚおよび６６ＭＨｚなどの、各種のクロック信号を得る。このように大幅に高周波位相同期ループ回路設計の困難度を下げて、低周波数の位相同期ループ回路のノイズが比較的小さくなるため、消耗する仕事率も比較的少なくなり、全体の回路のパフォーマンス（performance）が外界から受ける影響も比較的少なくなる。従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】発振器を使用して位相シフト入力クロックを発生させる場合における、この発明にかかる好適な実施形態の非整数周波数分割装置の構成図である。
【図２】位相シフト回路を使用して位相シフト入力クロックを発生させる場合における、この発明にかかる好適な実施形態の非整数周波数分割装置の構成図である。
【図３】この発明にかかる好適な実施形態の非整数周波数分割装置の目標クロック信号のタイムテーブルである。
【図４】この発明にかかる好適な実施形態の非整数周波数分割装置の発振器の接続を示す図である。
【図５】この発明にかかる好適な実施形態の非整数周波数分割装置の第１クロック信号エッジトリガ生成回路の正エッジトリガリング計数器の接続を示す図である。
【図６】この発明にかかる好適な実施形態の非整数周波数分割装置の第１クロック信号エッジトリガ生成回路の正エッジトリガリング計数器の複数個のエッジトリガ信号のタイムテーブルである。
【図７】この発明にかかる好適な実施形態の非整数周波数分割装置の第１クロック信号エッジトリガ生成回路の負エッジトリガリング計数器の接続を示す図である。
【図８】この発明にかかる好適な実施形態の非整数周波数分割装置の第１クロック信号エッジトリガ生成回路の負エッジトリガリング計数器の複数個のエッジトリガ信号のタイムテーブルである。
【図９】この発明にかかる好適な実施形態の非整数周波数分割装置の第１クロック信号エッジトリガ生成回路および第２クロック信号エッジトリガ生成回路の接続を示す図である。
【図１０】この発明にかかる好適な実施形態の非整数周波数分割装置の複数個のエッジトリガ信号およびクロック信号合成回路の相関タイムテーブルである。
【図１１】この発明にかかる好適な実施形態の非整数周波数分割装置のクロック信号合成回路の接続を示す図である。
【図１２】この発明にかかるもう一つの好適な実施形態の非整数周波数分割装置の４／３で分割した目標クロック信号のタイムテーブルである。
【符号の説明】
１３……発振器
１３１，１３２，１３３，１３４……位相インバータ
１４……位相シフト回路
１５……第１クロック信号エッジトリガ生成回路
１６，２１……正エッジトリガリング計数器
１６１，１６２，１６３……正エッジトリガＤ型フリップフロップ
１６４……位相インバータ
１７，２２……負エッジトリガリング計数器
１７１，１７２，１７３……負エッジトリガＤ型フリップフロップ
１７４……位相インバータ
２０……第２クロック信号エッジトリガ生成回路
３０……クロック信号合成回路
３１，３２……ＸＯＲゲート
３３……ＯＲゲート

Claims

非整数周波数分割装置を用いて、周波数が同じ複数個の入力クロック信号を目標クロック信号に変換して、前記入力クロック信号のｍ個の周期が前記目標クロック信号のｎ個の周期に等しく、ｎとｍが０より大きい正整数で且つｍ＞ｎ、ｍ／ｎは非整数を含み、前記入力クロック信号の位相差が３６０°／２ｎで、
前記非整数周波数分割装置は、
複数個のクロック信号エッジトリガ生成回路が、前記入力クロック信号により複数個のエッジトリガ信号を生成して、前記エッジトリガ信号の周期は前記入力クロック信号の２ｍ個の周期に等しく、また、どの前記エッジトリガ信号の立上りエッジおよび立下りエッジでも、前記の入力クロック信号の中の一つの立上りエッジおよび立下りエッジに同調することを含み、そして、
クロック信号合成回路を、前記クロック信号エッジトリガ生成回路に接続して、前記エッジトリガ信号により、前記目標クロック信号を合成することを特徴とする非整数周波数分割装置。
非整数周波数分割装置を用いて、発振器が出力する入力クロック信号および前記入力クロック信号との位相差が９０度の位相シフト９０度クロック信号を、目標クロック信号に変換して、前記入力クロック信号の３個の周期が前記目標クロック信号の２個の周期に等しく、
前記非整数周波数分割装置は、
前記入力クロック信号により複数個の第１エッジトリガ信号を生成する第１クロック信号エッジトリガ生成回路、
前記位相シフト９０度クロック信号により複数個の第２エッジトリガ信号を生成する第２クロック信号エッジトリガ生成回路、および、
前記第１および前記第２クロック信号エッジトリガ生成回路に接続して、前記第１および第２エッジトリガ信号により前記目標クロック信号を合成する、クロック信号合成回路を含むことを特徴とする非整数周波数分割装置。
上記発振器が複数個の位相インバータをお互いに直列連接することにより組み合わせて、前記位相インバータの最後の位相インバータの出力端子がまた第１個目の位相インバータの入力端子につながることを特徴とする請求項２記載の非整数周波数分割装置。
上記第１クロック信号エッジトリガ生成回路が第１正エッジトリガリング計数器および第１負エッジトリガリング計数器を含み、上記第２クロック信号エッジトリガ生成回路が第２正エッジトリガリング計数器および第２負エッジトリガリング計数器を含むことを特徴とする請求項２記載の非整数周波数分割装置。
上記第１正エッジトリガリング計数器および上記第２正エッジトリガリング計数器が、
位相インバータと３個のD型フリップフロップとを具備し、
３個のD型フリップフロップが正エッジトリガフリップフロップで、そのクロック入力端子を並列連接して、上記第１正エッジトリガリング計数器のクロック入力端子を上記入力クロックに接続、上記第２正エッジトリガリング計数器のクロック入力端子を上記位相シフト９０度のクロック信号に接続して、前記D型フリップフロップのQ出力端子を一つ下のレベルのD型フリップフロップのD出力端子に直列接続して、最後のレベルのD型フリップフロップのQ出力端子を前記位相インバータの入力端子に接続、前記位相インバータの出力端子を第１レベルのD型フリップフロップのD入力端子に接続することを特徴とする請求項４記載の非整数周波数分割装置。
上記第１負エッジトリガリング計数器および上記第２負エッジトリガリング計数器が、
位相インバータと３個のD型フリップフロップとを具備し、
３個のD型フリップフロップが負エッジトリガフリップフロップで、そのクロック入力端子を並列連接して、上記第１負エッジトリガリング計数器のクロック入力端子を上記入力クロックに接続、上記第２負エッジトリガリング計数器のクロック入力端子を上記位相シフト９０度のクロック信号に接続して、前記D型フリップフロップのQ出力端子を一つ下のレベルのD型フリップフロップのD入力端子に直列接続して、最後のレベルのD型フリップフロップのQ出力端子を前記位相インバータの入力端子に接続、前記位相インバータの出力端子を第１レベルのD型フリップフロップのD入力端子に接続することを特徴とする請求項４記載の非整数周波数分割装置。
クロック信号合成回路が、
上記第１クロック信号エッジトリガ生成回路、上記第２クロック信号エッジトリガ生成回路に接続して、上記の第１および第２エッジトリガ信号により上記目標クロック信号の第１作動周期信号を合成する第１ＸＯＲゲート、
上記第１クロック信号エッジトリガ生成回路、上記第２クロック信号エッジトリガ生成回路に接続して、上記の第１および第２エッジトリガ信号により上記目標クロック信号の第２作動周期信号を合成する第２ＸＯＲゲート、および、
前記第１および第２ＸＯＲゲートに接続して、前記第１作動周期信号および第２作動周期信号により上記目標クロック信号を合成するＯＲゲートを含むことを特徴とする請求項２記載の非整数周波数分割装置。