JP4349910B2 - 位相ロックループシステムの低ジッタループフィルタ - Google Patents

Description

（発明の分野）
本発明は、フェーズロックループ（「ＰＬＬ」）回路に関し、より具体的には、ＰＬＬ回路のループフィルタに関する。より具体的には、本発明は、ＰＬＬ回路の低ジッタループフィルタに関する。

（関連技術の説明）
フェーズロックループ（「ＰＬＬ」）回路は、通常、位相検出器、ループフィルタ、および制御された発振器を備える。位相検出器は、基準周波数を有する入力信号を受信する。制御された発振器の出力信号は、位相検出器にフィードバックされる。出力信号の周波数は、通常、入力信号の複数の基準周波数である。ＰＬＬ回路は、出力信号を入力周波数にロックするために利用される。入力基準周波数への出力周波数のロックは、デジタル信号プロセッサ（「ＤＳＰ」）、ならびにオーディオサンプリング周波数およびレートのための正確かつ精密なクロックを開発する等の種々の用途において重要である。さらに、適応帯域幅ＰＬＬが開発および使用されているところで用いられている高速ロック用途が存在する。

混合信号集積回路設計のＰＬＬ回路は、通常、ノイズのある環境で動作する。ノイズの多くは、電流または電圧供給、基板、温度変動、プロセスパラメータ、または他のこのようなソースを通じて導入される。低ジッタＰＬＬ回路は、ハイループ帯域幅がノイズを阻止することを必要とする。

ＰＬＬ回路設計のパッシブループフィルタは、簡単であるために普及しているが、これらのループの時定数の制御は柔軟性に欠ける。フィードフォワードチャージポンプと共に用いられるアクティブループフィルタは、幅広い範囲のループ時定数を提供し、かつ、しばしば、オンチップキャパシタンスの面積の縮小を提供する。ＰＬＬ回路設計の完全に差動のチャージポンプは、ノイズを阻止する能力を有するために、非常に有用である。しかしながら、完全に差動のチャージポンプは、コモンモードフィードバックのためのオンチップキャパシタンスの増加および余分な回路を必要とする。チャージポンプＰＬＬ回路の１つの欠点は、ループフィルタの極の位置の設定は、コモンモードフィードバックのために、ループ位相余有とジッタ性能との間の調整を必要とする。

本来２つの極を有する典型的なチャージポンプＰＬＬ回路は、安定化のためにループにゼロが導入されることを必要とする。ゼロを加算する一般的な方法は、抵抗器をチャージポンプキャパシタと直列に接続するか、または、フィードフォワード技術を用いることである。ほとんどのチャージポンプＰＬＬは、瞬時位相差に基づく比例信号を用いる。ロックされた信号は、狭い高振幅パルスが、フィルタリングの後でさえ、ＰＬＬ回路のジッタ性能を劣化させる発振器制御信号の急激な変化および周波数の急速な変化をもたらすことを特徴とする。

ここで、図１を参照して、従来技術による例示的フェーズロックループ（「ＰＬＬ」）回路１００が示される。ＰＬＬ回路１００は、直列で接続された、位相周波数検出器（「ＰＦＤ」）１０４、チャージポンプ（「ＣＰ」）１０６、ループフィルタ１０８、および制御された発振器（「ＣＯ」）１１６を備える。Ｎ個の分周器１０２が、ＰＦＤ１０４の入力に接続される。Ｍ個の分周器１１８がＣＯ１１６の出力に接続され、Ｍ個の分周器１１８の出力が、ＰＦＤ１０４の別の入力に接続およびフィードバックされる。入力信号１０１は、Ｎ個の分周器１０２に供給され、かつ、入力信号１０１をＮ分の１に分周して、入力基準信号１０３を提供する。Ｎ個に分周された入力基準信号１０３は、入力信号としてＰＦＤ１０４に供給される。さらに、ＰＬＬ回路１００の出力信号１２０は、図１に示されるように、Ｍ個の分周器１１８に供給される。Ｍ個の分周器は、出力信号１２０をＭ分の１に分周して、入力フィードバック信号１０５を提供する。

ＰＦＤ１０４は、入力基準信号１０３およびフィードバック信号１０５の周波数または位相を比較する。ＰＦＤ１０４は、位相誤差信号を生成して、ＣＰ１０６に出力する。位相誤差信号は、現在、信号の位相であるもの（例えば、フィードバック信号１０５の位層）と、信号の位相であるべきもの（例えば、入力基準信号１０３の位相）との間の位相差である。ＣＰ１０６からの電流値（例えば、チャージストリーム）に関する位相誤差信号がループフィルタ１０８上に通され得る。ループフィルタ１０８は、特定の周波数でいくつかの電流信号を通す一方で、他の周波数では、他の電流信号を減衰させることによって、ＣＰ１０６からの電流をフィルタリングする。ループフィルタ１０８は、制御信号を提供および出力して、制御信号と、通常の制御信号と通常の動作または最適信号との間の任意の差に基づいて、出力信号１２０の位相を同調させる。制御信号は、ＣＯ１１６に入力され、かつ、ループを入力基準周波数１０１の基準位相とロックする出力信号のための出力位相を提供する。

従来技術による例示的ループフィルタであるループフィルタ１０８は、比例信号経路１０７および積分信号経路１０９を有する。比例信号経路１０７は、ＣＰ１０６の出力に接続された一方のノードと、比例経路キャパシタ１１２のノードに直列で接続された他方のノードとを有する抵抗器１１０を備える。比例経路キャパシタ１１２の他方のノードは、グラウンドに接続される。積分信号経路１０９は、積分経路キャパシタ１１４を備える。積分経路キャパシタ１１４の一方のノードは、ＣＰ１０６の出力にさらに接続され、積分経路キャパシタ１１４の他方のノードは、グラウンドに接続される。比例信号経路１０７は、瞬時位相差に基づいた比例信号を生成する。積分信号経路１０９は、前の比例入力信号を含む全入力信号レベルをトラッキングする積分信号を提供する。ループフィルタ１０８は、現在の比例信号と全信号レベルとの和である制御信号を生成し、かつＣＯ１１６に出力する。ＣＯ１１６は、次に、ループは、入力基準周波数１０３の基準位相とロックする出力位相を有する。

ここで、図２を参照して、例示的グラフ２００は、従来技術によるループフィルタ１０８の比例経路１０７によって生成された理想的信号またはパルス２０６、２０８および２１０を示す。例示的グラフ２００において、比例経路信号２０２が時間２０４に対してプロットされる。ＰＬＬ回路１００のＰＦＤ１０４が瞬時位相差を検出した場合、ループフィルタ１０８の比例経路１０７は、パルス２０６、２０８および２１０をＣＯ１１６に出力する。パルス２０６、２０８、および２１０は、検出された位相差の大きさに基づいて幅を変化させる（例えば、位相差のそれぞれより大きい大きさからより小さい大きさに基づいて、より大きいパルスからより小さいパルスに）。図２に示されるように、パルス２０６、２０８、および２１０は、更新周期（「タップデート（Ｔｕｐｄａｔｅｓ）」）２０５の初期の部分に生じる。信号レベルは、その後、タップデート２０５の残りの部分について、ゼロレベルに戻る。

上述のように、瞬時位相差に基づいたパルス２０６、２０８、および２１０は、ＰＬＬ回路１００のジッタ性能を劣化させるＣＯ１１６の信号の急激な変動、および、急速な周波数の変化をもたらす。ここで、図３を参照して、例示的グラフ３００は、従来技術によるループフィルタ１０８からのＣＯ１１６への入力信号を示す。例示的グラフ３００において、ＣＯ入力信号３０２は、時間３０４に対してプロットされる。例示的グラフ３００は、時間３０４に対してプロットされた積分経路信号３０８を示す。積分経路信号３０８は、過去のパルスのみを合計するが、比例経路１０７の任意の信号パルス２０６、２０８、または２１０による実質的影響を受けない。例示的グラフ３００は、比例経路１０７のパルス２０６、２０８および２１０と同様のパルスに起因するジッタを有する波形を伴う比例経路信号３１０および全ＣＯ入力信号３０６をさらに示す。ジッタは、ＰＬＬ回路１００のアンロックまたはロックされた周期の両方に生じる。従って、図３に示されるように、パルスは、ＰＬＬ回路１００のジッタ性能全体に負の影響を及ぼす。

ＰＬＬ回路の信号が電圧信号または回路信号であり得ることは当業者に周知である。電圧の領域と電流の領域との間の変換が実効され得る。従って、ＰＬＬ回路は、それぞれ、電圧または電流モードフィルタ、ならびに、それぞれ、電圧または電流が制御された発振器を有するシステムとして記載され得る。

本発明は、ＰＬＬ回路におけるジッタを低減することの所望および必要を認識する。本発明は、さらに、ＰＬＬループフィルタの比例経路によって生成された電流パルスの効果を除去または最小化することの所望および必要をさらに認識する。本発明は、ＰＬＬ回路のループ位相余有を調整するため、ならびに、ＰＬＬ回路の安定性を提供および維持するための所望および必要をさらに認識する。本発明は、従来技術による、問題および不利な点を克服する。

信号の周波数を基準周波数にロックするロックループ（「ＰＬＬ」）回路のループフィルタデバイスおよび方法が開示される。ループフィルタは、比例経路回路および積分経路回路を備える。比例経路回路は、チャージポンプ出力を受取り、かつ、ＰＬＬ回路の信号の周波数を基準周波数にロックするための更新周期の検出された位相差に基づいて、充電が、更新周期全体にわたってＰＬＬ回路に向けられるか、または、ＰＬＬ回路から取得されることを決定および保持する。積分経路回路は、比例経路回路に接続され、積分経路回路は、現在および前の更新周期の位相差に基づいて、別のチャージポンプ出力を受取り、そして、ＰＬＬ回路の全電荷レベルをトラッキングする。

本発明の目的および有利な点は、積分経路回路および比例経路回路を有するループフィルタを提供することである。これは、ＰＬＬ回路の信号の周波数を基準周波数にロックするための更新周期の検出された位相差に基づいて、チャージポンプ出力を受取り、かつ、充電が、更新周期全体にわたってＰＬＬ回路に向けられるか、またはＰＬＬ回路から取得されることを決定および保持する。

本発明の局面および有利な点は、ループフィルタデバイスを提供すること、ならびに、比例経路回路のトランスコンダクタンス段が、電流信号へのＰＬＬ回路の信号に基づいて、電圧信号を変換するためのチャージポンプ出力を入力として受取る方法を提供することである。キャパシタは、トランスコンダクタンス段の入力とリセット電圧レベルとの間に接続される。キャパシタは、充電を保持し、かつ、リセット電圧レベルに放電することによってリセットされることができる。別のキャパシタは、トランスコンダクタンス段の入力とリセット電圧レベルとの間に接続される。他のキャパシタは、さらに、充電を保持し、かつ、リセット電圧レベルに放電することによってリセットされることもできる。

本発明の別の局面および有利な点は、ループフィルタデバイスを提供すること、ならびに、比較経路回路が、キャパシタを一方のチャージポンプに接続するようにホールドスイッチを活性化する方法を提供することである。比例経路回路は、リセットスイッチを活性化して、キャパシタをリセット電圧源に接続して、キャパシタをリセット電圧レベルにセットし、そして、他方のホールドスイッチを活性化して他のキャパシタを一方のチャージポンプに接続する。比例経路回路は、他方リセットスイッチを活性化して、他のキャパシタをリセット電圧源に接続して、他のキャパシタをリセット電圧レベルにセットする。

本発明のさらなる局面および有利な点は、位相差を測定し、ホールドスイッチ、リセットスイッチ、他のホールドスイッチ、および他のリセットスイッチの活性化および不活性化を制御して、キャパシタおよび他のキャパシタを適切な時間に充電、保持、およびリセットする位相検出器にループフィルタを提供することである。

本発明のさらなる局面および有利な点は、ループフィルタデバイス、ならびにキャパシタの充電がリセットされる方法を提供することである。位相周波数検出器は、位相差のエッジの開始部分を検出し、ホールドスイッチおよびリセットスイッチを不活性化して、キャパシタを一方のチャージポンプに接続して、キャパシタに電荷をセットする。位相周波数検出器は、位相差のエッジの終了部分を検出する。位相周波数検出器は、ホールドスイッチを活性化して、キャパシタに電荷を保持し、リセットスイッチを不活性化された状態で維持し、これにより、キャパシタは、トランスコンダクタンス段の入力とリセット電圧レベルとの間に接続される。位相周波数検出器は、別のホールドスイッチをさらに不活性化し、別のリセットスイッチを活性化して、他のキャＰ下をリセット電圧源に接続し、別のキャパシタをリセット電圧レベルにセットし、他のキャパシタを１つのチャージポンプから切り離す。位相周波数検出器は、位相周波数検出器が次の位相差を検出するまで、キャパシタの電荷を維持する。

本発明のさらに別の局面および有利な点は、ループフィルタデバイス、ならびに、位相周波数検出器が次の位相差のエッジ開始部分を検出する方法を提供することである。位相周波数検出器は、他のホールドスイッチを不活性化された状態で維持し、かつ、他のリセットスイッチを不活性化して、他のキャパシタを１つのチャージポンプに接続して、他のキャパシタに電荷をセットする。位相周波数検出器は、次の位相差のエッジ終了部分を検出し、他のホールドスイッチを活性化して、他のキャパシタに電荷を保持する。位相周波数検出器は、他のリセットスイッチを不活性された状態で保持し、これにより、他のキャパシタは、トランスコンダクタンス段とリセット電圧レベルとの間に接続される。位相周波数検出器は、ホールドスイッチをさらに不活性化し、リセットスイッチを活性化して、キャパシタをリセット電圧源に接続し、キャパシタを放電された電圧レベルにセットして、キャパシタを一方のチャージポンプから切り離す。位相周波数検出器は、位相周波数検出器が後続の位相差を検出するまで、他のキャパシタの電荷を維持する。

本発明のさらなる局面および有利な点は、ループフィルタデバイス、ならびに、位層周波数検出器が、キャパシタ、および他のキャパシタの充電、保持、およびリセットの動作を繰返す方法を提供することである。

本発明の別の目的および有利な点は、位相ロックループ回路、ならびに、上述のループフィルタを備え、組み込み、かつ、実装する、信号の周波数を基準周波数にロックする方法を提供することである。ＰＬＬ回路は、直列で接続された、位相周波数検出器、上述のループフィルタ、電流アダー、および電流制御発振器を有する。位相周波数検出器は、入力信号として、基準周波数信号、および、電流制御発振器のフィードバック出力信号を受取る。

本発明の上述の、および、さらなる目的、特徴、および有利な点は、以下に詳述された記載において明らかになる。

（図面の簡単な説明）
本発明の新規の特徴と思われる特性は、添付の請求項に記載される。しかしながら、本発明それ自体、および、その使用の好ましい形式、さらなる目的、および有利な点は、以下の詳細な例示的実施形態を添付参照することによって最良に理解される。

（発明の詳細な説明）
ここで、図４を参照して、本発明による、例示的位相ロックループ（「ＰＬＬ」）回路４００が示される。ＰＬＬ回路４００は、直列で接続された、位相周波数比較器（「ＰＦＣ」）４０４、電流アダー（「Σ」）４１４を備えるループフィルタシステム４０５、および電流制御発振器（「ＩＣＯ」）４１６を備える。Ｎ分周器４０２は、ＰＦＣ４０４の正の入力ノードに接続される。Ｍ分周器４１８は、ＩＣＯ４１６の出力に接続され、Ｍ分周器４１８の出力がＰＦＣ４０４の負の入力ノードに接続され、かつフィードバックされる。入力信号４０１は、Ｎ分周器４０２に供給され、入力信号４０１をＮのファクタで分周して、入力基準信号４０３を提供する。Ｎ分周された入力基準信号４０３は、入力信号としてＰＦＣ４０４に供給される。さらに、ＰＬＬ回路４００の出力信号４２０は、図４に示されるように、Ｍ分周器４１８に供給される。Ｍ分周器４１８は、出力信号４２０をＭのファクタで分周して、入力フィードバック信号４１９を提供する。Ｍ分周された入力フィードバック信号４１９は、入力信号として、ＰＦＣ４０４の負の入力ノードにフィードバックされる。

ループフィルタシステム４０５は、比較信号経路５００および積分信号経路５０２を有する。比較信号経路５００は、ループフィルタデバイス（「フィルタ」）４０８と直列で接続されたチャージポンプ（「ＣＰ」）４０６を備える。ＰＦＣ４０４の出力は、ＣＰ４０６の入力に接続され、ＣＰ４０６の出力は、フィルタ４０８の入力に接続される。フィルタ４０８の出力は、その後、電流アダー４１４に供給される。積分信号経路５０２は、別のループフィルタデバイス（「ＬＰＦ」）４１２と直列で接続された別のチャージポンプ（「ＣＰ」）４１０を有する。ＰＦＣ４０４の出力は、ＣＰ４１０の入力に接続され、ＣＰ４１０の出力は、ＬＰＦ４１２の入力に接続される。ＬＰＦ４１２の出力は、次に、電流アダー４１４に供給される。

図４に示されるように、ループフィルタシステム４０５は、各々が、その固有の独立したチャージポンプ源、ＣＰ４０６および４１０によって駆動される、比較信号経路５００および積分信号経路５０２を有する。ＣＰ４０６は、ある独立したチャージポンプから供給され得る一方で、ＣＰ４１０は、別の独立したチャージポンプから供給され得る。しかしながら、この代替的チャージポンプの実施形態において、ＣＰ４０６は、単一のチャージポンプの所定／固定の、スケーリングされた電荷出力から供給される一方で、ＣＰ４１０は、単一のチャージポンプの別の所定／固定の、スケーリングされた電荷出力から供給される。この場合、ＣＰ４０６および４１０の各々ごとの単一のチャージポンプからの電荷出力は、変化せず、固定される。従って、本発明は、比例信号経路および積分信号経路への固定された充電量である独立したチャージポンプ出力をループフィルタシステム４０５に提供する。

ＰＦＣ４０４は、入力基準信号４０３およびフィードバック信号４１９の周波数または位相を比較する。ＰＦＣ４０４は、周波数または位相の比較および位相差に基づいて、位相誤差信号を生成および出力する。位相誤差信号は、ループフィルタシステム４０５に供給される。位相誤差信号は、現在の信号の位相であるものと（例えば、フィードバック信号４１９）、信号の位相であるべきもの（例えば、入力基準信号４０３の位相）との間の位相差である。

位相誤差信号は、比較信号経路５００のＣＰ４０６にわたされる。ＣＰ４０６は、位相誤差新合に基づいて、電流値（例えば、チャージストリーム）を生成する。フィルタ４０８は、ある周波数でいくらかの電流を通す一方で、別の周波数で他の電流を減衰させることによってＣＰ４０６からの電流をフィルタリングする。積分信号経路５０２は、チャージポンプ４０６からのすべての過去および現在の出力にわたって荷重加算または積分を生成する。従って、積分経路電流出力は、種々の前の更新周期の位相誤差信号および現在の更新に帰属したコンポーネントの記憶を含む。積分信号経路５０２からの全電流および比例信号経路５００からの比例電流信号は、入力として電流アダー４１４に供給される。電流アダー４１４は、制御電流に基づいて、出力信号４２０の位相を同調する制御電流を出力するために、全電流レベルおよび比例電流信号を加算し合わせる。ループフィードバックが入力基準周波数４０１の基準位相と同相でロックする出力位相を有する出力新合４２０を提供するために、制御電流がＩＣＯ４１６に入力される。

ここで、図５を参照して、本発明による、図４のループフィルタシステム４０５の例示的回路ブロック図が示される。図５は、比例信号経路５００および積分信号経路５０２を有するループフィルタシステム４０５を示す。上述のように、比例信号経路５００は、ＣＰ４０６を有し、図５に示されるように、ＣＰ４０６は、電圧源Ｖｃｐとグラウンドとの間に、電流活性化スイッチ５０４、電流源５０６、別の電流源５０８、および、別の電流活性化スイッチ５１０を有する。電流活性化スイッチ５０４は、電流源５０６を制御し、電流活性化スイッチ５１０は、電流源５０８を制御する。電流源５０６および５０８は、ＣＰ４０６から適切な充電量またはレベルを提供するように、スイッチ５０４および５１０によって制御される。

フィルタ４０８は、スイッチ ５１６または５２２からの入力を受取るトランスコンダクタンス（「ＶツーＩ」）段５１４を備える。ＶツーＩ段５１４は、図４の入力基準信号４０３に基づいて、電圧信号を電流信号に変換する。フィルタ４０８は、キャパシタ５２０および別のキャパシタ５２６をさらに有する。キャパシタ５２０は、ＣＰ４０６の出力信号に接続され、位相誤差信号に基づいて、充電し、かつ、適切な電荷を保持することが可能である。キャパシタ５２０は、さらに、リセット電圧Ｖｃｍに並列で接続することができ、かつ、リセット電圧レベルＶｃｍにリセットする。他のキャパシタ５２６は、さらに、ＣＰ４０６の出力信号に接続して、位相誤差信号に基づいて、充電し、かつ、適切な電荷を保持することが可能である。他のキャパシタ５２６は、さらに、リセット電圧Ｖｃｍに接続し、かつ、リセット電圧レベルＶｃｍにリセットすることができる。

ホールドスイッチ５１６は、キャパシタ５２０をＶツーＩ段５１４に接続して活性化される。リセットスイッチ５１８は、リセット電圧源Ｖｃｍと並列でキャパシタ５２０に接続するために活性化される。さらに、別のホールドスイッチ５２２は、キャパシタ５２６をＶツーＩ段５１４に接続するために活性化される。別のリセットスイッチ５２４は、キャパシタ５２６をリセット電圧源Ｖｃｍに接続するために活性化される。上述のように、ＰＦＣ４０４は、入力基準信号４０３と入力フィードバック信号４１９との間の位相差を検出する。ＰＦＣ４０４は、ホールドスイッチ５１６および５２２の活性化および不活性化を制御し、スイッチ５１８および５２４をリセットして、適切な時間に、キャパシタ５２０および５２６をそれぞれ充電、保持、およびリセットする。これらのループ動作を制御するための例示的アルゴリズムは、図７Ａおよび図７Ｂの詳細が記載されて後述される。キャパシタ５２０および５２６は、ホールドスイッチ５１６および５２２ならびにリセットスイッチ５１８および５２４の活性化および／または不活性化に依存して、図５に示されるように、ＣＰ４０６の出力電圧またはリセット電圧レベルＶｃｍに接続される。

さらに、上述のように、積分信号経路５０２は、ＣＰ４１０およびＬＰＦ４１２を有する。図５において、ＣＰ４１０は、電圧源Ｖｃｐとグラウンドとの間に、図５に示される態様で、電流活性化スイッチ５３２、電流源５３４、別の電流源５３６、および別の電流活性化スイッチ５３８を有する。電流活性化スイッチ５３２は、電流源５３４を制御し、電流活性化スイッチ５３８は、電流源５３６を制御する。電流源５３４および５３６は、ＣＰ４１０からの適切な電荷量またはレベルを提供するように、スイッチ５３２および５３８によって制御される。

ＬＰＦ４１２は、図５において示されるように接続されるキャパシタ５４２、トランジスタ５４４、および抵抗器５４６を備える。キャパシタ５４２は、トランジスタ５４４のゲートとグラウンドとの間に接続される。トランジスタ５４４のゲートは、ＣＰ４１０の出力に接続する。抵抗器５４６は、トランジスタ５４４のソースとグラウンドとの間に接続される。ＶツーＩ段５１４の出力は、電流アダー４１４の一方の入力に接続され、トランジスタ５４４のドレインが電流アダー４１４の他方の入力に接続される。キャパシタ５４２、トランジスタ５４４、および抵抗器５４６を有するＬＰＦ４１２は、ＣＰ４１０によって生成された位相誤差に基づいて、電流値を加算することによって積分器として機能する。

ここで、図６を参照して、本発明による、図４の例示的位相周波数比較器（「ＰＦＣ」）４０４が示される。ＰＦＣ４０４は、ＮＡＮＤゲートアーキテクチャを利用する。ＰＦＣは、図６に示されるように接続されたＮＡＮＤゲート６０２、６０４、６０６、６０８、６１０、６１２、６１４、６１６、６１８、６２０、６２２および６２４を有する。入力基準信号４０３は、ＮＡＮＤゲート６１４の入力端子にてＰＦＣ４０４に供給される一方で、入力フィードバック信号４１９は、ＮＡＮＤゲート６２０の入力端子にてＰＦＣ４０４に供給される。

リセット信号６０３は、ＮＡＮＤゲート６１０から出力される。ＮＡＮＤゲート６１０の出力は、さらに、ワンショット回路６４０に供給される。ワンショット回路６４０は、リセット信号６０３によって起動される。ワンショット６４０の出力は、ＮＡＮＤゲート６２２および６２４の入力に接続される。２のファクタで分周する分周器６４２は、図６に示されるように、ＮＡＮＤゲート６２２および６２４の入力に接続される。

比例経路制御回路６４４は、比例信号経路５００のキャパシタ５２０および５２６の充電をそれぞれ制御する２つのキャパシタ制御ライン６４６および６４８を通じて分周器６４２に接続される。比例経路制御回路６４４は、キャパシタ５２０の電荷を保持するように活性化されるホールド制御ライン６５０と、キャパシタ５２０をリセットするように活性化されるリセット制御ライン６５２とを有する。比例経路制御回路６４４は、キャパシタ５２６の電荷を保持するように活性化される保持制御ライン６５４と、キャパシタ５２６の電荷をリセットするように活性化されるリセット制御ライン６５６とをさらに有する。

あるインバータ６２８は、ＮＡＮＤゲート６２２の出力に接続され、別のインバータ６３０は、ＮＡＮＤゲート６２４の出力に接続される。１つのパスゲートとして機能するトランジスタ６３２および６３４は、インバータ６２８の入力に接続され、別のパスゲートとして機能するトランジスタ６３６および６３８は、インバータ６３０の入力に接続される。インバータ６２８および６３０の伝播時間を一致させるために、トランジスタ６３２、６３４、および６３６、６３８によって形成されるパスゲートは、インバータ６２８および６３０の入力に付加される。インバータ６２８は、ポンプアップ電荷信号６２９を出力する一方で、インバータ６３０は、ポンプダウン電荷信号６３１を生成する。ＰＦＣ４０４は、ポンプアップおよびポンプダウン電荷信号６２９および６３１の両方の更新周期ごとに２つの同期の狭いパルスを生成する。更新周期ごとの２つの同期の狭いパルスの生成は、小さい位相差でデッドゾーンを除去する。

ＰＦＣ４０４は、ホールドスイッチ５１６および５２２ならびにリセットスイッチ５１８および５２４の制御信号をさらに生成して、キャパシタ５２０および５２６を充電、保持、およびリセットの間で選択する。キャパシタ５２０および５２６の更新周期間で交互にするためのフラグが、ワンショット回路６４０によって生成され、デッドゾーン回避（ｄｅａｄｚｏｎｅ ａｖｏｉｄａｎｃｅ）を２つに分割する。制御信号は、キャパシタ５２０および５２６をＣＰ４０６およびＶツーＩ段５１４に交互に接続する重ならない信号である。

ここで、図７Ａおよび図７Ｂを参照して、図４および図５のループフィルタシステム４０５の動作を制御するための例示的方法７００のフローチャートが示される。方法７００は、ブロック７０２で開始し、最初に放電およびリセットされた比例信号経路５００のキャパシタ５２０および５２６を示すブロック７０４に進む。方法７００は、ブロック７０４から決定ブロック７０６に進む。決定ブロック７０６は、位相差のエッジの開始部分が検出されたかどうかを決定する。ＰＦＣ４０４が位相差のエッジの開始部分を検出した場合、方法７００は、ＰＦＣ４０４は、このようなエッジの開始部分を検出するまで、決定ブロック７０６で反復する。しかしながら、ＰＦＣ４０４は、位相差のエッジの開始部分を検出した場合、方法７００は、決定ブロック７０６からブロック７０８に移動する。ブロック７０８は、充電を開始するキャパシタ５２０を示す。キャパシタ５２０の充電は、ホールドスイッチ５１６およびリセットスイッチ５１８の用法を不活性化することによって開始される。図５に示されるように、ホールドスイッチ５１６およびリセットスイッチ５１８の両方の不活性化は、キャパシタ５２０をＣＰ４０６に接続する。検出された位相差に基づいて、ＣＰ４０６は、次に、適切な電流または電荷の流れをキャパシタ５２０にポンプする。

ブロック７０８の後、決定ブロック７１０は、位相差のエッジの終了部分が検出されたかどうかを決定するＰＦＣ４０４を示す。このようなエッジの終了部分が検出された場合、方法７００は、決定ブロック７１０にて反復する。キャパシタ５２０は、ＣＰ４０６に接続された状態で残り、かつ、ＣＰ４０６による充電を継続する。他方、位相差のエッジの終了部分が決定ブロック７１０にて検出された場合、方法７００は、決定ブロック７１０からブロック７１２に進む。ブロック７１２は、キャパシタ５２０の充電の停止を表す。図５に戻って、キャパシタ５２０の充電は、ホールドスイッチ５１６の活性化によって停止される。ブロック７１２に続いて、ブロック７１４は、他のホールドスイッチ５２２を不活性化することによってＶツーＩ段５１４から不活性化されるキャパシタ５２６を表す。ブロック７１４は、リセット電圧Ｖｃｍをキャパシタ５２６と並列で接続する他のリセットスイッチ５２４を活性化することによってリセットされるキャパシタ５２６をさらに示す。方法７００は、その後、キャパシタ５２０の電荷が保持され、ブロック７１６は、キャパシタ５２０の電荷が保持され、キャパシタ５２０が、リセットスイッチ５１８を不活性化することによって活性化され、かつ、ＶツーＩ段５１４に接続されることを示す（例えば、ホールドスイッチ５１６は、依然として活性化された位置にある）。

方法７００は、ブロック７１６から決定ブロック７２０に進み、ブロック７２０は、別の位相差が検出されたかどうかを反手位するＰＦＣ４０４を示す。ＰＦＣ４０４が決定ブロック７２０にて別の位相差を検出しない場合、方法７００は、ＰＦＣ７２０が別の位相差を検出するまで決定ブロック７２０にて反復する。しかしながら、ＰＦＣ４０４が決定ブロック７２０にて別の位相差を検出する場合、方法７００は、次に、コネクタＡを介して決定ブロック７２０から決定ブロック７２２に進む。決定ブロック７２２は、次の位相差のエッジの開始部分が検出されたかどうかを決定するＰＦＣ４０４を表す。このようなエッジの別の開始部分が決定ブロック７２２にて検出されなかった場合、方法７００は、このようなエッジの別の開始部分が検出されるまで処理を反復する。一旦次の位相差のエッジの別の開始部分が決定ブロック７２２にて検出されると、方法７００は、キャパシタ５２６の充電が開始することを示すブロック７２４に進む。再び図５を参照して、キャパシタ５２６の充電が、ホールドスイッチ５２２およびリセットスイッチ５２４の両方を不活性化することによって開始される。ホールドスイッチ５２２およびリセットスイッチ５２４の両方の不活性化は、キャパシタ５２６をＣＰ４０６に接続する。検出された位相差に基づいて、ＣＰ４０６は、次に、適切な電流または電荷の流れをキャパシタ５２６にポンプする。

ブロック７２４に続いて、決定ブロック７２６は、このような次の位相差が検出されたエッジの終了部分が検出されたかどうかを判定するＰＦＣ４０４を示す。このようなエッジの終了部分が検出された場合、方法７００は、決定ブロック７２６で反復する。キャパシタ５２６は、ＣＰ４０６に接続された状態で残り、ＣＰ４０６による充電を継続する。他方、位相差のエッジの終了部分が決定ブロック７２６にて検出された場合、方法７００は、決定ブロック７２６からブロック７２８に進む。ブロック７２８は、キャパシタ５２６の電荷を捕獲することを表す。キャパシタ５２６の充電は、ホールドスイッチ５２２の活性化によって停止される。ブロック７２８に続いて、ブロック７３０は、キャパシタ５２０がホールドスイッチ５１６を不活性化することによってＶツーＩ段５１４から不活性化される。ブロック７３０は、さらに、キャパシタ５２０が、リセット電圧Ｖｃｍをキャパシタ５２０と並列に接続するリセットスイッチ５１８を活性化することによってリセットされることをさらに示す。方法７００は、その後、ブロック７３０からブロック７３２に移動する。７３２は、キャパシタ５２６の電荷が保持され、キャパシタ５２６がリセットスイッチ ５２４を不活性化することによって活性化され、かつ、ＶツーＩ段５１４に接続される（例えば、ホールドスイッチ５２２は、依然として活性化された位置にある）。

方法７００は、その後、ブロック７３２から、ＰＦＣ４０４が、さらなる位相差が検出されたかどうかを判定することを示す決定ブロック７３６に進む。ＰＦＣ４０４が判定ブロック７３６にてさらなる位相差を検出しない場合、方法７００は、ＰＦＣ４０４がさらなる位相差を検出するまで判定ブロック７３６にて反復する。しかしながら、ＰＦＣ４０４が判定ブロック７３６にてさらなる位相差を検出する場合、方法７００は、コネクタＣを介して判定ブロック７０８にループバックし、ここから継続することによってプロセスを繰返す。

ここで、図８Ａを参照して、例示的タイミンググラフ８００が示される。タイミンググラフ８００は、時間に対してグラフ化された図４のループフィルタシステム４０５の比例信号経路５００によって生成された全電流信号Ｉｃｐを示す。電流パルス８０２、８０６および８１０は、従来技術による比例経路システムによって生成される。従来技術によるループフィルタシステムによって提供される電流パルス８０２、８０６および８１０は、図８Ａに示されるように、タップデート周期の開始時に生じる急激なパルスである。急激なパルス８０２、８０６、および８１０は、通常、従来技術による電流制御発振器（「ＩＣＯ」）からのジッタ出力電流信号ＩＣＯを引き起こす（図３の従来技術を参照）。

本発明によると、ループフィルタシステム４０５は、全タップデート周期の各々にわたる位相差に基づいて、制御電流を提供する。実際、本発明による、ループフィルタシステム４０５は、急激な電流パルス８０２、８０６、および８１０を消去し、従って、電流パルス８０２、８０６、および８１０の電荷を全タップデート周期にわたって伝播させることによって全ＩＣＯ出力電流信号におけるジッタを低減する。電流パルス８０２、８０６および８１０であり、それぞれの全タブデータ周期にわたって広がる電流量８０４、８０８、および８１２は、本発明によるループフィルタシステム４０５の比例信号経路５００によって提供される電流である。従って、電流パルス８０２、８０６および８１０における電流（および電荷）の量は、タップデート周期にわたって広がる電流の量８０４、８０８、および８１２にそれぞれ等しい。

ここで、図８Ｂを参照して、ループフィルタシステム４０５の単一キャパシタ比例信号経路５００の電流Ｉｃｐｐの充電および放電を示す例示的タイミンググラフ８１４は、時間に対してグラフ化されて示される。単一キャパシタは、グラフ８１４の領域８１６に示されるように、最初、ゼロ電流レベルに放電される。図８Ａのグラフ８００における電荷量８０４を生成するために、単一キャパシタは、プロット８１８の部分に示されるように充電され、単一キャパシタの充電は、プロット８２０の部分に示されるように維持される。タップデート周期が終了すると、図８Ａのグラフ８００の電荷量８０４を急速にゼロレベルに方向付けるために、単一キャパシタの電流がプロット８２２の部分にて放電される。図８Ｂのグラフ８１４に示されるように、単一キャパシタの電流が、同様に充電、保持、および放電され、図８Ａのグラフ８００の電荷量８０８および８１２を生成する。図８Ｂに示されるように、比例信号経路の単一キャパシタに関する困難な問題は、単一キャパシタが、あるタップデート周期から別のタップデート周期への時間において、電流を即座に充電および放電することが困難なことである。

従って、キャパシタ５２０および５２６を有するデュアルキャパシタンス比例信号経路５００は、単一のキャパシタのみを有する比例単一経路の代わりに利用される。キャパシタ５２０および５２６は、それぞれのタップデート周期の間に、これらの経路を交互に充電および放電することによって利用される。ここで、図８Ｃを参照して、図４のデュアルキャパシタンス比例信号経路５００のキャパシタ５２０の電流Ｉｃ５２０の充電および放電を示す例示的タイミンググラフ８２４は、時間に対してプロットされて示される。さらに、図８Ｄを参照して、図４のデュアルキャパシタンス比例信号経路５００のキャパシタ５２６の電流Ｉｃ５２６の充電および放電を示す例示的タイミンググラフ８３４は、時間に対してグラフ化されて示される。

図８Ｃのグラフ８２４において、キャパシタ５２０は、プロット８２６の部分において示されるように、最初に充電され、キャパシタ５２０の充電は、キャパシタ５２０の更新周期（「タップデートＣ５２０」）のプロット部分８２８にて保持される。プロット部分８２８に対するキャパシタ５２０の充電は、図８Ａのグラフ８００に示される電流Ｉｃｐの電荷量８０４を生成する。同じタップデートＣ５２０の間、キャパシタ５２６の電流Ｉｃ５２６は、図８Ｄにおけるグラフ８３４のプロット部分８３６にて示されるように、放電によってリセットされる。タップデートＣ５２０の間、キャパシタ５２０は、この時間に利用されるが、キャパシタ５２６は利用されない。タップデートＣ５２０の終了後、および、キャパシタ５２６の更新周期の間（「タップデートＣ５２６」）、キャパシタ５２６は、利用されるようにスイッチされ、キャパシタ５２０は、もはや利用されない。図８Ｄのグラフ８３４に示されるように、キャパシタ５２６は、プロット部分８３８にて充電され、キャパシタ５２６の充電は、タップデートＣ５２６のプロット部分８４０にて保持される。領域８４０に対するキャパシタ５２６の充電は、図８Ａのグラフ８００に示される電流Ｉｃｐの電荷量８０８を生成する。同じタップデートＣ５２６の間、キャパシタ５２０のキャパシタ電流Ｉｃ５２０は、図８Ｃにおけるグラフ８２４のプロット部分８３０に示されるように放電することによってリセットされる。キャパシタ５２０および５２６の充電および放電、ならびに、これらの交互の使用は、種々のタップデート周期にわたって継続することが可能である。

ここで、図９を参照して、本発明によるループフィルタシステム４０５からＩＣＯ４１６への入力電流を示す例示的グラフ９００が示される。例示的グラフ９００において、ＩＣＯ入力電流９０１は、時間９０３に対してプロットされる。例示的グラフ９００は、時間９０３に対してプロットされた積分経路電流９０６を示す。積分経路電流９０６は、図９において示されるように、ごくわずかなジッタを有する。例示的グラフ９００は、さらに、図８Ａに示されるように、電荷量８０４、８０８および８１２がタップデート周期にわたって広がるので、ごくわずかなジッタを伴う波形を有する比例経路電流９０８および全ＩＣＯ入力電流９０４を示す。ジッタは、ＰＬＬ回路４００のロックされない、およびロックされた周期の両方において低減されている。従って、図９に示されるように、電流量８０４、８０８および８１２は、ＰＬＬ回路４００の全ジッタ性能を実質的に改善する。

本発明は、ループフィルタデバイス、ならびに、信号の周波数を基準周波数にロックする位相ロックループ（「ＰＬＬ」）回路の方法を開示する。ループフィルタは、比例経路回路および積分経路回路を備える。比例経路回路は、チャージポンプ出力を受取り、かつ、ＰＬＬ回路の信号の周波数を基準周波数にロックするための更新周期にわたって検出された位相差に基づいて、更新周期全体にわたってＰＬＬ回路に方向付けられるか、または、ＰＬＬ回路から取得されるべき電荷を変テイおよび保持する。積分経路回路は、比例経路回路に接続され、積分経路回路は、別のチャージポンプ出力を受取り、かつ、現在および前の更新周期の位相差に基づいて、ＰＬＬ回路の全電荷レベルをトラッキングする。本発明は、ＰＬＬ回路のジッタを低減する。本発明は、さらに、ＰＬＬループフィルタの比例経路によって生成された電流パルスの効果を消去する。本発明は、さらに、ＰＬＬ回路のループ位相余有を調整しない。本発明は、さらに、ＰＬＬ回路の安定性を維持する。

本発明によるＰＬＬ回路および方法は、電流信号を処理するループフィルタおよび制御された発振器（例えば、電流モード）に関して本明細書に記載された。本発明は、どのような場合であれ電流モードで実現または動作されることに限定されない。本発明は、さらに、ＰＬＬ回路および方法が電圧信号（例えば、電圧モード）を処理するループフィルタおよび制御された発振器を利用する電圧モードに関して記載、実現、および動作され得る。

本発明は、特に、好ましい実施形態を参照して示され、かつ記載されたが、本発明の主旨および範囲から逸脱することなく、形態および詳細の種々の変更が成され得ることを当業者によって理解される。

図１は、従来技術による、ループフィルタを有する位相ロックループ回路の例示的ブロック図である。 図２は、従来技術による、図１のループフィルタの比例経路によって生成された信号を示す例示的グラフである。 図３は、従来技術による、図１のループフィルタからの制御された発振器への入力信号を示す例示的グラフである。 図４は、本発明による、ループフィルタシステムを有する位相ロックループ回路の例示的ブロック図である。 図５は、本発明による、図４のループフィルタシステムの例示的回路ブロック図である。 図６は、本発明による、図４における位相周波数比較器（「ＰＦＣ」）の例示的回路図である。 図７Ａは、図４のループフィルタシステムの動作を制御する例示的方法のフローチャートである。 図７Ｂは、図５のループフィルタシステムの動作を制御する例示的方法のフローチャートである。 図８Ａは、従来技術による、図１のループフィルタの比例経路と比較した、本発明による、図４のループフィルタシステムの比例信号経路によって生成された電流信号を示す例示的タイミング図である。 図８Ｂは、本発明による、ループフィルタシステムの比例信号経路の信号キャパシタへの電流の充電および放電を示す例示的タイミング図である。 図８Ｃは、本発明による、図４のループフィルタにおけるデュアルキャパシタンス比例信号経路の一方のキャパシタの電流の充電および放電を示す例示的タイミング図である。 図８Ｄは、本発明による、図４のループフィルタシステムにおけるデュアルキャパシタンス比例信号経路の他方のキャパシタの電流の充電および放電を示す例示的タイミング図である。 図９は、本発明による、図４のループフィルタシステムからの電流制御発振器への入力電流を示す例示的グラフである。

Claims (15)

1. フィードバック信号の周波数を基準周波数にロックする位相ロックループ（ＰＬＬ）回路であって、該ＰＬＬ回路（４００）は、ループフィルタ（４０５）を有しており、
   該ループフィルタは、
   １つのチャージポンプ（４０６）の出力電流を受取り、現在の更新周期に基づいた該基準周波数とフィードバック周波数との間で検出された位相差に基づいて電荷を判定および保持するように適合された比例経路回路（５００）と、
   別のチャージポンプ（４１０）の出力電流を受取り、現在の更新周期および前の更新周期に対する検出された位相差に基づいて別の電荷を判定および保持するように適合された積分経路回路（５０２）と
   を備え、
   該比例経路回路（５００）の出力と、該積分経路回路（５０２）の出力とが加算器（４１４）において加算されることであって、該加算器は、制御電流を該ループフィルタの出力として出力する、ことと、
   該比例経路回路（５００）が、該１つのチャージポンプ（４０６）の出力か、リセット電圧源か、トランスコンダクタンス段（５１４）かにキャパシタ（５２０）を結合するように適合されたスイッチング手段（５１６、５１８、５２２、５２４）をさらに備え、該キャパシタ（５２０）が、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されていることと、
   該スイッチング手段（５１６、５１８、５２２、５２４）が、該１つのチャージポンプ（４０６）の出力か、該リセット電圧源か、該トランスコンダクタンス段（５１４）かに別のキャパシタ（５２６）を結合するようにさらに適合されており、該別のキャパシタ（５２６）もまた、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されていることと、
   該トランスコンダクタンス段（５１４）が、該スイッチング手段を介して該キャパシタ（５２０）および該別のキャパシタ（５２６）によって供給される電圧信号を電流信号に変換するように適合されていることと
   を特徴とする、位相ロックループ回路。
2. 前記比例経路回路（５００）のスイッチング手段は、
   前記キャパシタ（５２０）を前記１つのチャージポンプ（４０６）に結合するように活性化されるホールドスイッチ（５１６）と、
   該キャパシタ（５２０）を前記リセット電圧源に結合して、該キャパシタ（５２０）を前記リセット電圧レベル（Ｖｃｍ）にセットするように活性化されるリセットスイッチ（５１８）と、
   前記別のキャパシタ（５２６）を該１つのチャージポンプ（４０６）に結合するように活性化される別のホールドスイッチ（５２２）と、
   該別のキャパシタ（５２６）を該リセット電圧源に結合して、該別のキャパシタ（５２６）を該リセット電圧レベル（Ｖｃｍ）にセットするように活性化される別のリセットスイッチ（５２４）と
   を備える、請求項１に記載の位相ロックループ回路。
3. 前記位相差は、位相周波数検出器（４０４）によって検出され、該位相周波数検出器（４０４）は、前記ホールドスイッチ（５１６）、前記リセットスイッチ（５１８）、前記別のホールドスイッチ（５２２）および前記別のリセットスイッチ（５２４）の活性化および不活性化を制御して、前記キャパシタ（５２０）および前記別のキャパシタ（５２６）を適切な時間に充電、保持、およびリセットする、請求項２に記載の位相ロックループ回路。
4. 前記キャパシタ（５２０）は、放電およびリセットされ、
   前記位相周波数検出器（４０４）は、前記位相差の開始エッジを検出し、前記ホールドスイッチ（５１６）および前記リセットスイッチ（５１８）を不活性化することにより、該キャパシタ（５２０）を前記１つのチャージポンプ（４０６）に結合して、該キャパシタ（５２０）に該電荷をセットし、
   該位相周波数検出器（４０４）は、次に、該位相差の終了エッジを検出し、該ホールドスイッチ（５１６）を活性化して該電荷について該キャパシタ（５２０）を保持し、該リセットスイッチ（５１８）を不活性化された状態で維持することによって該キャパシタ（５２０）が前記トランスコンダクタンス段（５１４）の入力とグラウンドとの間に結合され、さらに、前記別のホールドスイッチ（５２２）を不活性化し、前記別のリセットスイッチ（５２４）を活性化することにより、前記別のキャパシタ（５２６）を前記リセット電圧源に結合して該別のキャパシタ（５２６）を前記リセット電圧レベル（Ｖｃｍ）にセットし、該１つのチャージポンプ（４０６）から該別のキャパシタ（５２６）を切り離し、
   該位相周波数検出器（４０４）は、該位相周波数検出器が次の位相差を検出するまで該キャパシタ（５２０）の電荷を維持する、請求項３に記載の位相ロックループ回路。
5. 前記位相周波数検出器（４０４）は、前記次の位相差の開始エッジを検出し、前記別のホールドスイッチ（５２２）を不活性化された状態で維持し、前記別のリセットスイッチ（５２４）を不活性化することにより前記別のキャパシタ（５２６）を前記１つのチャージポンプ（４０６）に結合して、該別のキャパシタ（５２６）に電荷をセットし、
   該位相周波数検出器（４０４）は、次に、該次の位相差の終了エッジを検出し、該別のホールドスイッチ（５２２）を活性化して該電荷について該別のキャパシタ（５２６）を保持し、該別のリセットスイッチ（５２４）を不活性化された状態で維持することによって該別のキャパシタ（５２６）が前記トランスコンダクタンス段（５１４）の入力とグラウンドとの間に結合され、さらに、前記ホールドスイッチ（５１６）を不活性化し、前記リセットスイッチ（５１８）を活性化することにより、前記キャパシタ（５２０）を前記リセット電圧源に結合して該キャパシタ（５２０）を前記リセット電圧レベル（Ｖｃｍ）にセットし、該キャパシタ（５２０）を該１つのチャージポンプ（４０６）から切り離し、
   該位相周波数検出器（４０４）は、該位相周波数検出器が後続の位相差を検出するまで該別のキャパシタ（５２６）の電荷を維持する、請求項４に記載の位相ロックループ回路。
6. 前記位相周波数検出器（４０４）は、該位相周波数検出器によって検出されるさらなる位相差に対して、前記キャパシタ（５２０）および前記別のキャパシタ（５２６）の充電、保持、およびリセットを繰返す、請求項５に記載の位相ロックループ回路。
7. フィードバック信号の周波数を基準周波数にロックする位相ロックループ（ＰＬＬ）回路であって、該ＰＬＬ回路（４００）は、ループフィルタ（４０５）を有しており、
   該ループフィルタは、
   １つのチャージポンプ（４０６）の出力電流を受取り、現在の更新周期に基づいた該基準周波数とフィードバック周波数との間で検出された位相差に基づいて電荷を判定および保持するように適合された比例経路回路（５００）と、
   別のチャージポンプ（４１０）の出力電流を受取り、現在の更新周期および前の更新周期に対する検出された位相差に基づいて別の電荷を判定および保持するように適合された積分経路回路（５０２）と
   を備え、
   該比例経路回路（５００）の出力と、該積分経路回路（５０２）の出力とが加算器（４１４）において加算されることであって、該加算器は、制御電流を該ループフィルタの出力として出力する、ことと、
   該比例経路回路（５００）が、該１つのチャージポンプ（４０６）の出力か、リセット電圧源か、トランスコンダクタンス段（５１４）かにキャパシタ（５２０）を結合するように適合されたスイッチング手段（５１６、５１８、５２２、５２４）をさらに備え、該キャパシタ（５２０）が、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されていることと、
   該スイッチング手段（５１６、５１８、５２２、５２４）が、該１つのチャージポンプ（４０６）の出力か、該リセット電圧源か、該トランスコンダクタンス段（５１４）かに別のキャパシタ（５２６）を結合するようにさらに適合されており、該別のキャパシタ（５２６）もまた、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されていることと、
   該トランスコンダクタンス段（５１４）が、該スイッチング手段を介して該キャパシタ（５２０）および該別のキャパシタ（５２６）によって供給される電圧信号を電流信号に変換するように適合されていることと、
   位相周波数検出器（４０４）と、該ループフィルタ（４０５）と、電流制御発振器（４１６）とが直列に結合されており、該位相周波数検出器が、該基準周波数を有する信号を入力として受取り、該電流制御発振器（４１６）の出力が、フィードバックされ、該位相周波数検出器（４０４）によって別の入力として受取られることと
   を特徴とする、位相ロックループ回路。
8. 前記位相周波数検出器（４０４）の入力に結合されたＮ分周器（４０２）であって、該Ｎ分周器（４０２）は、該入力をＮ分の１に除算し、該Ｎで除算された入力は、該位相周波数検出器（４０４）に向けられる、Ｎ分周器（４０２）と、
   前記電流制御発振器（４１６）の出力に結合されたＭ分周器（４１８）であって、Ｍで除算された出力は、該位相周波数検出器（４０４）にフィードバックされる、Ｍ分周器（４１８）と
   をさらに備える、請求項７に記載の位相ロックループ回路。
9. フィードバック信号の周波数を基準周波数にロックする位相ロックループ（ＰＬＬ）回路を実現する方法であって、
   ループフィルタ（４０５）の比例経路回路（５００）によって、１つのチャージポンプ（４０６）の出力電流を受取り、該比例経路回路によって、現在の更新周期に基づいた該基準周波数とフィードバック周波数との間で検出された位相差に基づいて電荷を判定および保持することと、
   該ループフィルタ（４０５）の積分経路回路（５０２）によって、別のチャージポンプ（４１０）の出力電流を受取り、該積分経路回路（５０２）によって、現在の更新周期および前の更新周期に対する検出された位相差に基づいて別の電荷を判定および保持することと
   を包含し、
   加算器（４１４）によって、該比例経路回路（５００）の出力と、該積分経路回路（５０２）の出力とを加算するステップであって、該加算器は、制御電流を該ループフィルタの出力として出力する、ステップと、
   該比例経路回路（５００）に設けられたスイッチング手段（５１６、５１８、５２２、５２４）によって、該１つのチャージポンプ（４０６）の出力か、リセット電圧源か、トランスコンダクタンス段（５１４）かにキャパシタ（５２０）を結合するステップであって、該キャパシタ（５２０）が、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されている、ステップと、
   該スイッチング手段（５１６、５１８、５２２、５２４）によって、該１つのチャージポンプ（４０６）の出力か、該リセット電圧源か、該トランスコンダクタンス段（５１４）かに別のキャパシタ（５２６）を結合するステップであって、該別のキャパシタ（５２６）もまた、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されている、ステップと、
   該比例経路回路（５００）の該トランスコンダクタンス段（５１４）によって、該スイッチング手段を介して該キャパシタ（５２０）および該別のキャパシタ（５２６）によって供給される電圧信号を電流信号に変換するステップと
   を特徴とする、方法。
10. 前記スイッチング手段（５１６、５１８、５２２、５２４）のホールドスイッチ（５１６）を活性化して、前記キャパシタ（５２０）を前記１つのチャージポンプ（４０６）に結合するステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）のリセットスイッチ（５１８）を活性化して、該キャパシタ（５２０）を前記リセット電圧源に結合して、該キャパシタ（５２０）を前記リセット電圧レベル（Ｖｃｍ）にセットするステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）の別のホールドスイッチ（５２２）を活性化して、前記別のキャパシタ（５２６）を該１つのチャージポンプ（４０６）に結合するステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）の別のリセットスイッチ（５２４）を活性化して、該別のキャパシタ（５２６）を該リセット電圧源に結合して、該別のキャパシタ（５２６）を該リセット電圧レベル（Ｖｃｍ）にセットするステップと
    をさらに包含する、請求項９に記載の方法。
11. 位相周波数検出器（４０４）によって、前記位相差を検出するステップと、
    該位相周波数検出器によって、前記ホールドスイッチ（５１６）、前記リセットスイッチ（５１８）、前記別のホールドスイッチ（５２２）および前記別のリセットスイッチ（５２４）の活性化および不活性化を制御して、適切な時間に前記キャパシタ（５２０）および前記別のキャパシタ（５２６）を充電、保持、およびリセットするステップと
    をさらに包含する、請求項１０に記載の方法。
12. 前記キャパシタ（５２０）を放電およびリセットするステップと、
    前記位相周波数検出器（４０４）によって、前記位相差の開始エッジを検出し、該位相周波数検出器によって、前記ホールドスイッチ（５１６）および前記リセットスイッチ（５１８）を不活性化することにより、該キャパシタ（５２０）を前記１つのチャージポンプ（４０６）に結合して、該キャパシタ（５２０）に該電荷をセットするステップと、
    該位相周波数検出器（４０４）によって、該位相差の終了エッジを検出し、該位相周波数検出器によって、該ホールドスイッチ（５１６）を活性化して該電荷について該キャパシタ（５２０）を保持し、該位相周波数検出器（４０４）によって、該リセットスイッチ（５１８）を不活性化された状態で維持することによって該キャパシタ（５２０）が前記トランスコンダクタンス段（５１４）の入力とグラウンドとの間に結合され、さらに、該位相周波数検出器によって前記別のホールドスイッチ（５２２）を不活性化し、該位相周波数検出器によって前記別のリセットスイッチ（５２４）を活性化することにより、前記別のキャパシタ（５２６）を前記リセット電圧源に結合して該別のキャパシタ（５２６）を前記リセット電圧レベルにセットし、該１つのチャージポンプ（４０６）から該別のキャパシタ（５２６）を切り離すステップと
    該位相周波数検出器（４０４）によって、該位相周波数検出器が次の位相差を検出するまで、該キャパシタ（５２０）の電荷を維持するステップと
    をさらに包含する、請求項１１に記載の方法。
13. 前記位相周波数検出器（４０４）によって、前記次の位相差の開始エッジを検出し、該位相周波数検出器によって、前記別のホールドスイッチ（５２２）を不活性化された状態で維持し、該位相周波数検出器によって、前記別のリセットスイッチ（５２４）を不活性化することにより前記別のキャパシタ（５２６）を前記１つのチャージポンプ（４０６）に結合して、該別のキャパシタ（５２６）に前記電荷をセットするステップと、
    該位相周波数検出器（４０４）によって、該次の位相差の終了エッジを検出し、該位相周波数検出器によって、該別のホールドスイッチ（５２２）を活性化して該電荷について該別のキャパシタ（５２６）を保持し、該位相周波数検出器によって、該別のリセットスイッチ（５２４）を不活性化された状態で維持することによって該別のキャパシタ（５２６）が前記トランスコンダクタンス段（５１４）の入力とグラウンドとの間に結合され、さらに、該位相周波数検出器によって、前記ホールドスイッチ（５１６）を不活性化し、該位相周波数検出器によって、前記リセットスイッチ（５１８）を活性化することにより、前記キャパシタ（５２０）を前記リセット電圧源に結合して該キャパシタ（５２０）を前記リセット電圧レベルにセットし、該キャパシタ（５２０）を該１つのチャージポンプ（４０６）から切り離すステップと、
    該位相周波数検出器（４０４）によって、該位相周波数検出器が後続の位相差を検出するまで、該別のキャパシタ（５２６）の電荷を維持するステップと
    をさらに包含する、請求項１２に記載の方法。
14. 前記位相周波数検出器（４０４）によって、前記キャパシタ（５２０）および前記別のキャパシタ（５２６）を充電、保持、およびリセットする動作を、該位相周波数検出器（４０４）によって検出されるさらなる位相差に対して、繰返すステップをさらに包含する、請求項１３に記載の方法。
15. フィードバック信号の周波数を基準周波数にロックする位相ロックループ（ＰＬＬ）回路を実現する方法であって、
    ループフィルタ（４０５）の比例経路回路（５００）によって、１つのチャージポンプ（４０６）の出力電流を受取り、該比例経路回路によって、現在の更新周期に基づいた該基準周波数とフィードバック周波数との間で検出された位相差に基づいて電荷を判定および保持することと、
    該ループフィルタ（４０５）の積分経路回路（５０２）によって、別のチャージポンプ（４１０）の出力電流を受取り、該積分経路回路（５０２）によって、現在の更新周期および前の更新周期に対する検出された位相差に基づいて別の電荷を判定および保持することと
    を包含し、
    加算器（４１４）によって、該比例経路回路（５００）の出力と、該積分経路回路（５０２）の出力とを加算するステップであって、該加算器は、制御電流を該ループフィルタの出力として出力する、ステップと、
    該比例経路回路（５００）に設けられたスイッチング手段（５１６、５１８、５２２、５２４）によって、該１つのチャージポンプ（４０６）の出力か、リセット電圧源か、トランスコンダクタンス段（５１４）かにキャパシタ（５２０）を結合するステップであって、該キャパシタ（５２０）が、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されている、ステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）によって、該１つのチャージポンプ（４０６）の出力か、該リセット電圧源か、該トランスコンダクタンス段（５１４）かに別のキャパシタ（５２６）を結合するステップであって、該別のキャパシタ（５２６）もまた、それぞれ、充電され、該電荷を保持し、該リセット電圧源のリセット電圧レベル（Ｖｃｍ）に放電することによってリセットされるように適合されている、ステップと、
    該比例経路回路（５００）の該トランスコンダクタンス段（５１４）によって、該スイッチング手段を介して該キャパシタ（５２０）および該別のキャパシタ（５２６）によって供給される電圧信号を電流信号に変換するステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）のホールドスイッチ（５１６）を活性化して、該キャパシタ（５２０）を該１つのチャージポンプ（４０６）に結合するステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）のリセットスイッチ（５１８）を活性化して、該キャパシタ（５２０）を該リセット電圧源に結合して、該キャパシタ（５２０）を該リセット電圧レベル（Ｖｃｍ）にセットするステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）の別のホールドスイッチ（５２２）を活性化して、該別のキャパシタ（５２６）を該１つのチャージポンプ（４０６）に結合するステップと、
    該スイッチング手段（５１６、５１８、５２２、５２４）の別のリセットスイッチ（５２４）を活性化して、該別のキャパシタ（５２６）を該リセット電圧源に結合して、該別のキャパシタ（５２６）を該リセット電圧レベル（Ｖｃｍ）にセットするステップと、
    位相周波数検出器（４０４）と、該比例経路回路（５００）と該積分経路回路（５０２）と該加算器（４１４）とを備える該ループフィルタ（４０５）と、電流制御発振器（４１６）とを直列に結合するステップと、
    該位相周波数検出器（４０４）によって、該基準周波数を有する信号を入力として受取るステップと、
    該位相周波数検出器（４０４）によって、該電流制御発振器（４１６）の出力をフィードバックおよび受取るステップと
    を特徴とする、方法。

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