JP4319809B2

JP4319809B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4319809B2
Application number: JP2002164396A
Authority: JP
Inventors: 巧柴田; 純榊原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-06-05
Filing date: 2002-06-05
Publication date: 2009-08-26
Anticipated expiration: 2022-06-05
Also published as: JP2004014696A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ゲート電極を有する半導体装置は、半導体基板表面にゲート絶縁膜が形成され、そのゲート酸化膜上にゲート電極が形成される。このうち、ゲート絶縁膜として、熱酸化膜を形成する方法として、基板表面を熱酸化することで、基板表面上に直接熱酸化膜を形成する方法や、特開２００１−８５６８６号公報に示されるように、基板表面に直接熱酸化膜を形成し、その熱酸化膜上にＣＶＤ酸化膜を形成する方法等がある。
【０００３】
従来、基板表面に直接熱酸化膜を形成する際には、パーティクルの存在が問題となっていた。このパーティクルは、半導体装置の製造工程中にて、例えば、エッチングや洗浄等により、発生する。上記した熱酸化膜のみを形成する方法では、基板表面のうち、パーティクルが存在している領域では、熱酸化膜が形成されないため、Ａモード不良（初期不良）となってしまう。
【０００４】
この対策として、従来では、熱酸化膜を形成する前に、基板表面の洗浄、エッチング、及び犠牲酸化等を行うことで、パーティクルを除去していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、パーティクルを除去する工程を行っても、パーティクルが残ってしまった場合では、Ａモード不良（初期不良）が発生してしまう。
【０００６】
また、熱酸化膜上にＣＶＤ酸化膜を形成する方法では、基板表面にパーティクルが存在していても、パーティクル上にＣＶＤ酸化膜が形成されるので、Ａモード不良は抑制される。しかしながら、パーティクル上には、ＣＶＤ酸化膜しか形成されていないので、ゲート耐圧が低下してしまう。
【０００７】
トレンチゲートを有する半導体装置にて、ゲート絶縁膜として熱酸化膜１３を形成した場合、図７（ａ）に示すように、パーティクルが存在すると、その領域では熱酸化膜が形成されず、Ａモード不良が発生してしまう。
【０００８】
また、トレンチ２の内壁には複数の面方位が存在する。一般的に、シリコンを熱酸化したとき、酸化速度はシリコンの面方位によって異なることが知られている。このため、ゲート絶縁膜として、単に熱酸化膜だけを形成した場合では、パーティクルが除去されても、図７（ｂ）に示すように、例えば、トレンチ２の側壁と結晶面が異なるコーナー部において、局所的な薄膜化が発生してしまう。なお、図７（ａ）はトレンチゲートの断面を示しており、図７（ｂ）は（ａ）中のコーナー部の拡大図を示している。
【０００９】
同様に、図８（ａ）に、熱酸化膜１４の上にＣＶＤ酸化膜１５を形成したときのトレンチゲートの断面図を示し、図８（ｂ）に（ａ）中のコーナー部の拡大図を示す。トレンチゲートを有する半導体装置において、トレンチ２の内壁上に熱酸化膜１４を形成し、その上にＣＶＤ酸化膜１５を形成する方法でも、図８（ａ）に示すように、パーティクルが存在している場合、パーティクル上にはＣＶＤ酸化膜１５しか形成されない。したがって、ゲート耐圧が低下してしまう。
【００１０】
また、図８（ｂ）に示すように、コーナー部にて局所的に薄膜化している熱酸化膜１４の上にＣＶＤ酸化膜１５が形成されている。このため、ＣＶＤ酸化膜１５自体の膜厚が均一であっても、熱酸化膜１４とＣＶＤ酸化膜１５とを合わせた膜厚は、均一とはならない。したがって、形成されたゲート絶縁膜には、膜厚が部分的に薄いところが存在することから、ゲート耐圧が低下してしまう。
【００１１】
このように、ゲート絶縁膜として、熱酸化膜を基板表面に直接形成した場合に、上記した問題が発生してしまう。そこで、ゲート絶縁膜をＣＶＤ酸化膜のみで形成する方法が考えられ、これによれば、パーティクルやトレンチ内壁の面方位に影響されずに均一な膜厚のゲート絶縁膜が得られる。しかしながら、一般的に、熱酸化膜は、ＣＶＤ酸化膜に比べて、膜質が良いことが知られている。このため、ゲート絶縁膜として、熱酸化膜を用いることが望ましい。
【００１２】
本発明は上記点に鑑みて、ゲート絶縁膜として熱酸化膜を形成する際に、パーティクルの存在に影響されずに熱酸化膜を形成することができる半導体装置の製造方法を提供することを目的とする。また、面方位の影響を受けることなく、均一な膜厚となる熱酸化膜を形成することができるトレンチゲートを有する半導体装置の製造方法を提供することを目的とする。
【００１６】
上記目的を達成するため、請求項１に記載の発明では、ゲート絶縁膜（３、４、５）を形成する工程は、アスペクト比が３０以上であるトレンチ（２）内壁に対して、ケミカルドライエッチングによる等方性エッチングあるいは犠牲酸化を行った後に、直接、ＣＶＤ酸化膜（３）を形成し、ＣＶＤ酸化膜（３）上に窒化膜（４）を堆積させ、窒化膜（４）の表層側を熱酸化することで、窒化膜（４）上に熱酸化膜（５）を形成することを特徴としている。
【００１７】
本発明によれば、３０以上のアスペクト比を有するトレンチの内壁に、ケミカルドライエッチングによる等方性エッチングあるいは犠牲酸化を行って、トレンチ内壁面を平坦化する。この時、平坦化したトレンチの内壁面の上にパーティクルが存在していても、パーティクル上にそれぞれ均一な膜厚であるＣＶＤ酸化膜及び窒化膜が順に形成され、窒化膜上に熱酸化膜が形成される。このため、パーティクルの影響を受けることなく、熱酸化膜を形成することができる。したがって、トレンチゲートを有する半導体装置の製造において、ＯＮＯ膜から構成された、均一な膜厚のゲート絶縁膜を形成することができる。
【００２２】
また、請求項２に示すように、トレンチゲートを有する半導体装置の製造方法においても、ゲート絶縁膜（１２）を形成する工程にて、アスペクト比が３０以上であるトレンチ（２）内壁に対して、ケミカルドライエッチングによる等方性エッチングあるいは犠牲酸化を行った後に、直接、窒化膜（１１）を堆積し、この窒化膜（１１）の表層側を熱酸化することで、窒化膜（１１）上に熱酸化膜（１２）を形成することができる。
【００２３】
本発明によれば、３０以上のアスペクト比を有するトレンチの内壁に、ケミカルドライエッチングによる等方性エッチングあるいは犠牲酸化を行って、トレンチ内壁面を平坦化する。この時、平坦化したトレンチの内壁面の上にパーティクルが存在していても、パーティクル上に窒化膜が形成され、この窒化膜が熱酸化されることで熱酸化膜が形成される。このため、パーティクルの影響を受けることなく、熱酸化膜を形成することができる。したがって、熱酸化膜の膜厚を均一にすることができる。また、面方位の影響を受けることなく、ゲート絶縁膜として、均一な膜厚である熱酸化膜を形成することができる。
【００２５】
請求項３に記載の発明では、窒化膜（１１）をＬＰ−ＣＶＤ法により堆積させることを特徴としている。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
図１〜図３に本発明を適用した第１実施形態における半導体装置の製造工程を示す。
【００２８】
本実施形態では、トレンチゲート構造を有する半導体装置を例として説明する。本実施形態におけるトレンチゲートは、図３（ｂ）に示されるように、シリコン基板１に形成されたトレンチ２の内壁上に、ＣＶＤ酸化膜３、窒化膜４、熱酸化膜５が積層されたＯＮＯ膜が形成されている。このＯＮＯ膜がゲート絶縁膜であり、このゲート絶縁膜上にゲート電極６が形成されている。
【００２９】
次に、この半導体装置の製造方法を説明する。
【００３０】
〔図１に示す工程〕
まず、シリコン基板１を用意する。基板１上に、図示しないが、酸化膜を形成し、この酸化膜をパターニングする。そして、この酸化膜をマスクとして、異方性エッチングを行い、基板１上にトレンチ２を形成する。なお、トレンチ２のトレンチ幅及び深さは、それぞれ例えば０．８μｍ、３０μｍとする。
【００３１】
このようにトレンチエッチングを行った後、例えば、ＣＤＥ（ケミカルドライエッチング）による等方性エッチングや犠牲酸化を行う。これにより、トレンチ２コーナー部を丸め、また、トレンチ２側壁を平坦化させる。
【００３２】
〔図２（ａ）に示す工程〕
次に、トレンチ内壁上にＣＶＤ酸化膜（ＳｉＯ₂）３を堆積させる。このとき、ＣＶＤ酸化膜３の膜厚は例えば４００Åとする。なお、ＣＶＤ酸化膜３の種類としては、ＴＥＯＳ酸化膜、若しくはＨＴＯ酸化膜等を用いる。
【００３３】
その後、窒素雰囲気中で、例えば１０５０℃、３０分にてアニール処理を行う。これにより、ＣＶＤ酸化膜３の膜質を改善させる。
【００３４】
〔図２（ｂ）に示す工程〕
続いて、ＣＶＤ酸化膜３の表面上に、ＣＶＤ法により、窒化膜（シリコン窒化膜）４を堆積させる。このとき、窒化膜４の膜厚は例えば１００Åとする。
【００３５】
〔図３（ａ）に示す工程〕
そして、酸化雰囲気中で、例えば、９５０℃、８０分にて熱酸化処理を行う。これにより、窒化膜４を熱酸化させ、窒化膜４上に熱酸化膜（ＳｉＯ₂）５を形成する。このようにして、ＣＶＤ酸化膜３、窒化膜４、熱酸化膜５が順に積層されたゲート絶縁膜が形成される。
【００３６】
〔図３（ｂ）に示す工程〕
その後、このゲート絶縁膜上に、ＬＰ−ＣＶＤ法により、ドープドシリコンを堆積させることで、ゲート電極６を形成する。
【００３７】
このようにして、トレンチゲートが形成される。また、図示しないが、基板１のうち、トレンチゲートと異なる領域に、不純物拡散領域等を形成し、半導体領域板１上に層間絶縁膜、金属配線等を形成することで、半導体装置が製造される。
【００３８】
本実施形態では、図２（ａ）、（ｂ）に示す工程にて、ＣＶＤ法にて、ＣＶＤ酸化膜３及び窒化膜４を堆積させている。そして、図３（ａ）示す工程にて、窒化膜４を熱酸化することで、窒化膜４上に熱酸化膜５を形成している。したがって、トレンチ２表面にパーティクルが存在していても、パーティクル上に窒化膜４が形成され、更にその窒化膜４上に熱酸化膜５が形成される。このため、パーティクルの影響を受けることなく、均一な膜厚の熱酸化膜５をトレンチ２内壁表面全域に形成することができる。
【００３９】
従来では、基板表面に熱酸化膜を形成する前に、パーティクルを除去するための工程が別途必要であった。また、パーティクルを確実に除去するためには、上記した工程を繰り返し行う必要があった。このため、パーティクル除去の工程では、時間がかかっていた。
【００４０】
これに対して、本実施形態では、パーティクルの除去が確実ではなく、パーティクルが残っていても、熱酸化膜を均一に形成することができるので、パーティクル除去工程を簡略化若しくは、省略することができる。
【００４１】
また、従来の熱酸化膜の上にＣＶＤ酸化膜を形成する方法にて、トレンチ内に、ゲート絶縁膜を形成した場合では、形成されたゲート絶縁膜は、熱酸化膜のみにて形成した場合より、局所的な薄膜化は抑制されるものの、膜厚が厚い部分と薄い部分とが存在していた。
【００４２】
これに対して、本実施形態では、堆積させた窒化膜４を熱酸化させることで、熱酸化膜５を形成している。これにより、トレンチ２内に複数の面方位が存在していても、窒化膜４の形成には影響がないので、窒化膜４の膜厚は均一になる。そして、窒化膜４を熱酸化させていることから、トレンチ２内の面方位によらないで、均一な膜厚の熱酸化膜を形成することができる。
【００４３】
この結果、形成されたゲート絶縁膜は膜厚が均一であることから、熱酸化膜上にＣＶＤ酸化膜を形成した場合と比較して、ゲート耐圧を向上させることができる。
【００４４】
また、図４に本実施形態の製造方法により、製造された半導体装置の定電圧ＴＤＤＢ試験の結果を示す。この図には、参考として、ゲート絶縁膜がＣＶＤ酸化膜のみで形成された半導体装置の結果も示している。なお、横軸が故障発生時間であり、縦軸は、故障の発生率を示している。また、このＣＶＤ酸化膜の膜厚は本実施形態におけるゲート絶縁膜と同一の膜厚である。
【００４５】
ゲート絶縁膜として、ＣＶＤ酸化膜のみを用いた場合では、偶発故障モードが多発する、つまり、故障の発生時間にばらつきが生じている。この結果より、ゲート絶縁膜がＣＶＤ酸化膜で構成されている場合、半導体装置の信頼性に問題があると言える。
【００４６】
このことから、熱酸化膜の上にＣＶＤ酸化膜を形成する方法では、パーティクルが存在している場合、パーティクル上は、ＣＶＤ酸化膜のみが形成されている。このため、この方法では、半導体装置の信頼性が低下する可能性がある。
【００４７】
これに対して、本実施形態の製造方法により形成された半導体装置は、ＣＶＤ酸化膜のみで形成された場合と比較して、故障が発生する時間のばらつきが少ないことがわかる。したがって、本実施形態の製造方法によれば、信頼性に優れたゲート絶縁膜を形成することができる。
【００４８】
また、ゲート酸化膜として、単に熱酸化膜のみを形成する方法において、Ａモード不良を抑制するために、従来では、熱酸化の前に、ＣＤＥ、フッ硝酸エッチング等による等方性エッチングあるいは、犠牲酸化を行う方法が用いられていた。
【００４９】
しかしながら、トレンチの幅が狭く、深くなっている高アスペクト比（深さ／幅）のトレンチゲートを形成する場合では、等方性エッチング、犠牲酸化によるＡモード不良の発生を抑制する効果が小さい。特にトレンチ幅が１μｍ、深さが３０μｍのときよりもアスペクト比が大きな場合、すなわち、アスペクト比が３０以上のトレンチのときに、Ａモード不良の発生を抑制する効果が小さいことが本発明者らの実験よりわかった。
【００５０】
これに対して、本実施形態では、トレンチ幅及び深さが、それぞれ例えば０．８μｍ、３０μｍであり、アスペクト比が３７．５である高アスペクト比のトレンチゲートを形成しても、Ａモード不良を抑制することができる。
【００５１】
なお、この等方性エッチングや犠牲酸化は、本実施形態においても、トレンチ２内壁を平坦化するために行っている。
【００５２】
従来では、等方性エッチング及び犠牲酸化により、トレンチ内壁の表層のうち、表面から例えば、０．２μｍの厚さ分を除去していた。このため、この工程を行った後では、行う前よりもトレンチ幅は０．４μｍ広がってしまう。このように、従来では、パーティクルを除去するために、一回あたりの除去量が多い。また、確実にパーティクルを除去するために、繰り返し、トレンチ表層をエッチングすることもあった。このため、この工程の後では、アスペクト比が低下してしまっていた。
【００５３】
これに対して、本実施形態では、アスペクト比を大きく低下しないように、かつ、トレンチ２内壁の平坦化に十分な厚さ、例えば、０．０５μｍの厚さ分だけ、トレンチ２内壁の表層を除去している。これにより、アスペクト比を大きく低下させることなく、高アスペクト比を維持したままトレンチゲートを形成することができる。
【００５４】
なお、本実施形態では、アスペクト比が３０以上であるトレンチゲートを形成する場合に有効である。
【００５５】
（第２実施形態）
第１実施形態では、基板１表面にＣＶＤ酸化膜３、窒化膜４を堆積し、窒化膜４の一部を熱酸化することで、窒化膜４上に熱酸化膜５を形成し、ゲート絶縁膜として、いわゆるＯＮＯ膜を形成していたが、基板１表面上に熱酸化膜のみを形成することもできる。
【００５６】
図５、６に本実施形態における半導体装置の製造工程を示す。なお、第１実施形態と同一の部位は同一の符号を付している。
【００５７】
まず、第１実施形態と同様に、図１に示す工程にて、基板１表面にトレンチ２を形成する。
【００５８】
続いて、図５（ａ）に示す工程では、トレンチ２内壁上に、例えばＬＰ−ＣＶＤ法により、酸化することができる窒化膜（シリコン窒化膜）１１を堆積させる。このとき、窒化膜１１の膜厚は、例えば、５００Åとする。
【００５９】
次に、図５（ｂ）に示す工程では、例えば酸化雰囲気中で、９５０℃にて、熱酸化を行うことで、窒化膜１１を全て熱酸化膜（ＳｉＯ₂）１２とする。これにより、基板表面に直接、熱酸化膜１２が形成される。
【００６０】
その後、図６に示すように、熱酸化膜１２上にゲート電極６を形成する。
【００６１】
このように、窒化膜１１を全て熱酸化膜１２とすることもでき、これによっても第１実施形態と同様の効果を有する。
【００６２】
なお、窒化膜４が特許請求の範囲に記載している酸化されることができる材料である。この酸化されることができる材料としては、窒化膜１１に限らず、例えば、多結晶シリコンやアモルファスシリコンを用いることができる。また、その他にもＳｉを成分として有し、熱酸化することで、熱酸化膜を形成することができる材料であれば用いることができる。
【００６３】
また、図５（ｂ）に示す工程にて、熱酸化膜１２を形成した後、図示しないが、この熱酸化膜１２上に窒化膜を形成し、さらに、この窒化膜上に酸化膜を形成しても良い。これにより、第１実施形態と同様に、ゲート絶縁膜をＯＮＯ膜とすることもできる。
【００６４】
また、窒化膜１１を全て熱酸化せず、窒化膜１１の表層部を熱酸化し、窒化膜１１上に熱酸化膜が形成された構造とすることもできる。
【００６５】
（他の実施形態）
なお、第１実施形態では、トレンチ２内壁上に、ＣＶＤ酸化膜３及び窒化膜４を堆積しており、また、第２実施形態では、トレンチ２内壁上に、窒化膜１１を堆積していた。
【００６６】
このとき、トレンチ２内壁表面とこの表面上に堆積された材料との界面における準位を低減するために、例えば、トレンチ２内壁表面を熱酸化することで、数ｎｍほどの膜厚の熱酸化膜を形成しても良い。ただし、この熱酸化膜は、形成されたゲート絶縁膜の膜厚に影響が無い程度、すなわち、誤差範囲に収まる程度の膜厚にする。
【００６７】
また、上記した各実施形態では、トレンチゲートを有する半導体装置の場合を例として、説明してきたが、トレンチゲートに限らず、平面構造のゲート電極を有する半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】本発明の第１実施形態における半導体装置及びゲート絶縁膜がＣＶＤ酸化膜のみにて構成された半導体装置の定電圧ＴＤＤＢ試験結果を示す図である。
【図５】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】従来におけるトレンチゲートを有する半導体装置のうち、トレンチゲートが形成されている領域の第１の例としての断面図である。
【図８】従来におけるトレンチゲートを有する半導体装置のうち、トレンチゲートが形成されている領域の第２の例としての断面図である。
【符号の説明】
１…シリコン基板、２…トレンチ、３、１５…ＣＶＤ酸化膜、
４、１１…窒化膜、５、１２、１３、１４…熱酸化膜、６…ゲート電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a gate electrode.
[0002]
[Prior art]
Conventionally, in a semiconductor device having a gate electrode, a gate insulating film is formed on the surface of the semiconductor substrate, and the gate electrode is formed on the gate oxide film. Among these, as a method of forming a thermal oxide film as a gate insulating film, a method of forming a thermal oxide film directly on a substrate surface by thermally oxidizing the substrate surface, or Japanese Patent Application Laid-Open No. 2001-85686 is disclosed. As described above, there is a method of directly forming a thermal oxide film on the substrate surface and forming a CVD oxide film on the thermal oxide film.
[0003]
Conventionally, the presence of particles has been a problem when a thermal oxide film is directly formed on a substrate surface. These particles are generated by, for example, etching or cleaning during the manufacturing process of the semiconductor device. In the above-described method of forming only the thermal oxide film, the thermal oxide film is not formed in the region where particles are present on the substrate surface, resulting in an A mode failure (initial failure).
[0004]
Conventionally, as a countermeasure, before forming the thermal oxide film, the surface of the substrate is cleaned, etched, sacrificial oxidized, and the like to remove particles.
[0005]
[Problems to be solved by the invention]
However, even if the step of removing the particles is performed, if the particles remain, an A mode failure (initial failure) occurs.
[0006]
Further, in the method of forming the CVD oxide film on the thermal oxide film, even if particles are present on the substrate surface, the CVD oxide film is formed on the particles, so that the A mode defect is suppressed. However, since only the CVD oxide film is formed on the particles, the gate breakdown voltage is lowered.
[0007]
When a thermal oxide film 13 is formed as a gate insulating film in a semiconductor device having a trench gate, as shown in FIG. 7A, if particles are present, no thermal oxide film is formed in that region, and the A mode Defects will occur.
[0008]
A plurality of plane orientations exist on the inner wall of the trench 2. In general, it is known that when silicon is thermally oxidized, the oxidation rate varies depending on the plane orientation of silicon. For this reason, when only the thermal oxide film is formed as the gate insulating film, even if the particles are removed, as shown in FIG. 7B, for example, at the corner portion where the side wall of the trench 2 and the crystal plane are different. , Local thinning occurs. FIG. 7A shows a cross section of the trench gate, and FIG. 7B shows an enlarged view of a corner portion in FIG.
[0009]
Similarly, FIG. 8A shows a cross-sectional view of the trench gate when the CVD oxide film 15 is formed on the thermal oxide film 14, and FIG. 8B is an enlarged view of a corner portion in FIG. Indicates. In a semiconductor device having a trench gate, even when the thermal oxide film 14 is formed on the inner wall of the trench 2 and the CVD oxide film 15 is formed thereon, particles are present as shown in FIG. If so, only the CVD oxide film 15 is formed on the particles. Therefore, the gate breakdown voltage is reduced.
[0010]
Further, as shown in FIG. 8B, a CVD oxide film 15 is formed on the thermal oxide film 14 which is locally thinned at the corner. For this reason, even if the thickness of the CVD oxide film 15 itself is uniform, the combined thickness of the thermal oxide film 14 and the CVD oxide film 15 is not uniform. Therefore, since the formed gate insulating film has a portion where the film thickness is partially thin, the gate breakdown voltage is lowered.
[0011]
As described above, when the thermal oxide film is directly formed on the substrate surface as the gate insulating film, the above-described problem occurs. Therefore, a method of forming the gate insulating film only with the CVD oxide film is conceivable. According to this, a gate insulating film having a uniform film thickness can be obtained without being affected by the surface orientation of particles and the inner wall of the trench. However, it is generally known that the thermal oxide film has better film quality than the CVD oxide film. For this reason, it is desirable to use a thermal oxide film as the gate insulating film.
[0012]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a thermal oxide film without being affected by the presence of particles when forming a thermal oxide film as a gate insulating film. And It is another object of the present invention to provide a method of manufacturing a semiconductor device having a trench gate that can form a thermal oxide film having a uniform film thickness without being affected by the plane orientation.
[0016]
To achieve the above object, according to the invention of claim 1, forming a gate insulating film (3,4,5), the aspect ratio for the trench (2) the inner wall 30 or more, a chemical dry After performing isotropic etching or sacrificial oxidation by etching , a CVD oxide film (3) is formed directly, a nitride film (4) is deposited on the CVD oxide film (3), and the surface layer of the nitride film (4) The thermal oxidation film (5) is formed on the nitride film (4) by thermally oxidizing the side.
[0017]
According to the present invention, the inner wall surface of the trench having an aspect ratio of 30 or more is subjected to isotropic etching or sacrificial oxidation by chemical dry etching to flatten the inner wall surface of the trench. At this time, even if particles exist on the inner wall surface of the flattened trench , a CVD oxide film and a nitride film having a uniform film thickness are sequentially formed on the particles, and a thermal oxide film is formed on the nitride film. It is formed. For this reason, a thermal oxide film can be formed without being affected by particles. Therefore, in the manufacture of a semiconductor device having a trench gate, it is possible to form a gate insulating film having a uniform film thickness composed of an ONO film.
[0022]
Further, as shown in claim 2, in the manufacturing method of a semiconductor device having a trench gate, at the step of forming a gate insulating film (12), the aspect ratio for the trench (2) the inner wall 30 or more After performing isotropic etching or sacrificial oxidation by chemical dry etching , a nitride film (11) is directly deposited, and the surface layer side of the nitride film (11) is thermally oxidized to thereby form a nitride film (11). A thermal oxide film (12) can be formed.
[0023]
According to the present invention, the inner wall surface of the trench having an aspect ratio of 30 or more is subjected to isotropic etching or sacrificial oxidation by chemical dry etching to flatten the inner wall surface of the trench. At this time, even if particles are present on the inner wall surface of the flattened trench , a nitride film is formed on the particles, and this nitride film is thermally oxidized to form a thermal oxide film. For this reason, a thermal oxide film can be formed without being affected by particles. Therefore, the thickness of the thermal oxide film can be made uniform. In addition, a thermal oxide film having a uniform thickness can be formed as the gate insulating film without being affected by the plane orientation.
[0025]
In the invention described in claim 3, it is characterized by causing a nitride film (11) deposited by the LP-CVD method.
[0026]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
1 to 3 show manufacturing steps of the semiconductor device according to the first embodiment to which the present invention is applied.
[0028]
In the present embodiment, a semiconductor device having a trench gate structure will be described as an example. In the trench gate of this embodiment, as shown in FIG. 3B, a CVD oxide film 3, a nitride film 4, and a thermal oxide film 5 are laminated on the inner wall of the trench 2 formed in the silicon substrate 1. An ONO film is formed. This ONO film is a gate insulating film, and a gate electrode 6 is formed on the gate insulating film.
[0029]
Next, a method for manufacturing this semiconductor device will be described.
[0030]
[Steps shown in FIG. 1]
First, the silicon substrate 1 is prepared. Although not shown, an oxide film is formed on the substrate 1, and this oxide film is patterned. Then, using this oxide film as a mask, anisotropic etching is performed to form a trench 2 on the substrate 1. The trench width and depth of the trench 2 are, for example, 0.8 μm and 30 μm, respectively.
[0031]
After performing trench etching in this way, for example, isotropic etching or sacrificial oxidation by CDE (chemical dry etching) is performed. As a result, the corners of the trench 2 are rounded and the side walls of the trench 2 are flattened.
[0032]
[Step shown in FIG. 2 (a)]
Next, a CVD oxide film (SiO ₂ ) 3 is deposited on the inner wall of the trench. At this time, the film thickness of the CVD oxide film 3 is 400 mm, for example. As the type of the CVD oxide film 3, a TEOS oxide film, an HTO oxide film, or the like is used.
[0033]
Thereafter, annealing is performed in a nitrogen atmosphere at, for example, 1050 ° C. for 30 minutes. Thereby, the film quality of the CVD oxide film 3 is improved.
[0034]
[Step shown in FIG. 2 (b)]
Subsequently, a nitride film (silicon nitride film) 4 is deposited on the surface of the CVD oxide film 3 by the CVD method. At this time, the thickness of the nitride film 4 is, for example, 100 mm.
[0035]
[Step shown in FIG. 3 (a)]
Then, thermal oxidation is performed in an oxidizing atmosphere at, for example, 950 ° C. for 80 minutes. Thereby, the nitride film 4 is thermally oxidized, and a thermal oxide film (SiO ₂ ) 5 is formed on the nitride film 4. In this manner, a gate insulating film in which the CVD oxide film 3, the nitride film 4, and the thermal oxide film 5 are sequentially stacked is formed.
[0036]
[Step shown in FIG. 3B]
Thereafter, the gate electrode 6 is formed on the gate insulating film by depositing doped silicon by LP-CVD.
[0037]
In this way, a trench gate is formed. Although not shown, a semiconductor device is manufactured by forming an impurity diffusion region or the like in a region different from the trench gate in the substrate 1 and forming an interlayer insulating film, metal wiring, or the like on the semiconductor region plate 1. The
[0038]
In the present embodiment, the CVD oxide film 3 and the nitride film 4 are deposited by the CVD method in the steps shown in FIGS. Then, the thermal oxide film 5 is formed on the nitride film 4 by thermally oxidizing the nitride film 4 in the step shown in FIG. Therefore, even if particles are present on the surface of trench 2, nitride film 4 is formed on the particles, and thermal oxide film 5 is further formed on nitride film 4. Therefore, the thermal oxide film 5 having a uniform film thickness can be formed over the entire inner wall surface of the trench 2 without being affected by particles.
[0039]
Conventionally, a separate process for removing particles has been required before forming a thermal oxide film on the substrate surface. Moreover, in order to remove particles reliably, it was necessary to repeat the above-described steps. For this reason, the particle removal process takes time.
[0040]
In contrast, in this embodiment, the removal of the particles is not reliable, and even if particles remain, the thermal oxide film can be formed uniformly, so that the particle removal process can be simplified or omitted. it can.
[0041]
In addition, when a gate insulating film is formed in a trench by a conventional method of forming a CVD oxide film on a thermal oxide film, the formed gate insulating film is formed only by a thermal oxide film. Thus, although local thinning is suppressed, a thick part and a thin part existed.
[0042]
On the other hand, in the present embodiment, the thermal oxide film 5 is formed by thermally oxidizing the deposited nitride film 4. As a result, even if there are a plurality of plane orientations in the trench 2, the formation of the nitride film 4 is not affected, so the film thickness of the nitride film 4 becomes uniform. Since the nitride film 4 is thermally oxidized, a thermal oxide film having a uniform thickness can be formed regardless of the plane orientation in the trench 2.
[0043]
As a result, since the formed gate insulating film has a uniform film thickness, the gate breakdown voltage can be improved as compared with the case where the CVD oxide film is formed on the thermal oxide film.
[0044]
FIG. 4 shows the result of a constant voltage TDDB test of the semiconductor device manufactured by the manufacturing method of this embodiment. In this figure, as a reference, a result of a semiconductor device in which a gate insulating film is formed only by a CVD oxide film is also shown. The horizontal axis represents the failure occurrence time, and the vertical axis represents the failure occurrence rate. The thickness of this CVD oxide film is the same as that of the gate insulating film in this embodiment.
[0045]
When only the CVD oxide film is used as the gate insulating film, the accidental failure mode occurs frequently, that is, the occurrence time of the failure varies. From this result, it can be said that there is a problem in the reliability of the semiconductor device when the gate insulating film is formed of a CVD oxide film.
[0046]
For this reason, in the method of forming a CVD oxide film on a thermal oxide film, when particles are present, only the CVD oxide film is formed on the particles. For this reason, in this method, the reliability of the semiconductor device may be reduced.
[0047]
On the other hand, it can be seen that the semiconductor device formed by the manufacturing method of the present embodiment has less variation in the time at which a failure occurs compared to the case where the semiconductor device is formed only by the CVD oxide film. Therefore, according to the manufacturing method of this embodiment, a highly reliable gate insulating film can be formed.
[0048]
Further, in the method of forming only the thermal oxide film as the gate oxide film, in order to suppress the A-mode defect, conventionally, isotropic etching by CDE, hydrofluoric acid etching, or the like is performed before the thermal oxidation. A method of performing oxidation has been used.
[0049]
However, in the case of forming a trench gate having a high aspect ratio (depth / width) in which the trench is narrow and deep, the effect of suppressing the occurrence of A-mode defects due to isotropic etching and sacrificial oxidation is small. In particular, when the aspect ratio is larger than when the trench width is 1 μm and the depth is 30 μm, that is, when the trench has an aspect ratio of 30 or more, the present inventors have a small effect of suppressing the occurrence of A-mode defects. I understood from the experiment.
[0050]
On the other hand, in the present embodiment, even if a trench gate having a high aspect ratio with a trench width and depth of, for example, 0.8 μm and 30 μm and an aspect ratio of 37.5 is formed, the A mode failure Can be suppressed.
[0051]
This isotropic etching and sacrificial oxidation are performed in order to flatten the inner wall of the trench 2 in this embodiment as well.
[0052]
Conventionally, for example, 0.2 μm of thickness was removed from the surface of the surface layer of the inner wall of the trench by isotropic etching and sacrificial oxidation. For this reason, after this process is performed, the trench width becomes 0.4 μm wider than before the process. Thus, conventionally, in order to remove particles, the removal amount per time is large. Moreover, in order to remove particles reliably, the trench surface layer was repeatedly etched. For this reason, the aspect ratio has been reduced after this step.
[0053]
On the other hand, in the present embodiment, the surface layer of the inner wall of the trench 2 is formed by a thickness sufficient for flattening the inner wall of the trench 2, for example, 0.05 μm so as not to greatly reduce the aspect ratio. It has been removed. Thereby, a trench gate can be formed while maintaining a high aspect ratio without greatly reducing the aspect ratio.
[0054]
Note that this embodiment is effective when forming a trench gate having an aspect ratio of 30 or more.
[0055]
(Second Embodiment)
In the first embodiment, a CVD oxide film 3 and a nitride film 4 are deposited on the surface of the substrate 1, and a part of the nitride film 4 is thermally oxidized to form a thermal oxide film 5 on the nitride film 4. Although a so-called ONO film has been formed as the film, only a thermal oxide film can be formed on the surface of the substrate 1.
[0056]
5 and 6 show the manufacturing process of the semiconductor device according to this embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0057]
First, as in the first embodiment, the trench 2 is formed on the surface of the substrate 1 in the step shown in FIG.
[0058]
Subsequently, in the step shown in FIG. 5A, a nitride film (silicon nitride film) 11 that can be oxidized is deposited on the inner wall of the trench 2 by, for example, LP-CVD. At this time, the thickness of the nitride film 11 is, for example, 500 mm.
[0059]
Next, in the process shown in FIG. 5B, the entire nitride film 11 is changed to a thermal oxide film (SiO ₂ ) 12 by performing thermal oxidation at 950 ° C., for example, in an oxidizing atmosphere. Thereby, the thermal oxide film 12 is formed directly on the substrate surface.
[0060]
Thereafter, as shown in FIG. 6, the gate electrode 6 is formed on the thermal oxide film 12.
[0061]
As described above, the nitride film 11 can be entirely made of the thermal oxide film 12, and this also has the same effect as that of the first embodiment.
[0062]
The nitride film 4 is a material that can be oxidized as described in the claims. The material that can be oxidized is not limited to the nitride film 11, and for example, polycrystalline silicon or amorphous silicon can be used. In addition, any material that has Si as a component and can form a thermal oxide film by thermal oxidation can be used.
[0063]
5B, after the thermal oxide film 12 is formed, a nitride film is formed on the thermal oxide film 12, and an oxide film is further formed on the nitride film. You may do it. Accordingly, the gate insulating film can be an ONO film as in the first embodiment.
[0064]
Alternatively, a structure in which a thermal oxide film is formed on the nitride film 11 by thermally oxidizing the surface layer portion of the nitride film 11 without thermally oxidizing the entire nitride film 11 may be employed.
[0065]
(Other embodiments)
In the first embodiment, the CVD oxide film 3 and the nitride film 4 are deposited on the inner wall of the trench 2, and in the second embodiment, the nitride film 11 is deposited on the inner wall of the trench 2. .
[0066]
At this time, in order to reduce the level at the interface between the inner wall surface of the trench 2 and the material deposited on the surface, for example, the surface of the inner wall of the trench 2 is thermally oxidized to have a thickness of about several nm. A film may be formed. However, the thermal oxide film has a thickness that does not affect the thickness of the formed gate insulating film, that is, a thickness that falls within an error range.
[0067]
In each of the above-described embodiments, the case of a semiconductor device having a trench gate has been described as an example. However, the present invention is not limited to a trench gate but is applied to a semiconductor device having a planar structure gate electrode. Can do.
[Brief description of the drawings]
FIG. 1 is a diagram showing manufacturing steps of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a manufacturing step of the semiconductor device following that of FIG. 1;
FIG. 3 is a diagram illustrating the manufacturing process of the semiconductor device, following FIG. 2;
FIG. 4 is a diagram showing a constant voltage TDDB test result of the semiconductor device and the semiconductor device in which the gate insulating film is composed only of the CVD oxide film in the first embodiment of the present invention.
FIG. 5 is a diagram showing manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
6 is a diagram illustrating the manufacturing process of the semiconductor device, following FIG. 5; FIG.
FIG. 7 is a cross-sectional view as a first example of a region where a trench gate is formed in a conventional semiconductor device having a trench gate.
FIG. 8 is a cross-sectional view as a second example of a region where a trench gate is formed in a conventional semiconductor device having a trench gate.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Trench, 3, 15 ... CVD oxide film,
4, 11 ... nitride film, 5, 12, 13, 14 ... thermal oxide film, 6 ... gate electrode.

Claims

Forming a trench (2) in a semiconductor substrate (1);
Forming a gate insulating film (3, 4, 5) on the inner wall of the trench (2);
Forming a gate electrode (6) on the gate insulating film (3, 4, 5).
In the step of forming the gate insulating film (3, 4, 5), after forming the trench (2) having an aspect ratio of 30 or more, the inner wall surface of the trench is isotropic by chemical dry etching. After etching or sacrificial oxidation,
A CVD oxide film (3) is formed directly on the inner wall of the trench (2), a nitride film (4) is deposited on the CVD oxide film (3), and the surface layer side of the nitride film (4) is thermally oxidized. Thus, a thermal oxide film (5) is formed on the nitride film (4) .

Forming a trench (2) in a semiconductor substrate (1);
Forming a gate insulating film (12) on the inner wall of the trench (2);
Forming a gate electrode (6) on the gate insulating film (12);
In the step of forming the gate insulating film (12), after forming the trench (2) having an aspect ratio of 30 or more, isotropic etching or sacrificial oxidation by chemical dry etching is performed on the inner wall surface of the trench. After doing
A nitride film (11) is deposited directly on the inner wall of the trench (2), and a thermal oxide film (12) is formed on the nitride film (11) by thermally oxidizing the surface layer side of the nitride film (11). A method of manufacturing a semiconductor device.

The method of manufacturing a semiconductor device according to claim 2 , wherein the nitride film is deposited by LP-CVD .