JP4316473B2 - 電圧検出回路、過電流検出回路、充電電流制御システム、及び電圧検出方法 - Google Patents

Description

本発明は、２入力間の電圧を高精度に検出する電圧検出回路、電圧検出回路を有する過電流検出回路、電圧検出回路を有する充電電流制御システム、及びそれらの電圧検出方法に関するものである。

近年、充電池で駆動する機器（携帯電話等）の安全性を高めるために、機器の使用時に、充電池から機器へ異常電流が流れ、機器が過熱するのを防ぐことが求められている。従来は充電池と機器の部品との間にヒューズを挿入していた。ヒューズは溶断してしまうと元に戻らない。そこで、ヒューズの代わりに、充電池から機器に流れる電流を高精度に検出する過電流検出回路が必要とされてきている。
充電池から機器に流れる電流を検出する場合、一般的に充電池から機器に電流が流れるラインに、電池特性に影響しない程度の微小な抵抗を挿入する。そして電圧検出回路がこの抵抗の両端に発生する微小な電圧を検出する。

また、ＡＣアダプタを使用して充電池に充電を行う際に、ＡＣアダプタから充電池に流れる充電電流を制御することが求められている。そのために、ＡＣアダプタから充電池に流れる電流を高精度に検出する充電電流制御システムが必要とされてきている。
ＡＣアダプタから充電池に流れる電流を検出する場合、一般的に、ＡＣアダプタから充電池に電流が流れるラインに、電池特性に影響しない程度の微小な抵抗を挿入する。そして電圧検出回路がこの抵抗の両端に発生する微小な電圧を検出する。
特開２００１−３３７１４７号公報 特開２００３−０４３１２３号公報

過電流検出回路及び充電電流制御システムに用いられる電圧検出回路においては、入力電圧を抵抗分割により分圧するための複数の抵抗と、入力された微小な電圧を増幅する電圧増幅器と、増幅された電圧値が一定レベル以上かどうかを比較する比較器とが必要である。

電圧検出回路が入力する、抵抗の両端の電圧値は、あまりにも微小である。そのため、入力電圧を分圧するための複数の抵抗の相対誤差成分のバラツキにより、電圧検出回路の出力する検出値がばらつく。入力された微小な電圧を増幅する電圧増幅器の入力オフセット成分のバラツキにより、電圧検出回路の出力する検出値がばらつく。増幅された電圧値が一定レベル以上かどうかを比較する比較器の入力オフセット成分のバラツキにより、電圧検出回路の出力する検出値がばらつく。

これらの原因により、従来の電圧検出回路は正確な検出値を出力することができない、という問題を有していた。従来の電圧検出回路を有する過電流検出回路、従来の電圧検出回路を有する充電電流制御システム、及びそれらの電圧検出方法にも、上記の問題が生じる。

本発明は上記問題を解決し、検出対象となる電圧値が微小であっても、高精度に電圧を検出する電圧検出回路及び電圧検出方法を提供することを目的とする。
本発明は、入力電圧を分圧する分圧回路における抵抗の相対誤差成分に影響されることなく、電圧を高精度に検出する電圧検出回路及び電圧検出方法を提供することを目的とする。
本発明は、入力された微小な電圧を増幅する電圧増幅器の入力オフセット成分に影響されることなく電圧を高精度に検出する電圧検出回路及び電圧検出方法を提供することを目的とする。
本発明は、増幅された電圧値が一定レベル以上かどうかを比較する比較器の入力オフセット成分に影響されることなく、電圧を高精度に検出する電圧検出回路及び電圧検出方法を提供することを目的とする。
本発明は、上記電圧検出回路を有し上記の作用を有する過電流検出回路及び充電電流制御システムを提供することを目的とする。

上記課題を解決するため、本発明は下記の構成を有する。
請求項１に記載の発明は、第１の入力電圧が入力される第１の入力端子と、第２の入力電圧が入力される第２の入力端子と、接地電位となる第３の入力端子と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第１の分圧端子を有する第１の直列抵抗体と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第２の分圧端子を有する第２の直列抵抗体と、を有する分圧回路と、第１期間にスイッチのオン、オフを切り替える第１の信号と、前記第１期間の期間と異なる第２期間にスイッチのオン、オフを切り替える第２の信号とにより、前記第１期間と前記第２期間とにおいて、前記第１の直列抵抗体と前記第２の直列抵抗体とに対する各入力端子の接続状態を切り換える第１のスイッチ回路と、を具備する電圧検出回路であって、前記第１のスイッチ回路は、前記第１期間のとき、前記第１の信号により、前記第１の直列抵抗体の一端に前記第１の入力端子を接続し、前記第２の直列抵抗体の一端に前記第２の入力端子を接続し、前記第１の直列抵抗体の他端と前記第２の直列抵抗体の他端に前記第３の入力端子を接続するよう構成されており、前記第２期間のとき、前記第２の信号により、前記第１の直列抵抗体の一端と前記第２の直列抵抗体の一端に前記第３の入力端子を接続し、前記第１の直列抵抗体の他端に前記第１の入力端子を接続し、前記第２の直列抵抗体の他端に前記第２の入力端子を接続するよう構成された電圧検出回路である。

この発明によれば、分圧回路が第１期間に出力する電圧差（第１の分圧端子の電圧（第１の分圧電圧）と第２の分圧端子の電圧（第２の分圧電圧）との差）と、第２期間に出力する電圧差（第１の分圧端子の電圧（第１の分圧電圧）と第２の分圧端子の電圧（第２の分圧電圧）との差）を足し合わせると、第１の直列抵抗体と第２の直列抵抗体のそれぞれを構成する抵抗の相対誤差成分はキャンセルできる。これにより、有効信号成分だけが残り、その有効信号成分は２倍となる。第１期間と第２期間における第１の分圧電圧と第２の分圧電圧を用いることにより、相対誤差成分を含まない検出信号を生成することができる。この発明によれば、分圧回路の抵抗の相対誤差成分に影響されることなく、電圧を高精度に検出する電圧検出回路を実現できる。

請求項２に記載の発明は、請求項１に記載の電圧検出回路において、前記第１の分圧端子と前記第２の分圧端子の各電圧が入力され、入力された各電圧を増幅する電圧増幅器と、前記第１期間と前記第２期間とにおいて、前記電圧増幅器に対する前記第１の分圧端子と前記第２の分圧端子の接続状態を反転させる第２のスイッチ回路と、をさらに具備することを特徴とする。

電圧増幅器が２つのオペアンプで構成される場合、第１期間において、第１の分圧端子の電圧（第１の分圧電圧）は一方のオペアンプに入力され、第２の分圧端子の電圧（第２の分圧電圧）は他方のオペアンプに入力される。第２期間においては、第２の分圧電圧が一方のオペアンプに入力され、第１の分圧電圧が他方のオペアンプに入力される。電圧増幅器は入力した電圧をそのまま増幅して出力するため、第１期間と第２期間とでゲイン倍された第１の分圧電圧と第２の分圧電圧とが電圧増幅器の逆のオペアンプから出力される。

電圧増幅器の出力する電圧には、電圧増幅器を構成する２つのオペアンプのそれぞれの入力オフセット成分が含まれる。２つのオペアンプからそれぞれ出力される入力オフセット成分は、第１期間と第２期間とも同じである。
そのため、例えば電圧増幅器が出力する、第１期間の電圧差（一方のオペアンプの出力電圧から他方のオペアンプの出力電圧を差し引いた値）と第２期間の正負を反転させた電圧差（他方のオペアンプの出力電圧から一方のオペアンプの出力電圧を差し引いた値）を足し合わせると、この入力オフセット成分は相殺できる。ゲイン倍された第１の分圧電圧と第２の分圧電圧の差だけが残り、この差の値は２倍となる。
この発明によれば、電圧増幅器の入力オフセット成分に影響されることなく、電圧を高精度に検出する電圧検出回路を実現できる。

請求項３に記載の発明は、請求項２に記載の電圧検出回路において、前記電圧増幅器の電源電圧は、前記第１の入力電圧であることを特徴とする。

この発明は、第１の入力端子から入力した電圧を分圧回路で分圧してから電圧増幅器に入力するため、電圧増幅器の電源電圧を第１の入力電圧とすることができる。

請求項４に記載の発明は、請求項２に記載の電圧検出回路において、前記電圧増幅器の一方の出力端子に接続された第１のスイッチ素子と、前記電圧増幅器の他方の出力端子と前記第１のスイッチ素子との間に接続された第１の記憶素子と、を有する第１の記憶回路を更に具備することを特徴とする。

この発明は、第１のスイッチ素子が第１期間に閉じることにより、電圧増幅器の２出力間の電圧差を第１の記憶素子に記憶する。第２期間に第１のスイッチ素子が開放することにより、電圧増幅器が出力した２出力間の電圧差と第１期間に第１の記憶素子に記憶した電圧とを加算する。これにより、分圧回路の抵抗の相対誤差成分と、電圧増幅器の入力オフセット成分はそれぞれキャンセルできる。第２期間に第１の記憶回路が出力する電圧は、電圧増幅器が第１期間と第２期間に出力した電圧を足し合わせた電圧値となり、有効信号成分が２倍である。

請求項５に記載の発明は、請求項４に記載の電圧検出回路において、前記電圧増幅器の一方の出力端子の電圧が前記第１の記憶素子を介して正極入力端子に入力され、前記電圧増幅器の他方の出力端子の電圧が負極入力端子に入力される比較器と、前記電圧増幅器と前記比較器との間に設けられ、前記比較器への入力を制御する第３のスイッチ回路と、をさらに具備することを特徴とする。

この発明によれば、第１期間に第３のスイッチ回路は開放することにより、第１の記憶回路と比較器とが遮断される。これにより、第１期間に第１の記憶回路の第１の記憶素子に電圧増幅器の出力端子対の電圧差を記憶できる。
第２期間に第３のスイッチ回路が閉じることにより、比較器の正極入力端子には、第２期間に電圧増幅器の一方の出力端子から出力された電圧に第１の記憶素子に記憶された電圧を加算した値が入力される。比較器の負極入力端子には、第２期間に電圧増幅器の他方の出力端子から出力された電圧が入力される。
この発明によれば、比較器において、正極及び負極入力端子から入力された電圧の比較を行う際に、分圧回路の相対誤差成分と、電圧増幅器の入力オフセット成分は、相殺される。この発明によれば、分圧回路の抵抗の相対誤差成分と、電圧増幅器の入力オフセット成分に影響されることなく、電圧を高精度に検出する電圧検出回路を実現できる。

請求項６に記載の発明は、請求項５に記載の電圧検出回路において、前記第３のスイッチ回路と前記比較器の負極入力端子との間に接続された第２の記憶素子と、前記第１期間に前記比較器の出力端子と負極入力端子とを接続する第２のスイッチ素子と、を有する第２の記憶回路と、一端を前記第２の記憶素子に接続され、他端を前記比較器の正極入力端子に接続されて、前記第１期間に閾値電圧を出力する閾値設定回路と、をさらに具備することを特徴とする。

第１期間において、閾値設定回路の一端は第２の記憶素子の一端に接続され、閾値設定回路の他端は比較器を介して第２の記憶素子の他端に接続される。これにより、第２の記憶素子は閾値電圧と比較器の入力オフセット成分との和を記憶することができる。
第２期間において、第２の記憶素子に記憶された電圧は比較器の負極入力端子に入力される。この発明によれば、第１期間に第２の記憶素子に記憶した比較器の入力オフセット成分と、第２期間において比較器が比較するときの入力オフセット成分とが、相殺される。
この発明によれば、増幅された電圧値が一定レベル以上かどうかを比較する比較器の入力オフセットに影響されることなく、電圧を高精度に検出する電圧検出回路を実現できる。

請求項７に記載の発明は、請求項５又は請求項６に記載の電圧検出回路において、データ入力端子とクロック入力端子と出力端子とを有するラッチ回路をさらに具備し、前記比較器の出力が前記データ入力端子に入力され、前記第２期間中に前記データ入力端子に入力された信号をラッチするためのラッチ信号が前記クロック入力端子に入力されるよう構成されたことを特徴とする。

この発明によれば、第２期間にラッチした信号を、次にラッチするまでの間出力することができるため、第２期間と第１期間の間、ラッチ回路以外の電圧検出回路内の各回路の動作を停止させることができる。この発明によれば、低消費電力の電圧検出回路を実現できる。

請求項８に記載の発明は、請求項７に記載の電圧検出回路において、前記ラッチ回路の出力信号が前記閾値設定回路に入力され、前記ラッチ回路の出力信号に基づいて前記閾値電圧の値を換えるよう構成されたことを特徴とする。

この発明によれば、比較器の比較レベルにヒステリシスを持たせることができ、安定した動作をすることができる。

請求項９に記載の発明は、請求項７に記載の電圧検出回路において、前記第１期間と前記第２期間は間欠的に交互に繰り返され、前記第２期間と前記第１期間との間に待機期間を有することを特徴とする。

ここで「待機期間」とは、第２期間と次の第１期間との間のことである。この待機期間において、ラッチ回路は第２期間にラッチした信号を出力している。待機期間において、全てのスイッチ素子は開放状態となり、電圧検出回路内の各回路は動作を停止している。
この発明によれば、第２期間と第１期間の間にラッチ回路以外の各回路の動作を停止させる間欠動作をすることができ、低消費電力の電圧検出回路を実現できる。

請求項１０に記載の発明は、請求項２に記載の電圧検出回路において、２つの入力端子と２つの出力端子を有する第１の演算増幅器と、前記電圧増幅器と前記第１の演算増幅器とに接続された第３の記憶回路と、前記第１期間において、前記電圧増幅器の各出力端子を前記第１の演算増幅器の各入力端子に接続し、且つ前記第１の演算増幅器の各出力端子を前記第３の記憶回路に接続し、前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第３の記憶回路を介して前記第１の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第１の演算増幅器の他方の入力端子に入力するよう切り換える第４のスイッチ回路と、前記第２期間に前記第１の演算増幅器に接続されて前記第１の演算増幅器の２つの出力端子の電圧差を記憶し、次の前記第１期間に基準電圧に前記電圧差を加算した値を外部出力端子に出力する第４の記憶回路と、を有する第１のサンプリング回路をさらに具備することを特徴とする。

この発明によれば、第１の入力端子と第２の入力端子から入力した電圧差に比例した電圧を第１期間に出力することができる。この発明によれば、分圧回路の相対誤差成分と、電圧増幅器の入力オフセット成分と、第１の演算増幅器の入力オフセット成分とを、それぞれ相殺して、電圧を出力することができる。

請求項１１に記載の発明は、請求項１０に記載の電圧検出回路において、２つの入力端子と２つの出力端子を有する第２の演算増幅器と、前記電圧増幅器と前記第２の演算増幅器とに接続された第５の記憶回路と、前記第２期間において、前記電圧増幅器の各出力端子を前記第２の演算増幅器の各入力端子に接続し、且つ前記第２の演算増幅器の各出力端子を前記第５の記憶回路に接続し、前記第１期間において、前記電圧増幅器の一方の出力端子の電圧を前記第５の記憶回路を介して前記第２の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第２の演算増幅器の他方の入力端子に入力するよう切り換える第５のスイッチ回路と、前記第１期間に前記第２の演算増幅器に接続されて前記第２の演算増幅器の２つの出力端子の電圧差を記憶し、前記第２期間に基準電圧に前記電圧差を加算した値を前記外部出力端子に出力する第６の記憶回路と、を有する第２のサンプリング回路をさらに具備することを特徴とする。

この発明によれば、第１の入力端子と第２の入力端子から入力した電圧差に比例した電圧を第２期間に出力することができる。この発明によれば、分圧回路の相対誤差成分と、電圧増幅器の入力オフセット成分と、第２の演算増幅器の入力オフセット成分とを、それぞれ相殺して、電圧を出力することができる。
電圧検出回路に第１のサンプリング回路と第２のサンプリング回路の両方を搭載することにより、第１の入力端子と第２の入力端子から入力した電圧差に比例した電圧を第１期間と第２の期間の両方で出力することができる。

請求項１２に記載の発明は、請求項１１に記載の電圧検出回路において、前記第２の演算増幅器の各入力端子は、前記第１の演算増幅器と同じ接続状態で、前記電圧増幅器の各出力端子と接続され、前記第６の記憶回路は、前記第４の記憶回路とは逆の接続状態で、前記基準電圧と前記外部出力端子とに接続される、ことを特徴とする。

請求項１３に記載の発明は、請求項１１に記載の電圧検出回路において、前記第２の演算増幅器の各入力端子は、前記第１の演算増幅器と逆の接続状態で、前記電圧増幅器の各出力端子と接続され、前記第６の記憶回路は、前記第４の記憶回路と同じ接続状態で、前記基準電圧と前記外部出力端子とに接続される、ことを特徴とする。

請求項１４に記載の発明は、充電池と前記充電池から電圧を印加されて駆動する機器との間に設けられた検出抵抗と、前記検出抵抗と直列に接続された第３のスイッチ素子と、前記抵抗の両端の電圧が入力され、前記第３のスイッチ素子の開閉動作を制御する信号を出力する、請求項１から請求項９のいずれかの請求項に記載の電圧検出回路と、を具備することを特徴とする過電流検出回路である。

この発明によれば、電圧検出回路により検出抵抗の両端の電圧差を高精度に検出でき、充電池から機器に過電流が流れることを防止できる。

請求項１５に記載の発明は、外部電源から充電電流を供給されて充電する充電池と、前記外部電源と前記充電池との間に接続された充電電流制御回路と、前記充電電流制御回路と直列に接続された検出抵抗と、前記検出抵抗の両端と接続して前記検出抵抗の電圧に基づく検出信号を前記充電電流制御回路へ出力する、請求項１０から請求項１３のいずれかの請求項に記載の電圧検出回路と、を具備し、前記充電電流制御回路は、前記電圧検出回路の前記検出信号に基づいて前記充電電流の値を制御することを特徴とする充電電流制御システムである。

この発明によれば、電圧検出回路により検出抵抗の両端の電圧差を高精度に検出でき、外部電源から充電池に充電電流が流れ過ぎることを防止できる。

請求項１６に記載の発明は、第１の入力電圧が入力される第１の入力端子と、第２の入力電圧が入力される第２の入力端子と、接地電位となる第３の入力端子と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第１の分圧端子を有する第１の直列抵抗体と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第２の分圧端子を有する第２の直列抵抗体と、を有する分圧回路と、第１期間にスイッチのオン、オフを切り替える第１の信号と、前記第１期間の期間と異なる第２期間にスイッチのオン、オフを切り替える第２の信号とにより、前記第１期間と前記第２期間とにおいて、前記第１の直列抵抗体と前記第２の直列抵抗体とに対する各入力端子の接続状態を切り換える第１のスイッチ回路と、を具備する電圧検出回路を用いた電圧検出方法であって、前記第１期間のとき、前記第１の信号により、前記第１の直列抵抗体の一端に前記第１の入力端子を接続し、前記第２の直列抵抗体の一端に前記第２の入力端子を接続し、前記第１の直列抵抗体の他端と前記第２の直列抵抗体の他端に前記第３の入力端子を接続するステップと、前記第２期間のとき、前記第２の信号により、前記第１の直列抵抗体の一端と前記第２の直列抵抗体の一端に前記第３の入力端子を接続し、前記第１の直列抵抗体の他端に前記第１の入力端子を接続し、前記第２の直列抵抗体の他端に前記第２の入力端子を接続するステップと、を有することを特徴とする電圧検出方法である。

この発明では、第１期間における第１の分圧端子の電圧と第２の分圧端子の電圧との差と、第２期間における第１の分圧端子の電圧と第２の分圧端子の電圧との差を足し合わせると、第１の直列抵抗体と第２の直列抵抗体のそれぞれを構成する抵抗の相対誤差成分がキャンセルできる。
この発明によれば、分圧回路の抵抗の相対誤差に影響されることなく、電圧を高精度に検出する電圧検出方法を実現できる。

請求項１７に記載の発明は、請求項１６に記載の電圧検出方法において、電圧増幅器に前記第１の分圧端子と前記第２の分圧端子の各電圧を入力して、入力した各電圧を増幅するステップと、前記第１期間と前記第２期間とにおいて、第２のスイッチ回路で前記電圧増幅器に対する前記第１の分圧端子と前記第２の分圧端子の接続状態を反転させるステップと、をさらに有することを特徴とする。

電圧増幅器が２つのオペアンプで構成される場合、第１期間において、第１の分圧端子の電圧（第１の分圧電圧）は一方のオペアンプに入力され、第２の分圧端子の電圧（第２の分圧電圧）は他方のオペアンプに入力される。第２期間においては、第２の分圧電圧が一方のオペアンプに入力され、第１の分圧電圧が他方のオペアンプに入力される。電圧増幅器は入力した電圧をそのまま増幅して出力するため、第１期間と第２期間とでゲイン倍された第１の分圧電圧と第２の分圧電圧とが電圧増幅器の逆のオペアンプから出力される。

電圧増幅器の出力する電圧には、電圧増幅器を構成する２つのオペアンプのそれぞれの入力オフセット成分が含まれる。２つのオペアンプからそれぞれ出力される入力オフセット成分は、第１期間と第２期間とも同じである。
そのため、例えば電圧増幅器が出力する、第１期間の電圧差（一方のオペアンプの出力電圧から他方のオペアンプの出力電圧を差し引いた値）と第２期間の正負を反転させた電圧差（他方のオペアンプの出力電圧から一方のオペアンプの出力電圧を差し引いた値）を足し合わせると、この入力オフセット成分は相殺できる。ゲイン倍された第１の分圧電圧と第２の分圧電圧の差だけが残り、この差の値は２倍となる。
この発明によれば、電圧増幅器の入力オフセット成分に影響されることなく、電圧を高精度に検出する電圧検出方法を実現できる。

請求項１８に記載の発明は、請求項１７に記載の電圧検出方法において、前記第１期間において、前記電圧増幅器の一方の出力端子に接続された第１のスイッチ素子が閉じることにより、前記電圧増幅器の出力する電圧を、前記第１のスイッチ素子と前記電圧増幅器の他方の出力端子との間に接続された第１の記憶素子に記憶するステップをさらに有することを特徴とする。

この発明によれば、第１期間における電圧増幅器の２出力間の電圧差を第１の記憶素子に記憶するため、第２期間において電圧増幅器が出力した２出力間の電圧差と第１期間に第１の記憶素子に記憶した電圧とを加算した電圧を出力できる。これにより、第１の直列抵抗体と第２の直列抵抗体のそれぞれを構成する抵抗の相対誤差成分がキャンセルできる。電圧増幅器の入力オフセット成分がキャンセルできる。

請求項１９に記載の発明は、請求項１８に記載の電圧検出方法において、前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第１の記憶素子を介して比較器の正極入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記比較器の負極入力端子に入力するように第３のスイッチ回路を切り換えるステップと、前記比較器により入力された２つの電圧を比較するステップと、をさらに有することを特徴とする。

この発明によれば、第１の直列抵抗体と第２の直列抵抗体のそれぞれを構成する抵抗の相対誤差成分と、電圧増幅器の入力オフセット成分とに影響されることなく、比較器は動作することができる。
更に比較器の入力オフセット成分を記憶する第２の記憶素子を、第３のスイッチ回路と比較器の負極入力端子との間に設けると、第１期間に第２の記憶素子に記憶した比較器の入力オフセット成分と、第２期間において比較器が比較するときの入力オフセット成分とを、相殺できる。

請求項２０に記載の発明は、請求項１７に記載の電圧検出方法において、前記第１期間において、前記電圧増幅器の各出力端子を第１の演算増幅器の各入力端子に接続し、且つ前記第１の演算増幅器の各出力端子を第３の記憶回路に接続するステップと、前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第３の記憶回路を介して前記第１の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第１の演算増幅器の他方の入力端子に入力するよう切り換えるステップと、前記第２期間に第４の記憶回路を前記第１の演算増幅器に接続して前記第１の演算増幅器の前記２つの出力端子の電圧差を記憶し、次の前記第１期間に基準電圧に前記電圧差を加算した値を出力するステップと、をさらに有することを特徴とする。

この発明によれば、第１の入力端子と第２の入力端子から入力した電圧差に比例した電圧を第１期間に出力することができる。この発明によれば、分圧回路の相対誤差成分と、電圧増幅器の入力オフセット成分と、第１の演算増幅器の入力オフセット成分とを、それぞれ相殺して、電圧を出力することができる。

請求項２１に記載の発明は、請求項２０に記載の電圧検出方法において、前記第２期間において、前記電圧増幅器の各出力端子を第２の演算増幅器の各入力端子に接続し、且つ前記第２の演算増幅器の各出力端子を第５の記憶回路に接続するステップと、前記第１期間において、前記電圧増幅器の一方の出力端子の電圧を前記第５の記憶回路を介して前記第２の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第２の演算増幅器の他方の入力端子に入力するよう切り換えるステップと、前記第１期間に第６の記憶回路を前記第２の演算増幅器に接続して前記第２の演算増幅器の前記２つの出力端子の電圧差を記憶し、前記第２期間に基準電圧に前記電圧差を加算した値を出力するステップと、をさらに有することを特徴とする請求項２０に記載の電圧検出方法である。

この発明によれば、第１の入力端子と第２の入力端子から入力した電圧差に比例した電圧を第２期間に出力することができる。この発明によれば、分圧回路の相対誤差成分と、電圧増幅器の入力オフセット成分と、第２の演算増幅器の入力オフセット成分とを、それぞれ相殺して、電圧を出力することができる。

本発明によれば、検出対象となる電圧値が微小であっても、高精度に電圧を検出する電圧検出回路及び電圧検出方法を、低消費電流にて実現することができるという有利な効果が得られる。
本発明は、上記電圧検出回路を有し、充電池から機器に流れる過電流を防止する過電流検出回路を実現することができるという有利な効果が得られる。
本発明は、上記電圧検出回路を有し、外部電源から充電池に流れる充電電流の値を制御する充電電流制御システムを実現することができるという有利な効果が得られる。

本発明の実施をするための最良の形態を具体的に示した実施の形態について、以下に図面と共に記載する。

《実施の形態１》
本発明の実施の形態１の電圧検出回路及び電圧検出方法を、図１〜４を用いて説明する。図１は、本発明の実施の形態１の電圧検出回路の構成を示すブロック図である。図２は本発明の実施の形態１の電圧検出回路に適用される同期信号のタイミングチャートである。

図１に示す本発明の実施の形態１の電圧検出回路は、第１の入力電圧（Ｖ１）を入力する入力端子ＶＩＮ１、第１の入力電圧より低い電位の第２の入力電圧（Ｖ２）を入力する入力端子ＶＩＮ２、接地電位となるＧＮＤ端子、入力端子ＶＩＮ１，ＶＩＮ２から入力した電圧をそれぞれ分圧する分圧回路１、入力端子ＶＩＮ１，ＶＩＮ２及びＧＮＤ端子と分圧回路１との接続を切り替えるスイッチ回路２（第１のスイッチ回路）、分圧回路１と電圧増幅器４の接続状態を切り替えるスイッチ回路３（第２のスイッチ回路）、スイッチ回路３の出力する電圧を入力して増幅する電圧増幅器４、電圧増幅器４の出力電圧を記憶する記憶回路５（第１の記憶回路）、記憶回路５と接続され第２の信号に同期してオン／オフを切り換えるスイッチ回路６（第３のスイッチ回路）、閾値電圧を出力する閾値設定回路７、電圧増幅器４の出力電圧に記憶回路５の電圧を加算した値と閾値電圧とを比較して出力する比較器８、スイッチ回路６と比較器８の間に接続され閾値電圧を記憶する記憶回路９（第２の記憶回路）、比較器８の出力をラッチして外部出力端子ＯＵＴに出力するラッチ回路１０、及びラッチ回路１０の出力信号を外部に出力するための外部出力端子ＯＵＴを有する。

図１に示す本発明の実施の形態１の電圧検出回路の各スイッチ素子は、図２に示す第１の信号ａ又は第２の信号ｂに同期して動作する。第１の信号ａ、第２の信号ｂ、及びＬＡＴＣＨ信号は信号発生器（図示していない。）から供給される。信号発生器は、例えば電圧検出回路を搭載するＩＣ上に含まれる。共通のＩＣ上に搭載される信号発生器に代えて、外部の信号発生器から第１の信号ａ、第２の信号ｂ、及びＬＡＴＣＨ信号を供給されても良い。

各スイッチ素子は、信号がＨｉｇｈの間閉じ、Ｌｏｗの間開く。図２において、第１の信号ａがＨｉｇｈ、第２の信号ｂがＬｏｗの期間を第１期間とし、第１の信号ａがＬｏｗ、第２の信号ｂがＨｉｇｈの期間を第２期間とする。第２期間と第１期間との間を待機期間とする。

図１の電圧検出回路の各構成要素とそれらの接続について説明する。
分圧回路１は、第１の抵抗１１と第２の抵抗１２を直列に接続した第１の直列抵抗体と、第３の抵抗１３と第４の抵抗１４を直列に接続した第２の直列抵抗体とを有する。実施の形態１において、この４つの抵抗１１〜１４の抵抗値は同じである。

第１の直列抵抗体（抵抗１１及び抵抗１２）の両端は入力端子ＶＩＮ１とＧＮＤ端子とに接続され、第１の抵抗１１と第２の抵抗１２との接続点（第１の分圧端子）から分圧した電圧（第１の分圧電圧）を出力する。
第２の直列抵抗体（抵抗１３及び抵抗１４）の両端は入力端子ＶＩＮ２とＧＮＤ端子とに接続され、第３の抵抗１３と第４の抵抗１４との接続点（第２の分圧端子）から分圧した電圧（第２の分圧電圧）を出力する。

スイッチ回路２（第１のスイッチ回路）は、分圧回路１の第１の直列抵抗体（抵抗１１及び抵抗１２）の一端と入力端子ＶＩＮ１とを接続し、第１の直列抵抗体の他端とＧＮＤ端子とを接続する。また、スイッチ回路２は、分圧回路１の第２の直列抵抗体（抵抗１３及び抵抗１４）の一端と入力端子ＶＩＮ２とを接続し、第２の直列抵抗体の他端とＧＮＤ端子とを接続する。

具体的には、スイッチ回路２は、８個のスイッチ素子２１Ａ、２１Ｂ、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４Ａ、２４Ｂを有する。８個のスイッチ素子は、第１期間と第２期間とでそれぞれ開閉を切り替えることにより、第１の直列抵抗体の両端と、入力端子ＶＩＮ１、ＧＮＤ端子との接続、及び第２の直列抵抗体の両端と、入力端子ＶＩＮ２、ＧＮＤ端子との接続を反転させる。

スイッチ素子２１Ａは、一端が抵抗１１に接続され、他端が入力端子ＶＩＮ１に接続され、第１の信号ａに同期して閉状態となる。スイッチ素子２１Ｂは、一端が抵抗１１に接続され、他端がＧＮＤ端子に接続され、第２の信号ｂに同期して閉状態となる。
スイッチ素子２２Ａは、一端が抵抗１３に接続され、他端が入力端子ＶＩＮ２に接続され、第１の信号ａに同期して閉状態となる。スイッチ素子２２Ｂは、一端が抵抗１３に接続され、他端がＧＮＤ端子に接続され、第２の信号ｂに同期して閉状態となる。

スイッチ素子２３Ａは、一端が抵抗１２に接続され、他端がＧＮＤ端子に接続され、第１の信号ａに同期して閉状態となる。スイッチ素子２３Ｂは、一端が抵抗１２に接続され、他端が入力端子ＶＩＮ１に接続され、第２の信号ｂに同期して閉状態となる。
スイッチ素子２４Ａは、一端が抵抗１４に接続され、他端がＧＮＤ端子に接続され、第１の信号ａに同期して閉状態となる。スイッチ素子２４Ｂは、一端が抵抗１４に接続され、他端が入力端子ＶＩＮ２に接続され、第２の信号ｂに同期して閉状態となる。

スイッチ回路３（第２のスイッチ回路）は、４つのスイッチ素子３１Ａ、３１Ｂ、３２Ａ、３２Ｂを有する。
スイッチ素子３１Ａは、一端が抵抗１３と抵抗１４の接続点に接続され、他端が電圧増幅器用の第１のオペアンプ４１の入力端子に接続され、第１の信号ａに同期して閉状態となる。
スイッチ素子３１Ｂは、一端が抵抗１１と抵抗１２の接続点に接続され、他端が電圧増幅器用の第１のオペアンプ４１の入力端子に接続され、第２の信号ｂに同期して閉状態となる。

スイッチ素子３２Ａは、一端が抵抗１１と抵抗１２の接続点に接続され、他端が電圧増幅器用の第２のオペアンプ４２の入力端子に接続され、第１の信号ａに同期して閉状態となる。
スイッチ素子３２Ｂは、一端が抵抗１３と抵抗１４の接続点に接続され、他端が電圧増幅器用の第２のオペアンプ４２の入力端子に接続され、第２の信号ｂに同期して閉状態となる。

電圧増幅器４は、２つのオペアンプで構成される。
第１のオペアンプ４１は、スイッチ素子３１Ａ及びスイッチ素子３１Ｂをプラス入力端子に接続し、入力した電圧をα倍して出力する。
第２のオペアンプ４２は、スイッチ素子３２Ａ及びスイッチ素子３２Ｂをプラス端子入力端子に接続し、入力した電圧をα倍して出力する。
第１のオペアンプ４１と第２のオペアンプの電源電圧は、入力端子ＶＩＮ１が入力した第１の入力電圧でも良い。

記憶回路５（第１の記憶回路）は、記憶素子５１（第１の記憶素子）とスイッチ素子５２Ａ（第１のスイッチ素子）とを有する。
記憶素子５１は、一端を電圧増幅器用の第１のオペアンプ４１の出力端子と接続され、他端をスイッチ素子６１Ｂに接続される。
スイッチ素子５２Ａは、一端を電圧増幅器用の第２のオペアンプ４２の出力端子とスイッチ素子６２Ｂとの間に接続され、他端を記憶素子５１とスイッチ素子６１Ｂとの間に接続される。記憶回路５のスイッチ素子５２Ａは第１の信号ａに同期して閉状態となる。

スイッチ回路６（第３のスイッチ回路）は、スイッチ素子６１Ｂとスイッチ素子６２Ｂとを有する。
スイッチ素子６１Ｂは、一端を記憶回路５の記憶素子５１に接続され、他端を比較器８に接続される。
スイッチ素子６２Ｂは、一端を電圧増幅器４の第２のオペアンプの出力端子と接続され、他端を第２の記憶素子７１と接続される。
スイッチ回路６のスイッチ素子６１Ｂ、６２Ｂは第２の信号ｂに同期して閉状態となる。

閾値設定回路７は、第１の閾値設定電圧源７２（Ｖ_ＨＹＳ１）、第２の閾値設定電圧源７３（Ｖ_ＨＹＳ２）、スイッチ素子７４Ａ、７５、７６、第１の論理素子７７、第２の論理素子７８を有する。
第１の閾値設定用電圧源７２のマイナス端子と第２の閾値設定用電圧源７３のマイナス端子は、スイッチ素子７４Ａに接続される。スイッチ素子７４Ａは、第１の信号ａに同期して閉状態となり、記憶素子７１と閾値設定用電圧源７２，７３とを接続する。
第１の閾値設定用電圧源７２のプラス端子はスイッチ素子７６の一端に接続される。第２の閾値設定用電圧源７３のプラス端子はスイッチ素子７５の一端に接続される。
スイッチ素子７５、７６の他端は接続され、かつスイッチ素子６１Ｂと比較器８のプラス入力端子に接続される。

論理素子７７の一方の入力端子には第１の信号ａが入力され、他方の入力端子にはラッチ回路１０の出力Ｑが接続される。論理素子７７は、第１の信号ａがＨｉｇｈ且つラッチ回路１０の出力ＱがＨｉｇｈのときに、Ｈｉｇｈを出力する。
スイッチ素子７６は論理素子７７の出力がＨｉｇｈの時に閉状態となり、第１の閾値設定用電圧源７２のプラス端子と比較器８とを接続する。

論理素子７８の一方の入力端子には第１の信号ａが入力され、他方の入力端子にはラッチ回路１０の出力Ｑの反転信号が接続される。論理素子７８は、第１の信号ａがＨｉｇｈ且つラッチ回路１０の出力ＱがＬｏｗのときに、Ｈｉｇｈを出力する。
スイッチ素子７５は、論理素子７８の出力がＨｉｇｈの時に閉状態となり、第２の閾値設定用電圧源７３のプラス端子と比較器８とを接続する。

記憶回路９（第２の記憶回路）は、記憶素子７１（第２の記憶素子）とスイッチ素子９１Ａ（第２のスイッチ素子）を有する。
記憶素子７１の一端は、スイッチ素子６２Ｂとスイッチ素子７４Ａに接続され、他端は比較器８のマイナス入力端子とスイッチ素子９１Ａに接続される。
スイッチ素子９１Ａは、第１の信号ａに同期して閉状態となり、比較器８の出力端子とマイナス入力端子とを接続する。

比較器８のプラス入力端子は、第１の信号ａがＨｉｇｈの間、第１の閾値設定用電圧源７２又は第２の閾値設定用電圧源７３のプラス側の電圧を入力する。比較器８のプラス入力端子は、第２の信号ｂがＨｉｇｈの間スイッチ素子６１Ｂを介して、電圧増幅器用の第１のオペアンプ４１の出力電圧と記憶素子５１に記憶された電圧との和を入力する。

比較器８のマイナス入力端子は、第１の信号ａがＨｉｇｈの間スイッチ素子９１Ａを介して、比較器８の出力端子に接続される。比較器８はバッファアンプとして動作する。比較器８のマイナス入力端子は、第２の信号ｂがＨｉｇｈの間スイッチ素子６２Ｂを介して、電圧増幅器用の第２のオペアンプ４２の出力電圧と記憶素子７１に記憶された電圧との和を入力する。

比較器８は、プラス入力端子とマイナス入力端子にそれぞれ入力された電圧差を比較して、比較器の出力端子からＨｉｇｈ又はＬｏｗの２値の出力信号を出力する。
比較器８の電源電圧は、入力端子ＶＩＮ１が入力した第１の入力電圧でも良い。

第１の信号ａがＨｉｇｈの間、スイッチ素子９１Ａの導通により、比較器８の出力端子と記憶素子７１とが接続される。比較器８は、プラス入力端子に印加される電圧（第１の閾値設定用電圧源７２又は第２の閾値設定用電圧源７３の電圧）に比較器８の入力オフセットを加えた電圧を出力する。

記憶素子７１は両端に、閾値設定電圧源７２又は７３のマイナス側の電圧と、閾値設定電圧源７２又は７３のプラス側の電圧に比較器８の入力オフセットを加えた電圧が与えられる。記憶素子７１の両端に印加される電圧は、検出電圧の強度を検出するための閾値に相当する。

閾値設定回路７がラッチ回路１０の出力信号に応じて、記憶素子７１の両端に印加する閾値電圧を異ならせることにより、比較器８の比較レベルにヒステリシスを持たせることができる。

比較器８の出力端子は、ラッチ回路１０のデータ入力端子Ｄに接続される。ラッチ回路１０は、クロック入力端子ＣＫにラッチ信号を入力する。図２に示すように、ラッチ（ＬＡＴＣＨ）信号は、第２期間内にラッチするタイミングである。ラッチ回路１０はクロック入力端子ＣＫに入力される第３の信号ＬＡＴＣＨの立ち上がりエッジに同期して、データ入力端子Ｄの値を出力端子Ｑにラッチする。ラッチ回路１０の出力端子Ｑは、外部出力端子ＯＵＴに接続される。
外部出力端子ＯＵＴは、ラッチ回路１０の出力信号を出力する。これが電圧検出回路の出力する検出信号となる。

上記のように構成された本発明の実施の形態１の電圧検出回路を用いた電圧検出方法を図３及び図４を用いて説明する。図３は本発明の実施の形態１の電圧検出方法の第１期間におけるフローチャートである。図４は本発明の実施の形態１の電圧検出方法の第２期間におけるフローチャートである。

まず、第１の信号ａがＨｉｇｈである第１期間（図３）について説明する。第１の信号ａがＨｉｇｈになると、スイッチ素子２１Ａ、２２Ａ、２３Ａ、２４Ａ、３１Ａ、３２Ａ、５２Ａ、７４Ａ、９１Ａ、およびスイッチ素子７５、７６のいずれかが導通する（ステップ３０１）。

スイッチ素子２１Ａとスイッチ素子２３Ａの導通により、入力端子ＶＩＮ１と抵抗１１とが接続され、抵抗１２とＧＮＤ端子とが接続される。スイッチ素子２２Ａとスイッチ素子２４Ａの導通により、入力端子ＶＩＮ２と抵抗１３とが接続され、抵抗１４とＧＮＤ端子とが接続される。

抵抗１１及び抵抗１２の接続点から第１の分圧電圧Ｖ_{（１）１１−１２}が出力され、抵抗１３と抵抗１４の接続点から第２の分圧電圧Ｖ_{（１）１３−１４}が出力される（ステップ３０２）。
第１の分圧電圧Ｖ_{（１）１１−１２}は、スイッチ素子３２Ａの導通により、第２の電圧増幅用オペアンプ４２に入力される。第２の分圧電圧Ｖ_{（１）１３−１４}は、スイッチ素子３１Ａの導通により、第１の電圧増幅用オペアンプ４１に入力される。

抵抗１１，１２，１３，１４は同じ抵抗値であるが、実際は抵抗値にばらつきが生じる。抵抗１１と抵抗１２により分圧された電圧Ｖ_{（１）１１−１２}、又は／及び抵抗１３と抵抗１４により分圧された電圧Ｖ_{（１）１３−１４}には、相対誤差成分が含まれる。電圧Ｖ_{（１）１１−１２}は、有効信号成分と抵抗１１と抵抗１２の相対誤差成分との和である。電圧Ｖ_{（１）１３−１４}は、有効信号成分と抵抗１３と抵抗１４の相対誤差成分との和である。相対誤差成分を含んだ値の電圧が、第１期間において電圧増幅器４のオペアンプ４１、４２にそれぞれ入力される。

電圧増幅器４のオペアンプ４１、４２は、入力した電圧を増幅して出力する（ステップ３０３）。オペアンプ４１，４２が出力する電圧には、入力オフセット成分Ｖ_ｏｆｆ１、Ｖ_ｏｆｆ２が含まれる。

スイッチ素子５２Ａが閉じ、スイッチ素子６１Ｂ、６２Ｂが開いていることから、電圧増幅器４のオペアンプ４１、４２の出力電圧は記憶素子５１の両端に与えられる。
記憶素子５１は、両端に与えられた電圧差（（Ｖ_{（１）１１−１２}＋Ｖ_ｏｆｆ２）−（Ｖ_{（１）１３−１４}＋Ｖ_ｏｆｆ１））を記憶する（ステップ３０４）。ここでは、式の簡略化のため、電圧増幅器４の増幅率α＝１、相対誤差成分はＶ_{（１）１１−１２}又は／及びＶ_{（１）１３−１４}に含まれているとする。

スイッチ素子６１Ｂ、６２Ｂが開き、スイッチ素子７４Ａが閉じていることから、記憶素子７１の一端には閾値設定電圧源７２（Ｖ_ＨＹＳ１），７３（Ｖ_ＨＹＳ２）のマイナス側が接続される。スイッチ素子９１Ａが閉じていることから、記憶素子７１の他端には比較器８の出力電圧が与えられる。
この時、比較器８の出力端子とマイナス入力端子が接続されてることから、比較器８はバッファ動作し、プラス入力端子に印加される電圧Ｖ_ＨＹＳ（Ｖ_ＨＹＳはＶ_ＨＹＳ１又はＶ_ＨＹＳ２）に比較器８の入力オフセットＶ_ｏｆｆ３を加えた電圧が記憶素子７１に与えられる（ステップ３０５）。

ラッチ回路１０は、先の第２期間にラッチした出力信号Ｑを出力している。ラッチ回路１０の出力端子がＨｉｇｈの時は、論理素子７７の出力がＨｉｇｈとなり、ラッチ回路１０の出力端子がＬｏｗの時は論理素子７８の出力がＨｉｇｈとなる。第１期間において論理素子７７、７８のいずれかがＨｉｇｈとなって、スイッチ素子７５、７６のいずれかが閉じ、閾値設定電圧源７２、７３のいずれかのプラス端子が比較器８のプラス入力端子に与えられる。

第１の信号ａがＨｉｇｈからＬｏｗに切り替わると、スイッチ素子２１Ａ、２２Ａ、２３Ａ、２４Ａ、３１Ａ、３２Ａ、５２Ａ、７４Ａ、７５、７６、９１Ａが開放状態となる（ステップ３０６）。

次に、第２の信号ｂがＨｉｇｈである第２期間（図４）について説明する。第２の信号ｂがＨｉｇｈになると、スイッチ素子２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、３１Ｂ、３２Ｂ、６１Ｂ、６２Ｂが導通する（ステップ４０１）。

スイッチ素子２１Ｂとスイッチ素子２３Ｂの導通により、ＧＮＤ端子と抵抗１１とが接続され、抵抗１２と入力端子ＶＩＮ１とが接続される。スイッチ素子２２Ｂとスイッチ素子２４Ｂの導通により、ＧＮＤ端子と抵抗１３とが接続され、抵抗１４と入力端子ＶＩＮ２とが接続される。

抵抗１１と抵抗１２の接続点から第１の分圧電圧Ｖ_{（２）１１−１２}が出力され、抵抗１３と抵抗１４の接続点から第２の分圧電圧Ｖ_{（２）１３−１４}が出力される（ステップ４０２）。
第１の分圧電圧Ｖ_{（２）１１−１２}は、スイッチ素子３１Ｂの導通により、第１の電圧増幅用オペアンプ４１に入力される。第２の分圧電圧Ｖ_{（２）１３−１４}は、スイッチ素子３２Ｂの導通により、第２の電圧増幅用オペアンプ４２に入力される。

第１の分圧電圧又は／及び第２の分圧電圧には、抵抗の相対誤差成分が含まれる。その相対誤差成分を含んだ値の電圧が、第２期間において電圧増幅器４のオペアンプ４１、４２に入力される。

電圧増幅器４のオペアンプ４１、４２は、入力した電圧を増幅して出力する（ステップ４０３）。この時、オペアンプ４１，４２は、それぞれオペアンプの有する入力オフセット成分Ｖ_ｏｆｆ１、Ｖ_ｏｆｆ２を加えた電圧を出力する。

電圧増幅器４のオペアンプ４１の出力電圧は、記憶素子５１の一端に与えられる。スイッチ素子５２Ａが開き、スイッチ素子６２Ｂが閉じていることから、電圧増幅器４のオペアンプ４２の出力電圧は、記憶素子７１に与えられる。

電圧増幅器用オペアンプ４１の出力と記憶素子５１との接続部の電圧が、記憶素子５１とスイッチ素子５２Ａとの接続部に対して、相対的に正の値になっているとする。この状態で更に電圧増幅器用オペアンプ４１の出力電圧の極性は、電圧増幅器用オペアンプ４２の出力に対して、正の値となって出力される。従って、第２期間において、スイッチ素子５２Ａの両端には、第１期間の信号と第２期間の信号とが足されて出力される。
記憶素子５１とスイッチ素子５２Ａとスイッチ素子６１Ｂとの接続点の電圧は、電圧増幅器用オペアンプ４２の出力とスイッチ素子５２Ａの他端とスイッチ素子６２Ｂとの接続点の電圧よりも高い。

記憶素子５１は、第１期間に記憶した電圧（（Ｖ_{（１）１１−１２}＋Ｖ_ｏｆｆ２）−（Ｖ_{（１）１３−１４}＋Ｖ_ｏｆｆ１））と第２期間に与えられた電圧（Ｖ_{（２）１１−１２}＋Ｖ_ｏｆｆ１＋Ｖｒ）との和を出力する（ここでは、式の簡略化のため、電圧増幅器４の増幅率α＝１とする）。その電圧は、比較器８のプラス入力端子に入力される。

記憶素子７１は、第１期間に記憶した電圧（Ｖ_ＨＹＳ＋Ｖ_ｏｆｆ３）と第２期間に与えられた電圧（Ｖ_{（２）１３−１４}＋Ｖ_ｏｆｆ２＋Ｖｒ）との和を出力する。その電圧は、比較器８のマイナス入力端子に入力される。

比較器８は、入力端子対に与えられた電圧（プラス入力端子の電圧からマイナス入力端子の電圧を差し引いた電圧値）がゼロ以上か否かを比較する。
言い換えると、比較器８は、第１期間に記憶素子５１に記憶した電圧と、第２期間に検出した電圧（第１のオペアンプ４１の出力電圧から第２のオペアンプ４２の出力電圧を差し引いた値）の和が、閾値電圧以上か否かを比較する（ステップ４０４）。

比較器８は入力オフセット成分Ｖ_ｏｆｆ３を持っているため、比較器８の入力オフセット成分Ｖ_ｏｆｆ３を比較器８のプラス入力端子の入力電圧（（Ｖ_{（１）１１−１２}＋Ｖ_ｏｆｆ２）−（Ｖ_{（１）１３−１４}＋Ｖ_ｏｆｆ１）＋（Ｖ_{（２）１１−１２}＋Ｖ_ｏｆｆ１＋Ｖｒ））に加算した値から、比較器８のマイナス入力端子の入力電圧（Ｖ_ＨＹＳ＋Ｖ_ｏｆｆ３＋（Ｖ_{（２）１３−１４}＋Ｖ_ｏｆｆ２＋Ｖｒ））を差し引いた電圧値が、ゼロ以上か否かを比較することになる。

これを式で表すと、比較器８に与えられた電圧Ｖ（プラス端子の電圧からマイナス端子の電圧を差し引いた電圧）は、下記（１）となる。

Ｖ＝Ｖ_ｏｆｆ３＋（（Ｖ_{（１）１１−１２}＋Ｖ_ｏｆｆ２）−（Ｖ_{（１）１３−１４}＋Ｖ_ｏｆｆ１）＋（Ｖ_{（２）１１−１２}＋Ｖ_ｏｆｆ１））−（Ｖ_ＨＹＳ＋Ｖ_ｏｆｆ３＋（Ｖ_{（２）１３−１４}＋Ｖ_ｏｆｆ２））
＝Ｖ_{（１）１１−１２}＋Ｖ_{（２）１１−１２}
−（Ｖ_{（１）１３−１４}＋Ｖ_{（２）１３−１４}）−Ｖ_ＨＹＳ （１）

Ｖ＝０とすると、式（１）は下記式（２）になる。
Ｖ_{（１）１１−１２}＋Ｖ_{（２）１１−１２}
−（Ｖ_{（１）１３−１４}＋Ｖ_{（２）１３−１４}）＝ Ｖ_ＨＹＳ （２）

式（２）に、第１のオペアンプ４１と第２のオペアンプの入力オフセット成分Ｖ_ｏｆｆ１、Ｖ_ｏｆｆ２は含まれていない。電圧増幅器４の入力端子対の電圧を増幅して出力端子対から取り出す電圧に、電圧増幅器４の入力オフセット成分が常時存在すると、スイッチ回路３が第１期間と第２期間とで、分圧回路１と第１のオペアンプ４１及び第２のオペアンプとの接続状態を反転させるため、その入力オフセット成分は第１期間と第２期間とでスイッチ素子５２Ａの両端に対して逆極性となる。第１のオペアンプ４１と第２のオペアンプの入力オフセット成分Ｖ_ｏｆｆ１、Ｖ_ｏｆｆ２は、比較器８においてキャンセルされる。
本発明の電圧検出回路は、第２期間において電圧増幅器４の入力オフセット成分Ｖ_ｏｆｆ１、Ｖ_ｏｆｆ２をキャンセルして、正確に比較動作を行うことができる。

式（２）に、比較器８の入力オフセット成分Ｖ_ｏｆｆ３は含まれていない。第１期間に記憶素子７１に比較器８の入力オフセット成分を記憶させておくことにより、第２期間において比較器８がプラス入力端子とマイナス入力端子から入力される電圧を比較するときに、比較器８の入力オフセット成分はキャンセルされる。
本発明の電圧検出回路は、第２期間において比較器８のオフセットをキャンセルして、正確に閾値に対する比較動作を行うことができる。

スイッチ回路２が、第１期間と第２期間とで分圧回路１と入力端子ＶＩＮ１，ＶＩＮ２及びＧＮＤ端子との接続の極性を反転させているため、抵抗１１、１２、１３、１４の相対誤差成分は第１期間と第２期間とで極性を反転された状態で、電圧増幅器４にて増幅して出力される。相対誤差成分は第１期間と第２期間とでスイッチ素子５２Ａの両端に対して逆極性となる。比較器８において検出電圧（Ｖ_{（１）１１−１２}、Ｖ_{（１）１３−１４}、Ｖ_{（２）１１−１２}、Ｖ_{（２）１３−１４}）に含まれる相対誤差成分はキャンセルされる。このことを下記で証明する。

例えば、抵抗１１と抵抗１２の抵抗値がＲで、抵抗１１が相対誤差成分ΔＲを持っていたとすると、第１期間の第１の分圧電圧Ｖ_{（１）１１−１２}と、第２期間の第１の分圧電圧Ｖ_{（２）１１−１２}は下記のようになる。ここで、Ｖ１は入力端子ＶＩＮ１から入力した電圧である。
Ｖ_{（１）１１−１２}＝Ｖ１／（２＋ΔＲ／Ｒ）
Ｖ_{（２）１１−１２}＝Ｖ１｛（１＋ΔＲ／Ｒ）／（２＋ΔＲ／Ｒ）｝

第１の直列抵抗体（抵抗１１と抵抗１２）の第１期間の第１の分圧電圧と第２期間の第１の分圧電圧の和は下記のようになり、相対誤差成分はキャンセルことがわかる。
Ｖ_{（１）１１−１２}＋Ｖ_{（２）１１−１２}
＝Ｖ１／（２＋ΔＲ／Ｒ）＋Ｖ１｛（１＋ΔＲ／Ｒ）／（２＋ΔＲ／Ｒ）｝
＝Ｖ１

第２の直列抵抗体（抵抗１３と抵抗１４）においても同様に、相対誤差成分があった場合であっても、その相対誤差成分はキャンセルされ、（Ｖ_{（１）１３−１４}＋Ｖ_{（２）１３−１４}）をＶ２で表すことができる。ここで、Ｖ２は入力端子ＶＩＮ２から入力した電圧である。

従って、式（２）から下記式（３）が導き出せる。
Ｖ１−Ｖ２＝Ｖ_ＨＹＳ （３）

式（３）で示すように、第２期間において比較器８が入力した電圧を比較するとき、分圧回路１の検出した電圧の有効信号成分（Ｖ１−Ｖ２）は、２倍（第１期間の検出電圧値＋第２期間の検出電圧値）になる。

実際には、電圧増幅器４は入力した電圧をα倍して出力するため式（３）は下記式（４）のようになる。
α×（Ｖ１−Ｖ２）＝Ｖ_ＨＹＳ （４）

比較器８は、入力端子対に与えられた電圧がゼロ以上の時に（つまり閾値以上の検出電圧を検出した時に）、比較器８の２値電圧の一方の値であるＨｉｇｈの値を出力する。比較器８に与えられた電圧がゼロより小さい場合（つまり検出電圧が閾値以下の場合）、Ｌｏｗの値を出力する。

ラッチ回路１０はＬＡＴＣＨ信号の立ち上がり時に、比較器８の出力信号をラッチして、外部出力端子ＯＵＴに出力する（ステップ４０５）。

ラッチ回路１０の出力信号に基づいて、スイッチ素子７６又はスイッチ素子７５のいずれかが閉じ、第１の閾値設定用電圧源７２又は第２の閾値設定用電圧源７３のいずれかが選択される（ステップ４０６）

第２の信号ｂがＨｉｇｈからＬｏｗに切り替わると、スイッチ素子２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、３１Ｂ、３２Ｂ、６１Ｂ、６２Ｂが開放状態となる（ステップ４０７）。

図２に示すように、第１期間（図３の動作）と第２期間（図４の動作）は間欠的に交互に繰り返される。第２期間と第１期間の間には、待機期間を設ける。この待機期間、ラッチ回路１０は第２期間にラッチした出力信号を保持する。全てのスイッチ素子は開放し、電圧検出回路内のラッチ回路以外の動作を停止させることにより、電力の消費を低減することができる。

このように本発明の実施の形態１の電圧検出回路によれば、分圧回路１を構成する抵抗１１〜１４の相対誤差成分、電圧増幅器４の入力オフセット成分、及び比較器８の入力オフセット成分に影響されることなく、検出電圧の強度が閾値より大きいか否かを表す２進値を高精度に出力できる。

なお、電圧増幅器４で電圧を増幅しない場合は、電圧増幅器４を具備しない構成としても良い。

《実施の形態２》
本発明の実施の形態２の電圧検出回路及び電圧検出方法を、図５〜７を用いて説明する。図５は、本発明の実施の形態２の電圧検出回路の構成を示すブロック図である。実施の形態２の電圧検出回路において、入力端子ＶＩＮ１，ＶＩＮ２から電圧検出回路４までの間に接続される各回路は実施の形態１と同一である。実施の形態２の電圧検出回路において、電圧増幅器４から外部出力端子ＯＵＴまでの間に接続される回路が実施の形態１と異なる。

図５において、図１と同じ構成要素には同一番号を付し、詳細な説明を省略する。実施の形態２の電圧検出回路において、実施の形態１と異なる構成要素及び動作を説明する。
実施の形態２の電圧検出回路は、電圧増幅器４と外部出力端子ＯＵＴとの間に、サンプリング回路５０１を有する。

サンプリング回路５０１（第１のサンプリング回路）は、電圧増幅器４に接続されたスイッチ回路５１１、スイッチ回路５１１に接続された記憶回路５０５（第３の記憶回路）、記憶回路５０５に接続されたスイッチ回路５０６、スイッチ回路５０６に接続された演算増幅器５１４（第１の演算増幅器）、スイッチ回路５１１の入力側と演算増幅器５１４の入力側及びスイッチ回路５１１の出力側と演算増幅器５１４の出力側とをそれぞれ接続するスイッチ回路５１２と５１３、演算増幅器５１４と外部出力端子ＯＵＴとの間に接続される記憶回路５１５（第４の記憶回路）を有する。スイッチ回路５０６、５１１、５１２、及び５１３は、第４のスイッチ回路を構成する。

スイッチ回路５１１は、第２期間に閉じて第１のオペアンプ４１の出力端子と記憶素子５５１とを接続するスイッチ素子５１１１Ｂと、第２期間に閉じて第２のオペアンプ４２とスイッチ素子５５２Ａ及び５６２Ｂとを接続するスイッチ素子５１１２Ｂとで構成される。

記憶回路５０５（第３の記憶回路）は、一端をスイッチ素子５１２２Ａと５１１１Ｂに接続され、他端をスイッチ素子５５２Ａと５６１Ｂとに接続された記憶素子５５１と、一端をスイッチ素子５１１２Ｂと５６２Ｂとの間に接続され、他端を記憶素子５５１とスイッチ素子５６１Ｂとに接続されたスイッチ素子５５２Ａとを有する。

スイッチ回路５０６は、第２期間に閉じる、２つのスイッチ素子で構成される。スイッチ素子５６１Ｂは記憶素子５５１とオペアンプ５１４１のプラス入力端子との間に接続される。スイッチ素子５６２Ｂは、スイッチ素子５１１２Ｂとオペアンプ５１４２のプラス入力端子との間に接続される。

スイッチ回路５１２及び５１３は、第１の信号ａに同期して第１期間に閉じる２つのスイッチ素子でそれぞれ構成される。
スイッチ素子５１２１Ａは、オペアンプ４１の出力端子と、オペアンプ５１４１のプラス入力端子と接続する。スイッチ素子５１２２Ａは、スイッチ素子５１１１Ｂと記憶素子５５１の間と、オペアンプ５１４１の出力端子とを接続する。
スイッチ素子５１３１Ａは、オペアンプ４２の出力端子と、オペアンプ５１４２のプラス入力端子と接続する。スイッチ素子５１３２Ａは、スイッチ素子５１１２Ｂとスイッチ素子５５２Ａの間と、オペアンプ５１４２の出力端子とを接続する。

演算増幅器５１４は、２つのオペアンプ５１４１、５１４２で構成される。
オペアンプ５１４１のプラス入力端子は、スイッチ素子５１２１Ａとスイッチ素子５６１Ｂに接続される。プラス入力端子は、第１期間にスイッチ素子５１２１Ａを介してオペアンプ４１の出力電圧を入力する。プラス入力端子は、第２期間にスイッチ素子５１１１Ｂとスイッチ素子５６１Ｂを介して、オペアンプ４１の出力電圧に記憶素子５５１の電圧を加算した電圧を入力する。

オペアンプ５１４１のマイナス入力端子は、オペアンプ５１４１の出力端子と接続され、バッファ動作する。
オペアンプ５１４１の出力端子は、スイッチ素子５１２２Ａに接続され、第１期間にスイッチ素子５１２２Ａを介して記憶素子５５１の一端に出力電圧を印加する。

オペアンプ５１４２のプラス入力端子は、スイッチ素子５１３１Ａとスイッチ素子５６２Ｂとに接続される。プラス入力端子は、第１期間にスイッチ素子５１３１Ａを介してオペアンプ４２の出力電圧を入力する。オペアンプ５１４２のプラス入力端子は、第２期間にスイッチ素子５１１２Ｂとスイッチ素子５６２Ｂを介して、オペアンプ４２の出力電圧を入力する。

オペアンプ５１４２のマイナス入力端子は、オペアンプ５１４２の出力端子と接続され、バッファ動作する。
オペアンプ５１４２の出力端子は、スイッチ素子５１３２Ａに接続され、第１期間にスイッチ素子５１３２Ａとスイッチ素子５５２Ａを介して記憶素子５５１の他端に出力電圧を印加する。

このように、記憶素子５５１は、第１期間にオペアンプ５１４１とオペアンプ５１４２の出力電圧を両端に印加され、その電圧差を記憶する。記憶素子５５１が記憶する電圧には、第１期間における、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器５１４のオペアンプ５１４１、５１４２の入力オフセット成分が含まれる。

記憶回路５１５（第４の記憶回路）は、４つのスイッチ素子と１つの記憶素子とで構成される。
スイッチ素子５１５１Ｂとスイッチ素子５１５４Ａは、オペアンプ５１４１と外部出力端子ＯＵＴとの間に直列に接続される。
スイッチ素子５１５２Ｂとスイッチ素子５１５５Ａは、オペアンプ５１４２と基準電圧Ｖｒとの間に直列に接続される。
記憶素子５１５３は、一端をスイッチ素子５１５１Ｂとスイッチ素子５１５４Ａの間に接続され、他端をスイッチ素子５１５２Ｂとスイッチ素子５１５５Ａの間に接続される。

スイッチ素子５１５１Ｂは第２期間に閉じて、オペアンプ５１４１の出力端子から出力される電圧を記憶素子５１５３の一端に印加する。
スイッチ素子５１５２Ｂは第２期間に閉じて、オペアンプ５１４２の出力端子から出力される電圧を記憶素子５１５３の他端に印加する。
これにより、記憶素子５１５３は、第２期間に両端に印加された電圧差を記憶する。

スイッチ素子５１５５Ａは、第１期間に閉じて、基準電圧Ｖｒと接続される。
スイッチ素子５１５４Ａは、第１期間に閉じて、基準電圧Ｖｒに記憶素子５１５３に記憶された電圧を加算した値を外部出力端子ＯＵＴに出力する。

上記のように構成された実施の形態２の電圧検出回路を用いた電圧検出方法を図６及び図７を用いて説明する。図６は本発明の実施の形態２の電圧検出方法の第１期間におけるフローチャートである。図７は本発明の実施の形態２の電圧検出方法の第２期間におけるフローチャートである。図６及び図７において、実施の形態１の図１及び図２と同じステップには同じ番号を付し、詳細な説明を省略する。

まず、第１の信号ａがＨｉｇｈである第１期間（図６）について説明する。第１の信号ａがＨｉｇｈになると、スイッチ素子５１２１Ａ、５１２２Ａ、５１３１Ａ、５１３２Ａ、５５２Ａ、５１５４Ａ、５１５５Ａは導通する（ステップ３０１）。スイッチ素子５１１１Ｂ、５１１２Ｂ、５６１Ｂ、５６２Ｂ、５１５１Ｂ、５１５２Ｂは開放する。

オペアンプ５１４１は、オペアンプ４１の出力電圧をプラス端子に入力する。オペアンプ５１４１は入力した電圧にオペアンプ５１４１の入力オフセット成分が加えられた電圧を出力端子から出力し、その電圧が記憶素子５５１の一端に印加される。記憶素子５５１の他端には、オペアンプ４２の出力電圧にオペアンプ５１４２の入力オフセット成分が加えられた電圧が印加される（ステップ３０４）。

記憶素子５５１が記憶する電圧には、第１期間における、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器５１４のオペアンプ５１４１、５１４２の入力オフセット成分が含まれる。

第２の信号ｂがＨｉｇｈの期間において、スイッチ素子５１１１Ｂ、５１１２Ｂ、５６１Ｂ、５６２Ｂ、５１５１Ｂ、５１５２Ｂは導通する。スイッチ素子５１２１Ａ、５１２２Ａ、５１３１Ａ、５１３２Ａ、５５２Ａ、５１５４Ａ、５１５５Ａは開放する（ステップ４０１）。

オペアンプ５１４１は、プラス入力端子にオペアンプ４１の出力電圧と記憶素子５５１に記憶された電圧との和を印加される。オペアンプ５１４１の出力する電圧には、入力した電圧にオペアンプ５１４１の入力オフセット成分が加算されている。オペアンプ５１４１が出力した電圧は、記憶素子５１５３の一端に印加される。

オペアンプ５１４２は、オペアンプ４２の出力電圧を入力し、オペアンプ５１４２の入力オフセット成分が加算された電圧を出力する。オペアンプ５１４２の出力電圧は、記憶素子５１５３の他端に印加される。
記憶素子５１５３は、オペアンプ５１４１とオペアンプ５１４２の出力電圧を両端に印加され、その電圧差を記憶する（ステップ７０４）。

図５の構成とすることにより、第１期間と第２期間とで、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器５１４のオペアンプ５１４１、５１４２の入力オフセット成分の極性は反転する。
つまり、記憶素子５１５３に記憶される電圧には、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器５１４のオペアンプ５１４１、５１４２の入力オフセット成分は含まれない。
記憶素子５１５３が記憶する電圧は、α×（Ｖ１−Ｖ２）となる（αは電圧増幅器４の増幅率、Ｖ１は入力端子ＶＩＮ１から入力した電圧、Ｖ２は入力端子ＶＩＮ２から入力した電圧を示す）。

次の第１期間において、スイッチ素子５１５１Ｂ及び５１５２Ｂが開放し、スイッチ素子５１５４Ａ及び５１５５Ａが導通する。これにより、基準電圧Ｖｒに記憶素子５１５３の記憶した電圧を加算した値の電圧が、外部出力端子ＯＵＴから出力される（ステップ６０５）。

このように実施の形態２の電圧検出回路は、分圧回路１により検出した電圧差に比例した電圧（検出信号）を第１期間に出力することができる。

《実施の形態３》
本発明の実施の形態３の電圧検出回路及び検出方法を、図８〜１０を用いて説明する。図８は、本発明の実施の形態３の電圧検出回路の構成を示すブロック図である。実施の形態３の電圧検出回路において、入力端子ＶＩＮ１，ＶＩＮ２から電圧検出回路４までの間に接続される各回路は実施の形態１及び実施の形態２と同一である。実施の形態３の電圧検出回路において、電圧増幅器４から外部出力端子ＯＵＴまでの間に接続される回路が実施の形態１及び実施の形態２と異なる。

実施の形態３の図８において、実施の形態１の図１又は実施の形態２の図５と同じ構成要素には同一番号を付し、詳細な説明を省略する。実施の形態３の電圧検出回路において、実施の形態１及び実施の形態２と異なる構成要素及び動作を説明する。
実施の形態３の電圧検出回路は、サンプリング回路５０１と並列に接続されたサンプリング回路８０１を追加したことが、実施の形態２の電圧検出回路と異なる。

サンプリング回路８０１（第２のサンプリング回路）は、電圧増幅器４に接続されたスイッチ回路８１１、スイッチ回路８１１に接続された記憶回路８０５（第５の記憶回路）、記憶回路８０５に接続されたスイッチ回路８０６、スイッチ回路８０６に接続された演算増幅器８１４（第２の演算増幅器）、スイッチ回路８１１の入力側と演算増幅器８１４の入力側及びスイッチ回路８１１の出力側と演算増幅器８１４の出力側とをそれぞれ接続するスイッチ回路８１２と８１３、演算増幅器８１４と外部出力端子ＯＵＴとの間に接続される記憶回路８１５（第６の記憶回路）を有する。スイッチ回路８０６、８１１、８１２、８１３は、第５のスイッチ回路を構成する。

サンプリング回路８０１内の演算増幅器８１４の各入力端子は、サンプリング回路５０１の演算増幅器５１４と同じ接続状態で、電圧増幅器４の各出力端子と接続される。サンプリング回路８０１の記憶回路８１５は、サンプリング回路５０１の記憶回路５１５と逆の接続状態で、外部出力端子ＯＵＴと接続される。

スイッチ回路８１１は、第１期間に閉じて第１のオペアンプ４１の出力端子と記憶素子８５１とを接続するスイッチ素子８１１１Ａ、第１期間に閉じて第２のオペアンプ４２とスイッチ素子８５２Ｂ及び８６２Ａとを接続するスイッチ素子８１１２Ａとを有する。

記憶回路８０５（第５の記憶回路）は、スイッチ素子８１１１Ａとスイッチ素子８６１Ａとの間に接続された記憶素子８５１と、一端をスイッチ素子８１１２Ａと８６２Ａとの間に接続され、他端を記憶素子８５１とスイッチ素子８６１Ａとの間に接続されたスイッチ素子８５２Ｂとを有する。スイッチ素子８５２Ｂは、第２の信号ｂに同期して第２期間に閉じる。

スイッチ回路８０６は、第１期間に閉じる２つのスイッチ素子で構成される。スイッチ素子８６１Ａは記憶素子８５１とオペアンプ８１４１のプラス入力端子との間に接続される。スイッチ素子８６２Ａは、スイッチ素子８１１２Ａとオペアンプ８１４２のプラス入力端子との間に接続される。

スイッチ回路８１２及び８１３は、第２の信号ｂに同期して第２期間に閉じる２つのスイッチ素子でそれぞれ構成される。
スイッチ素子８１２１Ｂは、オペアンプ４１の出力端子と、オペアンプ８１４１のプラス入力端子とを接続する。スイッチ素子８１２２Ｂは、スイッチ素子８１１１Ａと記憶素子８５１の間と、オペアンプ８１４１の出力端子とを接続する。

スイッチ素子８１３１Ｂは、オペアンプ４２の出力端子と、オペアンプ８１４２のプラス入力端子と接続する。スイッチ素子８１３２Ｂは、スイッチ素子８１１２Ａとスイッチ素子８５２Ｂの間と、オペアンプ８１４２の出力端子とを接続する。
これにより記憶回路８０５の記憶素子８５１は、第２期間にオペアンプ４１とオペアンプ４２の出力電圧の差を記憶する。

演算増幅器８１４（第２の演算増幅器）は、２つのオペアンプ８１４１、８１４２で構成される。
オペアンプ８１４１のプラス入力端子は、スイッチ素子８１２１Ｂとスイッチ素子８６１Ａに接続される。プラス入力端子は、第１期間にスイッチ素子８１１１Ａとスイッチ素子８６１Ａを介して、オペアンプ４１の出力電圧に記憶素子８５１の出力電圧を加算した電圧を入力する。プラス入力端子は、第２期間にスイッチ素子８１２１Ｂを介してオペアンプ４１の出力電圧を入力する。

オペアンプ８１４１のマイナス入力端子は、オペアンプ８１４１の出力端子と接続され、バッファ動作する。
オペアンプ８１４１の出力端子は、スイッチ素子８１２２Ｂに接続され、第２期間にスイッチ素子８１２２Ｂを介して記憶素子８５１の一端に出力電圧を印加する。

オペアンプ８１４２のプラス入力端子は、スイッチ素子８１３１Ｂとスイッチ素子８６２Ａとに接続される。オペアンプ８１４２のプラス入力端子は、第１期間にスイッチ素子８１１２Ａとスイッチ素子８６２Ａを介して、オペアンプ４２の出力電圧を入力する。プラス入力端子は、第２期間にスイッチ素子８１３１Ｂを介してオペアンプ４２の出力電圧を入力する。

オペアンプ８１４２のマイナス入力端子は、オペアンプ８１４２の出力端子と接続され、バッファ動作する。
オペアンプ８１４２の出力端子は、スイッチ素子８１３２Ｂに接続され、第２期間にスイッチ素子８１３２Ｂとスイッチ素子８５２Ｂを介して記憶素子８５１の他端に出力電圧を印加する。

このように、記憶素子８５１は、第２期間にオペアンプ８１４１とオペアンプ８１４２の出力電圧を両端に印加され、その電圧差を記憶する。
記憶素子８５１が記憶する電圧には、第２期間における、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器８１４のオペアンプ８１４１、８１４２の入力オフセット成分が含まれる。

記憶回路８１５（第６の記憶回路）は、４つのスイッチ素子と１つの記憶素子とで構成される。
スイッチ素子８１５１Ａとスイッチ素子８１５４Ｂは、オペアンプ８１４１と基準電圧Ｖｒとの間に直列に接続される。
スイッチ素子８１５２Ａとスイッチ素子８１５５Ｂは、オペアンプ８１４２と外部出力端子ＯＵＴとの間に直列に接続される。
記憶素子８１５３は、一端をスイッチ素子８１５１Ａとスイッチ素子８１５４Ｂの間に接続され、他端をスイッチ素子８１５２Ａとスイッチ素子８１５５Ｂの間に接続される。

スイッチ素子８１５１Ａは第１期間に閉じて、オペアンプ８１４１の出力端子から出力される電圧を記憶素子８１５３の一端に印加する。
スイッチ素子８１５２Ａは第１期間に閉じて、オペアンプ８１４２の出力端子から出力される電圧を記憶素子８１５３の他端に印加する。
これにより、記憶素子８１５３は、第１期間に両端に印加された電圧差を記憶する。

スイッチ素子８１５４Ｂは、第２期間に閉じて、基準電圧Ｖｒと接続される。
スイッチ素子８１５５Ｂは、第２期間に閉じて、基準電圧Ｖｒに記憶素子８１５３に記憶された電圧を加算させた電圧値を外部出力端子ＯＵＴに出力する。

上記のように構成された実施の形態３の電圧検出回路を用いた電圧検出方法を説明する。図９は本発明の実施の形態３の電圧検出方法の第１期間におけるフローチャートである。図１０は本発明の実施の形態３の電圧検出方法の第２期間におけるフローチャートである。図９及び図１０において、実施の形態２の図６及び図７と同じステップには同じ番号を付し、詳細な説明を省略する。

まず、第１の信号ａがＨｉｇｈである第１期間（図９）について説明する。第１の信号ａがＨｉｇｈの期間において、サンプリング回路８０１では、スイッチ素子８６１Ａ、８６２Ａ、８１１１Ａ、８１１２Ａ、８１５１Ａ、８１５２Ａが導通する（ステップ３０１）。スイッチ素子８１２１Ｂ、８１２２Ｂ、８１３１Ｂ、８１３２Ｂ、８５２Ｂ、８１５４Ｂ、８１５５Ｂは開放する。

オペアンプ８１４１は、プラス入力端子にオペアンプ４１の出力電圧と記憶素子８５１に記憶された電圧とを印加される。オペアンプ８１４１が出力した電圧は、記憶素子８１５３の一端に印加される。オペアンプ８１４１が出力する電圧には、オペアンプ８１４１の入力オフセット成分が含まれる。

オペアンプ８１４２は、プラス入力端子にオペアンプ４２の出力電圧を印加される。オペアンプ８１４２の出力電圧は、記憶素子８１５３の他端に印加される。オペアンプ８１４２が出力する電圧には、オペアンプ８１４２の入力オフセット成分が含まれる。
第１期間に、サンプリング回路８０１において、記憶素子８１５３はオペアンプ８１４１とオペアンプ８１４２の出力する電圧の差を記憶する（ステップ９０４）。

図８の構成とすることにより、第１期間と第２期間とで、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器８１４のオペアンプ８１４１、８１４２の入力オフセット成分の極性は反転する。
つまり、記憶素子８１５３に記憶される電圧には、分圧回路１の抵抗１１〜１４の相対誤差成分、電圧増幅器４のオペアンプ４１、４２の入力オフセット成分、演算増幅器８１４のオペアンプ８１４１、８１４２の入力オフセット成分は含まれない。
記憶素子８１５３が記憶する電圧は、α×（Ｖ１−Ｖ２）となる（αは電圧増幅器４の増幅率を示す）。

実施の形態２で説明したように、サンプリング回路５０１は、第１期間に、基準電圧Ｖｒに記憶素子５１５３に記憶された電圧を加算させた値の電圧値を外部出力端子ＯＵＴから出力する（ステップ６０５）。

第２の信号ｂがＨｉｇｈの期間において、サンプリング回路８０１では、８１２１Ｂ、８１２２Ｂ、８１３１Ｂ、８１３２Ｂ、８５２Ｂ、８１５４Ｂ、８１５５Ｂが導通する（ステップ４０１）。スイッチ素子８６１Ａ、８６２Ａ、８１１１Ａ、８１１２Ａ、８１５１Ａ、８１５２Ａは開放する。

記憶素子８１５３が第１期間に記憶した電圧は基準電圧Ｖｒに加算されて、外部出力端子ＯＵＴから出力される（ステップ１００５）。
記憶素子８５１の両端には、オペアンプ８１４１とオペアンプ８１４２の出力電圧が印加される（ステップ１００４）。この記憶素子８５１に印加された電圧は、次の第１期間に、オペアンプ４１の出力電圧と共に、記憶素子８１５３の一端に印加される。
実施の形態２で説明したように、サンプリング回路５０１は、第２期間に記憶素子５１５３に電圧を記憶する（ステップ７０４）。

このように実施の形態３の電圧検出回路は、第１期間にサンプリング回路５０１から電圧を出力し（ステップ６０５）、第２期間にサンプリング回路８０１から電圧を出力する（ステップ１００５）。実施の形態３の電圧検出回路は、第１期間と第２期間の両方とも外部出力端子ＯＵＴから電圧（検出信号）を出力することができる。

《実施の形態４》
本発明の実施の形態４の電圧検出回路及び電圧検出方法を、図１１を用いて説明する。図１１は、本発明の実施の形態４の電圧検出回路の構成を示すブロック図である。実施の形態４の電圧検出回路は、サンプリング回路８０１の入力と出力における接続が実施の形態３と異なる。実施の形態４において、それ以外の電圧検出回路の構成は、実施の形態３と同じである。

実施の形態４の図１１において、実施の形態１の図１、実施の形態２の図５、及び実施の形態３の図８と同じ構成要素には同一番号を付し、詳細な説明を省略する。実施の形態４の電圧検出回路において、実施の形態３と異なる構成要素及び動作を説明する。

実施の形態４において、サンプリング回路８０１内の演算増幅器８１４の各入力端子は、サンプリング回路５０１の演算増幅器５１４と逆の接続状態で、電圧増幅器４の各出力端子と接続される。オペアンプ８１４１はオペアンプ４２の出力電圧を入力し、オペアンプ８１４２はオペアンプ４１の出力電圧を入力するように、スイッチ回路８１１、８１２及び８１３は接続される。

実施の形態４において、サンプリング回路８０１の記憶回路１１５は、サンプリング回路５０１の記憶回路５１５と同じ接続状態で、外部出力端子ＯＵＴと接続される。つまり、実施の形態４の電圧検出回路は、サンプリング回路５０１とサンプリング回路８０１において、スイッチ回路５１５の記憶素子５１５３及びスイッチ回路１１５の記憶素子８１５３の両端に接続する外部出力端子ＯＵＴと基準電圧Ｖｒの、接続の向きが同じである。スイッチ素子１１５４Ｂが外部出力端子ＯＵＴに接続され、スイッチ素子１１５５Ｂが基準電圧Ｖｒに接続される。

実施の形態４の電圧検出回路は、実施の形態３の電圧検出方法の図９（第１期間）及び図１０（第２期間）と同じ動作をする。実施の形態４の電圧検出回路及び電圧検出方法は、実施の形態３と同一の効果を有する。

《実施の形態５》
本発明の実施の形態５の過電流検出回路を、図１２を用いて説明する。図１２は、本発明の実施の形態５の過電流検出回路の構成を示すブロック図である。実施の形態５の過電流検出回路は、充電池１２０３と携帯電話の各部品１２０４との間に直列に接続された検出抵抗１２０１とスイッチ素子１２０２と、検出抵抗１２０１の両端の電圧を検出する図１（実施の形態１）の電圧検出回路と、を有する。
実施の形態５の過電流検出回路は、充電池１２０３から各部品１２０４に過電流が流れ、各部品が破壊されることを防止するための回路である。この過電流検出回路は携帯電話に組み込まれる。

検出抵抗１２０１の抵抗値は微小である。図１の電圧検出回路は、この検出抵抗１２０１の両端の電圧を入力端子ＶＩＮ１と入力端子ＶＩＮ２に入力される。実施の形態１で説明したように電圧検出回路は抵抗１１〜１４の相対誤差成分、オペアンプ４１、４２と比較器８の入力オフセット成分をキャンセルして、Ｈｉｇｈ又はＬｏｗの２値の出力信号を出力する。

スイッチ素子１２０２は、電圧検出回路の出力信号に基づいてオン／オフを切り換える。出力信号がＨｉｇｈのときにスイッチ素子１２０２はオフする。出力信号がＬｏｗのときにスイッチ素子１２０２はオンする。これにより、充電池１２０３から各部品１２０４に過電流が流れることを防止できる。

《実施の形態６》
本発明の実施の形態６の充電電流制御システムを、図１３を用いて説明する。図１３は、本発明の実施の形態６の充電電流制御システムの構成を示すブロック図である。実施の形態６の充電電流制御システムは、外部電源１３０４と充電池１３０３との間に直列に接続された充電電流制御回路１３０２と検出抵抗１３０１と、図５（実施の形態２）の電圧検出回路を有する。

検出抵抗１３０１の抵抗値は小さい。図５に示す電圧検出回路は、検出抵抗１３０１の両端の電圧を入力端子ＶＩＮ１と入力端子ＶＩＮ２に入力される。実施の形態２で説明したように図５の電圧検出回路は抵抗１１〜１４の相対誤差成分、オペアンプ４１、４２とオペアンプ５１４１、５１４２の入力オフセット成分をキャンセルして、入力した電圧差に比例する電圧（検出信号）を出力する。

充電電流制御回路１３０２は入力端子ＶＩＮ１に満充電に相当する電圧が与えられ一定に保たれるように、電圧検出回路の検出信号の値に基づいて、外部電源から充電池に流れる充電電流の値を制御する。
入力端子ＶＩＮ２の電池電圧が上昇すると、電圧検出回路の出力する検出信号の値（ＶＩＮ１−ＶＩＮ２間の差電圧）が小さくなり、充電電流制御回路１３０２は充電電流の値を小さくする。充電電流制御回路１３０２は、ＶＩＮ１−ＶＩＮ２間の差電圧がゼロになると充電電流もゼロになって充電動作が完了するように、充電電流を徐々に絞って行く。これにより、充電池１３０３が過充電されることを防止できる。

なお、実施の形態６の充電電流制御システムは、図５（実施の形態２）の電圧検出回路に代えて、図８（実施の形態３）又は図１１（実施の形態４）の電圧検出回路を用いても良い。この場合であっても、充電電流制御回路１３０２は、電圧検出回路の検出信号の値に基づいて、外部電源から充電池に流れる充電電流を制御できる。

本発明は、微小な電圧値を高精度に検出する電圧検出回路、過電流検出回路、充電電流制御システム、及び電圧検出方法として有用である。

本発明の実施の形態１の電圧検出回路の構成を示すブロック図 本発明の実施の形態１〜４の電圧検出回路に適用される同期信号のタイミングチャート 本発明の実施の形態１の電圧検出方法の第１期間のフローチャート 本発明の実施の形態１の電圧検出方法の第２期間のフローチャート 本発明の実施の形態２の電圧検出回路の構成を示すブロック図 本発明の実施の形態２の電圧検出方法の第１期間のフローチャート 本発明の実施の形態３の電圧検出方法の第２期間のフローチャート 本発明の実施の形態３の電圧検出回路の構成を示すブロック図 本発明の実施の形態３の電圧検出方法の第１期間のフローチャート 本発明の実施の形態３の電圧検出方法の第２期間のフローチャート 本発明の実施の形態４の電圧検出回路の構成を示すブロック図 本発明の実施の形態５の過電流検出回路の構成を示すブロック図 本発明の実施の形態６の充電電流制御システムの構成を示すブロック図

符号の説明

１ 分圧回路
２ 第１のスイッチ回路
３ 第２のスイッチ回路
４ 電圧増幅器
５ 第１の記憶回路
６ 第３のスイッチ回路
７ 閾値設定回路
８ 比較器
９ 第２の記憶回路
１０ ラッチ回路
１１、１２、１３、１４ 抵抗
２１Ａ、２１Ｂ、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４Ａ、２４Ｂ スイッチ素子
３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、５２Ａ、６１Ｂ、６２Ｂ、７４Ａ スイッチ素子
７５、７６、９１Ａ スイッチ素子
４１ 第１のオペアンプ
４２ 第２のオペアンプ
５１ 第１の記憶素子
７１ 第２の記憶素子
７２ 第１の閾値設定電圧源
７３ 第２の閾値設定電圧源
７７ 第１の論理素子
７８ 第２の論理素子
５０１ 第１のサンプリング回路
５０５ 第３の記憶回路
５０６、５１１、５１２、５１３ スイッチ回路
５１４ 第１の演算増幅器
５１５ 第４の記憶回路
８０１ 第２のサンプリング回路
８０５ 第５の記憶回路
８０６、８１１、８１２、８１３ スイッチ回路
８１４ 第２の演算増幅器
８１５ 第６の記憶回路
１２０１、１３０１ 検出抵抗
１２０２ スイッチ素子
１２０３、１３０３ 充電池
１３０２ 充電電流制御回路

Claims (21)

1. 第１の入力電圧が入力される第１の入力端子と、
   第２の入力電圧が入力される第２の入力端子と、
   接地電位となる第３の入力端子と、
   複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第１の分圧端子を有する第１の直列抵抗体と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第２の分圧端子を有する第２の直列抵抗体と、を有する分圧回路と、
   第１期間にスイッチのオン、オフを切り替える第１の信号と、前記第１期間の期間と異なる第２期間にスイッチのオン、オフを切り替える第２の信号とにより、前記第１期間と前記第２期間とにおいて、前記第１の直列抵抗体と前記第２の直列抵抗体とに対する各入力端子の接続状態を切り換える第１のスイッチ回路と、
   を具備する電圧検出回路であって、
   前記第１のスイッチ回路は、
   前記第１期間のとき、前記第１の信号により、前記第１の直列抵抗体の一端に前記第１の入力端子を接続し、前記第２の直列抵抗体の一端に前記第２の入力端子を接続し、前記第１の直列抵抗体の他端と前記第２の直列抵抗体の他端に前記第３の入力端子を接続するよう構成されており、
   前記第２期間のとき、前記第２の信号により、前記第１の直列抵抗体の一端と前記第２の直列抵抗体の一端に前記第３の入力端子を接続し、前記第１の直列抵抗体の他端に前記第１の入力端子を接続し、前記第２の直列抵抗体の他端に前記第２の入力端子を接続するよう構成された電圧検出回路。
2. 前記第１の分圧端子と前記第２の分圧端子の各電圧が入力され、入力された各電圧を増幅する電圧増幅器と、
   前記第１期間と前記第２期間とにおいて、前記電圧増幅器に対する前記第１の分圧端子と前記第２の分圧端子の接続状態を反転させる第２のスイッチ回路と、
   をさらに具備することを特徴とする請求項１に記載の電圧検出回路。
3. 前記電圧増幅器の電源電圧は、前記第１の入力電圧であることを特徴とする請求項２に記載の電圧検出回路。
4. 前記電圧増幅器の一方の出力端子に接続された第１のスイッチ素子と、
   前記電圧増幅器の他方の出力端子と前記第１のスイッチ素子との間に接続された第１の記憶素子と、
   を有する第１の記憶回路を更に具備することを特徴とする請求項２に記載の電圧検出回路。
5. 前記電圧増幅器の一方の出力端子の電圧が前記第１の記憶素子を介して正極入力端子に入力され、前記電圧増幅器の他方の出力端子の電圧が負極入力端子に入力される比較器と、
   前記電圧増幅器と前記比較器との間に設けられ、前記比較器への入力を制御する第３のスイッチ回路と、
   をさらに具備することを特徴とする請求項４に記載の電圧検出回路。
6. 前記第３のスイッチ回路と前記比較器の負極入力端子との間に接続された第２の記憶素子と、前記第１期間に前記比較器の出力端子と負極入力端子とを接続する第２のスイッチ素子と、を有する第２の記憶回路と、
   一端を前記第２の記憶素子に接続され、他端を前記比較器の正極入力端子に接続されて、前記第１期間に閾値電圧を出力する閾値設定回路と、
   をさらに具備することを特徴とする請求項５に記載の電圧検出回路。
7. データ入力端子とクロック入力端子と出力端子とを有するラッチ回路をさらに具備し、
   前記比較器の出力が前記データ入力端子に入力され、前記第２期間中に前記データ入力端子に入力された信号をラッチするためのラッチ信号が前記クロック入力端子に入力されるよう構成されたことを特徴とする請求項５又は請求項６に記載の電圧検出回路。
8. 前記ラッチ回路の出力信号が前記閾値設定回路に入力され、前記ラッチ回路の出力信号に基づいて前記閾値電圧の値を換えるよう構成されたことを特徴とする請求項７に記載の電圧検出回路。
9. 前記第１期間と前記第２期間は間欠的に交互に繰り返され、前記第２期間と前記第１期間との間に待機期間を有することを特徴とする請求項７に記載の電圧検出回路。
10. ２つの入力端子と２つの出力端子を有する第１の演算増幅器と、
    前記電圧増幅器と前記第１の演算増幅器とに接続された第３の記憶回路と、
    前記第１期間において、前記電圧増幅器の各出力端子を前記第１の演算増幅器の各入力端子に接続し、且つ前記第１の演算増幅器の各出力端子を前記第３の記憶回路に接続し、前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第３の記憶回路を介して前記第１の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第１の演算増幅器の他方の入力端子に入力するよう切り換える第４のスイッチ回路と、
    前記第２期間に前記第１の演算増幅器に接続されて前記第１の演算増幅器の２つの出力端子の電圧差を記憶し、次の前記第１期間に基準電圧に前記電圧差を加算した値を外部出力端子に出力する第４の記憶回路と、
    を有する第１のサンプリング回路をさらに具備することを特徴とする請求項２に記載の電圧検出回路。
11. ２つの入力端子と２つの出力端子を有する第２の演算増幅器と、
    前記電圧増幅器と前記第２の演算増幅器とに接続された第５の記憶回路と、
    前記第２期間において、前記電圧増幅器の各出力端子を前記第２の演算増幅器の各入力端子に接続し、且つ前記第２の演算増幅器の各出力端子を前記第５の記憶回路に接続し、前記第１期間において、前記電圧増幅器の一方の出力端子の電圧を前記第５の記憶回路を介して前記第２の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第２の演算増幅器の他方の入力端子に入力するよう切り換える第５のスイッチ回路と、
    前記第１期間に前記第２の演算増幅器に接続されて前記第２の演算増幅器の２つの出力端子の電圧差を記憶し、前記第２期間に基準電圧に前記電圧差を加算した値を前記外部出力端子に出力する第６の記憶回路と、
    を有する第２のサンプリング回路をさらに具備することを特徴とする請求項１０に記載の電圧検出回路。
12. 前記第２の演算増幅器の各入力端子は、前記第１の演算増幅器と同じ接続状態で、前記電圧増幅器の各出力端子と接続され、
    前記第６の記憶回路は、前記第４の記憶回路とは逆の接続状態で、前記基準電圧と前記外部出力端子とに接続される、
    ことを特徴とする請求項１１に記載の電圧検出回路。
13. 前記第２の演算増幅器の各入力端子は、前記第１の演算増幅器と逆の接続状態で、前記電圧増幅器の各出力端子と接続され、
    前記第６の記憶回路は、前記第４の記憶回路と同じ接続状態で、前記基準電圧と前記外部出力端子とに接続される、
    ことを特徴とする請求項１１に記載の電圧検出回路。
14. 充電池と前記充電池から電圧を印加されて駆動する機器との間に設けられた検出抵抗と、
    前記検出抵抗と直列に接続された第３のスイッチ素子と、
    前記抵抗の両端の電圧が入力され、前記第３のスイッチ素子の開閉動作を制御する信号を出力する、請求項１から請求項９のいずれかの請求項に記載の電圧検出回路と、
    を具備することを特徴とする過電流検出回路。
15. 外部電源から充電電流を供給されて充電する充電池と、
    前記外部電源と前記充電池との間に接続された充電電流制御回路と、
    前記充電電流制御回路と直列に接続された検出抵抗と、
    前記検出抵抗の両端と接続して前記検出抵抗の電圧に基づく検出信号を前記充電電流制御回路へ出力する、請求項１０から請求項１３のいずれかの請求項に記載の電圧検出回路と、
    を具備し、
    前記充電電流制御回路は、前記電圧検出回路の前記検出信号に基づいて前記充電電流の値を制御することを特徴とする充電電流制御システム。
16. 第１の入力電圧が入力される第１の入力端子と、
    第２の入力電圧が入力される第２の入力端子と、
    接地電位となる第３の入力端子と、
    複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第１の分圧端子を有する第１の直列抵抗体と、複数の抵抗を直列に接続して構成され、前記複数の抵抗の中間接続点である第２の分圧端子を有する第２の直列抵抗体と、を有する分圧回路と、
    第１期間にスイッチのオン、オフを切り替える第１の信号と、前記第１期間の期間と異なる第２期間にスイッチのオン、オフを切り替える第２の信号とにより、前記第１期間と前記第２期間とにおいて、前記第１の直列抵抗体と前記第２の直列抵抗体とに対する各入力端子の接続状態を切り換える第１のスイッチ回路と、
    を具備する電圧検出回路を用いた電圧検出方法であって、
    前記第１期間のとき、前記第１の信号により、前記第１の直列抵抗体の一端に前記第１の入力端子を接続し、前記第２の直列抵抗体の一端に前記第２の入力端子を接続し、前記第１の直列抵抗体の他端と前記第２の直列抵抗体の他端に前記第３の入力端子を接続するステップと、
    前記第２期間のとき、前記第２の信号により、前記第１の直列抵抗体の一端と前記第２の直列抵抗体の一端に前記第３の入力端子を接続し、前記第１の直列抵抗体の他端に前記第１の入力端子を接続し、前記第２の直列抵抗体の他端に前記第２の入力端子を接続するステップと、
    を有することを特徴とする電圧検出方法。
17. 電圧増幅器に前記第１の分圧端子と前記第２の分圧端子の各電圧を入力して、入力した各電圧を増幅するステップと、
    前記第１期間と前記第２期間とにおいて、第２のスイッチ回路で前記電圧増幅器に対する前記第１の分圧端子と前記第２の分圧端子の接続状態を反転させるステップと、
    をさらに有することを特徴とする請求項１６に記載の電圧検出方法。
18. 前記第１期間において、前記電圧増幅器の一方の出力端子に接続された第１のスイッチ素子が閉じることにより、前記電圧増幅器の出力する電圧を、前記第１のスイッチ素子と前記電圧増幅器の他方の出力端子との間に接続された第１の記憶素子に記憶するステップをさらに有することを特徴とする請求項１７に記載の電圧検出方法。
19. 前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第１の記憶素子を介して比較器の正極入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記比較器の負極入力端子に入力するように第３のスイッチ回路を切り換えるステップと、
    前記比較器により入力された２つの電圧を比較するステップと、
    をさらに有することを特徴とする請求項１８に記載の電圧検出方法。
20. 前記第１期間において、前記電圧増幅器の各出力端子を第１の演算増幅器の各入力端子に接続し、且つ前記第１の演算増幅器の各出力端子を第３の記憶回路に接続するステップと、
    前記第２期間において、前記電圧増幅器の一方の出力端子の電圧を前記第３の記憶回路を介して前記第１の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第１の演算増幅器の他方の入力端子に入力するよう切り換えるステップと、
    前記第２期間に第４の記憶回路を前記第１の演算増幅器に接続して前記第１の演算増幅器の前記２つの出力端子の電圧差を記憶し、次の前記第１期間に基準電圧に前記電圧差を加算した値を出力するステップと、
    をさらに有することを特徴とする請求項１７に記載の電圧検出方法。
21. 前記第２期間において、前記電圧増幅器の各出力端子を第２の演算増幅器の各入力端子に接続し、且つ前記第２の演算増幅器の各出力端子を第５の記憶回路に接続するステップと、
    前記第１期間において、前記電圧増幅器の一方の出力端子の電圧を前記第５の記憶回路を介して前記第２の演算増幅器の一方の入力端子に入力し、前記電圧増幅器の他方の出力端子の電圧を前記第２の演算増幅器の他方の入力端子に入力するよう切り換えるステップと、
    前記第１期間に第６の記憶回路を前記第２の演算増幅器に接続して前記第２の演算増幅器の前記２つの出力端子の電圧差を記憶し、前記第２期間に基準電圧に前記電圧差を加算した値を出力するステップと、
    をさらに有することを特徴とする請求項２０に記載の電圧検出方法。

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