JP4295922B2 - 小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 - Google Patents
小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 Download PDFInfo
- Publication number
- JP4295922B2 JP4295922B2 JP2000568107A JP2000568107A JP4295922B2 JP 4295922 B2 JP4295922 B2 JP 4295922B2 JP 2000568107 A JP2000568107 A JP 2000568107A JP 2000568107 A JP2000568107 A JP 2000568107A JP 4295922 B2 JP4295922 B2 JP 4295922B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- layer
- mosfets
- metallic material
- depth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000007654 immersion Methods 0.000 title description 5
- 238000005224 laser annealing Methods 0.000 title description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 61
- 239000010703 silicon Substances 0.000 claims description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 60
- 239000010410 layer Substances 0.000 claims description 42
- 239000002344 surface layer Substances 0.000 claims description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 22
- 230000008018 melting Effects 0.000 claims description 21
- 238000002844 melting Methods 0.000 claims description 21
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 230000005855 radiation Effects 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 12
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000001816 cooling Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 13
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 28
- 238000005280 amorphization Methods 0.000 description 14
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000010521 absorption reaction Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 238000002310 reflectometry Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ISIJQEHRDSCQIU-UHFFFAOYSA-N tert-butyl 2,7-diazaspiro[4.5]decane-7-carboxylate Chemical compound C1N(C(=O)OC(C)(C)C)CCCC11CNCC1 ISIJQEHRDSCQIU-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/952—Utilizing antireflective layer
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
（発明の背景）
（発明の分野）
本発明は、集積回路（ＩＣ）の作製に関し、より詳細には、浅層接合形成を用いた金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むＩＣの作製に関する。
【０００２】
（従来技術の説明）
本明細書中、１９９７年１月３１日に出願され、本出願の譲受人に譲渡された米国特許出願第０８／７９２，１０７号を参考のため援用する。本発明および上記の特許出願は、０．２５μｍからわずか０．１８μｍまで小型化したゲート長寸法を有するＭＯＳＦＥＴ（例えば、ＣＭＯＳ電界効果トランジスタ等）を作製する際に発生する問題への代替策に関する。ＣＭＯＳ技術におけるこの０．１８μｍという寸法に関して、これらの接合深さは、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎの「Ｔｈｅ Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ （１９９５）」によれば、８０ｎｍ未満になると予測されている。
【０００３】
上記の各代替策の第１段階は、各ＭＯＳＦＥＴの結晶シリコンの表面層を選択し、その層を選択した深さまでアモルファス化することである。しかし、これらの代替策の各々は、その後の工程がそれぞれ異なる。
【０００４】
上述した特許出願に開示されている対策の場合、選択した量のドーピング材料を、アモルファス化されたシリコンの選択された表面層上に膜として堆積させ、次いで、従来技術であるガス射出浸漬レーザドーピング（Ｐ−ＧＩＬＤ）を用いて、シリコン層の選択されたアモルファス化された表面層の少なくとも一部分を、アモルファス化されたシリコンを溶融するのには十分であるが、結晶性シリコンを溶融するには不十分な温度になるまで特定の時間にわたって一時的に加熱する（これは、アモルファス化されたシリコンの溶融温度は結晶性シリコンの溶融温度よりも実質的に低いからである）。Ｐ−ＧＩＬＤは、比較的新しい技術であり、当該分野では、現行のプロセスにおいて１１工程まで削減し、非常に浅層かつ鮮鋭なドーピング領域を広範囲なドーピング濃度で製造可能な点において既知である。Ｐ−ＧＩＬＤは、不純物をシリコン中の正確な位置に組み込む革命的なアプローチであり、注入を行う前にドーピングする領域を規定するためにウェハ上にマスクを構築する必要を無くす。上述の特許出願の教示内容に従うと、ドーピング深さ（ゆえに選択された表面層に形成される接合深さ）は、溶融したアモルファス化選択表面層の深さのみによって決定される。特定の加熱時間が終了すると、加熱部分の溶融したシリコンを冷却することにより、選択表面層の溶融部分のシリコンを再結晶化させる。最後に、選択表面層の溶融部分の再結晶化されたシリコンは、アニーリングされ得る。
【０００５】
公知のように、アモルファス化注入を行うと、点欠陥の過飽和を生成する。アニーリングの際、点欠陥が注入によって、拡張された欠陥の核生成を起こす。拡張した欠陥部分をアニーリング除去するためには、従来の高速熱プロセスを用いて臨界アニーリング温度を選択した時間（例えば、１０５０℃を１０秒間等）にわたって欠陥部分に与える必要がある場合が多い。しかし、アモルファス化されたシリコンをＰ−ＧＩＬＤドーピング動作によりレーザ溶融する場合、特定の量のアニーリングを行う必要を伴う。また、レーザプロセスの後に少数の点欠陥が現れるため、この熱サイクルの結果、接合部分の動きが良好でなくなる可能性がある。そのため、上記の特許出願で推測されているように、レーザアニーリングされた接合部分に追加アニーリングする必要が無くなり得る。しかし、上記の特許出願でさらに推測されているように、追加アニーリングが必要かどうかを決定するために、レーザアニーリングの後に、試験的に拡散範囲を正確に決定する必要がある。
【０００６】
本発明により提供される対策は、従来技術のドーパントのイオン注入をシリコンの選択アモルファス化された表面層の少なくとも一部分に施し、次いで、レーザ熱アニーリング（ＬＴＡ）を用いて、アモルファス化されたシリコンを溶融するには十分であるが結晶性シリコンを溶融するには不十分な温度になるまで特定の時間にわたってこのシリコンの表面層を一時的に加熱する（これは、アモルファス化されたシリコンの溶融温度は結晶性シリコンの溶融温度よりも実質的に低いからである）。特定の加熱時間が終了すると、加熱部分の溶融シリコンを冷却することにより、この選択表面層の溶融部分のシリコンを再結晶化させる。
【０００７】
ＬＴＡプロセスは、いくつかの点においてはＰ−ＧＩＬＤプロセスに類似するが、他の点においてはＰ−ＧＩＬＤプロセスと顕著に異なる。これらの双方のプロセスにおいて、シリコンウェハの選択領域をガス中に浸漬し、高出力投射レーザ照射を用いて、浸漬ガスおよび照射されているウェハ表面の特定の領域を加熱する。しかし、Ｐ−ＧＩＬＤプロセスに用いる浸漬ガスが気化ドーパントを含む活性ガスであるのに対し、ＬＴＡプロセスで用いる浸漬ガスは、窒素のような比較的不活性のガスである。また、Ｐ−ＧＩＬＤプロセスでは、間隔付けられたレチクルパターン群を、鮮鋭に規定され、間隔付けられたシリコンウェハのドーピング領域の対応する群上に正確に投影するために、解像能力の高い投影光学を必要とする。しかし、ＬＴＡプロセスの投影光学の解像能力は、（レーザ照射によってシリコンウェハの選択領域全体をフラッドするのに十分であればよいため）Ｐ−ＧＩＬＤプロセスに必要な投影光学の高解像能よりも実質的に低い。従って、ＬＴＡプロセスでの用途に適した投影光学の方が、Ｐ−ＧＩＬＤプロセスでの用途に適した投影光学よりも簡単かつ低コストであることは明白である。しかし、浅層接合形成を用いたＭＯＳＦＥＴの作製においてＬＴＡプロセスによる製造を可能とするためには、レーザ照射エネルギーの変動に堪える十分に大きなプロセス限界が必要であり、レーザを正確に選択し、レーザ照射空間を適切に均質化すれば、この条件を満たすことができる。
【０００８】
それにもかかわらず、浅層接合を用いたＭＯＳＦＥＴの作製において、作製プロセスにおいてアモルファス化されたシリコン層中にドーパントを打ち込んだ後の時点でＬＴＡプロセスをシリコンウェハ表面に直接施したときに、問題が発生している。これらの問題の原因は、シリコンウェハ表面が照射光の入射を均一に吸収しない点にある。この不均一な吸収のため、照射によりフラッドした選択領域の形状が影響を受け、その結果、作製されるＭＯＳＦＥＴの浅層接合部分の溶融閾値が変動およびシフトする。溶融閾値がこのようにシフトすると、公知のように、ＬＴＡプロセスを用いるには、変動性が大き過ぎる。
【０００９】
本発明は、この溶融閾値に関する問題に対処することにより、実質的に透明な絶縁素子によりＭＯＳＦＥＴを互いに間隔付けた複数の浅層接合ＭＯＳＦＥＴの作製において、ＬＴＡプロセスによる製造を可能にする。
【００１０】
（発明の要旨）
複数の間隔付けられたＭＯＳＦＥＴのソース接合部およびドレイン接合部の少なくとも特定部分を、基板表面層の選択領域上に作製する方法を改良する方法を開示する。選択領域は、作製される前記複数のＭＯＳＦＥＴの隣接する結晶性シリコン材料間に配置される選択波長のレーザ照射に対して実質的に透明な第１の選択材料で構成される絶縁素子を備える。上記方法の１つの工程は、作製される複数のＭＯＳＦＥＴの結晶性シリコン材料の表面層を選択深さまでアモルファス化する工程を含む。上記改良方法は、以下の工程をさらに含む。
【００１１】
適切な種類のドーパントの分量を選択して、アモルファス化工程の前後どちらかに、作製中の複数のｎチャンネルおよびｐチャンネルのＭＯＳＦＥＴの前記シリコン表面層に適切な種類のドーパントの分量を選択的にイオン注入を施す工程と、
第１の選択厚さの第２の選択材料の少なくとも１層分を、基板の前記表面層の選択領域全体上に堆積する工程であって、前記第２の選択材料の層は、（１）入射してくるレーザ照射の選択波長を吸収し、（２）結晶性シリコンの溶融温度よりも高い溶融温度を有し、（３）選択波長レーザの入射に対する露出部分に配置された表面を有する、工程と、
第２の選択材料の該層の表面の選択領域全体を、選択波長の実質的に均一なエネルギーレーザ照射の選択値でフラッドする工程であって、選択値は、選択領域の下にあるシリコンをアモルファス化されたシリコンを溶融するのには十分であるが結晶性シリコンを溶融させるのには不十分な温度まで加熱される温度である、工程と、を含む。
【００１２】
溶融したシリコンを冷却した後に再結晶化させることにより、複数の間隔付けられたＭＯＳＦＥＴのソース接合部およびドレイン接合部の特定部分の深さを、アモルファス化された表面層の選択深さのみにより決定する。
【００１３】
（好適な実施例の説明）
図１を参照すると、２つの相補型ＣＭＯＳ構造が図示されている。このＣＭＯＳ構造は、シリコン基板１００、（ＳｉＯ2で構成された）絶縁素子１０２、および相補的ＦＥＴ１０４ａおよび１０４ｂを含む。相補型ＦＥＴ１０４ａおよび１０４ｂの構造は、ＦＥＴ１０４ａがｎウェル１０６ａ、ｐ+ソース１０８ａおよびｐ+ドレイン１１０ａを含むのに対し、ＦＥＴ１０４ｂはｐウェル１０６ｂ、ｎ+ソース１０８ｂおよびｎ+ドレイン１１０ｂを含む点においてのみ相違する。相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの構造は、他の全ての点において類似している。具体的には、相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂはどちらとも、（１）ＳｉＯ2の薄膜１１４によってＭＯＳＦＥＴのウェルから絶縁されたゲートポリ１１２と、（２）ＭＯＳＦＥＴ１０４ａおよび１０４ｂ各々のゲートポリ１１２をサポートする側壁スペーサ１１６と、（３）相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの各々の各ゲートポリ、ソース、およびドレインの上部に位置するケイ化物の電気的コンタクト１１７と、（４）相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの各々をゲートポリ下のチャンネル領域に結合する微量ドープされた拡張部１１８とを含む。
【００１４】
図１から、最も浅い接合部は、ソース深部およびドレイン深部をゲートポリチャンネルに接続する微量ドーピングされた拡張部１１８であることは明らかである。拡張部１１８は、ドレインより誘発される障壁低減（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ、ＤＩＢＬ）および突抜け現象を回避するために必要である。
【００１５】
上述した特許出願に開示されている方法および本発明の図１の相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂを作製する方法の双方において、第１の工程では、シリコン基板１００をドーピングしてウェル１０６ａおよび１０６ｂをそれぞれ形成し、次いでＳｉＯ2の薄膜１１４上に位置するゲートポリ１１２を作製する。図２は、上述した特許出願に開示されている作製方法および本発明の方法双方の次の工程を示し、作製中の拡張部１１８（作製中であり、ゲートポリ１１２の上部多結晶性シリコン層２００ならびにウェル１０６の上部結晶性シリコン表面層２０２ａ、２０２ｂ、２０４ａおよび２０４ｂを含む図１のＭＯＳＦＥＴの領域）を所望の微小深さまでアモルファス化する（これらの表面層２０２ａ、２０２ｂ、２０４ａおよび２０４ｂは、作製中のＭＯＳＦＥＴのソースおよびドレイン１０８ａ、１０８ｂ、１１０ａ、および１１０ｂ内に含まれる）。アモルファス化は、重元素（例えば、アルゴン、シリコン、またはゲルマニウム）をイオン注入することにより達成され得る。しかし、少量でシリコンをアモルファス化し、階段形（ａｂｒｕｐｔ）アモルファス−結晶インターフェースを生成し、シリコン格子中で等電位になるのはゲルマニウムであるので、ゲルマニウムを用いるのが好ましい。
【００１６】
より詳細には、図２に示すように、ゲートポリ１１２側にあるアモルファス化される表面層２０２ａ、２０２ｂ、２０４ａ、および２０４ｂは、絶縁素子１０２までずっと伸長する。例示目的のため、これらの層の所望の微小アモルファス化深さを（８０ｎｍよりも低い）３０ｎｍと仮定すると、この所望の３０ｎｍのアモルファス化深さを達成するためには、２×１０4ａｔｏｍｓ／ｃｍ2の分量が必要になる。２×１０14ａｔｏｍｓ／ｃｍ2の分量で２０ＫｅＶのゲルマニウムを打ち込むと、この所望の３０ｎｍのアモルファス化深さを表面層２０２および２０４上に達成できる。この注入条件は、既存の大電流注入装置を用いれば、容易に入手可能である。しかし、所望のアモルファス化深さに応じて、注入分量の範囲は１×１０13ａｔｏｍｓ／ｃｍ2〜１×１０16ａｔｏｍｓ／ｃｍ2となり、注入エネルギー範囲は５ｋｅＶ〜４００ｋｅＶとなる。
【００１７】
本発明の方法の次なる工程において、アモルファス化層２０２ａおよび２０４ａにｐ＋の分量のドーパント（例えば、ホウ素）イオンを注入、アモルファス化層２０２ｂおよび２０４ｂにｎ＋の分量のドーパント（例えば、亜りん酸または砒素）イオンを打ち込む。微量ドープされた拡張部用の分量は典型的には、５×１０14ａｔｏｍｓ／ｃｍ2である。ホウ素、亜りん酸および砒素用の注入エネルギーは典型的には、それぞれ２５０、２０００、および５０００エレクトロンボルトである。より一般的には、イオン注入分量は１０13〜１０16ａｔｏｍｓ／ｃｍ2であり、イオン注入エネルギーは１０〜１００，０００エレクトロンボルトである。
【００１８】
ここで図２ａを参照すると、ＬＴＡプロセスに従って図２の構造物の表面を直接照射した場合に発生する加熱時の溶融閾値シフト問題が示されている。図２ａにおいて、図２の構造を破線で示す。図２ａにおいて、図２の構造物の表面全体が、実質的に均一な高出力のレーザ照射２０６によってフラッドしている。本出願人は、照射２０６を得るために３０８ｎｍの波長で動作するパルスＸｅＣｌエキシマレーザを用いたが、他の種類のエキシマレーザ（例えば、１９３ｎｍのＡｒＦレーザ、２４８ｎｍのＫｒＦレーザ、または３５１ｎｍのＸｅＦレーザ）を代わりに用いてもよい。レーザ照射の流束量範囲は、１ｃｍ2あたり０．０５ジュールから１ｃｍ2あたり１．０ジュールまでにもわたるが、アモルファス化されたシリコンを溶融温度まで加熱するのに十分でかつ結晶性シリコンを溶融温度まで加熱するのに不十分となるのに最も確実な照射流束量は、１ｃｍ2あたり０．６ジュールである。
【００１９】
絶縁素子１０２は、３０８ｎｍの照射光の入射に対して実質的に透明であるＳｉＯ2で構成されている点に留意されたい。酸化物の厚さに応じて、入射光は通常は、酸化物絶縁素子の下にあるシリコンに選択的に吸収されるか、または絶縁素子により反射される。図２ｂはこれを図示したものであり、シリコン上にあるシリコン酸化物層の反射率を酸化物層の厚さの関数として示している。反射されない光は下にあるシリコン基板に吸収される。コーティングされていないシリコンの３０８ｎｍの照射光の入射に対する反射率は常時０．６であるので、酸化物層の厚さが間違っていると、吸収量がほぼ２倍になり得る。ＳｉＯ2絶縁素子１０２が吸収に最適な厚さである場合、下にあるシリコン基板を通過する高出力のレーザ照射２０６によってシリコン基板が高温で加熱されて溶融し得、その結果絶縁構造に望ましくない変化が生じる。図２ａ中の実線は、（１）直接入射する高出力のレーザ照射２０６に対して垂直なシリコン頂部表面に吸収される比較的多量の熱エネルギーを示す太線の構成要素２０８ａと、（２）吸収用に最適な厚さの絶縁素子からシリコン表面に移動してくる熱エネルギーに応答してＳｉＯ2絶縁素子１０２の下部と接触するシリコン表面に吸収される比較的大量の熱エネルギーを示す実線の構成要素２０８ｂと、（３）照射光の入射に対してほぼ平行のシリコン表面に吸収される比較的少量の熱エネルギーを示す細線の構成要素２０８ｃとを含む。
【００２０】
シリコンゲート高さおよび長さは、厳密な公差内に保持されているが、ＳｉＯ2絶縁素子１０２の厚さが大きく変動するのは普通であり、予想されることである。従って、ＳｉＯ2絶縁素子１０２の下部と接触するシリコン表面の加熱は制御不可能である。絶縁領域内に余計な熱があると、望ましくないドーパントの拡散がウェル内に発生し、ソース／ドレインおよびゲートのアモルファス化された領域を溶融するのに必要な熱エネルギーが低減する。閾値の低下レベルは、ソース／ドレイン領域とＳｉＯ2絶縁素子１０２との間の近接度およびＳｉＯ2絶縁素子１０２と接触するシリコンに吸収される３０８ｎｍの照射の入射量を決定する酸化物絶縁素子の厚さに依存する。これにより、前述した加熱時に溶融閾値がシフトする問題が発生し、図２の構造物表面に所望の溶融深さを作製するのに必要な熱エネルギーの量が、デバイスの形状および処理条件によって大きく影響される。
【００２１】
この加熱の際に溶融閾値がシフトする問題に対する本出願人の前述の対策では、図２に示す構造物の表面全体を不透明材料の堆積層（例えば、殆どが金属酸化物、金属窒化物、金属炭化物、炭素等の３０８ｎｍの照射の入射をかなり吸収し、シリコンよりも溶融温度が高い材料）で被覆することにより、照射の表面吸収を均一にする。図３に示す本発明の好適な実施形態において、選択された材料の不透明層は、窒化タンタルを含む。窒化タンタルを選択したのは、反射率が低く、吸収率が高く、シリコン処理に適合するためである。不透明層用に望ましい他の材料としては、タングステンおよびタンタルがある。より詳細には、図３に示す好適な実施形態において、ＳｉＯ2絶縁素子１０２の頂部表面およびアモルファス化されたシリコンの頂部表面２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂを、先ずＳｉＯ2の比較的薄い（１５ｎｍ）層３１０で被覆し、次いで、このＳｉＯ2の薄層を、窒化タンタルの比較的厚い（３０ｎｍ）層３１２で被覆する。より一般的には、ＳｉＯ2層の厚さは、５ｎｍ〜５０ｎｍの範囲であり得、窒化タンタル層の厚さは、３０８ｎｍの照射光の入射全てを吸収するのに十分なものが好ましく、厚さの範囲は２０〜１５０ｎｍであり得る。一般的に、不透明材料の層の堆積厚さは、レーザ照射光の入射の選択波長の５０％より多くを吸収するのに少なくとも十分であるべきである。どんな場合にも、窒化タンタルがシリコン表面に直接接触した場合にシリコンが汚染されるのを回避するために、ＳｉＯ2層をアモルファス化されたシリコンと窒化タンタル層との間に設ける必要が発生する。
【００２２】
公知のように、アモルファスシリコンは、結晶性シリコンと比較して、１０分の１の熱伝導率と、３００℃低い溶融温度と、３０％低い反射率とを有する。図３ａを参照して、吸収率の高い窒化タンタル層３１２の頂部表面に入射する高出力レーザ照射２０６は、層３１２を比較的高温まで加熱するのに十分である。熱は、ＳｉＯ2層３１０を通過してアモルファスシリコン２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂに伝わるとき、アモルファスシリコン２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂを溶融させるに十分でるが、アモルファスシリコン（図３ａの領域２０２ａ、２０２ｂ、２０４ａ、および２０４ｂ）の下にある結晶性シリコンを溶融させるのには不十分である。
【００２３】
ＳｉＯ2は、比較的熱伝導性に乏しく、直接入射する照射を吸収しないため、図３ａに細線３０８で示すように、絶縁素子１０２の両側と接触するシリコンは、高出力レーザ照射２０６が窒化タンタル層３１２の頂部表面に入射すると、ごくわずかだけ加熱される。
【００２４】
溶融したアモルファス化されたシリコン層を冷却した後、この層を再び結晶化させることにより、窒化タンタル層３１２を剥離する。
【００２５】
上記にて述べてきた本発明の作製方法の工程は、図３および３ａに示すＬＴＡプロセスを含み、拡張部１１８の微小深さ（好適には３０ｎｍの深さ）の接合部を形成するために用いられる。しかし、この場合、図１に示すＣＭＯＳ ＦＥＴのソース領域深部およびドレイン領域を作製するために用いられる類似の方法も用いられ得る。具体的には、拡張部１１８の微小深さの接合部を作製した後、側壁スペーサ１１６を作製する。その後、各側壁スペーサ１１６と絶縁素子１０２との間に配置されたソース深部およびドレイン領域の各々を、上述した元のアモルファス化深さよりも深い所望の深さまで再度アモルファス化する。これは、より大きなエネルギー（例えば、４０ｋｅＶ）およびより大きな分量のゲルマニウム注入（例えば、６×１０14ａｔｏｍｓ／ｃｍ2）により達成され得る。このような再アモルファス化を行った後、イオン注入によりさらなる分量のドーパントをソース深部およびドレイン深部に与え、全部で１×１０15ａｔｏｍ／ｃｍ2の分量のドーパントを与えるのが好ましい。最終的に作製されたソース深部および接合部の深部の深さは、それぞれのアモルファス化深さのみによって制御されるため、ホウ素、亜りん酸および砒素用の注入エネルギーはそれぞれ、２５０、２０００、および５０００エレクトロンボルトのままである。このアモルファス化工程は、ドーパント注入工程の前後どちらにでも行ってよい。ソース深部および接合部の深部を作製する最終工程でもやはり、アモルファスシリコンのみを溶融するのに効果的な３０８ｎｍの照射に頂部表面を晒した窒化タンタル層を堆積する工程と、その後、窒化タンタル層を剥離工程とを含むＬＴＡプロセスを用い、これにより、ソース接合部およびドレイン接合部を、作製されるＣＭＯＳ ＦＥＴの溶解シリコン深さのみにより決定される所望の深さに形成する。所望の深さは好適には１２０ｎｍであるが、所望深さの範囲は、８０〜２００ｎｍである。
【００２６】
上述した本発明の好適な実施形態の方法において、ソース深部およびドレイン深部を作製する際、既に作製した微小深さの接合部は、側壁スペーサ１１６までずっと延びているため、これらの既に作製した微小深さ（すなわち、１５０ｎｍ未満の深さ）の接合部をアモルファス化する。しかし、微小深さの接合部の範囲は、拡張部の場所のみに限られるため、ソース深部およびドレイン深部を含まない点が理解されるべきである。この場合、ソースおよびドレイン位置のアモルファス化は、拡張位置のアモルファス化の前後どちらにでもソース深部およびドレインのアモルファス化を行うことができるよう、拡張位置のアモルファス化の影響を受けない。また、本発明は、ＭＯＳＦＥＴの拡張部ならびにソース深部およびドレイン深部の両方を作製するためだけではなく、ＭＯＳＦＥＴの拡張部のみを作製するために用いるか、あるいは、ＭＯＳＦＥＴのソース深部およびドレイン深部のみを作製するために用いることもできる。
【００２７】
シリコンウェハ表面上の吸収層を一般化し、堆積し、吸収すると、ウェハ表面全体にわたるレーザ照射の吸収が均一になる。これにより。絶縁素子にレーザ照射が吸収された場合に発生していたであろう不測事態を回避できる。その上、熱源をウェハ表面に近づけたため、絶縁素子近隣のシリコンが熱を吸収することにより起こる熱トラッピングが発生しなくなる。従って、本発明は、絶縁され、間隔付けられ、微小な深さの接合の複数のＭＯＳＦＥＴのシリコンウェハの選択領域上への作製において、ＬＴＡプロセスを実用的なものにする。
【図面の簡単な説明】
【図１】 図１は、上述した特許出願の図１と同一であり、現在のシリコンＣＭＯＳ技術に従って作製されたｎチャンネルおよびｐチャンネルのＦＥＴの構造を概略的に示す。
【図２】 図２は、本発明の方法工程に従って作製される２つの図１のＦＥＴの構造を概略的に示し、これらの工程は、作製段階における以下の作業が終了した直後に行われる；（１）ＦＥＴ絶縁素子の作製： （２）ＦＥＴウェルのドーピング （３）ＦＥＴシリコン表面層のアモルファス化：および （４）ＦＥＴのソースおよびドレインのドーピング。
【図２ａ】 図２ａは、ＬＴＡプロセスに従って図２の構造の表面を直接照射した場合に発生する、加熱の際の１０個の溶融閾値シフト問題（ｍｅｌｔ−ｔｈｒｅｓｈｏｌｄ−ｓｈｉｆｔ ｈｅａｔｉｎｇ １０ ｐｒｏｂｌｅｍ）を説明するために用いられる。
【図２ｂ】 図２ｂは、厚さの関数として示したＳｉＯ2の反射率の変動性と、厚さの関数として示したＳｉＯ2の反射率の安定度とを比較した結果を示す。
【図３】 図３は、本発明の方法工程に従って作製される上記の２つの図１のＦＥＴの構造を概略的に示し、図２に示す作製段階よりも後の作製段階を示す。
【図３ａ】 図３ａは、ＬＴＡプロセスに従って直接照射される図３の構造物の２０個の表面（２０ ｓｕｒｆａｃｅ）により発生する熱効果を説明するために用いられる。
（発明の背景）
（発明の分野）
本発明は、集積回路（ＩＣ）の作製に関し、より詳細には、浅層接合形成を用いた金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むＩＣの作製に関する。
【０００２】
（従来技術の説明）
本明細書中、１９９７年１月３１日に出願され、本出願の譲受人に譲渡された米国特許出願第０８／７９２，１０７号を参考のため援用する。本発明および上記の特許出願は、０．２５μｍからわずか０．１８μｍまで小型化したゲート長寸法を有するＭＯＳＦＥＴ（例えば、ＣＭＯＳ電界効果トランジスタ等）を作製する際に発生する問題への代替策に関する。ＣＭＯＳ技術におけるこの０．１８μｍという寸法に関して、これらの接合深さは、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎの「Ｔｈｅ Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ （１９９５）」によれば、８０ｎｍ未満になると予測されている。
【０００３】
上記の各代替策の第１段階は、各ＭＯＳＦＥＴの結晶シリコンの表面層を選択し、その層を選択した深さまでアモルファス化することである。しかし、これらの代替策の各々は、その後の工程がそれぞれ異なる。
【０００４】
上述した特許出願に開示されている対策の場合、選択した量のドーピング材料を、アモルファス化されたシリコンの選択された表面層上に膜として堆積させ、次いで、従来技術であるガス射出浸漬レーザドーピング（Ｐ−ＧＩＬＤ）を用いて、シリコン層の選択されたアモルファス化された表面層の少なくとも一部分を、アモルファス化されたシリコンを溶融するのには十分であるが、結晶性シリコンを溶融するには不十分な温度になるまで特定の時間にわたって一時的に加熱する（これは、アモルファス化されたシリコンの溶融温度は結晶性シリコンの溶融温度よりも実質的に低いからである）。Ｐ−ＧＩＬＤは、比較的新しい技術であり、当該分野では、現行のプロセスにおいて１１工程まで削減し、非常に浅層かつ鮮鋭なドーピング領域を広範囲なドーピング濃度で製造可能な点において既知である。Ｐ−ＧＩＬＤは、不純物をシリコン中の正確な位置に組み込む革命的なアプローチであり、注入を行う前にドーピングする領域を規定するためにウェハ上にマスクを構築する必要を無くす。上述の特許出願の教示内容に従うと、ドーピング深さ（ゆえに選択された表面層に形成される接合深さ）は、溶融したアモルファス化選択表面層の深さのみによって決定される。特定の加熱時間が終了すると、加熱部分の溶融したシリコンを冷却することにより、選択表面層の溶融部分のシリコンを再結晶化させる。最後に、選択表面層の溶融部分の再結晶化されたシリコンは、アニーリングされ得る。
【０００５】
公知のように、アモルファス化注入を行うと、点欠陥の過飽和を生成する。アニーリングの際、点欠陥が注入によって、拡張された欠陥の核生成を起こす。拡張した欠陥部分をアニーリング除去するためには、従来の高速熱プロセスを用いて臨界アニーリング温度を選択した時間（例えば、１０５０℃を１０秒間等）にわたって欠陥部分に与える必要がある場合が多い。しかし、アモルファス化されたシリコンをＰ−ＧＩＬＤドーピング動作によりレーザ溶融する場合、特定の量のアニーリングを行う必要を伴う。また、レーザプロセスの後に少数の点欠陥が現れるため、この熱サイクルの結果、接合部分の動きが良好でなくなる可能性がある。そのため、上記の特許出願で推測されているように、レーザアニーリングされた接合部分に追加アニーリングする必要が無くなり得る。しかし、上記の特許出願でさらに推測されているように、追加アニーリングが必要かどうかを決定するために、レーザアニーリングの後に、試験的に拡散範囲を正確に決定する必要がある。
【０００６】
本発明により提供される対策は、従来技術のドーパントのイオン注入をシリコンの選択アモルファス化された表面層の少なくとも一部分に施し、次いで、レーザ熱アニーリング（ＬＴＡ）を用いて、アモルファス化されたシリコンを溶融するには十分であるが結晶性シリコンを溶融するには不十分な温度になるまで特定の時間にわたってこのシリコンの表面層を一時的に加熱する（これは、アモルファス化されたシリコンの溶融温度は結晶性シリコンの溶融温度よりも実質的に低いからである）。特定の加熱時間が終了すると、加熱部分の溶融シリコンを冷却することにより、この選択表面層の溶融部分のシリコンを再結晶化させる。
【０００７】
ＬＴＡプロセスは、いくつかの点においてはＰ−ＧＩＬＤプロセスに類似するが、他の点においてはＰ−ＧＩＬＤプロセスと顕著に異なる。これらの双方のプロセスにおいて、シリコンウェハの選択領域をガス中に浸漬し、高出力投射レーザ照射を用いて、浸漬ガスおよび照射されているウェハ表面の特定の領域を加熱する。しかし、Ｐ−ＧＩＬＤプロセスに用いる浸漬ガスが気化ドーパントを含む活性ガスであるのに対し、ＬＴＡプロセスで用いる浸漬ガスは、窒素のような比較的不活性のガスである。また、Ｐ−ＧＩＬＤプロセスでは、間隔付けられたレチクルパターン群を、鮮鋭に規定され、間隔付けられたシリコンウェハのドーピング領域の対応する群上に正確に投影するために、解像能力の高い投影光学を必要とする。しかし、ＬＴＡプロセスの投影光学の解像能力は、（レーザ照射によってシリコンウェハの選択領域全体をフラッドするのに十分であればよいため）Ｐ−ＧＩＬＤプロセスに必要な投影光学の高解像能よりも実質的に低い。従って、ＬＴＡプロセスでの用途に適した投影光学の方が、Ｐ−ＧＩＬＤプロセスでの用途に適した投影光学よりも簡単かつ低コストであることは明白である。しかし、浅層接合形成を用いたＭＯＳＦＥＴの作製においてＬＴＡプロセスによる製造を可能とするためには、レーザ照射エネルギーの変動に堪える十分に大きなプロセス限界が必要であり、レーザを正確に選択し、レーザ照射空間を適切に均質化すれば、この条件を満たすことができる。
【０００８】
それにもかかわらず、浅層接合を用いたＭＯＳＦＥＴの作製において、作製プロセスにおいてアモルファス化されたシリコン層中にドーパントを打ち込んだ後の時点でＬＴＡプロセスをシリコンウェハ表面に直接施したときに、問題が発生している。これらの問題の原因は、シリコンウェハ表面が照射光の入射を均一に吸収しない点にある。この不均一な吸収のため、照射によりフラッドした選択領域の形状が影響を受け、その結果、作製されるＭＯＳＦＥＴの浅層接合部分の溶融閾値が変動およびシフトする。溶融閾値がこのようにシフトすると、公知のように、ＬＴＡプロセスを用いるには、変動性が大き過ぎる。
【０００９】
本発明は、この溶融閾値に関する問題に対処することにより、実質的に透明な絶縁素子によりＭＯＳＦＥＴを互いに間隔付けた複数の浅層接合ＭＯＳＦＥＴの作製において、ＬＴＡプロセスによる製造を可能にする。
【００１０】
（発明の要旨）
複数の間隔付けられたＭＯＳＦＥＴのソース接合部およびドレイン接合部の少なくとも特定部分を、基板表面層の選択領域上に作製する方法を改良する方法を開示する。選択領域は、作製される前記複数のＭＯＳＦＥＴの隣接する結晶性シリコン材料間に配置される選択波長のレーザ照射に対して実質的に透明な第１の選択材料で構成される絶縁素子を備える。上記方法の１つの工程は、作製される複数のＭＯＳＦＥＴの結晶性シリコン材料の表面層を選択深さまでアモルファス化する工程を含む。上記改良方法は、以下の工程をさらに含む。
【００１１】
適切な種類のドーパントの分量を選択して、アモルファス化工程の前後どちらかに、作製中の複数のｎチャンネルおよびｐチャンネルのＭＯＳＦＥＴの前記シリコン表面層に適切な種類のドーパントの分量を選択的にイオン注入を施す工程と、
第１の選択厚さの第２の選択材料の少なくとも１層分を、基板の前記表面層の選択領域全体上に堆積する工程であって、前記第２の選択材料の層は、（１）入射してくるレーザ照射の選択波長を吸収し、（２）結晶性シリコンの溶融温度よりも高い溶融温度を有し、（３）選択波長レーザの入射に対する露出部分に配置された表面を有する、工程と、
第２の選択材料の該層の表面の選択領域全体を、選択波長の実質的に均一なエネルギーレーザ照射の選択値でフラッドする工程であって、選択値は、選択領域の下にあるシリコンをアモルファス化されたシリコンを溶融するのには十分であるが結晶性シリコンを溶融させるのには不十分な温度まで加熱される温度である、工程と、を含む。
【００１２】
溶融したシリコンを冷却した後に再結晶化させることにより、複数の間隔付けられたＭＯＳＦＥＴのソース接合部およびドレイン接合部の特定部分の深さを、アモルファス化された表面層の選択深さのみにより決定する。
【００１３】
（好適な実施例の説明）
図１を参照すると、２つの相補型ＣＭＯＳ構造が図示されている。このＣＭＯＳ構造は、シリコン基板１００、（ＳｉＯ2で構成された）絶縁素子１０２、および相補的ＦＥＴ１０４ａおよび１０４ｂを含む。相補型ＦＥＴ１０４ａおよび１０４ｂの構造は、ＦＥＴ１０４ａがｎウェル１０６ａ、ｐ+ソース１０８ａおよびｐ+ドレイン１１０ａを含むのに対し、ＦＥＴ１０４ｂはｐウェル１０６ｂ、ｎ+ソース１０８ｂおよびｎ+ドレイン１１０ｂを含む点においてのみ相違する。相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの構造は、他の全ての点において類似している。具体的には、相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂはどちらとも、（１）ＳｉＯ2の薄膜１１４によってＭＯＳＦＥＴのウェルから絶縁されたゲートポリ１１２と、（２）ＭＯＳＦＥＴ１０４ａおよび１０４ｂ各々のゲートポリ１１２をサポートする側壁スペーサ１１６と、（３）相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの各々の各ゲートポリ、ソース、およびドレインの上部に位置するケイ化物の電気的コンタクト１１７と、（４）相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂの各々をゲートポリ下のチャンネル領域に結合する微量ドープされた拡張部１１８とを含む。
【００１４】
図１から、最も浅い接合部は、ソース深部およびドレイン深部をゲートポリチャンネルに接続する微量ドーピングされた拡張部１１８であることは明らかである。拡張部１１８は、ドレインより誘発される障壁低減（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ、ＤＩＢＬ）および突抜け現象を回避するために必要である。
【００１５】
上述した特許出願に開示されている方法および本発明の図１の相補型ＭＯＳＦＥＴ１０４ａおよび１０４ｂを作製する方法の双方において、第１の工程では、シリコン基板１００をドーピングしてウェル１０６ａおよび１０６ｂをそれぞれ形成し、次いでＳｉＯ2の薄膜１１４上に位置するゲートポリ１１２を作製する。図２は、上述した特許出願に開示されている作製方法および本発明の方法双方の次の工程を示し、作製中の拡張部１１８（作製中であり、ゲートポリ１１２の上部多結晶性シリコン層２００ならびにウェル１０６の上部結晶性シリコン表面層２０２ａ、２０２ｂ、２０４ａおよび２０４ｂを含む図１のＭＯＳＦＥＴの領域）を所望の微小深さまでアモルファス化する（これらの表面層２０２ａ、２０２ｂ、２０４ａおよび２０４ｂは、作製中のＭＯＳＦＥＴのソースおよびドレイン１０８ａ、１０８ｂ、１１０ａ、および１１０ｂ内に含まれる）。アモルファス化は、重元素（例えば、アルゴン、シリコン、またはゲルマニウム）をイオン注入することにより達成され得る。しかし、少量でシリコンをアモルファス化し、階段形（ａｂｒｕｐｔ）アモルファス−結晶インターフェースを生成し、シリコン格子中で等電位になるのはゲルマニウムであるので、ゲルマニウムを用いるのが好ましい。
【００１６】
より詳細には、図２に示すように、ゲートポリ１１２側にあるアモルファス化される表面層２０２ａ、２０２ｂ、２０４ａ、および２０４ｂは、絶縁素子１０２までずっと伸長する。例示目的のため、これらの層の所望の微小アモルファス化深さを（８０ｎｍよりも低い）３０ｎｍと仮定すると、この所望の３０ｎｍのアモルファス化深さを達成するためには、２×１０4ａｔｏｍｓ／ｃｍ2の分量が必要になる。２×１０14ａｔｏｍｓ／ｃｍ2の分量で２０ＫｅＶのゲルマニウムを打ち込むと、この所望の３０ｎｍのアモルファス化深さを表面層２０２および２０４上に達成できる。この注入条件は、既存の大電流注入装置を用いれば、容易に入手可能である。しかし、所望のアモルファス化深さに応じて、注入分量の範囲は１×１０13ａｔｏｍｓ／ｃｍ2〜１×１０16ａｔｏｍｓ／ｃｍ2となり、注入エネルギー範囲は５ｋｅＶ〜４００ｋｅＶとなる。
【００１７】
本発明の方法の次なる工程において、アモルファス化層２０２ａおよび２０４ａにｐ＋の分量のドーパント（例えば、ホウ素）イオンを注入、アモルファス化層２０２ｂおよび２０４ｂにｎ＋の分量のドーパント（例えば、亜りん酸または砒素）イオンを打ち込む。微量ドープされた拡張部用の分量は典型的には、５×１０14ａｔｏｍｓ／ｃｍ2である。ホウ素、亜りん酸および砒素用の注入エネルギーは典型的には、それぞれ２５０、２０００、および５０００エレクトロンボルトである。より一般的には、イオン注入分量は１０13〜１０16ａｔｏｍｓ／ｃｍ2であり、イオン注入エネルギーは１０〜１００，０００エレクトロンボルトである。
【００１８】
ここで図２ａを参照すると、ＬＴＡプロセスに従って図２の構造物の表面を直接照射した場合に発生する加熱時の溶融閾値シフト問題が示されている。図２ａにおいて、図２の構造を破線で示す。図２ａにおいて、図２の構造物の表面全体が、実質的に均一な高出力のレーザ照射２０６によってフラッドしている。本出願人は、照射２０６を得るために３０８ｎｍの波長で動作するパルスＸｅＣｌエキシマレーザを用いたが、他の種類のエキシマレーザ（例えば、１９３ｎｍのＡｒＦレーザ、２４８ｎｍのＫｒＦレーザ、または３５１ｎｍのＸｅＦレーザ）を代わりに用いてもよい。レーザ照射の流束量範囲は、１ｃｍ2あたり０．０５ジュールから１ｃｍ2あたり１．０ジュールまでにもわたるが、アモルファス化されたシリコンを溶融温度まで加熱するのに十分でかつ結晶性シリコンを溶融温度まで加熱するのに不十分となるのに最も確実な照射流束量は、１ｃｍ2あたり０．６ジュールである。
【００１９】
絶縁素子１０２は、３０８ｎｍの照射光の入射に対して実質的に透明であるＳｉＯ2で構成されている点に留意されたい。酸化物の厚さに応じて、入射光は通常は、酸化物絶縁素子の下にあるシリコンに選択的に吸収されるか、または絶縁素子により反射される。図２ｂはこれを図示したものであり、シリコン上にあるシリコン酸化物層の反射率を酸化物層の厚さの関数として示している。反射されない光は下にあるシリコン基板に吸収される。コーティングされていないシリコンの３０８ｎｍの照射光の入射に対する反射率は常時０．６であるので、酸化物層の厚さが間違っていると、吸収量がほぼ２倍になり得る。ＳｉＯ2絶縁素子１０２が吸収に最適な厚さである場合、下にあるシリコン基板を通過する高出力のレーザ照射２０６によってシリコン基板が高温で加熱されて溶融し得、その結果絶縁構造に望ましくない変化が生じる。図２ａ中の実線は、（１）直接入射する高出力のレーザ照射２０６に対して垂直なシリコン頂部表面に吸収される比較的多量の熱エネルギーを示す太線の構成要素２０８ａと、（２）吸収用に最適な厚さの絶縁素子からシリコン表面に移動してくる熱エネルギーに応答してＳｉＯ2絶縁素子１０２の下部と接触するシリコン表面に吸収される比較的大量の熱エネルギーを示す実線の構成要素２０８ｂと、（３）照射光の入射に対してほぼ平行のシリコン表面に吸収される比較的少量の熱エネルギーを示す細線の構成要素２０８ｃとを含む。
【００２０】
シリコンゲート高さおよび長さは、厳密な公差内に保持されているが、ＳｉＯ2絶縁素子１０２の厚さが大きく変動するのは普通であり、予想されることである。従って、ＳｉＯ2絶縁素子１０２の下部と接触するシリコン表面の加熱は制御不可能である。絶縁領域内に余計な熱があると、望ましくないドーパントの拡散がウェル内に発生し、ソース／ドレインおよびゲートのアモルファス化された領域を溶融するのに必要な熱エネルギーが低減する。閾値の低下レベルは、ソース／ドレイン領域とＳｉＯ2絶縁素子１０２との間の近接度およびＳｉＯ2絶縁素子１０２と接触するシリコンに吸収される３０８ｎｍの照射の入射量を決定する酸化物絶縁素子の厚さに依存する。これにより、前述した加熱時に溶融閾値がシフトする問題が発生し、図２の構造物表面に所望の溶融深さを作製するのに必要な熱エネルギーの量が、デバイスの形状および処理条件によって大きく影響される。
【００２１】
この加熱の際に溶融閾値がシフトする問題に対する本出願人の前述の対策では、図２に示す構造物の表面全体を不透明材料の堆積層（例えば、殆どが金属酸化物、金属窒化物、金属炭化物、炭素等の３０８ｎｍの照射の入射をかなり吸収し、シリコンよりも溶融温度が高い材料）で被覆することにより、照射の表面吸収を均一にする。図３に示す本発明の好適な実施形態において、選択された材料の不透明層は、窒化タンタルを含む。窒化タンタルを選択したのは、反射率が低く、吸収率が高く、シリコン処理に適合するためである。不透明層用に望ましい他の材料としては、タングステンおよびタンタルがある。より詳細には、図３に示す好適な実施形態において、ＳｉＯ2絶縁素子１０２の頂部表面およびアモルファス化されたシリコンの頂部表面２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂを、先ずＳｉＯ2の比較的薄い（１５ｎｍ）層３１０で被覆し、次いで、このＳｉＯ2の薄層を、窒化タンタルの比較的厚い（３０ｎｍ）層３１２で被覆する。より一般的には、ＳｉＯ2層の厚さは、５ｎｍ〜５０ｎｍの範囲であり得、窒化タンタル層の厚さは、３０８ｎｍの照射光の入射全てを吸収するのに十分なものが好ましく、厚さの範囲は２０〜１５０ｎｍであり得る。一般的に、不透明材料の層の堆積厚さは、レーザ照射光の入射の選択波長の５０％より多くを吸収するのに少なくとも十分であるべきである。どんな場合にも、窒化タンタルがシリコン表面に直接接触した場合にシリコンが汚染されるのを回避するために、ＳｉＯ2層をアモルファス化されたシリコンと窒化タンタル層との間に設ける必要が発生する。
【００２２】
公知のように、アモルファスシリコンは、結晶性シリコンと比較して、１０分の１の熱伝導率と、３００℃低い溶融温度と、３０％低い反射率とを有する。図３ａを参照して、吸収率の高い窒化タンタル層３１２の頂部表面に入射する高出力レーザ照射２０６は、層３１２を比較的高温まで加熱するのに十分である。熱は、ＳｉＯ2層３１０を通過してアモルファスシリコン２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂに伝わるとき、アモルファスシリコン２００、２０２ａ、２０２ｂ、２０４ａ、２０４ｂを溶融させるに十分でるが、アモルファスシリコン（図３ａの領域２０２ａ、２０２ｂ、２０４ａ、および２０４ｂ）の下にある結晶性シリコンを溶融させるのには不十分である。
【００２３】
ＳｉＯ2は、比較的熱伝導性に乏しく、直接入射する照射を吸収しないため、図３ａに細線３０８で示すように、絶縁素子１０２の両側と接触するシリコンは、高出力レーザ照射２０６が窒化タンタル層３１２の頂部表面に入射すると、ごくわずかだけ加熱される。
【００２４】
溶融したアモルファス化されたシリコン層を冷却した後、この層を再び結晶化させることにより、窒化タンタル層３１２を剥離する。
【００２５】
上記にて述べてきた本発明の作製方法の工程は、図３および３ａに示すＬＴＡプロセスを含み、拡張部１１８の微小深さ（好適には３０ｎｍの深さ）の接合部を形成するために用いられる。しかし、この場合、図１に示すＣＭＯＳ ＦＥＴのソース領域深部およびドレイン領域を作製するために用いられる類似の方法も用いられ得る。具体的には、拡張部１１８の微小深さの接合部を作製した後、側壁スペーサ１１６を作製する。その後、各側壁スペーサ１１６と絶縁素子１０２との間に配置されたソース深部およびドレイン領域の各々を、上述した元のアモルファス化深さよりも深い所望の深さまで再度アモルファス化する。これは、より大きなエネルギー（例えば、４０ｋｅＶ）およびより大きな分量のゲルマニウム注入（例えば、６×１０14ａｔｏｍｓ／ｃｍ2）により達成され得る。このような再アモルファス化を行った後、イオン注入によりさらなる分量のドーパントをソース深部およびドレイン深部に与え、全部で１×１０15ａｔｏｍ／ｃｍ2の分量のドーパントを与えるのが好ましい。最終的に作製されたソース深部および接合部の深部の深さは、それぞれのアモルファス化深さのみによって制御されるため、ホウ素、亜りん酸および砒素用の注入エネルギーはそれぞれ、２５０、２０００、および５０００エレクトロンボルトのままである。このアモルファス化工程は、ドーパント注入工程の前後どちらにでも行ってよい。ソース深部および接合部の深部を作製する最終工程でもやはり、アモルファスシリコンのみを溶融するのに効果的な３０８ｎｍの照射に頂部表面を晒した窒化タンタル層を堆積する工程と、その後、窒化タンタル層を剥離工程とを含むＬＴＡプロセスを用い、これにより、ソース接合部およびドレイン接合部を、作製されるＣＭＯＳ ＦＥＴの溶解シリコン深さのみにより決定される所望の深さに形成する。所望の深さは好適には１２０ｎｍであるが、所望深さの範囲は、８０〜２００ｎｍである。
【００２６】
上述した本発明の好適な実施形態の方法において、ソース深部およびドレイン深部を作製する際、既に作製した微小深さの接合部は、側壁スペーサ１１６までずっと延びているため、これらの既に作製した微小深さ（すなわち、１５０ｎｍ未満の深さ）の接合部をアモルファス化する。しかし、微小深さの接合部の範囲は、拡張部の場所のみに限られるため、ソース深部およびドレイン深部を含まない点が理解されるべきである。この場合、ソースおよびドレイン位置のアモルファス化は、拡張位置のアモルファス化の前後どちらにでもソース深部およびドレインのアモルファス化を行うことができるよう、拡張位置のアモルファス化の影響を受けない。また、本発明は、ＭＯＳＦＥＴの拡張部ならびにソース深部およびドレイン深部の両方を作製するためだけではなく、ＭＯＳＦＥＴの拡張部のみを作製するために用いるか、あるいは、ＭＯＳＦＥＴのソース深部およびドレイン深部のみを作製するために用いることもできる。
【００２７】
シリコンウェハ表面上の吸収層を一般化し、堆積し、吸収すると、ウェハ表面全体にわたるレーザ照射の吸収が均一になる。これにより。絶縁素子にレーザ照射が吸収された場合に発生していたであろう不測事態を回避できる。その上、熱源をウェハ表面に近づけたため、絶縁素子近隣のシリコンが熱を吸収することにより起こる熱トラッピングが発生しなくなる。従って、本発明は、絶縁され、間隔付けられ、微小な深さの接合の複数のＭＯＳＦＥＴのシリコンウェハの選択領域上への作製において、ＬＴＡプロセスを実用的なものにする。
【図面の簡単な説明】
【図１】 図１は、上述した特許出願の図１と同一であり、現在のシリコンＣＭＯＳ技術に従って作製されたｎチャンネルおよびｐチャンネルのＦＥＴの構造を概略的に示す。
【図２】 図２は、本発明の方法工程に従って作製される２つの図１のＦＥＴの構造を概略的に示し、これらの工程は、作製段階における以下の作業が終了した直後に行われる；（１）ＦＥＴ絶縁素子の作製： （２）ＦＥＴウェルのドーピング （３）ＦＥＴシリコン表面層のアモルファス化：および （４）ＦＥＴのソースおよびドレインのドーピング。
【図２ａ】 図２ａは、ＬＴＡプロセスに従って図２の構造の表面を直接照射した場合に発生する、加熱の際の１０個の溶融閾値シフト問題（ｍｅｌｔ−ｔｈｒｅｓｈｏｌｄ−ｓｈｉｆｔ ｈｅａｔｉｎｇ １０ ｐｒｏｂｌｅｍ）を説明するために用いられる。
【図２ｂ】 図２ｂは、厚さの関数として示したＳｉＯ2の反射率の変動性と、厚さの関数として示したＳｉＯ2の反射率の安定度とを比較した結果を示す。
【図３】 図３は、本発明の方法工程に従って作製される上記の２つの図１のＦＥＴの構造を概略的に示し、図２に示す作製段階よりも後の作製段階を示す。
【図３ａ】 図３ａは、ＬＴＡプロセスに従って直接照射される図３の構造物の２０個の表面（２０ ｓｕｒｆａｃｅ）により発生する熱効果を説明するために用いられる。
Claims (15)
- 基板の表面層の選択された領域において間隔があけられた複数のＭＯＳＦＥＴの各々のソース接合部およびドレイン接合部のうちの少なくとも特定の部分を作製する方法において、該間隔があけられたＭＯＳＦＥＴの各々はｎチャンネルおよびｐチャンネルのうちの個々に選択されたチャンネルを備えており、該選択された領域は、該作製される複数のＭＯＳＦＥＴのうち隣接する複数のＭＯＳＦＥＴの結晶性シリコン材料の間に配置される選択された波長のレーザ照射に対して実質的に透明な第１の選択された材料で構成されている絶縁素子を備えており、
該方法は、
（ａ）該作製される複数のＭＯＳＦＥＴの該結晶性シリコン材料の選択された深さまで表面層をアモルファス化して、該ｎチャンネルおよび該ｐチャンネルを形成するステップと、
（ｂ）ステップ（ａ）を実行した後に、個々のＭＯＳＦＥＴに対して、適切なｎ種またはｐ種のドーパントのうち選択された分量のドーパントを、該作製される間隔があけられた複数のＭＯＳＦＥＴの各個々のＭＯＳＦＥＴに対応する該アモルファス化されたシリコン表面層に選択的にイオン注入を行うステップと、
（ｃ）ステップ（ｂ）を実行した後に、第１の選択された厚さの第２の選択された非金属材料の少なくとも１つの層を、該絶縁素子を含む該基板の該表面層の選択された領域全体に堆積するステップであって、該第２の選択された非金属材料の該層は、（１）該第２の選択された非金属材料の該層に入射してくるレーザ照射の選択された波長を吸収し、（２）結晶性シリコンの溶融温度よりも高い溶融温度を有する、ステップと、
（ｄ）ステップ（ｃ）を実行した後に、該第２の選択された非金属材料の該層の該表面の選択された領域全体に、該選択された波長の選択された値の実質的に均一なエネルギーレーザ照射を実行するステップであって、該選択された値は、アモルファス化されたシリコンを溶融するのには十分であるが、結晶性シリコンを溶融するのには不十分な温度まで、該選択された領域の下にあるシリコンが加熱される結果となるような値であり、該ステップ（ｃ）および該ステップ（ｄ）は、該基板の該表面層の該選択された領域において該間隔があけられた複数のＭＯＳＦＥＴの各々のソース接合部およびドレイン接合部を作製するときに該絶縁素子を介して加熱の際の溶融閾値シフト問題を解消するためのステップである、ステップと、
（ｅ）ステップ（ｄ）を実行した後に、該第２の選択された非金属材料の該層の該表面の選択された領域全体への該レーザの照射を停止するステップであって、該溶解したシリコンは、冷却された後に再結晶化する、ステップと
を包含する、方法。 - 前記ステップ（ｃ）は、
（ｆ）前記第２の選択された非金属材料を堆積するステップの前に、第２の選択された厚さの第３の選択された材料の層を堆積するステップであって、該第３の選択された材料は、前記アモルファス化されたシリコン表面層が該第２の選択された非金属材料と直接接触することによって汚染されることを防ぐ特性を示す、ステップを包含する、請求項１に記載の方法。 - 前記第１および第３の選択された材料のそれぞれは、ＳｉＯ２を含み、前記第２の選択された非金属材料は、窒化タンタルを含む、請求項２に記載の方法。
- 前記レーザ照射の前記選択された波長は、３０８ｎｍである、請求項３に記載の方法。
- 前記第２の選択された非金属材料である前記窒化タンタルの前記第１の厚さは、２０ｎｍから１５０ｎｍまでの範囲であり、前記第３の選択された材料である前記ＳｉＯ２の前記第３の厚さは、５ｎｍから５０ｎｍまでの範囲である、請求項４に記載の方法。
- 前記第１の厚さは、３０ｎｍであり、前記第３の厚さは、１５ｎｍである、請求項５に記載の方法。
- 前記第１および第３の選択された材料のそれぞれは、ＳｉＯ２を含み、前記第２の選択された非金属材料は、金属酸化物、金属窒化物、金属炭化物または炭素のうちから選択された材料を含む、請求項２に記載の方法。
- 前記第１の厚さは、前記第２の選択された非金属材料に入射してくるレーザ照射の選択された波長全体の５０％よりも多くを前記第２の選択された非金属材料が吸収するのに十分である、請求項１に記載の方法。
- 前記ＭＯＳＦＥＴのそれぞれはゲート部を備えており、
前記ＭＯＳＦＥＴのソース接合部およびドレイン接合部の前記特定の部分は、該ＭＯＳＦＥＴのゲート部分と隣接する関係で間隔があけられて配置された、該ソース接合部およびドレイン接合部の１５０ｎｍ未満の深さの拡張部を備えている、請求項１に記載の方法。 - 前記ＭＯＳＦＥＴのソース接合部およびドレイン接合部の前記特定の部分は、８０ｎｍから２００ｎｍの範囲にある深さを有する残り部分をさらに備えている、請求項９に記載の方法。
- 前記ソース接合部およびドレイン接合部の残り部分は、１２０ｎｍの深さを有する、請求項１０に記載の方法。
- 前記ＭＯＳＦＥＴのソース接合部およびドレイン接合部の前記特定の部分は、８０ｎｍから２００ｎｍの範囲にある深さを有する該ソース接合部およびドレイン接合部の特定の部分を備えている、請求項１に記載の方法。
- 前記ソース接合部およびドレイン接合部の前記特定の部分は、１２０ｎｍの深さを有する、請求項１２に記載の方法。
- 前記方法は、
（ｇ）前記溶融したシリコンを再結晶化させた後、前記第２の選択された非金属材料の前記堆積層を剥離するステップをさらに包含する、請求項３に記載の方法。 - 前記作製される複数のＭＯＳＦＥＴのうち隣接する複数のＭＯＳＦＥＴは、一対のＣＭＯＳ電界効果トランジスタを備えている、請求項１に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/141,842 | 1998-08-27 | ||
| US09/141,842 US5956603A (en) | 1998-08-27 | 1998-08-27 | Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits |
| PCT/US1998/025264 WO2000013213A1 (en) | 1998-08-27 | 1998-11-25 | Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002524846A JP2002524846A (ja) | 2002-08-06 |
| JP2002524846A5 JP2002524846A5 (ja) | 2006-01-19 |
| JP4295922B2 true JP4295922B2 (ja) | 2009-07-15 |
Family
ID=22497510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000568107A Expired - Fee Related JP4295922B2 (ja) | 1998-08-27 | 1998-11-25 | 小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5956603A (ja) |
| EP (1) | EP1121713B1 (ja) |
| JP (1) | JP4295922B2 (ja) |
| KR (1) | KR100582484B1 (ja) |
| DE (1) | DE69837054T2 (ja) |
| TW (1) | TW409293B (ja) |
| WO (1) | WO2000013213A1 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521501B1 (en) * | 1999-05-11 | 2003-02-18 | Advanced Micro Devices, Inc. | Method of forming a CMOS transistor having ultra shallow source and drain regions |
| US6586318B1 (en) * | 1999-12-28 | 2003-07-01 | Xerox Corporation | Thin phosphorus nitride film as an N-type doping source used in laser doping technology |
| EP1139409A3 (en) * | 2000-02-29 | 2003-01-02 | Agere Systems Guardian Corporation | Selective laser anneal on semiconductor material |
| US6570656B1 (en) | 2000-04-10 | 2003-05-27 | Ultratech Stepper, Inc. | Illumination fluence regulation system and method for use in thermal processing employed in the fabrication of reduced-dimension integrated circuits |
| US6645838B1 (en) * | 2000-04-10 | 2003-11-11 | Ultratech Stepper, Inc. | Selective absorption process for forming an activated doped region in a semiconductor |
| US6635588B1 (en) * | 2000-06-12 | 2003-10-21 | Ultratech Stepper, Inc. | Method for laser thermal processing using thermally induced reflectivity switch |
| JP4389359B2 (ja) * | 2000-06-23 | 2009-12-24 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6335253B1 (en) | 2000-07-12 | 2002-01-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form MOS transistors with shallow junctions using laser annealing |
| JP2002050764A (ja) * | 2000-08-02 | 2002-02-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法 |
| US6391695B1 (en) * | 2000-08-07 | 2002-05-21 | Advanced Micro Devices, Inc. | Double-gate transistor formed in a thermal process |
| US6479821B1 (en) * | 2000-09-11 | 2002-11-12 | Ultratech Stepper, Inc. | Thermally induced phase switch for laser thermal processing |
| US6635541B1 (en) | 2000-09-11 | 2003-10-21 | Ultratech Stepper, Inc. | Method for annealing using partial absorber layer exposed to radiant energy and article made with partial absorber layer |
| US6730583B2 (en) * | 2000-10-26 | 2004-05-04 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| US6365476B1 (en) | 2000-10-27 | 2002-04-02 | Ultratech Stepper, Inc. | Laser thermal process for fabricating field-effect transistors |
| JP4845299B2 (ja) | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6720241B2 (en) * | 2001-06-18 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| JP4209606B2 (ja) * | 2001-08-17 | 2009-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI282126B (en) * | 2001-08-30 | 2007-06-01 | Semiconductor Energy Lab | Method for manufacturing semiconductor device |
| US7317205B2 (en) * | 2001-09-10 | 2008-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing a semiconductor device |
| US7112517B2 (en) | 2001-09-10 | 2006-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Laser treatment device, laser treatment method, and semiconductor device fabrication method |
| US6734081B1 (en) * | 2001-10-24 | 2004-05-11 | Lsi Logic Corporation | Shallow trench isolation structure for laser thermal processing |
| US6723634B1 (en) * | 2002-03-14 | 2004-04-20 | Advanced Micro Devices, Inc. | Method of forming interconnects with improved barrier layer adhesion |
| US7135423B2 (en) * | 2002-05-09 | 2006-11-14 | Varian Semiconductor Equipment Associates, Inc | Methods for forming low resistivity, ultrashallow junctions with low damage |
| US6803270B2 (en) * | 2003-02-21 | 2004-10-12 | International Business Machines Corporation | CMOS performance enhancement using localized voids and extended defects |
| JP4589606B2 (ja) | 2003-06-02 | 2010-12-01 | 住友重機械工業株式会社 | 半導体装置の製造方法 |
| JP2005101196A (ja) * | 2003-09-24 | 2005-04-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US7109087B2 (en) * | 2003-10-03 | 2006-09-19 | Applied Materials, Inc. | Absorber layer for DSA processing |
| US6897118B1 (en) * | 2004-02-11 | 2005-05-24 | Chartered Semiconductor Manufacturing Ltd. | Method of multiple pulse laser annealing to activate ultra-shallow junctions |
| US7145104B2 (en) * | 2004-02-26 | 2006-12-05 | Ultratech, Inc. | Silicon layer for uniformizing temperature during photo-annealing |
| US7622374B2 (en) * | 2005-12-29 | 2009-11-24 | Infineon Technologies Ag | Method of fabricating an integrated circuit |
| KR101323222B1 (ko) * | 2006-03-08 | 2013-10-30 | 어플라이드 머티어리얼스, 인코포레이티드 | 기판상에 형성되는 구조체의 열적 프로세싱을 위한 장치 및 방법 |
| US20070221640A1 (en) * | 2006-03-08 | 2007-09-27 | Dean Jennings | Apparatus for thermal processing structures formed on a substrate |
| US7548364B2 (en) | 2006-07-31 | 2009-06-16 | Applied Materials, Inc. | Ultra-fast beam dithering with surface acoustic wave modulator |
| US20080025354A1 (en) * | 2006-07-31 | 2008-01-31 | Dean Jennings | Ultra-Fast Beam Dithering with Surface Acoustic Wave Modulator |
| US20080045041A1 (en) * | 2006-08-17 | 2008-02-21 | Toshiba America Electronic Components, Inc. | Liquid Immersion Laser Spike Anneal |
| US7759773B2 (en) * | 2007-02-26 | 2010-07-20 | International Business Machines Corporation | Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity |
| US7745909B2 (en) * | 2007-02-26 | 2010-06-29 | International Business Machines Corporation | Localized temperature control during rapid thermal anneal |
| US7692275B2 (en) * | 2007-02-26 | 2010-04-06 | International Business Machines Corporation | Structure and method for device-specific fill for improved anneal uniformity |
| US7679166B2 (en) * | 2007-02-26 | 2010-03-16 | International Business Machines Corporation | Localized temperature control during rapid thermal anneal |
| US20090096066A1 (en) * | 2007-10-10 | 2009-04-16 | Anderson Brent A | Structure and Method for Device-Specific Fill for Improved Anneal Uniformity |
| US7732353B2 (en) * | 2007-04-18 | 2010-06-08 | Ultratech, Inc. | Methods of forming a denuded zone in a semiconductor wafer using rapid laser annealing |
| US8148663B2 (en) | 2007-07-31 | 2012-04-03 | Applied Materials, Inc. | Apparatus and method of improving beam shaping and beam homogenization |
| US20110185971A1 (en) * | 2009-11-30 | 2011-08-04 | Uvtech Systems, Inc. | Laser doping |
| US8021950B1 (en) | 2010-10-26 | 2011-09-20 | International Business Machines Corporation | Semiconductor wafer processing method that allows device regions to be selectively annealed following back end of the line (BEOL) metal wiring layer formation |
| US9302348B2 (en) | 2011-06-07 | 2016-04-05 | Ultratech Inc. | Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication |
| US10436991B2 (en) | 2017-05-19 | 2019-10-08 | Adolite Inc. | Optical interconnect modules based on glass substrate with polymer waveguide |
| JP7542350B2 (ja) * | 2020-07-21 | 2024-08-30 | Ｊｓｗアクティナシステム株式会社 | レーザアニール装置、レーザアニール方法、及び半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669837A (en) * | 1979-11-12 | 1981-06-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4371421A (en) * | 1981-04-16 | 1983-02-01 | Massachusetts Institute Of Technology | Lateral epitaxial growth by seeded solidification |
| JPS5856409A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59115574A (ja) * | 1982-12-23 | 1984-07-04 | Semiconductor Energy Lab Co Ltd | 光電変換装置作製方法 |
| EP0178447B1 (en) * | 1984-10-09 | 1993-02-17 | Fujitsu Limited | A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology |
| US4659392A (en) * | 1985-03-21 | 1987-04-21 | Hughes Aircraft Company | Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits |
| JPH0793258B2 (ja) * | 1985-12-04 | 1995-10-09 | 富士通株式会社 | 導電体膜の再結晶化方法 |
| US4753895A (en) * | 1987-02-24 | 1988-06-28 | Hughes Aircraft Company | Method of forming low leakage CMOS device on insulating substrate |
| US5087576A (en) * | 1987-10-26 | 1992-02-11 | North Carolina State University | Implantation and electrical activation of dopants into monocrystalline silicon carbide |
| US5318915A (en) * | 1993-01-25 | 1994-06-07 | North Carolina State University At Raleigh | Method for forming a p-n junction in silicon carbide |
| US5908307A (en) * | 1997-01-31 | 1999-06-01 | Ultratech Stepper, Inc. | Fabrication method for reduced-dimension FET devices |
| US5918915A (en) * | 1997-11-03 | 1999-07-06 | Calteux; Kenneth J. | Sliding door lock |
-
1998
- 1998-08-27 US US09/141,842 patent/US5956603A/en not_active Expired - Lifetime
- 1998-11-25 DE DE69837054T patent/DE69837054T2/de not_active Expired - Lifetime
- 1998-11-25 KR KR1020017000004A patent/KR100582484B1/ko not_active IP Right Cessation
- 1998-11-25 JP JP2000568107A patent/JP4295922B2/ja not_active Expired - Fee Related
- 1998-11-25 EP EP98959621A patent/EP1121713B1/en not_active Expired - Lifetime
- 1998-11-25 WO PCT/US1998/025264 patent/WO2000013213A1/en active IP Right Grant
-
1999
- 1999-02-26 TW TW088102977A patent/TW409293B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5956603A (en) | 1999-09-21 |
| TW409293B (en) | 2000-10-21 |
| KR20010074629A (ko) | 2001-08-04 |
| WO2000013213A1 (en) | 2000-03-09 |
| KR100582484B1 (ko) | 2006-05-24 |
| EP1121713A4 (en) | 2003-07-16 |
| JP2002524846A (ja) | 2002-08-06 |
| DE69837054D1 (de) | 2007-03-22 |
| DE69837054T2 (de) | 2007-06-06 |
| EP1121713A1 (en) | 2001-08-08 |
| EP1121713B1 (en) | 2007-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4295922B2 (ja) | 小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 | |
| KR100511765B1 (ko) | 소형 집적회로의 제조방법 | |
| US6365476B1 (en) | Laser thermal process for fabricating field-effect transistors | |
| US6936505B2 (en) | Method of forming a shallow junction | |
| US6300208B1 (en) | Methods for annealing an integrated device using a radiant energy absorber layer | |
| US6927130B2 (en) | Method of manufacturing a trench gate type field effect transistor | |
| US20010012693A1 (en) | Method for forming a silicide region on a silicon body | |
| JP3277533B2 (ja) | 半導体装置の製造方法 | |
| JPH0669149A (ja) | 半導体装置の製造方法 | |
| KR20040029423A (ko) | 반도체 게이트의 도핑 방법 | |
| US20020192914A1 (en) | CMOS device fabrication utilizing selective laser anneal to form raised source/drain areas | |
| KR20010072876A (ko) | 집적장치의 실리사이드 영역 형성방법 | |
| JPS61179578A (ja) | 電界効果トランジスタの製作方法 | |
| US6040224A (en) | Method of manufacturing semiconductor devices | |
| JP2002246329A (ja) | 半導体基板の極浅ｐｎ接合の形成方法 | |
| JPH0677155A (ja) | 半導体基板の熱処理方法 | |
| JP5103695B2 (ja) | 電界効果型半導体装置の製造方法 | |
| US20010018258A1 (en) | Method for fabricating semiconductor device | |
| JP3031398B2 (ja) | Ｍｉｓトランジスタの作製方法 | |
| KR102608340B1 (ko) | 엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층 형성방법 | |
| JP3370029B2 (ja) | 半導体装置の作製方法 | |
| JP3387862B2 (ja) | 半導体装置の作製方法 | |
| JPH0845837A (ja) | 多結晶半導体膜の製造方法 | |
| KR20000026834A (ko) | 반도체 소자의 실리사이드 형성방법 | |
| JP2010135644A (ja) | 薄膜半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071217 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080306 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080313 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080411 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080728 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081007 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081015 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081126 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081203 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081218 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090413 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |