JP4280368B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は画像処理装置に関し、より具体的には、映像表示に使用する画像処理装置に関する。
【０００２】
【従来の技術】
図１１は、従来のカメラ一体型記録再生装置の概略構成ブロック図を示す。撮像素子１１０は、被写体の光学像を電気信号に変換し、その出力はＡ／Ｄ変換器１１２によりディジタル信号に変換されて撮影信号処理回路１１４に印加される。撮影信号処理回路１１４は、Ａ／Ｄ変換器１１２からの画像データに色キャリア除去、アパーチャ補及びガンマ処理等を施して輝度成分信号を生成し、同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等を施して色差成分信号を生成し、ＹＵＶ等の形式の映像データをＶＲＡＭ１１６に出力する。Ｙは輝度信号、Ｕは色差信号Ｂ−Ｙ、Ｖは色差信号（Ｒ−Ｙ）をそれぞれ示す。
【０００３】
ＶＲＡＭ１１６は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）に書き込み用と読み出し用のポートを設けて水平ライン毎のアドレッシングを容易にしたビデオ表示専用のメモリ素子からなる。撮影信号処理回路１１４から出力されるＹＵＶ信号は、例えば、下記に示すような順序で、
（上位データ）Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，・・・
（下位データ）Ｕ０，Ｖ０，Ｕ２，Ｖ２，Ｕ４，Ｖ４，・・・
画面片上から順にＶＲＡＭ１１６に格納される。
【０００４】
メモリ制御回路１１８は、画素拡大回路１２０により、ＶＲＡＭ１１６に記憶される画像データの一部を拡大してＶＲＡＭ１１６に書き戻すことができる。メモリ制御回路１１８は、ＶＲＡＭ１１６の記憶データを順に読み出しＴＶ系信号処理回路１２２に供給する。ＴＶ系信号処理回路１２２は、メモリ制御回路１１８からの画像データからコンポジット信号を生成してＤ／Ａ変換器１２４に出力し、Ｄ／Ａ変換器１２４は、ＴＶ系信号処理回路１２２のディジタルコンポジット信号をアナログ信号に変換する。ＬＰＦ１２６はＤ／Ａ変換器１２４の出力信号をビデオ信号の帯域に制限して、Ｄ／Ａ変換結果に含まれる高周波ノイズを除去する。
【０００５】
ＬＰＦ１２６の出力は、ビデオアンプ１２８により増幅されてＴＶモニタ１３０に印加される。ＬＰＦ１２６の出力はまた、液晶表示制御回路１３２に印加される。液晶表示制御回路１３２は、ＬＰＦ１２６の出力からＲＧＢ信号を生成し、液晶表示パネル１３４を駆動して、液晶表示パネル３４の画面上に画像を表示させる。液晶表示制御回路１３２には、ＮＴＳＣ用の場合で３．５８ＭＨｚのサブキャリア用の水晶振動子が付属し、ＰＡＬ用の場合では４．４３ＭＨｚのサブキャリア用の水晶振動子が付属する。
【０００６】
現在、ディジタルカメラ及びカムコーダに組み込まれる液晶表示パネルの多くは、フィールド画表示分のドット数（水平５５０×垂直２２０程度）しか具備しないので、インターレースのフレーム信号をそのまま印加すると、奇フィールドと偶フィールドが同一ライン上に表示され、画像がちらついてしまう。つまり、液晶表示パネルでは、一般的なＴＶモニタのようにインターライン方式でフレーム画を表示することができない。従って、液晶表示パネル上に画像を表示する場合、一般的には、フレーム画でなく、同一フィールドを２度印加することで、ちらつきの無い見やすい画像にしている。
【０００７】
フレーム画からフィールド画に切り替える場合には、次のようにしていた。すなわち、ＶＲＡＭ１１６をフレームメモリで構成した場合、偶フィールドの各ラインに１フィールド前の奇フィールドの各ラインと同じデータを書き込む必要がある。そのために、フレーム画からフィールド画への切り替えには、１フィールド画を書き込むための時間が余分に必要になる。ＶＲＡＭ１１６を２個のフィールドメモリで構成した場合は、一方のフィールドのメモリ読み出しだけを毎フィールド行うことになり、フレーム画からフィールド画への切り替えを瞬時に行える。しかし、複数個のメモリ構成になるので、実装上の回路面積が大きくなる。
【０００８】
表示画の一部を拡大表示する場合には、ＶＲＡＭ１１６の一部の画像データを画素拡大回路１２０で拡大して、再びＶＲＡＭ１１６に書き戻す必要がある。更に、表示画の一部を他の画像と入れ替える場合には、別に第２のＶＲＡＭを用意して、第２のＶＲＡＭの一部の画像データを第１のＶＲＡＭに書き込む必要がある。
【０００９】
【発明が解決しようとする課題】
従来例では、表示画像の一部を画像で代替する場合、代替途中の見苦しい画像を表示しないためには表示切り替え用の余計なＶＲＡＭが必要になり、ＤＲＡＭ容量が増大してしまうという問題があった。
【００１０】
また、表示画像を部分的に拡大する場合には、処理途中の見苦しい画像を表示しないようにするために表示切り替え用の別のＶＲＡＭが必要になるだけでなく、画素拡大用回路で拡大しながら再びＶＲＡＭに書き戻す手順をとるので、拡大表示への切り替えに時間がかかるという問題があった。
【００１１】
本発明は、このような問題点を解決する画像処理装置を提示することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る画像処理装置は、画像データを一時的に記憶する第１の記憶装置と、当該第１の記憶装置に画像データを書き込み及び読み出すインターフェース回路と、当該インターフェース回路により当該第１の記憶装置から読み出された画像データを一時記憶する第２の記憶装置と、当該画像データを表示する表示装置と、当該第１の記憶装置の読み出しアドレスを当該インターフェース回路に指示するアドレス発生回路であって、当該第１の記憶装置のビデオメモリ領域の指定部分を当該第１の記憶装置内の別の領域の記憶データで置換をするためのアドレスを発生自在なアドレス発生回路とを具備し、当該第２の記憶装置は当該表示装置の１画面分より少ない記憶容量を有しており、当該置換のために当該インターフェース回路により読み出された画像データを一時的に記憶し、記憶した順に当該画像データを読み出して当該表示装置へ出力し、当該表示装置において当該置換による画像データを水平方向に拡大して表示させる場合、当該第２の記憶装置による読み出しにより拡大率を制御し、当該表示装置において当該置換による画像データを垂直方向に拡大して表示させる場合、当該第１の記憶装置による読み出しにより拡大率を制御することを特徴とする。
【００１３】
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【００１４】
図１は、本発明の一実施例の概略構成ブロック図を示す。１０は光学像を電気信号に変換する撮像素子、１２は撮像素子１０のアナログ出力をディジタル信号に変換するＡ／Ｄ変換器、１４は、Ａ／Ｄ変換器１２の出力から、色キャリア除去、アパーチャ補正及びガンマ処理等により輝度データＹを生成すると同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等により色差データＲ−Ｙ，Ｂ−Ｙを生成し、ＹＵＶ形式のビデオデータを出力する撮影信号処理回路である。
【００１５】
１６は撮影画像データを一時記憶するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、１８はＤＲＡＭ１６にデータを書き込む及び読み出すメモリ・インターフェースである。ＤＲＡＭ１６上には、撮影画像（及び再生画像）をＴＶモニタ又は液晶表示パネルなどの画像表示装置で表示するためにその画像データを一時記憶するメモリ空間（ＶＲＡＭ）が割り当てられている。
【００１６】
図２は、ＶＲＡＭにおける画像データの格納形式例を示す。図２（１）はＹ：Ｕ：Ｖ＝４：４：４の場合、同（２）はＹ：Ｕ：Ｖ＝４：２：２の場合、同（３）はＹ：Ｕ：Ｖ＝４：１：１の場合、同（４）はＹ：Ｕ：Ｖ＝４：１：１で、再生の場合をそれぞれ示す。図２（２）のデータ量は、図２（１）の２／３であり、図３２（３）のデータ量は図２（２）の３／４である。必要十分なデータ量が確保出来るように用途に応じてデータ形式を選択することで、メモリ容量及びデータ転送効率の最適化を図ることが出来る。これは、システム構成上、大変に有効である。本実施例では、ＤＲＡＭ１６のＶＲＡＭには、Ｙ：Ｕ：Ｖ＝４：１：１形式で画像データを格納する。
【００１７】
更にＶＲＡＭの構成条件として、ＶＲＡＭサイズをＮＴＳＣ方式では水平７５２画素×垂直４９４ライン分とし、ＰＡＬ方式では水平７３６画素×垂直５８０ライン分とする。１フィールド分は、このライン数の半分に相当する容量になり、ＮＴＳＣ方式では２４７ライン分、ＰＡＬ方式では２９０ライン分になる。
【００１８】
従って、本実施例では、撮影信号処理回路１４は、Ａ／Ｄ変換器１２からの撮影画像データを処理してＹ：Ｕ：Ｖ＝４：２：２形式でメモリ・インターフェース１８に出力し、メモリ・インターフェース１８は、撮影信号処理回路１４からのＹ：Ｕ：Ｖ＝４：２：２形式の画像データをＹ：Ｕ：Ｖ＝４：１：１形式に変換してＤＲＡＭ１６の自然画用ＶＲＡＭ領域に書き込む。
【００１９】
２０は、ＤＲＡＭ１６の自然画用ＶＲＡＭから画像データをダイレクト・メモリ・アクセス（ＤＭＡ）方式で読み出す再生ＤＭＡ制御回路である。２２は、ＴＶモニタ及び液晶表示パネルなどの画像表示装置の画面上に自然画にスーパーインポーズして表示する文字及びキャラクタ等のビットマップ（ＢＭＰ）データをＤＲＡＭ１６からＤＭＡ方式で読み出すビットマップＤＭＡ制御回路である。
【００２０】
再生ＤＭＡ制御回路２０は、ＴＶモニタへ自然画のみを表示する場合に、ＶＲＡＭデータを読み出すためのアドレスをメモリ・インターフェース１８に出力し、メモリ・インターフェース１８はこれに応じて、ＤＲＡＭ１６から該当するアドレスの自然画データを読み出し、ＶＡＬＩＤフラグといっしょにＦＩＦＯ２４に供給する。図３は、再生ＤＭＡ制御回路２０によるメモリ読み出しの模式図を示す。図３において、実線は奇フィールド、破線は偶フィールドのラインをそれぞれ示す。１，２，・・・，Ｎは、１フレーム内のライン番号を示す。通常、ＴＶモニタはインターレース表示をしているので、これに合わせ、ＶＲＡＭからの読み出しラインは１，３，５，・・・，Ｎ−１，２、，４，・・・，Ｎという順番になる。１フレームのライン数Ｎは、ＮＴＳＣの場合に４９４本、ＰＡＬ方式の場合に５９０本である。再生ＤＭＡ制御回路２０の設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。フィールド表示の時には、偶数ラインに対して、１ライン前の奇数ラインデータを読み出すことになる。
【００２１】
再生ＤＭＡ制御回路２０と同様に、ビットマップＤＭＡ制御回路２２もまた、その設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。
【００２２】
２４は、メモリ・インターフェース１８からのデータを１／４ライン分、一時的に記憶するＦＩＦＯ（ファーストイン・ファーストアウト）メモリである。２６は１ラインの１／４の記憶容量を具備するＳＲＡＭである。ＦＩＦＯメモリ２４は、書き込みと読み出しで独立のポートを具備し、書き込み周期に対して非同期にデータを読み出すことが出来る。例えば、ＦＩＦＯメモリ２４の書き込み周期を、ＤＲＡＭ１６のアクセスクロック周期、言い換えるとシステムクロックと同じ５０ＭＨｚにする一方で、読み出しを、ＴＶ信号処理に適したサブキャリアの４倍クロック（４ｆｓｃ＝約１４ＭＨｚ）にする。これにより、ＴＶ信号処理のクロック周波数に依存せずに、システムクロック（ＤＲＡＭクロック）を決定でき、システムのパフォーマンスを比較的自由に向上させることができる。ＦＩＦＯメモリ２４の出力は、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式である。
【００２３】
２８は、Ｙ：Ｕ：Ｖ＝４：１：１形式をＹ：Ｕ：Ｖ＝４：２：２形式に変換する変換回路である。ビデオ出力の帯域としては、Ｙ：Ｕ：Ｖ＝４：１：１の情報量で十分である。しかし、文字及びキャラクタ等のビットマップ画像は帯域が広く、これとスーパーインポーズするには、自然画データをＹ：Ｕ：Ｖ＝４：２：２にしたほうが画質上、好ましい空である。
【００２４】
３０は、文字等のビットマップ画像データをパレットデータに変換するパレット変換回路である。ビットマップ画像データでそのままパレットの表示色を表現する場合、パレットの表示色の階調を多くすると１画素当たりのビット数が増え過ぎて、メモリ容量及びデータ転送効率を悪くしています。逆に１画素当たりのビット数を減らすと、パレットの表示色の階調が失われてしまう。そこで、ビットマップ画像データのビット幅をパレットの同時発色数に相当する値に設定し、パレット色の階調をある程度確保する方法を採用する。例えば、１画素当たりのビットマップ・データを４ビットとし、同時発色数を１６にし、表示色の階調を１６ビットで２５６階調にする。具体的には、１６ビット幅のパレットレジスタを１６個用意し、ビットマップデータの示す値によりこの１６個のパレットレジスタから１つを選択する。つまり、１画面上の同時発色数はビットマップデータのビット幅によって決まり、パレット色の階調はパレットレジスタのビット幅によって決まる。従って、パレット色の階調を維持したまま、同時発色数を制限するだけで、ビットマップ領域のデータ容量を小さくすることができる。
【００２５】
３２は、変換回路２８から出力される自然画像データに、パレット変換回路３０から出力されるビットマップ画像データをスーパーインポーズする合成回路である。例えば、パレット色の階調の１つとして透明色を用意し、その透明色部分に自然画像データをはめ込む。これにより、ビットマップ画像と自然画像を画素毎に切り替えることが可能になる。更には、合成回路１２の出力段にスーパーインポーズするか否かを選択自在なセレクタを設けることで、自然画像だけの出力と、ビットマップ画像を自然画像にスーパーインポーズした画像の出力を選択できるようになる。
【００２６】
３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の表示用の処理を施す再生信号処理回路である。３６は再生信号処理回路３４の出力データをアナログ信号に変換するＤ／Ａ変換器である。３８は、ＦＩＦＯメモリ２４、ＳＲＡＭ２６、変換回路２８，３０、合成回路３２、再生信号処理回路及びＤ／Ａ変換器３６のそれぞれにタイミング信号を供給する同期信号発生器（ＳＳＧ）である。
【００２７】
本実施例の動作を説明する。撮像素子１０の出力信号はＡ／Ｄ変換器１２によりディジタル信号に変換されて撮影信号処理回路１４に入力する。撮影信号処理回路１４は入力画像データに、色キャリア除去、アパーチャ補正及びガンマ変換等の処理を施して輝度データＹを生成し、色補間、マトリクス変換及びガンマ変換等の処理を施して色差データ色差データＵ（＝Ｂ−Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮影信号処理回路１４の出力データは、図２（２）に示す形式で、画面左上から順に
（上位データ）Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７・・・
（下位データ）Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６・・・
とメモリ・インターフェース１８に入力する。
【００２８】
メモリ・インターフェース１８は、撮影信号処理回路１４からのデータを図２（３）に示す形式に変換し、
（上位データ）Ｙ０Ｙ１Ｙ３Ｙ４Ｙ５Ｙ７・・・
（下位データ）Ｕ０Ｖ０Ｙ２Ｖ４Ｕ４Ｙ６・・・
としてＤＲＡＭ１６の自然画ＶＲＡＭ領域に書き込む。
【００２９】
ＴＶモニタへ自然画のみを表示する場合における再生ＤＭＡ制御回路２０とメモリ・インターフェース１８とのデータのハンドシェイクを説明する。同期信号発生器３８が発生する同期タイミング信号は、垂直ブランキング中では、垂直同期（Ｖｓｙｎｃ）時にＦＩＦＯメモリ２４が空になりメモリ・インターフェース１８への要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈの両方をアクティブにする。この要求により、メモリ・インターフェース１８は、再生ＤＭＡ制御回路２０で指示されたアドレス（自然画ＶＲＡＭ領域内）の画像データを読み出し、ＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４に供給する。メモリ・インターフェース１８は同時に、再生ＤＭＡ制御回路２０へのＡＣＫ信号をアドレスを認識した合図としてアクティブにする。再生ＤＭＡ制御回路２０は、ＡＣＫ信号がアクティブになったことを検知すると、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００３０】
この垂直ブランキング中には、ＦＩＦＯメモリ２４からデータが読み出されないので、次第にＦＩＦＯメモリ２４にデータが充満し、要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈはインアクティブ状態になる。ＦＩＦＯメモリ２４が空になると要求信号又はフラグＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになるが、信号ＰＢ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にインアクティブになる。
【００３１】
垂直ブランキングを抜けて映像期間に入ると、ＦＩＦＯメモリ２４からデータが読み出されていく。ＦＩＦＯメモリ２４のデータ量がＦＩＯＦＯメモリ２４のメモリ容量の８割を下回ると、前述したように信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになる。これに応じて、メモリ・インターフェース１８が、ＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する場合、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＰＢ＿ＲＥＱ＿Ｌがインアクティブになる。
【００３２】
仮に、信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになっても、メモリ・インターフェース１８がすぐに応答できない場合には、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で、信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＰＢ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、メモリ・インターフェース１８は、即時にＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する。ＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブになる。更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＰＢ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになった時点でＦＩＦＯメモリ２４へのデータ書き込みが途絶えてしまうと、やがてデータ量が２割を下回った時点で、再び信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。信号ＰＢ＿ＲＥＱ＿ＨがアクティブになってもＶＲＡＭデータがメモリ・インターフェース１８から供給されない最悪の場合には、やがてＦＩＦＯメモリ２４が空になる。ＦＩＦＯメモリ２４から読み出すデータが無くなると、ＴＶモニタ上の表示も異常になる。従って、信号ＰＢ＿ＲＥＱ＿Ｈのプライオリティを十分に高く設定し、このようなことが絶対に起きないようにしておく必要がある。
【００３３】
本実施例では、ＤＭＡ制御回路２０は、クロックエッジのタイミングでＡＣＫ信号を検出する。つまり、データの送受を連続的（バースト的）に行う場合は、前述のフラグ信号はアクティブになり続けて（アクティブハイの場合には、’Ｈ’のまま）、ＤＲＡＭ制御回路２０は、クロックエッジのタイミングで連続的にＡＣＫ信号を取り込む。従って、ＡＣＫ信号がアクティブ状態のときには、ＤＭＡ制御回路２０は、１クロック毎にアドレス計算を実行して、アドレスをメモリ・インターフェース４へ出力する。ＡＣＫ信号と同様に、ＶＡＬＩＤ信号、ＰＢ＿ＲＷＧ＿Ｌ信号及びＰＢ＿ＲＥＱ＿Ｈ信号等のフラグ信号も、連続的にアクティブになるので、クロックエッジのタイミングで連続的にデータが取り込まれる場合がありうる。当然ながら、単発時には１クロック幅のフラグ信号になる。
【００３４】
映像期間中には、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式でＦＩＦＯメモリ２４からデータが読み出され、変換回路２８に供給される。変換回路２８は、前述したように、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式の画像データを図２（２）に示すＹ：Ｕ：Ｖ＝４：２：２形式に変換し、合成回路３２に出力する。
【００３５】
自然画のみを表示する場合、合成回路３２は、単に、変換回路２８の出力画像データをそのまま再生信号処理回路３４に供給する。再生信号処理回路３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００３６】
Ｄ／Ａ変換器３６以降の構成は、従来のカメラ一体型記録再生装置の構成と同じになるので、ここでは、説明を省略する。
【００３７】
自然画像とビットマップ画像をスーパーインポーズして表示する場合の動作を説明する。
【００３８】
自然画像データのＤＲＡＭ１６からの読み出しから変換回路２８での変換までの処理は、上述の通りである。
【００３９】
ビットマップ画像のＤＲＡＭ１６からの読み出しも、基本的に自然画像と同じである。即ち、垂直同期（Ｖｓｙｎｃ）時にビットマップ用ＦＩＦＯメモリ２４は、空になり、メモリ・インターフェース１８への要求信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方をアクティブにする。メモリ・インターフェース１８は、ビットマップＤＭＡ制御回路２２が示すＤＲＡＭ１６上のビットマップ・アドレスからデータを読み出し、ビットマップデータ用のＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４へ供給する。メモリ・インターフェース１８は同時に、ビットマップＤＭＡ制御回路２２へのＢＭＰ＿ＡＣＫ信号を、アドレスを認識した合図としてアクティブにする。ビットマップＤＭＡ制御回路２２は、ＢＭＰ＿ＡＣＫ信号がアクティブになったことを検知して、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００４０】
要求信号又はフラグＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの変化は、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈと同じである。すなわち、ＦＩＦＯメモリ２４が空になると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｈのみがインアクティブになり、信号ＢＭＰ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がインアクティブになる。
【００４１】
自然画像とビットマップ画像は、一般的に、ＴＶ及び液晶表示パネルなどの画像表示装置の画面上での表示領域又はサイズが異なり、本実施例では、ビットマップ画像の表示領域は水平６４０×垂直４８０であり、自然画像の表示領域より一回り小さい。そのため、ビットマップデータの読み出しタイミングも、自然画像データの読み出しタイミングの内側に位置し、転送に必要なＦＩＦＯ容量も自然画より少ない。
【００４２】
しかし、基本的な回路動作としては自然画像データのそれと同じでよい。すなわち、ビットマップデータの読み出しタイミングになると、ＦＩＦＯメモリ２４からビットマップデータが読み出されていき、ＦＩＦＯメモリ２４の残ビットマップデータ量がビットマップ用ＦＩＦＯメモリ２４の容量の８割を下回ると、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになる。この変化に対し、メモリ・インターフェース１８がすぐに応答してビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る場合、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＢＭＰ＿ＲＥＱ＿Ｌがインアクティブになっていく。
【００４３】
仮に、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになったことにメモリ・インターフェース１８がすぐに応答できない場合、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＢＭＰ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、即時に、ビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る。そして、次第にＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブになる。、更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＢＭＰ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＢＭＰ＿ＲＥＱ＿Ｈがインアクティブになった時点で、ＦＩＦＯメモリ２４へのデータ書き込みが途絶えると、やがてデータ量２割を下回った時点で、再び、信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。
【００４４】
上述の４つのデータリクエスト信号では、最も優先度の高いのがＰＢ＿ＲＥＱ＿Ｈ信号であり、以下、ＢＭＰ＿ＲＥＱ＿Ｈ信号、ＰＢ＿ＲＥＱ＿Ｌ信号及びＢＭＰ＿ＲＥＱ＿Ｌ信号と続く。従って、４つのデータリクエストが同時に発生した場合、メモリインターフェース１８は、この優先順位に従ってデータを転送する。
【００４５】
ＦＩＦＯメモリ２４から読み出されたビットマップデータは、パレット変換回路３０に送られ、ここでパレットデータに変換される。パレット変換回路３０のパレットデータ出力は合成回路３２に送られる。合成回路３２は、変換回路２８からの自然画像データに変換回路３０からのビットマップ画像データをスーパーインポーズする。合成回路３２の出力は、再生信号処理回路３４に送られる。再生信号処理回路３４は、合成回路３２の出力に、クロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００４６】
再生ＤＭＡ制御回路２０とビットマップＤＭＡ制御回路２２のアドレス発生動作を説明する。図３は、フレーム構成のＶＲＡＭからのデータ読み出しの様子を示す。この場合、前述したように、奇フィールドに対して、奇数番目のライン＃１，＃３，＃５，・・・，＃（Ｎ−１）が順に読み出され、偶フィールドに対して偶数番目のライン＃２，＃４，・・・，＃Ｎが順に読み出される。○印は、再生ＤＭＡ制御回路２０が発生する奇フィールドのスタートアドレスを示し、□印は、再生ＤＭＡ制御回路２０が発生する偶フィールドのスタートアドレスを示す。
【００４７】
メモリ・インターフェース１８がＤＲＡＭ１６から１６ビットバス幅でインターフェースされているのであれば、再生ＤＭＡ制御回路２０が次に発生するアドレスは、上述のスタートアドレスに１６ビット（２バイト）加算したアドレスになる。つまり、再生ＤＭＡ制御回路２０は、メモリ・インターフェース１８からのＡＣＫ信号がアクティブになると、現アドレスに１６ビット（２バイト）加算しながらアドレス発生していく。
【００４８】
メモリ・インターフェース１８がＤＲＡＭ１６と３２ビットバス幅でインターフェースしているときには、上述のスタートアドレスに３２ビット（４バイト）加算したアドレスが、次に発生するアドレスになる。
【００４９】
アドレスが２バイトづつ加算されながらラインの終りまでくると、次は、第３ラインの一番左の位置の画素データのアドレスになる。この場合の加算量は、２バイト＋１ライン分（１１２８バイト）＝１１３０バイトになる。この１１３０バイトは、奇フィールドがライン＃１，＃３，・・・，＃（Ｎ−１）と１ライン置きにデータを読み出すことによるオフセット量（ＯＦＦＡ）である。
【００５０】
奇フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再生ＤＭＡ制御回路２０は、図３に口印で示す偶フィールドのスタートアドレスを発生する。その後、奇フィールドのときと同様に、２バイトずつ加算したアドレスを発生し、ラインの終りではオフセット量の１１３０バイトを加算したアドレスを発生する。そして、偶フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再び、奇フィールドのスタートアドレスに戻り、以降、繰り返してＶＲＡＭのデータ読み出しが行われていく。
【００５１】
再生ＤＭＡ制御回路２０は、ＮＴＳＣ規格とＰＡＬ規格のモード切り替えレジスタと、奇フィールドのスタートアドレスＳＴ＿ＡＤＤ＿１を記憶するレジスタと、偶フィールドのスタートアドレスＳＴ＿ＡＤＤ＿２を記憶するレジスタと、ライン終了から次のラインの先頭アドレスまでのオフセットＯＦＦＡを記憶するレジスタと、ＤＲＡＭ１６のバス幅に応じた連続データの加算量を記憶するレジスタとを具備する。
【００５２】
図４は、２つのフィールドメモリで構成したＶＲＡＭからのデータ読み出しの模式図を示す。図４（ａ）は、２つのフィールドメモリが隣接する場合、同（ｂ）は２つのフィールドメモリが離れている場合をそれぞれ示す。図４（ａ）の場合、ＤＲＡＭ１６上で、奇フィールドの最後の画素データに続いて、偶フィールドの初めの画素データが位置する。
【００５３】
図４に示すメモリ構成の場合、奇フィールド及び偶フィールド内でライン・データが連続しているので、オフセット量が２バイト（ＤＲＡＭ１６が３２ビットバスは場のときには４バイト）になること、及び、偶フィールドのスタートアドレスが異なる点が、図３に示すメモリ構成の場合との相違点である。従って、この２点の設定変更を再生ＤＭＡ制御回路２０に設定することにより、図３に示すＶＲＡＭ構成から図４に示すＶＲＡＭ構成に容易に切り替えられる。図４に示す構成の場合、ＴＶモニタ又は液晶表示パネルにフィールド表示するには、１つのフィールドメモリ分のデータで済むので、メモリ容量もフレーム構成の場合の半分で済むことになる。
【００５４】
図４に示すＶＲＡＭ構成を使用するのは、例えば、電子ビューファインダ（ＥＶＦ）表示である。ＥＶＦ表示では例えば、水平１６００画素×垂直１２００ラインの撮像素子から垂直画素同士を加算したフィールド（水平１６００画素×垂直６００ライン）を読み出し、縦横サイズを水平７５２画素×垂直２４７ラインにリサイズしてＶＲＡＭに書き込み、フィールド画を液晶表示パネルに表示する。
【００５５】
この時、液晶表示パネルには、毎秒６０フィールドを表示するが、撮像素子からは毎秒２５乃至３０フレームを読み出す。すなわち、ＶＲＡＭの書き込みレートと読み出しレートが異なっている。単一のフィールドＶＲＡＭでは、図５に例示するように、走っている人の胴が切られているような大変見ずらい画像が表示される。図５では、破線を境に１フィールド（３０ｍ秒）分の時間差の画像が上下に表示される。すなわち、破線より下には前のフィールド画が表示され、破線より上に現在のフィールド画が表示される。
【００５６】
本実施例では、ＶＲＡＭを２つのフィールドメモリからなる構成とすることで、この不具合を生じないようにする。書き込み途中のフィールドメモリからはデータを表示用に読み出さずに、データ書き込みが完了した時点で表示用とする。そして、ＥＶＦ動作から撮影動作に切り替えて、撮像素子からの画像をフレーム画としてＶＲＡＭにフリーズする場合、２枚のフィールドメモリの片方に奇フィールドを格納し、他方に偶フィールドを書き込み、奇フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿１を割り当て、偶フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿２を割り当てることにより、容易にフレーム画表示に切り替えることができる。
【００５７】
本来、図３に示すＶＲＡＭ構成も、図４に示すＶＲＡＭ構成も１フレーム分のメモリ容量を必要とするが、図４に示すＶＲＡＭ構成は、ＥＶＦ動作などにおいて図３に示すＶＲＡＭ構成より便利である。本実施例では、再生ＤＭＡ制御回路２０のレジスタ設定を変更することで、容易にどちらのＶＲＡＭ構成にも対応できる。
【００５８】
次に、表示画像の画素数よりも格段に多い画素数の撮像素子を使用し、その撮像素子の画素データを間引かずにＶＲＡＭに格納し、その一部を表示用に読み出す場合の動作を説明する。
【００５９】
図６は、水平１６００画素×垂直１２００ラインのＶＲＡＭを構成し、その中の水平７５２画素×垂直４９４ラインの部分を表示用とする場合の模式図を示す。この場合、ラインの最後のデータと次のラインの最初のデータのアドレスは１６００画素−７５２画素分、離れている。従って、図５に符号４０で示す範囲内の画像を表示画とするためには、先に説明したオフセット量を、（巨大ＶＲＡＭの１ライン）−（表示ＶＲＡＭの１ライン）に設定する。これにより、巨大ＶＲＡＭの一部の領域を表示できるようになる。
【００６０】
図６においては、領域４０，４２は、画像表示する水平７５２画素×垂直４９４ラインの部分を示し、例えば、表示画像を領域４０から領域４２に移行する。これは単なるアドレス操作のみであり、簡単に行える。領域４０の画像は、山頂にいる人物を示し、領域４２の画像は、山頂からハングライダーで飛び降りている人物を示す。
【００６１】
このように本実施例では、奇フィールド又は偶フィールドのスタートアドレスを変更するだけで、巨大ＶＲＡＭ中の任意の一部の画像を表示できる。一般的には、高画質な再生ズーム機能といえる。
【００６２】
次に、図７を参照して、本実施例の置換機能を説明する。図７は、９面マルチ画表示の状態でその内の一枚を書き換える様子を示す模式図であって、マルチ画表示内の画像を更新する場合で、右上の画像を人物画から風景画に書き換えているところを示す。
【００６３】
この置換機能は、再生ＤＭＡ制御回路２０内のアドレス発生回路に組み込まれる。このアドレス発生回路は、水平方向に１ライン分のカウンタと、垂直方向に表示ライン数分のカウンタを持ち、これらのカウンタを進めながら、前述したようにＶＲＡＭのアドレスを順次、発生する。すなわち、アドレス発生回路は、水平・垂直の各カウンタが図７に示す（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された数値範囲内にある場合に、図７の右側の小さい枠領域の画像に対応するアドレスを発生する。図７の右側の小さい枠領域の画像は、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２を先頭に、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２から所定バイト（１６ビットバス幅のとき２バイト、３２ビットバス幅のとき４バイト）ずつ加算して隣接画素のアドレスを発せさせることで、表示用に読み出され得る。図７の右側の小さい枠の画像の水平方向右端までデータを読み出したら、ＶＲＡＭ上のメモリ領域に戻る。即ち、図７の右側の小さい枠のＳＯＲ＿ＨＳＰＡＮ分のデータを読み出したなら、ＶＲＡＭ上のメモリ領域に戻ることになる。
【００６４】
ＶＲＡＭ上では、ＤＩＳ＿ＸＳＴにＳＯＲ＿ＨＳＰＡＮ分の値を加算したアドレスから順次、アドレスを発生させ、水平方向のカウンタが再びＤＩＳ＿ＸＳＴ値乃至ＤＩＳ＿ＸＥＮＤ値の領域内に入ったら、図７の右側の小さい枠領域の画像の第２ライン目のアドレスに切り替える。以降、水平・垂直のカウンタが（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された領域内に入る度に、図７の右側の小さい枠領域の画像のアドレスが発生され、９面マルチ画表示の右上の画像が、図７の右側の小さい枠領域の画像で置換される。
【００６５】
実際の利用に即して、この置換機能を説明する。先ず、撮影した画像のインデックス等を表示するのに、図７で示すようなマルチ画表示が行われる。この時、ＶＲＡＭ上に９枚の画像がマルチ画として書き込まれ、９面マルチ画として一括して画像表示される。９面マルチ画の右上の画像を更新する場合、例えば、図７上の右の別枠に示す人物画のように、９面マルチ画の右上の画像をＶＲＡＭとは別のメモリ領域にコピーする。そしてＶＲＡＭ上の右上の画像を家の建ち並んだ風景画に書き換えるのであるが、このデータ書き換え中は、先に別のメモリ領域にコピーした人物画を上述の置換機能を用いて表示する。書き換えが終了した段階でこの部分置換を止めれば、表示画像は、更新された家の風景画を含む９面マルチ画に瞬時に切り替わる。すなわち、メモリデータを書き換える際の見苦しい画像をユーザに表示しないようにできる。
【００６６】
従来は、マルチ画の書き換え途中の画像が表示されて、見苦しいものになっていた。または、これを避けるために、ＶＲＡＭを別に設け、画像の書き換えが終ってからＶＲＡＭを切り替える等の処理を行っていた。しかし、この方法はＶＲＡＭ容量が大幅に増加指定しまう。本実施例では、再生ＤＭＡ制御回路２０内に部分置換機能を設け、書き換えている部分に対しては、他のメモリ空間の画像を表示させることで、データ書き換え途中の見苦しい画像を表示しないようにしている。
【００６７】
図８を参照して、本実施例の部分拡大機能を説明する。図８は、結婚式等の集合写真で、新郎新婦の部分を拡大表示した様子を示す。このような部分拡大機能は、被写体全体の画枠は決まっているが、被写体の一部を拡大して確認したい場合に用いられる。この部分拡大機能も、前述の置換機能と同様に、再生ＤＭＡ制御回路２０のアドレス発生回路に盛り込まれる。この時のアドレス発生は前述の置換機能の場合とほぼ同じである。異なる点として、表示エリアには、原画エリアの画像を拡大して表示していることである。換言すると、置換は、拡大率が等倍の部分拡大に相当する。例えば、図８では、水平垂直共に拡大率が２倍の部分拡大の場合を示しており、図８の（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示される拡大表示領域が、ＳＯＲ＿ＳＴアドレスから始まり、ＳＯＲ＿ＯＦＦＳＥＴとＳＯＲ＿ＨＳＰＡＮで規定される原画エリアの４倍になる。
【００６８】
ここで垂直方向の拡大方法を説明する。回路としては、設定によって０から１５までのライン繰り返しフラグを立てることのできる４ビットのバイナリカウンタを設け、このライン繰り返しフラグが立っている場合に、原画エリアのラインのアドレスを繰り返し発生させる。このように同一ラインデータを繰り返し表示することにより、垂直方向に等倍乃至１６倍の拡大表示を行なえる。図８に例示した垂直方向の２倍拡大では、この４ビット・バイナリカウンタに１ライン置きにライン繰り返しフラグが立つように１を設定すればよい。
【００６９】
水平方向の拡大は次のようにする。すなわち、ＦＩＦＯメモリ２４からデータを読み出すときに、画素繰り返しフラグが立っている場合に原画エリアの画素を繰り返し表示すればよい。画素繰り返しフラグ発生回路は、垂直の場合と多少異なり、整数倍率の２倍乃至１６倍を切り替えられる４ビット・カウンタの他に、小数点倍率（１．１倍、１．２倍・・・など）を行うための４ビット・カウンタを設ける。従って、８ビットのレジスタ設定で等倍から１６．９倍までを０．１倍単位で切り替えることができる。整数倍率は、（垂直方向と同様に）画素の繰り返しで拡大表示していき、例えば、１回繰り返しで２倍になり、２回繰り返しで３倍になる。
【００７０】
小数点倍率について、図９及び図１０を参照して説明する。図９は、１．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示し、図１０は、９．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示す。図９に示す例では、０から９までの１０画素中に繰り返しフラグを何回立てるかにより、小数点拡大倍率が決まる。例えば、図９に示すように、１．１倍時には１０画素中に１回フラグをたて、１．２倍時には１０画素中に２回、１．３倍時には１０画素中に３回、１．４倍時には１０画素中に４回、１．５倍時には１０画素中に５回、１．６倍時には１０画素中に６回、・・・、１．９倍時にはは１０画素中に９回フラグを立てることになる。そして、フラグが立った画素が繰り返し表示される画素であり、拡大表示エリア全体でみるとあたかも小数点拡大されたように表示される。
【００７１】
図１０に示す９．ｘ倍の例では、９．０倍時に１０画素とも９回ずつフラグを立てているが、９．１倍時には１０画素中の１画素に対し１０回フラグをたて、残りの９画素に対して９回フラグを立てる。９．２倍時には、１０画素中の２画素に対して１０回フラグを立て、残りの８画素に対して９回をフラグを立てる。９．９倍時には、１０画素中の９画素に対して１０回フラグを立て、残りの１画素に対して９回フラグを立てる。つまり、繰り返す回数をとびとびに変更することにより、１０画素単位でみたときに小数点の倍率で表示されるようにしている。
【００７２】
図８に示す水平方向２倍拡大では、整数倍で１画素置きに繰り返しフラグが立つようにレジスタ設定する。これにより、垂直・水平の倍率が各２倍で、面積４倍の表示になる。
【００７３】
原画エリアの画素が縦長の長方形の画素の場合、整数の高倍率表示を行なうと長方形の不自然な拡大表示になる。水平方向の小数点拡大は、これを回避するのに利用できる。
【００７４】
図１２は、ビットマップＤＭＡ制御回路２２の内部構成を示す。５０は水平方向のカウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ５０は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のラインの先頭（ＥＮ＿０ＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ５０の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリ・インターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。
【００７５】
５２はＥＮ＿ＯＦＦ１フラグ信号発生器であり、水平ライン方向カウンタ５０の出力ＨＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ１フラグ信号を’１’にすることで、ラインの最終画素を示す。
【００７６】
５４は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。カウンタ５４は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００７７】
５６はＥＮ＿ＯＦＦ２フラグ信号発生器であり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００７８】
５８はアンド回路であり、ＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドし、ＥＮ＿ＯＦＦ１２フラグ信号を発生する。ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００７９】
６０はＤＲＡＭ１６上に構成されるビットマップ画像の読み出しアドレスを発生する読み出しアドレス発生回路である。読み出しアドレスアドレス回路６０のＥＶ＿ＯＤ入力は同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２２がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、読み出しアドレス発生回路６０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からそれぞれ読み出しアドレスを発生する。そして、回路６０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたように、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。回路６０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路６０は、ＯＦＦＡレジスタ分加算して、次のラインの先頭アドレスに進む。
【００８０】
図１２に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向カウンタ５０に対しては、
である。
【００８１】
ＥＮ＿ＯＦＦ１フラグ信号発生器５２に対しては、
ＥＮ＿ＯＦＦ１＜＝’１’ ＷＨＥＮ（ＨＴＦＲＣ＝０） ＥＬＳＥ’０’；
である。
【００８２】
垂直方向カウンタ５４に対しては、
である。
【００８３】
ＥＮ＿ＯＦＦ２フラグ信号発生器５６に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝０）ＥＬＳＥ’０’；
である。
【００８４】
アンド回路５８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ ＡＮＤ ＥＮ＿ＯＦＦ２；
である。
【００８５】
読み出しアドレス発生回路６０に対しては、
である。
【００８６】
図１３は、再生ＤＭＡ制御回路２０の概略構成ブロック図を示す。ビットマップＤＭＡ制御回路２２に対して、前述の部分置換及び部分拡大を行なうための回路が付加されている。
【００８７】
６２は水平方向カウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ６２は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントして行く。リセット時及び次のラインの先頭（ＥＮ＿ＯＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ６２の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一個の転送が４バイトなので、４になる。
【００８８】
６４は、図８に示されるＤＩＳ＿ＸＳＴの位置を示すＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を発生するデコーダである。デコーダ６４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＸＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を’１’にする。
【００８９】
６６は、図８に示されるＤＩＳ＿ＸＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を発生するデコーダである。デコーダ６６は、レジスタＤＩＳ＿ＸＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向カウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を’１’にする。
【００９０】
６８は、ラインの最終画素を示すＥＮ＿ＯＦＦ１フラグ信号を発生するデコーダである。デコーダ６８は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮとレジスタＳＯＲ＿ＨＳＰＡＮの差分値と水平方向カウンタ６２の出力ＨＴＦＲＣとを比較して一致したときに、ＥＮ＿○ＦＦ１フラグ信号を’１’にする。水平方向に部分拡大をしない場合には、この差分値は’０’になる。例えば２倍に拡大する場合は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮに対しレジスタＳＯＲ＿ＨＳＰＡＮの値が半分になる。
【００９１】
７０は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。垂直方向カウンタ７０は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００９２】
７２はＥＮ＿ＯＦＦ２フラグ信号発生用デコーダであり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００９３】
７４は、図８に示されるＤＩＳ＿ＹＳＴの位置を示すＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を発生するデコーダである。デコーダ７４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＹＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を’１’にする。
【００９４】
７６は、図８に示されるＤＩＳ＿ＹＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を発生するデコーダである。デコーダ７６は、レジスタＤＩＳ＿ＹＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向のカウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を’１’にする。
【００９５】
７８はＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドするアンド回路である。アンド回路７８の出力ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００９６】
８０は、ＤＲＡＭ１６上に形成されるＶＲＡＭの読み出しアドレスを発生する読み出しアドレス発生回路である。アドレス発生回路８０のＥＶ＿ＯＤ入力は、同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２０がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、アドレス発生回路８０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からアドレスＡＤＤＲ＿ＣＮＴを発生する。そして、回路８０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたようにメモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合は１回の転送が４バイトなので、４になる。アドレス発生回路８０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。
【００９７】
そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路８０は、ＯＦＦＡレジスタ分加算して次のラインの先頭アドレスに進む。例えば、図３に示すような連続したフレーム画のＶＲＡＭ構成の場合、１ライン分のアドレス量が加算される。また、図４に示すようなＶＲＡＭ構成の場合、ＯＦＦＡの値はＡＤＤＲ＿ＤＥＬＴＡと同じ値になる。
【００９８】
更に、ＥＮ＿ＯＦＦ１２＝’１’のときのフィールド画の最終アドレスを指定した後は、アドレス発生回路８０は、ＥＶ＿ＯＤフラグ信号をみて、奇フィールドならばＳＴ＿ＡＤＤ＿１レジスタ値を設定し、偶フィールドならばＳＴ＿ＡＤＤ＿２レジスタの値を設定する。従って、前述したように、液晶表示パネル又はＴＶモニタにフィールド画を表示したい場合には、ＳＴ＿ＡＤＤ＿１の値とＳＴ＿ＡＤＤ＿２の値を同じにすれば良い。ＳＴ＿ＡＤＤ＿１ジスタとＳＴ＿ＡＤＤ＿２レジスタの設定値を切り替えるだけで、フィールド画とフレーム画を瞬時に切り替えることが可能になる。
【００９９】
８２は、部分置換及び部分拡大の垂直方向のエリアを示すＥＴＳ＿ＡＲＩＡフラグを発生する回路である。ＥＴＳ＿ＡＲＩＡフラグは、図８に示すように、ＤＩＳ＿ＹＳＴの位置からＤＩＳ＿ＹＥＮＤの位置までの垂直エリアを示す。
【０１００】
８４はＥＮ＿ＯＦＦ１とＡＣＫをアンドするアンド回路であり、その出力は、ラインの終了ドレスのタイミングを示す。
【０１０１】
８６は部分拡大時の垂直方向のライン繰り返しフラグＥＴＳ＿Ｙ＿ＲＥＰを発生する回路である。回路８６は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ、動作する。ＥＮ＿ＯＦＦ１とＡＣＫのアンド信号のタイミングで判断する。例えば、垂直２倍拡大時には、レジスタＩＮＴ＿ＲＥＰ＝’１’に設定することにより、１ラインおきにＥＴＳＹ＿ＲＥＰが’１’になる。３倍時には、レジスタＩＮＴ＿ＲＥＰ＝’２’に設定することにより、２ライン間’１’で、１ライン’０’の３ラインを繰り返すことになる。
【０１０２】
８８は、部分置換及び部分拡大時の原画像のアドレスを発生するアドレス発生回路である。回路８８は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ動作し、ラインの終了ドレスのタイミングでＥＴＳ＿Ｙ＿ＲＥＰフラグが’１’になっているかどうかを判断して、アドレスを発生する。ＶＲＡＭの読み出しアドレス発生回路８０とは別に、回路８８は、２つのスタートアドレスレジスタＳＴ＿ＳＯＲ＿ＡＤＤ１，ＳＴ＿ＳＯＲ＿ＡＤＤ２とライン間のオフセットレジスタＳＯＲ＿ＯＦＦＳＥＴを具備し、原画アドレスＥＴＳ＿ＳＯＲ＿ＡＤＲを発生する。ここで発生したアドレスが、図７の部分置換及び図８の部分拡大の原画アドレスを示す。
【０１０３】
９０は、ＥＴＳ＿ＡＲＥＡフラグとＥＮ＿ＤＩＳ＿ＸＳＴフラグをアンドするアンド回路であり、部分置換及び部分拡大の水平方向の開始タイミングを発生する。
【０１０４】
９２はセレクタ、９４はフリップフロップ（ＦＦ）である。回路９０，９２，９４により、フリップフロップ９４が、アンド回路９０の力タイミングでＡＤＤＲ＿ＣＮＴ値をラッチすることにより、部分置換及び部分拡大する直前のアドレスを保持する。
【０１０５】
９６は、フリップフロップ９４で保持するアドレスとレジスタＤＩＳ＿Ｈ＿ＳＰＡＮを加算する加算器であり、部分置換及び部分拡大を終了した位置のアドレスＤＩＳＰ＿ＥＮＤ＿ＡＤＲを算出して、アドレス発生回路８０に供給する。読み出しアドレス発生回路８０にＥＴＳ＿ＡＲＩＡ、ＥＴＳ＿ＳＯＲ＿ＡＤＲ及びＤＩＳＰ＿ＥＮＤ＿ＡＤＲを入力することで、部分置換及び部分拡大を実現する。
【０１０６】
ちなみに、水平拡大は、再生ＤＭＡ制御回路では行なわずに、ＦＩＦ０２４の内部で実現する。
【０１０７】
図１３に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向のカウンタ６２に対しては、
である。
【０１０８】
ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号発生用デコーダ６４に対しては、
ＥＮ＿ＤＩＳ＿ＸＳＴ＜＝”１”ＷＨＥＮ（ＨＴＦＲＣ＝ＤＩＳ＿ＸＳＴ＿Ｒ
ＥＧ）ＥＬＳＥ’０’；
である。
【０１０９】
ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号発生用デコーダ６６に対しては、
ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ＜＝ＤＩＳ＿ＸＳＴ＿ＲＥＧ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＤＩＳ＿ＸＥＮＤ＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ）ＥＬＳＥ’０’；
である。
【０１１０】
ＥＮ＿ＯＦＦ１フラグ信号発生用デコーダ６８に対しては、
ＸＡ＿ＳＵＢ＜＝ＤＩＳ＿Ｈ＿ＳＰＡＮ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＯＦＦ１＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＸＡ＿ＳＵＢ）ＥＬＳＥ’０’；
である。
【０１１１】
垂直方向カウンタ７０に対しては、
である。
【０１１２】
ＥＮ＿ＯＦＦ２フラグ信号発生用デコーダ７２に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝’０’）ＥＬＳＥ’０’；
である。
【０１１３】
ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号発生用デコーダ７４に対しては、
ＥＮ＿ＤＩＳ＿ＹＳＴ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＳＴ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１４】
ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号発生用デコーダ７６に対しては、
ＥＮ＿ＤＩＳ＿ＹＥＮＤ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＥＮＤ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１５】
アンド回路７８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ ＡＮＤ ＥＮ＿ＯＦＦ２；
である。
【０１１６】
読み出しアドレス発生回路８０に対しては、
である。
【０１１７】
ＥＴＳ＿ＡＲＩＡフラグ発生回路８２に対しては、
である。
【０１１８】
アンド回路８４に対しては、
ＬＮ＿Ｅ＿ＡＣＫ＜＝（ＥＮ＿ＯＦＦ１ ＡＮＤ ＡＣＫ）；
である。
【０１１９】
ＥＴＳ＿Ｙ＿ＲＥＰ発生回路８６に対しては、
である。
【０１２０】
アドレス発生回路８８に対しては、
である。
【０１２１】
回路９０，９２，９４からなるアドレス保持回路に対しては、
である。
【０１２２】
加算器９６に対しては、
ＤＩＳＰ＿ＥＮＤ＿ＡＤＲ＜＝ＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＋ＤＩＳ＿Ｈ＿ＳＰＡＮ＋ＡＤＤＲ＿ＤＥＬＴＡ；
である。
【０１２３】
図１４は、ＦＩＦＯ２４の概略構成ブロック図を示す。ＳＲＡＭ２６をアドレスで分ける事により、１つのＳＲＡＭで自然画とビットマップ画像の両用にしても良い。ここでは分かりやすくするために、自然画用とビットマップ用に別々にＳＲＡＭを使用する場合を説明する。従って、ＳＲＡＭ２６ａは、自然画ＦＩＦＯ用の２ポートＳＲＡＭであり、ＳＲＡＭ２６ｂはビットマップＦＩＦＯ用の２ポートＳＲＡＭを示す。ＳＲＡＭ２６ａ，２６ｂのＤはデータ入力を、ＡＷはライト側アドレスを、ＡＲはリード側アドレスを、ＷＲ＿ＣＬＫはライト側クロックを、ＲＤ＿ＣＬＫはリード側クロックを、Ｑはデータ出力をそれぞれ示す。
【０１２４】
１４０は自然画入力データのラッチ回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１２５】
１４２は、自然画用ＳＲＡＭ２６ａのライトアドレスを発生する回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブになる度にＷＲ＿ＣＬＫの立ち上がりエッジに同期してライトアドレスＰＢ＿ＡＷをインクリメントする。また、ライトアドレス発生回路１４２には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤによりＰＢ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。ライトアドレス発生回路１４２の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、回路１４２は、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１２６】
１４４は自然画用ＳＲＡＭ２６ａのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してリードアドレスＰＢ＿ＡＲをインクリメントする。また、ライトアドレス発生回路１４２と同様に、回路１４４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送開始前にアドレスが初期化される。これにより、ライトアドレスＰＢ＿ＡＷとの関係を一致させている。
【０１２７】
１４６はＳＲＡＭ２６ａからの輝度出力を選択してデータを保持する輝度信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２（３）に示すようなＹ：Ｕ：Ｖ＝４：１：１の構成になっており、３ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、４ｃｋ目はＳＲＡＭ２６ａの読み出しを停止させて、輝度信号ラッチ回路１４６内に保持した輝度データＹ３を出力する。
【０１２８】
１４８はＳＲＡＭ２６ａからの色差出力ＵＶを選択してデータを保持する色差信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２の（３）に示すようなデータ列になっており、２ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、１ｃｋ目と２ｃｋ目のＵＶデータを保持して、１乃至２ｃｋ目はＵを、３乃至４ｃｋ目はＶを出力するようになっている。
【０１２９】
図１３に示すＤＭＡ制御回路２０で説明した水平方向拡大回路は、輝度信号ラッチ回路１４６と色差信号ラッチ回路１４８が水平方向拡大回路を構成する。これらの回路は、拡大開始と終了の画素位置を指定するレジスタと拡大倍率を指定するレジスタを持ち、拡大画素のタイミングに１画素前のデータを保持すること（前置補間）で水平方向の拡大を実現する。
【０１３０】
１５０は自然画用データリクエスト信号発生回路であり、前述した通りにＦＩＦ０２４のデータ残量を算出し、その残量に従ってリクエスト信号を発生する。残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量とする。注意する点として、ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっている。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミングに切り替えている。
【０１３１】
１５２はビットマップ入力データのラッチ回路であり、入力のＢＭＰ＿ＶＡＬＩＤ信号がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１３２】
１５４はビットマップ用ＳＲＡＭ２６ｂのライトアドレスを発生する回路であり、ＢＭＰ＿ＶＡＬＩＤ入力がアクティブになる度に、ＷＲ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＷをインクリメントする。回路１５４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤでＢＭＰ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。
【０１３３】
ライトアドレス発生回路１５４の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１３４】
１５６はビットマップ用ＳＲＡＭ２６ｂのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＲをインクリメントする。ライトアドレス発生回路１４２と同様に、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力し、フィールド画データの転送開始前にアドレスが初期化されて、ＢＭＰ＿ＡＷとの関係を一致させている。
【０１３５】
１５８はＢＭＰデータラッチ回路である。ＳＲＡＭ２６ｂのＢＭＰデータ出力は１画素が４ビットデータの構成になっているので、下記のように１ｃｋの１６ビット中に４画素分のデータが転送される。即ち、
ＢＭＰのＳＲＡＭ出力 １ｃｋ目 ５ｃｋ目 ９ｃｋ目
（上位８ビット） Ｂ２：Ｂ３ Ｂ６：Ｂ７ Ｂ１０：Ｂ１１
（下位８ビット） Ｂ０：Ｂ１ Ｂ４：Ｂ５ Ｂ８：Ｂ９
そのため、ＳＲＡＭ２６ｂからのＢＭＰデータを１ｃｋ目に保持して置き、次の２乃至４ｃｋ目まではＳＲＡＭ２６ｂからの読み出しを停止して、前に保持したデータを出力する。
【０１３６】
１６０はビットマップ用データリクエスト信号発生回路であり、前述した通りに、ＦＩＦ０２４のデータ残量を算出して、その残量に従ってリクエスト信号を発生する。ここでは、残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量としている。ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっていることに注意すべきである。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミング切り替えをしている。
【０１３７】
【発明の効果】
以上の説明から容易に理解できるように、本発明によれば、簡単な処理で表示画像の一部を代替できる。これにより、表示ＶＲＡＭの一部を書き換える場合などにおいて、余計な書き換え用のＶＲＡＭエリアを持たずに書き換え途中の見苦しい表示を見せずに済み、ＶＲＡＭを削減でき、従ってコストを低減できる。
【０１３８】
また、余計な拡大用ＶＲＡＭを持たずに拡大表示への切り替えを瞬時で高品位に行なえるようになり、これにより、ＤＲＡＭを削減でき、拡大画像表示切り替えが高品位に行なえる。
【図面の簡単な説明】
【図１】 本発明の一実施例の概略構成ブロック図である。
【図２】 画像データ形式の一覧である。
【図３】 フレーム構成のＶＲＡＭからのデータ読み出しの模式図である。
【図４】 フィールド構成のＶＲＡＭからのデータ読み出しの模式図である。
【図５】 単一ＶＲＡＭ構成で書き込みと読み出しのレートが異なる場合の不具合の表示例である。
【図６】 水平１６００画素×垂直１２００ラインの巨大ＶＲＡＭを構成した場合のイメージ例を示す図である。
【図７】 ９面マルチ画表示で部分置換機能を用いて右上画の書き換えを行なっているイメージ例を示す図である。
【図８】 部分拡大表示時のイメージ例を示す図である。
【図９】 １．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１０】 ９．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１１】 従来例の概略構成ブロック図である。
【図１２】 ＤＭＡ制御回路２２の概略構成ブロック図である。
【図１３】 ＤＭＡ制御回路２０の概略構成ブロック図である。
【図１４】 ＦＩＦＯ２４及びＳＲＡＭ２６の概略構成ブロック図である。
【符号の説明】
１０：撮像素子
１２：Ａ／Ｄ変換器
１４：撮影信号処理回路
１６：ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
１８：メモリ・インターフェース
２０：再生ＤＭＡ制御回路
２２：ビットマップＤＭＡ制御回路
２４：ＦＩＦＯ（ファーストイン・ファーストアウト）メモリ
２６：ＳＲＡＭ
２６ａ：自然画用ＳＲＡＭ
２６ｂ：ビットマップ用ＳＲＡＭ
２８：４１１／４２２変換回路
３０：パレット変換回路
３２：合成回路
３４：再生信号処理回路
３６：Ｄ／Ａ変換器
３８：同期信号発生器（ＳＳＧ）
５０：水平方向カウンタ
５２：ＥＮ＿ＯＦＦ１フラグ信号発生器
５４：垂直方向カウンタ
５６：ＥＮ＿ＯＦＦ２フラグ信号発生器
５８：アンド回路
６０： 読み出しアドレス発生回路
６２：水平方向カウンタ
６４：デコーダ
６６：デコーダ
６８：デコーダ
７０：垂直方向カウンタ
７２：デコーダ
７４：デコーダ
７６：デコーダ
７８：アンド回路
８０：読み出しアドレス発生回路
８２：ＥＴＳ＿ＡＲＩＡフラグ発生回路
８４：アンド回路
８６：ＥＴＳ＿Ｙ＿ＲＥＰ発生回路
８８：アドレス発生回路
９０：アンド回路
９２：セレクタ
９４：フリップフロップ（ＦＦ）
９６：加算器
１１０：撮像素子
１１２：Ａ／Ｄ変換器
１１４：撮影信号処理回路
１１６：ＶＲＡＭ
１１８：メモリ制御回路
１２０：画素拡大回路
１２２：ＴＶ系信号処理回路
１２４：Ｄ／Ａ変換器
１２６：ＬＰＦ
１２８：ビデオアンプ
１３０：ＴＶモニタ
１３２：液晶表示制御回路
１３４：液晶表示パネル
１４０：ラッチ回路
１４２：ライトアドレス発生回路
１４４：リードアドレス発生回路
１４６：輝度信号ラッチ回路
１４８：色差信号ラッチ回路
１５０： 自然画用データリクエスト信号発生回路
１５２：ラッチ回路
１５４：ライトアドレス発生回路
１５６：リードアドレス発生回路
１５８：ＢＭＰデータラッチ回路
１６０： ビットマップ用データリクエスト信号発生回路
【発明の属する技術分野】
本発明は画像処理装置に関し、より具体的には、映像表示に使用する画像処理装置に関する。
【０００２】
【従来の技術】
図１１は、従来のカメラ一体型記録再生装置の概略構成ブロック図を示す。撮像素子１１０は、被写体の光学像を電気信号に変換し、その出力はＡ／Ｄ変換器１１２によりディジタル信号に変換されて撮影信号処理回路１１４に印加される。撮影信号処理回路１１４は、Ａ／Ｄ変換器１１２からの画像データに色キャリア除去、アパーチャ補及びガンマ処理等を施して輝度成分信号を生成し、同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等を施して色差成分信号を生成し、ＹＵＶ等の形式の映像データをＶＲＡＭ１１６に出力する。Ｙは輝度信号、Ｕは色差信号Ｂ−Ｙ、Ｖは色差信号（Ｒ−Ｙ）をそれぞれ示す。
【０００３】
ＶＲＡＭ１１６は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）に書き込み用と読み出し用のポートを設けて水平ライン毎のアドレッシングを容易にしたビデオ表示専用のメモリ素子からなる。撮影信号処理回路１１４から出力されるＹＵＶ信号は、例えば、下記に示すような順序で、
（上位データ）Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，・・・
（下位データ）Ｕ０，Ｖ０，Ｕ２，Ｖ２，Ｕ４，Ｖ４，・・・
画面片上から順にＶＲＡＭ１１６に格納される。
【０００４】
メモリ制御回路１１８は、画素拡大回路１２０により、ＶＲＡＭ１１６に記憶される画像データの一部を拡大してＶＲＡＭ１１６に書き戻すことができる。メモリ制御回路１１８は、ＶＲＡＭ１１６の記憶データを順に読み出しＴＶ系信号処理回路１２２に供給する。ＴＶ系信号処理回路１２２は、メモリ制御回路１１８からの画像データからコンポジット信号を生成してＤ／Ａ変換器１２４に出力し、Ｄ／Ａ変換器１２４は、ＴＶ系信号処理回路１２２のディジタルコンポジット信号をアナログ信号に変換する。ＬＰＦ１２６はＤ／Ａ変換器１２４の出力信号をビデオ信号の帯域に制限して、Ｄ／Ａ変換結果に含まれる高周波ノイズを除去する。
【０００５】
ＬＰＦ１２６の出力は、ビデオアンプ１２８により増幅されてＴＶモニタ１３０に印加される。ＬＰＦ１２６の出力はまた、液晶表示制御回路１３２に印加される。液晶表示制御回路１３２は、ＬＰＦ１２６の出力からＲＧＢ信号を生成し、液晶表示パネル１３４を駆動して、液晶表示パネル３４の画面上に画像を表示させる。液晶表示制御回路１３２には、ＮＴＳＣ用の場合で３．５８ＭＨｚのサブキャリア用の水晶振動子が付属し、ＰＡＬ用の場合では４．４３ＭＨｚのサブキャリア用の水晶振動子が付属する。
【０００６】
現在、ディジタルカメラ及びカムコーダに組み込まれる液晶表示パネルの多くは、フィールド画表示分のドット数（水平５５０×垂直２２０程度）しか具備しないので、インターレースのフレーム信号をそのまま印加すると、奇フィールドと偶フィールドが同一ライン上に表示され、画像がちらついてしまう。つまり、液晶表示パネルでは、一般的なＴＶモニタのようにインターライン方式でフレーム画を表示することができない。従って、液晶表示パネル上に画像を表示する場合、一般的には、フレーム画でなく、同一フィールドを２度印加することで、ちらつきの無い見やすい画像にしている。
【０００７】
フレーム画からフィールド画に切り替える場合には、次のようにしていた。すなわち、ＶＲＡＭ１１６をフレームメモリで構成した場合、偶フィールドの各ラインに１フィールド前の奇フィールドの各ラインと同じデータを書き込む必要がある。そのために、フレーム画からフィールド画への切り替えには、１フィールド画を書き込むための時間が余分に必要になる。ＶＲＡＭ１１６を２個のフィールドメモリで構成した場合は、一方のフィールドのメモリ読み出しだけを毎フィールド行うことになり、フレーム画からフィールド画への切り替えを瞬時に行える。しかし、複数個のメモリ構成になるので、実装上の回路面積が大きくなる。
【０００８】
表示画の一部を拡大表示する場合には、ＶＲＡＭ１１６の一部の画像データを画素拡大回路１２０で拡大して、再びＶＲＡＭ１１６に書き戻す必要がある。更に、表示画の一部を他の画像と入れ替える場合には、別に第２のＶＲＡＭを用意して、第２のＶＲＡＭの一部の画像データを第１のＶＲＡＭに書き込む必要がある。
【０００９】
【発明が解決しようとする課題】
従来例では、表示画像の一部を画像で代替する場合、代替途中の見苦しい画像を表示しないためには表示切り替え用の余計なＶＲＡＭが必要になり、ＤＲＡＭ容量が増大してしまうという問題があった。
【００１０】
また、表示画像を部分的に拡大する場合には、処理途中の見苦しい画像を表示しないようにするために表示切り替え用の別のＶＲＡＭが必要になるだけでなく、画素拡大用回路で拡大しながら再びＶＲＡＭに書き戻す手順をとるので、拡大表示への切り替えに時間がかかるという問題があった。
【００１１】
本発明は、このような問題点を解決する画像処理装置を提示することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る画像処理装置は、画像データを一時的に記憶する第１の記憶装置と、当該第１の記憶装置に画像データを書き込み及び読み出すインターフェース回路と、当該インターフェース回路により当該第１の記憶装置から読み出された画像データを一時記憶する第２の記憶装置と、当該画像データを表示する表示装置と、当該第１の記憶装置の読み出しアドレスを当該インターフェース回路に指示するアドレス発生回路であって、当該第１の記憶装置のビデオメモリ領域の指定部分を当該第１の記憶装置内の別の領域の記憶データで置換をするためのアドレスを発生自在なアドレス発生回路とを具備し、当該第２の記憶装置は当該表示装置の１画面分より少ない記憶容量を有しており、当該置換のために当該インターフェース回路により読み出された画像データを一時的に記憶し、記憶した順に当該画像データを読み出して当該表示装置へ出力し、当該表示装置において当該置換による画像データを水平方向に拡大して表示させる場合、当該第２の記憶装置による読み出しにより拡大率を制御し、当該表示装置において当該置換による画像データを垂直方向に拡大して表示させる場合、当該第１の記憶装置による読み出しにより拡大率を制御することを特徴とする。
【００１３】
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【００１４】
図１は、本発明の一実施例の概略構成ブロック図を示す。１０は光学像を電気信号に変換する撮像素子、１２は撮像素子１０のアナログ出力をディジタル信号に変換するＡ／Ｄ変換器、１４は、Ａ／Ｄ変換器１２の出力から、色キャリア除去、アパーチャ補正及びガンマ処理等により輝度データＹを生成すると同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等により色差データＲ−Ｙ，Ｂ−Ｙを生成し、ＹＵＶ形式のビデオデータを出力する撮影信号処理回路である。
【００１５】
１６は撮影画像データを一時記憶するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、１８はＤＲＡＭ１６にデータを書き込む及び読み出すメモリ・インターフェースである。ＤＲＡＭ１６上には、撮影画像（及び再生画像）をＴＶモニタ又は液晶表示パネルなどの画像表示装置で表示するためにその画像データを一時記憶するメモリ空間（ＶＲＡＭ）が割り当てられている。
【００１６】
図２は、ＶＲＡＭにおける画像データの格納形式例を示す。図２（１）はＹ：Ｕ：Ｖ＝４：４：４の場合、同（２）はＹ：Ｕ：Ｖ＝４：２：２の場合、同（３）はＹ：Ｕ：Ｖ＝４：１：１の場合、同（４）はＹ：Ｕ：Ｖ＝４：１：１で、再生の場合をそれぞれ示す。図２（２）のデータ量は、図２（１）の２／３であり、図３２（３）のデータ量は図２（２）の３／４である。必要十分なデータ量が確保出来るように用途に応じてデータ形式を選択することで、メモリ容量及びデータ転送効率の最適化を図ることが出来る。これは、システム構成上、大変に有効である。本実施例では、ＤＲＡＭ１６のＶＲＡＭには、Ｙ：Ｕ：Ｖ＝４：１：１形式で画像データを格納する。
【００１７】
更にＶＲＡＭの構成条件として、ＶＲＡＭサイズをＮＴＳＣ方式では水平７５２画素×垂直４９４ライン分とし、ＰＡＬ方式では水平７３６画素×垂直５８０ライン分とする。１フィールド分は、このライン数の半分に相当する容量になり、ＮＴＳＣ方式では２４７ライン分、ＰＡＬ方式では２９０ライン分になる。
【００１８】
従って、本実施例では、撮影信号処理回路１４は、Ａ／Ｄ変換器１２からの撮影画像データを処理してＹ：Ｕ：Ｖ＝４：２：２形式でメモリ・インターフェース１８に出力し、メモリ・インターフェース１８は、撮影信号処理回路１４からのＹ：Ｕ：Ｖ＝４：２：２形式の画像データをＹ：Ｕ：Ｖ＝４：１：１形式に変換してＤＲＡＭ１６の自然画用ＶＲＡＭ領域に書き込む。
【００１９】
２０は、ＤＲＡＭ１６の自然画用ＶＲＡＭから画像データをダイレクト・メモリ・アクセス（ＤＭＡ）方式で読み出す再生ＤＭＡ制御回路である。２２は、ＴＶモニタ及び液晶表示パネルなどの画像表示装置の画面上に自然画にスーパーインポーズして表示する文字及びキャラクタ等のビットマップ（ＢＭＰ）データをＤＲＡＭ１６からＤＭＡ方式で読み出すビットマップＤＭＡ制御回路である。
【００２０】
再生ＤＭＡ制御回路２０は、ＴＶモニタへ自然画のみを表示する場合に、ＶＲＡＭデータを読み出すためのアドレスをメモリ・インターフェース１８に出力し、メモリ・インターフェース１８はこれに応じて、ＤＲＡＭ１６から該当するアドレスの自然画データを読み出し、ＶＡＬＩＤフラグといっしょにＦＩＦＯ２４に供給する。図３は、再生ＤＭＡ制御回路２０によるメモリ読み出しの模式図を示す。図３において、実線は奇フィールド、破線は偶フィールドのラインをそれぞれ示す。１，２，・・・，Ｎは、１フレーム内のライン番号を示す。通常、ＴＶモニタはインターレース表示をしているので、これに合わせ、ＶＲＡＭからの読み出しラインは１，３，５，・・・，Ｎ−１，２、，４，・・・，Ｎという順番になる。１フレームのライン数Ｎは、ＮＴＳＣの場合に４９４本、ＰＡＬ方式の場合に５９０本である。再生ＤＭＡ制御回路２０の設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。フィールド表示の時には、偶数ラインに対して、１ライン前の奇数ラインデータを読み出すことになる。
【００２１】
再生ＤＭＡ制御回路２０と同様に、ビットマップＤＭＡ制御回路２２もまた、その設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。
【００２２】
２４は、メモリ・インターフェース１８からのデータを１／４ライン分、一時的に記憶するＦＩＦＯ（ファーストイン・ファーストアウト）メモリである。２６は１ラインの１／４の記憶容量を具備するＳＲＡＭである。ＦＩＦＯメモリ２４は、書き込みと読み出しで独立のポートを具備し、書き込み周期に対して非同期にデータを読み出すことが出来る。例えば、ＦＩＦＯメモリ２４の書き込み周期を、ＤＲＡＭ１６のアクセスクロック周期、言い換えるとシステムクロックと同じ５０ＭＨｚにする一方で、読み出しを、ＴＶ信号処理に適したサブキャリアの４倍クロック（４ｆｓｃ＝約１４ＭＨｚ）にする。これにより、ＴＶ信号処理のクロック周波数に依存せずに、システムクロック（ＤＲＡＭクロック）を決定でき、システムのパフォーマンスを比較的自由に向上させることができる。ＦＩＦＯメモリ２４の出力は、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式である。
【００２３】
２８は、Ｙ：Ｕ：Ｖ＝４：１：１形式をＹ：Ｕ：Ｖ＝４：２：２形式に変換する変換回路である。ビデオ出力の帯域としては、Ｙ：Ｕ：Ｖ＝４：１：１の情報量で十分である。しかし、文字及びキャラクタ等のビットマップ画像は帯域が広く、これとスーパーインポーズするには、自然画データをＹ：Ｕ：Ｖ＝４：２：２にしたほうが画質上、好ましい空である。
【００２４】
３０は、文字等のビットマップ画像データをパレットデータに変換するパレット変換回路である。ビットマップ画像データでそのままパレットの表示色を表現する場合、パレットの表示色の階調を多くすると１画素当たりのビット数が増え過ぎて、メモリ容量及びデータ転送効率を悪くしています。逆に１画素当たりのビット数を減らすと、パレットの表示色の階調が失われてしまう。そこで、ビットマップ画像データのビット幅をパレットの同時発色数に相当する値に設定し、パレット色の階調をある程度確保する方法を採用する。例えば、１画素当たりのビットマップ・データを４ビットとし、同時発色数を１６にし、表示色の階調を１６ビットで２５６階調にする。具体的には、１６ビット幅のパレットレジスタを１６個用意し、ビットマップデータの示す値によりこの１６個のパレットレジスタから１つを選択する。つまり、１画面上の同時発色数はビットマップデータのビット幅によって決まり、パレット色の階調はパレットレジスタのビット幅によって決まる。従って、パレット色の階調を維持したまま、同時発色数を制限するだけで、ビットマップ領域のデータ容量を小さくすることができる。
【００２５】
３２は、変換回路２８から出力される自然画像データに、パレット変換回路３０から出力されるビットマップ画像データをスーパーインポーズする合成回路である。例えば、パレット色の階調の１つとして透明色を用意し、その透明色部分に自然画像データをはめ込む。これにより、ビットマップ画像と自然画像を画素毎に切り替えることが可能になる。更には、合成回路１２の出力段にスーパーインポーズするか否かを選択自在なセレクタを設けることで、自然画像だけの出力と、ビットマップ画像を自然画像にスーパーインポーズした画像の出力を選択できるようになる。
【００２６】
３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の表示用の処理を施す再生信号処理回路である。３６は再生信号処理回路３４の出力データをアナログ信号に変換するＤ／Ａ変換器である。３８は、ＦＩＦＯメモリ２４、ＳＲＡＭ２６、変換回路２８，３０、合成回路３２、再生信号処理回路及びＤ／Ａ変換器３６のそれぞれにタイミング信号を供給する同期信号発生器（ＳＳＧ）である。
【００２７】
本実施例の動作を説明する。撮像素子１０の出力信号はＡ／Ｄ変換器１２によりディジタル信号に変換されて撮影信号処理回路１４に入力する。撮影信号処理回路１４は入力画像データに、色キャリア除去、アパーチャ補正及びガンマ変換等の処理を施して輝度データＹを生成し、色補間、マトリクス変換及びガンマ変換等の処理を施して色差データ色差データＵ（＝Ｂ−Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮影信号処理回路１４の出力データは、図２（２）に示す形式で、画面左上から順に
（上位データ）Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７・・・
（下位データ）Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６・・・
とメモリ・インターフェース１８に入力する。
【００２８】
メモリ・インターフェース１８は、撮影信号処理回路１４からのデータを図２（３）に示す形式に変換し、
（上位データ）Ｙ０Ｙ１Ｙ３Ｙ４Ｙ５Ｙ７・・・
（下位データ）Ｕ０Ｖ０Ｙ２Ｖ４Ｕ４Ｙ６・・・
としてＤＲＡＭ１６の自然画ＶＲＡＭ領域に書き込む。
【００２９】
ＴＶモニタへ自然画のみを表示する場合における再生ＤＭＡ制御回路２０とメモリ・インターフェース１８とのデータのハンドシェイクを説明する。同期信号発生器３８が発生する同期タイミング信号は、垂直ブランキング中では、垂直同期（Ｖｓｙｎｃ）時にＦＩＦＯメモリ２４が空になりメモリ・インターフェース１８への要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈの両方をアクティブにする。この要求により、メモリ・インターフェース１８は、再生ＤＭＡ制御回路２０で指示されたアドレス（自然画ＶＲＡＭ領域内）の画像データを読み出し、ＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４に供給する。メモリ・インターフェース１８は同時に、再生ＤＭＡ制御回路２０へのＡＣＫ信号をアドレスを認識した合図としてアクティブにする。再生ＤＭＡ制御回路２０は、ＡＣＫ信号がアクティブになったことを検知すると、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００３０】
この垂直ブランキング中には、ＦＩＦＯメモリ２４からデータが読み出されないので、次第にＦＩＦＯメモリ２４にデータが充満し、要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈはインアクティブ状態になる。ＦＩＦＯメモリ２４が空になると要求信号又はフラグＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになるが、信号ＰＢ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にインアクティブになる。
【００３１】
垂直ブランキングを抜けて映像期間に入ると、ＦＩＦＯメモリ２４からデータが読み出されていく。ＦＩＦＯメモリ２４のデータ量がＦＩＯＦＯメモリ２４のメモリ容量の８割を下回ると、前述したように信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになる。これに応じて、メモリ・インターフェース１８が、ＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する場合、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＰＢ＿ＲＥＱ＿Ｌがインアクティブになる。
【００３２】
仮に、信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになっても、メモリ・インターフェース１８がすぐに応答できない場合には、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で、信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＰＢ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、メモリ・インターフェース１８は、即時にＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する。ＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブになる。更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＰＢ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになった時点でＦＩＦＯメモリ２４へのデータ書き込みが途絶えてしまうと、やがてデータ量が２割を下回った時点で、再び信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。信号ＰＢ＿ＲＥＱ＿ＨがアクティブになってもＶＲＡＭデータがメモリ・インターフェース１８から供給されない最悪の場合には、やがてＦＩＦＯメモリ２４が空になる。ＦＩＦＯメモリ２４から読み出すデータが無くなると、ＴＶモニタ上の表示も異常になる。従って、信号ＰＢ＿ＲＥＱ＿Ｈのプライオリティを十分に高く設定し、このようなことが絶対に起きないようにしておく必要がある。
【００３３】
本実施例では、ＤＭＡ制御回路２０は、クロックエッジのタイミングでＡＣＫ信号を検出する。つまり、データの送受を連続的（バースト的）に行う場合は、前述のフラグ信号はアクティブになり続けて（アクティブハイの場合には、’Ｈ’のまま）、ＤＲＡＭ制御回路２０は、クロックエッジのタイミングで連続的にＡＣＫ信号を取り込む。従って、ＡＣＫ信号がアクティブ状態のときには、ＤＭＡ制御回路２０は、１クロック毎にアドレス計算を実行して、アドレスをメモリ・インターフェース４へ出力する。ＡＣＫ信号と同様に、ＶＡＬＩＤ信号、ＰＢ＿ＲＷＧ＿Ｌ信号及びＰＢ＿ＲＥＱ＿Ｈ信号等のフラグ信号も、連続的にアクティブになるので、クロックエッジのタイミングで連続的にデータが取り込まれる場合がありうる。当然ながら、単発時には１クロック幅のフラグ信号になる。
【００３４】
映像期間中には、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式でＦＩＦＯメモリ２４からデータが読み出され、変換回路２８に供給される。変換回路２８は、前述したように、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式の画像データを図２（２）に示すＹ：Ｕ：Ｖ＝４：２：２形式に変換し、合成回路３２に出力する。
【００３５】
自然画のみを表示する場合、合成回路３２は、単に、変換回路２８の出力画像データをそのまま再生信号処理回路３４に供給する。再生信号処理回路３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００３６】
Ｄ／Ａ変換器３６以降の構成は、従来のカメラ一体型記録再生装置の構成と同じになるので、ここでは、説明を省略する。
【００３７】
自然画像とビットマップ画像をスーパーインポーズして表示する場合の動作を説明する。
【００３８】
自然画像データのＤＲＡＭ１６からの読み出しから変換回路２８での変換までの処理は、上述の通りである。
【００３９】
ビットマップ画像のＤＲＡＭ１６からの読み出しも、基本的に自然画像と同じである。即ち、垂直同期（Ｖｓｙｎｃ）時にビットマップ用ＦＩＦＯメモリ２４は、空になり、メモリ・インターフェース１８への要求信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方をアクティブにする。メモリ・インターフェース１８は、ビットマップＤＭＡ制御回路２２が示すＤＲＡＭ１６上のビットマップ・アドレスからデータを読み出し、ビットマップデータ用のＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４へ供給する。メモリ・インターフェース１８は同時に、ビットマップＤＭＡ制御回路２２へのＢＭＰ＿ＡＣＫ信号を、アドレスを認識した合図としてアクティブにする。ビットマップＤＭＡ制御回路２２は、ＢＭＰ＿ＡＣＫ信号がアクティブになったことを検知して、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００４０】
要求信号又はフラグＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの変化は、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈと同じである。すなわち、ＦＩＦＯメモリ２４が空になると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｈのみがインアクティブになり、信号ＢＭＰ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がインアクティブになる。
【００４１】
自然画像とビットマップ画像は、一般的に、ＴＶ及び液晶表示パネルなどの画像表示装置の画面上での表示領域又はサイズが異なり、本実施例では、ビットマップ画像の表示領域は水平６４０×垂直４８０であり、自然画像の表示領域より一回り小さい。そのため、ビットマップデータの読み出しタイミングも、自然画像データの読み出しタイミングの内側に位置し、転送に必要なＦＩＦＯ容量も自然画より少ない。
【００４２】
しかし、基本的な回路動作としては自然画像データのそれと同じでよい。すなわち、ビットマップデータの読み出しタイミングになると、ＦＩＦＯメモリ２４からビットマップデータが読み出されていき、ＦＩＦＯメモリ２４の残ビットマップデータ量がビットマップ用ＦＩＦＯメモリ２４の容量の８割を下回ると、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになる。この変化に対し、メモリ・インターフェース１８がすぐに応答してビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る場合、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＢＭＰ＿ＲＥＱ＿Ｌがインアクティブになっていく。
【００４３】
仮に、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになったことにメモリ・インターフェース１８がすぐに応答できない場合、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＢＭＰ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、即時に、ビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る。そして、次第にＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブになる。、更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＢＭＰ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＢＭＰ＿ＲＥＱ＿Ｈがインアクティブになった時点で、ＦＩＦＯメモリ２４へのデータ書き込みが途絶えると、やがてデータ量２割を下回った時点で、再び、信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。
【００４４】
上述の４つのデータリクエスト信号では、最も優先度の高いのがＰＢ＿ＲＥＱ＿Ｈ信号であり、以下、ＢＭＰ＿ＲＥＱ＿Ｈ信号、ＰＢ＿ＲＥＱ＿Ｌ信号及びＢＭＰ＿ＲＥＱ＿Ｌ信号と続く。従って、４つのデータリクエストが同時に発生した場合、メモリインターフェース１８は、この優先順位に従ってデータを転送する。
【００４５】
ＦＩＦＯメモリ２４から読み出されたビットマップデータは、パレット変換回路３０に送られ、ここでパレットデータに変換される。パレット変換回路３０のパレットデータ出力は合成回路３２に送られる。合成回路３２は、変換回路２８からの自然画像データに変換回路３０からのビットマップ画像データをスーパーインポーズする。合成回路３２の出力は、再生信号処理回路３４に送られる。再生信号処理回路３４は、合成回路３２の出力に、クロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００４６】
再生ＤＭＡ制御回路２０とビットマップＤＭＡ制御回路２２のアドレス発生動作を説明する。図３は、フレーム構成のＶＲＡＭからのデータ読み出しの様子を示す。この場合、前述したように、奇フィールドに対して、奇数番目のライン＃１，＃３，＃５，・・・，＃（Ｎ−１）が順に読み出され、偶フィールドに対して偶数番目のライン＃２，＃４，・・・，＃Ｎが順に読み出される。○印は、再生ＤＭＡ制御回路２０が発生する奇フィールドのスタートアドレスを示し、□印は、再生ＤＭＡ制御回路２０が発生する偶フィールドのスタートアドレスを示す。
【００４７】
メモリ・インターフェース１８がＤＲＡＭ１６から１６ビットバス幅でインターフェースされているのであれば、再生ＤＭＡ制御回路２０が次に発生するアドレスは、上述のスタートアドレスに１６ビット（２バイト）加算したアドレスになる。つまり、再生ＤＭＡ制御回路２０は、メモリ・インターフェース１８からのＡＣＫ信号がアクティブになると、現アドレスに１６ビット（２バイト）加算しながらアドレス発生していく。
【００４８】
メモリ・インターフェース１８がＤＲＡＭ１６と３２ビットバス幅でインターフェースしているときには、上述のスタートアドレスに３２ビット（４バイト）加算したアドレスが、次に発生するアドレスになる。
【００４９】
アドレスが２バイトづつ加算されながらラインの終りまでくると、次は、第３ラインの一番左の位置の画素データのアドレスになる。この場合の加算量は、２バイト＋１ライン分（１１２８バイト）＝１１３０バイトになる。この１１３０バイトは、奇フィールドがライン＃１，＃３，・・・，＃（Ｎ−１）と１ライン置きにデータを読み出すことによるオフセット量（ＯＦＦＡ）である。
【００５０】
奇フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再生ＤＭＡ制御回路２０は、図３に口印で示す偶フィールドのスタートアドレスを発生する。その後、奇フィールドのときと同様に、２バイトずつ加算したアドレスを発生し、ラインの終りではオフセット量の１１３０バイトを加算したアドレスを発生する。そして、偶フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再び、奇フィールドのスタートアドレスに戻り、以降、繰り返してＶＲＡＭのデータ読み出しが行われていく。
【００５１】
再生ＤＭＡ制御回路２０は、ＮＴＳＣ規格とＰＡＬ規格のモード切り替えレジスタと、奇フィールドのスタートアドレスＳＴ＿ＡＤＤ＿１を記憶するレジスタと、偶フィールドのスタートアドレスＳＴ＿ＡＤＤ＿２を記憶するレジスタと、ライン終了から次のラインの先頭アドレスまでのオフセットＯＦＦＡを記憶するレジスタと、ＤＲＡＭ１６のバス幅に応じた連続データの加算量を記憶するレジスタとを具備する。
【００５２】
図４は、２つのフィールドメモリで構成したＶＲＡＭからのデータ読み出しの模式図を示す。図４（ａ）は、２つのフィールドメモリが隣接する場合、同（ｂ）は２つのフィールドメモリが離れている場合をそれぞれ示す。図４（ａ）の場合、ＤＲＡＭ１６上で、奇フィールドの最後の画素データに続いて、偶フィールドの初めの画素データが位置する。
【００５３】
図４に示すメモリ構成の場合、奇フィールド及び偶フィールド内でライン・データが連続しているので、オフセット量が２バイト（ＤＲＡＭ１６が３２ビットバスは場のときには４バイト）になること、及び、偶フィールドのスタートアドレスが異なる点が、図３に示すメモリ構成の場合との相違点である。従って、この２点の設定変更を再生ＤＭＡ制御回路２０に設定することにより、図３に示すＶＲＡＭ構成から図４に示すＶＲＡＭ構成に容易に切り替えられる。図４に示す構成の場合、ＴＶモニタ又は液晶表示パネルにフィールド表示するには、１つのフィールドメモリ分のデータで済むので、メモリ容量もフレーム構成の場合の半分で済むことになる。
【００５４】
図４に示すＶＲＡＭ構成を使用するのは、例えば、電子ビューファインダ（ＥＶＦ）表示である。ＥＶＦ表示では例えば、水平１６００画素×垂直１２００ラインの撮像素子から垂直画素同士を加算したフィールド（水平１６００画素×垂直６００ライン）を読み出し、縦横サイズを水平７５２画素×垂直２４７ラインにリサイズしてＶＲＡＭに書き込み、フィールド画を液晶表示パネルに表示する。
【００５５】
この時、液晶表示パネルには、毎秒６０フィールドを表示するが、撮像素子からは毎秒２５乃至３０フレームを読み出す。すなわち、ＶＲＡＭの書き込みレートと読み出しレートが異なっている。単一のフィールドＶＲＡＭでは、図５に例示するように、走っている人の胴が切られているような大変見ずらい画像が表示される。図５では、破線を境に１フィールド（３０ｍ秒）分の時間差の画像が上下に表示される。すなわち、破線より下には前のフィールド画が表示され、破線より上に現在のフィールド画が表示される。
【００５６】
本実施例では、ＶＲＡＭを２つのフィールドメモリからなる構成とすることで、この不具合を生じないようにする。書き込み途中のフィールドメモリからはデータを表示用に読み出さずに、データ書き込みが完了した時点で表示用とする。そして、ＥＶＦ動作から撮影動作に切り替えて、撮像素子からの画像をフレーム画としてＶＲＡＭにフリーズする場合、２枚のフィールドメモリの片方に奇フィールドを格納し、他方に偶フィールドを書き込み、奇フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿１を割り当て、偶フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿２を割り当てることにより、容易にフレーム画表示に切り替えることができる。
【００５７】
本来、図３に示すＶＲＡＭ構成も、図４に示すＶＲＡＭ構成も１フレーム分のメモリ容量を必要とするが、図４に示すＶＲＡＭ構成は、ＥＶＦ動作などにおいて図３に示すＶＲＡＭ構成より便利である。本実施例では、再生ＤＭＡ制御回路２０のレジスタ設定を変更することで、容易にどちらのＶＲＡＭ構成にも対応できる。
【００５８】
次に、表示画像の画素数よりも格段に多い画素数の撮像素子を使用し、その撮像素子の画素データを間引かずにＶＲＡＭに格納し、その一部を表示用に読み出す場合の動作を説明する。
【００５９】
図６は、水平１６００画素×垂直１２００ラインのＶＲＡＭを構成し、その中の水平７５２画素×垂直４９４ラインの部分を表示用とする場合の模式図を示す。この場合、ラインの最後のデータと次のラインの最初のデータのアドレスは１６００画素−７５２画素分、離れている。従って、図５に符号４０で示す範囲内の画像を表示画とするためには、先に説明したオフセット量を、（巨大ＶＲＡＭの１ライン）−（表示ＶＲＡＭの１ライン）に設定する。これにより、巨大ＶＲＡＭの一部の領域を表示できるようになる。
【００６０】
図６においては、領域４０，４２は、画像表示する水平７５２画素×垂直４９４ラインの部分を示し、例えば、表示画像を領域４０から領域４２に移行する。これは単なるアドレス操作のみであり、簡単に行える。領域４０の画像は、山頂にいる人物を示し、領域４２の画像は、山頂からハングライダーで飛び降りている人物を示す。
【００６１】
このように本実施例では、奇フィールド又は偶フィールドのスタートアドレスを変更するだけで、巨大ＶＲＡＭ中の任意の一部の画像を表示できる。一般的には、高画質な再生ズーム機能といえる。
【００６２】
次に、図７を参照して、本実施例の置換機能を説明する。図７は、９面マルチ画表示の状態でその内の一枚を書き換える様子を示す模式図であって、マルチ画表示内の画像を更新する場合で、右上の画像を人物画から風景画に書き換えているところを示す。
【００６３】
この置換機能は、再生ＤＭＡ制御回路２０内のアドレス発生回路に組み込まれる。このアドレス発生回路は、水平方向に１ライン分のカウンタと、垂直方向に表示ライン数分のカウンタを持ち、これらのカウンタを進めながら、前述したようにＶＲＡＭのアドレスを順次、発生する。すなわち、アドレス発生回路は、水平・垂直の各カウンタが図７に示す（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された数値範囲内にある場合に、図７の右側の小さい枠領域の画像に対応するアドレスを発生する。図７の右側の小さい枠領域の画像は、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２を先頭に、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２から所定バイト（１６ビットバス幅のとき２バイト、３２ビットバス幅のとき４バイト）ずつ加算して隣接画素のアドレスを発せさせることで、表示用に読み出され得る。図７の右側の小さい枠の画像の水平方向右端までデータを読み出したら、ＶＲＡＭ上のメモリ領域に戻る。即ち、図７の右側の小さい枠のＳＯＲ＿ＨＳＰＡＮ分のデータを読み出したなら、ＶＲＡＭ上のメモリ領域に戻ることになる。
【００６４】
ＶＲＡＭ上では、ＤＩＳ＿ＸＳＴにＳＯＲ＿ＨＳＰＡＮ分の値を加算したアドレスから順次、アドレスを発生させ、水平方向のカウンタが再びＤＩＳ＿ＸＳＴ値乃至ＤＩＳ＿ＸＥＮＤ値の領域内に入ったら、図７の右側の小さい枠領域の画像の第２ライン目のアドレスに切り替える。以降、水平・垂直のカウンタが（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された領域内に入る度に、図７の右側の小さい枠領域の画像のアドレスが発生され、９面マルチ画表示の右上の画像が、図７の右側の小さい枠領域の画像で置換される。
【００６５】
実際の利用に即して、この置換機能を説明する。先ず、撮影した画像のインデックス等を表示するのに、図７で示すようなマルチ画表示が行われる。この時、ＶＲＡＭ上に９枚の画像がマルチ画として書き込まれ、９面マルチ画として一括して画像表示される。９面マルチ画の右上の画像を更新する場合、例えば、図７上の右の別枠に示す人物画のように、９面マルチ画の右上の画像をＶＲＡＭとは別のメモリ領域にコピーする。そしてＶＲＡＭ上の右上の画像を家の建ち並んだ風景画に書き換えるのであるが、このデータ書き換え中は、先に別のメモリ領域にコピーした人物画を上述の置換機能を用いて表示する。書き換えが終了した段階でこの部分置換を止めれば、表示画像は、更新された家の風景画を含む９面マルチ画に瞬時に切り替わる。すなわち、メモリデータを書き換える際の見苦しい画像をユーザに表示しないようにできる。
【００６６】
従来は、マルチ画の書き換え途中の画像が表示されて、見苦しいものになっていた。または、これを避けるために、ＶＲＡＭを別に設け、画像の書き換えが終ってからＶＲＡＭを切り替える等の処理を行っていた。しかし、この方法はＶＲＡＭ容量が大幅に増加指定しまう。本実施例では、再生ＤＭＡ制御回路２０内に部分置換機能を設け、書き換えている部分に対しては、他のメモリ空間の画像を表示させることで、データ書き換え途中の見苦しい画像を表示しないようにしている。
【００６７】
図８を参照して、本実施例の部分拡大機能を説明する。図８は、結婚式等の集合写真で、新郎新婦の部分を拡大表示した様子を示す。このような部分拡大機能は、被写体全体の画枠は決まっているが、被写体の一部を拡大して確認したい場合に用いられる。この部分拡大機能も、前述の置換機能と同様に、再生ＤＭＡ制御回路２０のアドレス発生回路に盛り込まれる。この時のアドレス発生は前述の置換機能の場合とほぼ同じである。異なる点として、表示エリアには、原画エリアの画像を拡大して表示していることである。換言すると、置換は、拡大率が等倍の部分拡大に相当する。例えば、図８では、水平垂直共に拡大率が２倍の部分拡大の場合を示しており、図８の（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示される拡大表示領域が、ＳＯＲ＿ＳＴアドレスから始まり、ＳＯＲ＿ＯＦＦＳＥＴとＳＯＲ＿ＨＳＰＡＮで規定される原画エリアの４倍になる。
【００６８】
ここで垂直方向の拡大方法を説明する。回路としては、設定によって０から１５までのライン繰り返しフラグを立てることのできる４ビットのバイナリカウンタを設け、このライン繰り返しフラグが立っている場合に、原画エリアのラインのアドレスを繰り返し発生させる。このように同一ラインデータを繰り返し表示することにより、垂直方向に等倍乃至１６倍の拡大表示を行なえる。図８に例示した垂直方向の２倍拡大では、この４ビット・バイナリカウンタに１ライン置きにライン繰り返しフラグが立つように１を設定すればよい。
【００６９】
水平方向の拡大は次のようにする。すなわち、ＦＩＦＯメモリ２４からデータを読み出すときに、画素繰り返しフラグが立っている場合に原画エリアの画素を繰り返し表示すればよい。画素繰り返しフラグ発生回路は、垂直の場合と多少異なり、整数倍率の２倍乃至１６倍を切り替えられる４ビット・カウンタの他に、小数点倍率（１．１倍、１．２倍・・・など）を行うための４ビット・カウンタを設ける。従って、８ビットのレジスタ設定で等倍から１６．９倍までを０．１倍単位で切り替えることができる。整数倍率は、（垂直方向と同様に）画素の繰り返しで拡大表示していき、例えば、１回繰り返しで２倍になり、２回繰り返しで３倍になる。
【００７０】
小数点倍率について、図９及び図１０を参照して説明する。図９は、１．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示し、図１０は、９．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示す。図９に示す例では、０から９までの１０画素中に繰り返しフラグを何回立てるかにより、小数点拡大倍率が決まる。例えば、図９に示すように、１．１倍時には１０画素中に１回フラグをたて、１．２倍時には１０画素中に２回、１．３倍時には１０画素中に３回、１．４倍時には１０画素中に４回、１．５倍時には１０画素中に５回、１．６倍時には１０画素中に６回、・・・、１．９倍時にはは１０画素中に９回フラグを立てることになる。そして、フラグが立った画素が繰り返し表示される画素であり、拡大表示エリア全体でみるとあたかも小数点拡大されたように表示される。
【００７１】
図１０に示す９．ｘ倍の例では、９．０倍時に１０画素とも９回ずつフラグを立てているが、９．１倍時には１０画素中の１画素に対し１０回フラグをたて、残りの９画素に対して９回フラグを立てる。９．２倍時には、１０画素中の２画素に対して１０回フラグを立て、残りの８画素に対して９回をフラグを立てる。９．９倍時には、１０画素中の９画素に対して１０回フラグを立て、残りの１画素に対して９回フラグを立てる。つまり、繰り返す回数をとびとびに変更することにより、１０画素単位でみたときに小数点の倍率で表示されるようにしている。
【００７２】
図８に示す水平方向２倍拡大では、整数倍で１画素置きに繰り返しフラグが立つようにレジスタ設定する。これにより、垂直・水平の倍率が各２倍で、面積４倍の表示になる。
【００７３】
原画エリアの画素が縦長の長方形の画素の場合、整数の高倍率表示を行なうと長方形の不自然な拡大表示になる。水平方向の小数点拡大は、これを回避するのに利用できる。
【００７４】
図１２は、ビットマップＤＭＡ制御回路２２の内部構成を示す。５０は水平方向のカウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ５０は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のラインの先頭（ＥＮ＿０ＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ５０の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリ・インターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。
【００７５】
５２はＥＮ＿ＯＦＦ１フラグ信号発生器であり、水平ライン方向カウンタ５０の出力ＨＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ１フラグ信号を’１’にすることで、ラインの最終画素を示す。
【００７６】
５４は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。カウンタ５４は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００７７】
５６はＥＮ＿ＯＦＦ２フラグ信号発生器であり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００７８】
５８はアンド回路であり、ＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドし、ＥＮ＿ＯＦＦ１２フラグ信号を発生する。ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００７９】
６０はＤＲＡＭ１６上に構成されるビットマップ画像の読み出しアドレスを発生する読み出しアドレス発生回路である。読み出しアドレスアドレス回路６０のＥＶ＿ＯＤ入力は同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２２がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、読み出しアドレス発生回路６０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からそれぞれ読み出しアドレスを発生する。そして、回路６０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたように、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。回路６０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路６０は、ＯＦＦＡレジスタ分加算して、次のラインの先頭アドレスに進む。
【００８０】
図１２に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向カウンタ５０に対しては、
【００８１】
ＥＮ＿ＯＦＦ１フラグ信号発生器５２に対しては、
ＥＮ＿ＯＦＦ１＜＝’１’ ＷＨＥＮ（ＨＴＦＲＣ＝０） ＥＬＳＥ’０’；
である。
【００８２】
垂直方向カウンタ５４に対しては、
【００８３】
ＥＮ＿ＯＦＦ２フラグ信号発生器５６に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝０）ＥＬＳＥ’０’；
である。
【００８４】
アンド回路５８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ ＡＮＤ ＥＮ＿ＯＦＦ２；
である。
【００８５】
読み出しアドレス発生回路６０に対しては、
【００８６】
図１３は、再生ＤＭＡ制御回路２０の概略構成ブロック図を示す。ビットマップＤＭＡ制御回路２２に対して、前述の部分置換及び部分拡大を行なうための回路が付加されている。
【００８７】
６２は水平方向カウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ６２は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントして行く。リセット時及び次のラインの先頭（ＥＮ＿ＯＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ６２の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一個の転送が４バイトなので、４になる。
【００８８】
６４は、図８に示されるＤＩＳ＿ＸＳＴの位置を示すＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を発生するデコーダである。デコーダ６４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＸＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を’１’にする。
【００８９】
６６は、図８に示されるＤＩＳ＿ＸＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を発生するデコーダである。デコーダ６６は、レジスタＤＩＳ＿ＸＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向カウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を’１’にする。
【００９０】
６８は、ラインの最終画素を示すＥＮ＿ＯＦＦ１フラグ信号を発生するデコーダである。デコーダ６８は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮとレジスタＳＯＲ＿ＨＳＰＡＮの差分値と水平方向カウンタ６２の出力ＨＴＦＲＣとを比較して一致したときに、ＥＮ＿○ＦＦ１フラグ信号を’１’にする。水平方向に部分拡大をしない場合には、この差分値は’０’になる。例えば２倍に拡大する場合は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮに対しレジスタＳＯＲ＿ＨＳＰＡＮの値が半分になる。
【００９１】
７０は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。垂直方向カウンタ７０は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００９２】
７２はＥＮ＿ＯＦＦ２フラグ信号発生用デコーダであり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００９３】
７４は、図８に示されるＤＩＳ＿ＹＳＴの位置を示すＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を発生するデコーダである。デコーダ７４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＹＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を’１’にする。
【００９４】
７６は、図８に示されるＤＩＳ＿ＹＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を発生するデコーダである。デコーダ７６は、レジスタＤＩＳ＿ＹＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向のカウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を’１’にする。
【００９５】
７８はＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドするアンド回路である。アンド回路７８の出力ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００９６】
８０は、ＤＲＡＭ１６上に形成されるＶＲＡＭの読み出しアドレスを発生する読み出しアドレス発生回路である。アドレス発生回路８０のＥＶ＿ＯＤ入力は、同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２０がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、アドレス発生回路８０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からアドレスＡＤＤＲ＿ＣＮＴを発生する。そして、回路８０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたようにメモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合は１回の転送が４バイトなので、４になる。アドレス発生回路８０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。
【００９７】
そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路８０は、ＯＦＦＡレジスタ分加算して次のラインの先頭アドレスに進む。例えば、図３に示すような連続したフレーム画のＶＲＡＭ構成の場合、１ライン分のアドレス量が加算される。また、図４に示すようなＶＲＡＭ構成の場合、ＯＦＦＡの値はＡＤＤＲ＿ＤＥＬＴＡと同じ値になる。
【００９８】
更に、ＥＮ＿ＯＦＦ１２＝’１’のときのフィールド画の最終アドレスを指定した後は、アドレス発生回路８０は、ＥＶ＿ＯＤフラグ信号をみて、奇フィールドならばＳＴ＿ＡＤＤ＿１レジスタ値を設定し、偶フィールドならばＳＴ＿ＡＤＤ＿２レジスタの値を設定する。従って、前述したように、液晶表示パネル又はＴＶモニタにフィールド画を表示したい場合には、ＳＴ＿ＡＤＤ＿１の値とＳＴ＿ＡＤＤ＿２の値を同じにすれば良い。ＳＴ＿ＡＤＤ＿１ジスタとＳＴ＿ＡＤＤ＿２レジスタの設定値を切り替えるだけで、フィールド画とフレーム画を瞬時に切り替えることが可能になる。
【００９９】
８２は、部分置換及び部分拡大の垂直方向のエリアを示すＥＴＳ＿ＡＲＩＡフラグを発生する回路である。ＥＴＳ＿ＡＲＩＡフラグは、図８に示すように、ＤＩＳ＿ＹＳＴの位置からＤＩＳ＿ＹＥＮＤの位置までの垂直エリアを示す。
【０１００】
８４はＥＮ＿ＯＦＦ１とＡＣＫをアンドするアンド回路であり、その出力は、ラインの終了ドレスのタイミングを示す。
【０１０１】
８６は部分拡大時の垂直方向のライン繰り返しフラグＥＴＳ＿Ｙ＿ＲＥＰを発生する回路である。回路８６は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ、動作する。ＥＮ＿ＯＦＦ１とＡＣＫのアンド信号のタイミングで判断する。例えば、垂直２倍拡大時には、レジスタＩＮＴ＿ＲＥＰ＝’１’に設定することにより、１ラインおきにＥＴＳＹ＿ＲＥＰが’１’になる。３倍時には、レジスタＩＮＴ＿ＲＥＰ＝’２’に設定することにより、２ライン間’１’で、１ライン’０’の３ラインを繰り返すことになる。
【０１０２】
８８は、部分置換及び部分拡大時の原画像のアドレスを発生するアドレス発生回路である。回路８８は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ動作し、ラインの終了ドレスのタイミングでＥＴＳ＿Ｙ＿ＲＥＰフラグが’１’になっているかどうかを判断して、アドレスを発生する。ＶＲＡＭの読み出しアドレス発生回路８０とは別に、回路８８は、２つのスタートアドレスレジスタＳＴ＿ＳＯＲ＿ＡＤＤ１，ＳＴ＿ＳＯＲ＿ＡＤＤ２とライン間のオフセットレジスタＳＯＲ＿ＯＦＦＳＥＴを具備し、原画アドレスＥＴＳ＿ＳＯＲ＿ＡＤＲを発生する。ここで発生したアドレスが、図７の部分置換及び図８の部分拡大の原画アドレスを示す。
【０１０３】
９０は、ＥＴＳ＿ＡＲＥＡフラグとＥＮ＿ＤＩＳ＿ＸＳＴフラグをアンドするアンド回路であり、部分置換及び部分拡大の水平方向の開始タイミングを発生する。
【０１０４】
９２はセレクタ、９４はフリップフロップ（ＦＦ）である。回路９０，９２，９４により、フリップフロップ９４が、アンド回路９０の力タイミングでＡＤＤＲ＿ＣＮＴ値をラッチすることにより、部分置換及び部分拡大する直前のアドレスを保持する。
【０１０５】
９６は、フリップフロップ９４で保持するアドレスとレジスタＤＩＳ＿Ｈ＿ＳＰＡＮを加算する加算器であり、部分置換及び部分拡大を終了した位置のアドレスＤＩＳＰ＿ＥＮＤ＿ＡＤＲを算出して、アドレス発生回路８０に供給する。読み出しアドレス発生回路８０にＥＴＳ＿ＡＲＩＡ、ＥＴＳ＿ＳＯＲ＿ＡＤＲ及びＤＩＳＰ＿ＥＮＤ＿ＡＤＲを入力することで、部分置換及び部分拡大を実現する。
【０１０６】
ちなみに、水平拡大は、再生ＤＭＡ制御回路では行なわずに、ＦＩＦ０２４の内部で実現する。
【０１０７】
図１３に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向のカウンタ６２に対しては、
【０１０８】
ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号発生用デコーダ６４に対しては、
ＥＮ＿ＤＩＳ＿ＸＳＴ＜＝”１”ＷＨＥＮ（ＨＴＦＲＣ＝ＤＩＳ＿ＸＳＴ＿Ｒ
ＥＧ）ＥＬＳＥ’０’；
である。
【０１０９】
ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号発生用デコーダ６６に対しては、
ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ＜＝ＤＩＳ＿ＸＳＴ＿ＲＥＧ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＤＩＳ＿ＸＥＮＤ＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ）ＥＬＳＥ’０’；
である。
【０１１０】
ＥＮ＿ＯＦＦ１フラグ信号発生用デコーダ６８に対しては、
ＸＡ＿ＳＵＢ＜＝ＤＩＳ＿Ｈ＿ＳＰＡＮ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＯＦＦ１＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＸＡ＿ＳＵＢ）ＥＬＳＥ’０’；
である。
【０１１１】
垂直方向カウンタ７０に対しては、
【０１１２】
ＥＮ＿ＯＦＦ２フラグ信号発生用デコーダ７２に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝’０’）ＥＬＳＥ’０’；
である。
【０１１３】
ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号発生用デコーダ７４に対しては、
ＥＮ＿ＤＩＳ＿ＹＳＴ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＳＴ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１４】
ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号発生用デコーダ７６に対しては、
ＥＮ＿ＤＩＳ＿ＹＥＮＤ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＥＮＤ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１５】
アンド回路７８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ ＡＮＤ ＥＮ＿ＯＦＦ２；
である。
【０１１６】
読み出しアドレス発生回路８０に対しては、
【０１１７】
ＥＴＳ＿ＡＲＩＡフラグ発生回路８２に対しては、
【０１１８】
アンド回路８４に対しては、
ＬＮ＿Ｅ＿ＡＣＫ＜＝（ＥＮ＿ＯＦＦ１ ＡＮＤ ＡＣＫ）；
である。
【０１１９】
ＥＴＳ＿Ｙ＿ＲＥＰ発生回路８６に対しては、
【０１２０】
アドレス発生回路８８に対しては、
【０１２１】
回路９０，９２，９４からなるアドレス保持回路に対しては、
【０１２２】
加算器９６に対しては、
ＤＩＳＰ＿ＥＮＤ＿ＡＤＲ＜＝ＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＋ＤＩＳ＿Ｈ＿ＳＰＡＮ＋ＡＤＤＲ＿ＤＥＬＴＡ；
である。
【０１２３】
図１４は、ＦＩＦＯ２４の概略構成ブロック図を示す。ＳＲＡＭ２６をアドレスで分ける事により、１つのＳＲＡＭで自然画とビットマップ画像の両用にしても良い。ここでは分かりやすくするために、自然画用とビットマップ用に別々にＳＲＡＭを使用する場合を説明する。従って、ＳＲＡＭ２６ａは、自然画ＦＩＦＯ用の２ポートＳＲＡＭであり、ＳＲＡＭ２６ｂはビットマップＦＩＦＯ用の２ポートＳＲＡＭを示す。ＳＲＡＭ２６ａ，２６ｂのＤはデータ入力を、ＡＷはライト側アドレスを、ＡＲはリード側アドレスを、ＷＲ＿ＣＬＫはライト側クロックを、ＲＤ＿ＣＬＫはリード側クロックを、Ｑはデータ出力をそれぞれ示す。
【０１２４】
１４０は自然画入力データのラッチ回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１２５】
１４２は、自然画用ＳＲＡＭ２６ａのライトアドレスを発生する回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブになる度にＷＲ＿ＣＬＫの立ち上がりエッジに同期してライトアドレスＰＢ＿ＡＷをインクリメントする。また、ライトアドレス発生回路１４２には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤによりＰＢ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。ライトアドレス発生回路１４２の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、回路１４２は、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１２６】
１４４は自然画用ＳＲＡＭ２６ａのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してリードアドレスＰＢ＿ＡＲをインクリメントする。また、ライトアドレス発生回路１４２と同様に、回路１４４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送開始前にアドレスが初期化される。これにより、ライトアドレスＰＢ＿ＡＷとの関係を一致させている。
【０１２７】
１４６はＳＲＡＭ２６ａからの輝度出力を選択してデータを保持する輝度信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２（３）に示すようなＹ：Ｕ：Ｖ＝４：１：１の構成になっており、３ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、４ｃｋ目はＳＲＡＭ２６ａの読み出しを停止させて、輝度信号ラッチ回路１４６内に保持した輝度データＹ３を出力する。
【０１２８】
１４８はＳＲＡＭ２６ａからの色差出力ＵＶを選択してデータを保持する色差信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２の（３）に示すようなデータ列になっており、２ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、１ｃｋ目と２ｃｋ目のＵＶデータを保持して、１乃至２ｃｋ目はＵを、３乃至４ｃｋ目はＶを出力するようになっている。
【０１２９】
図１３に示すＤＭＡ制御回路２０で説明した水平方向拡大回路は、輝度信号ラッチ回路１４６と色差信号ラッチ回路１４８が水平方向拡大回路を構成する。これらの回路は、拡大開始と終了の画素位置を指定するレジスタと拡大倍率を指定するレジスタを持ち、拡大画素のタイミングに１画素前のデータを保持すること（前置補間）で水平方向の拡大を実現する。
【０１３０】
１５０は自然画用データリクエスト信号発生回路であり、前述した通りにＦＩＦ０２４のデータ残量を算出し、その残量に従ってリクエスト信号を発生する。残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量とする。注意する点として、ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっている。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミングに切り替えている。
【０１３１】
１５２はビットマップ入力データのラッチ回路であり、入力のＢＭＰ＿ＶＡＬＩＤ信号がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１３２】
１５４はビットマップ用ＳＲＡＭ２６ｂのライトアドレスを発生する回路であり、ＢＭＰ＿ＶＡＬＩＤ入力がアクティブになる度に、ＷＲ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＷをインクリメントする。回路１５４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤでＢＭＰ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。
【０１３３】
ライトアドレス発生回路１５４の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１３４】
１５６はビットマップ用ＳＲＡＭ２６ｂのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＲをインクリメントする。ライトアドレス発生回路１４２と同様に、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力し、フィールド画データの転送開始前にアドレスが初期化されて、ＢＭＰ＿ＡＷとの関係を一致させている。
【０１３５】
１５８はＢＭＰデータラッチ回路である。ＳＲＡＭ２６ｂのＢＭＰデータ出力は１画素が４ビットデータの構成になっているので、下記のように１ｃｋの１６ビット中に４画素分のデータが転送される。即ち、
ＢＭＰのＳＲＡＭ出力 １ｃｋ目 ５ｃｋ目 ９ｃｋ目
（上位８ビット） Ｂ２：Ｂ３ Ｂ６：Ｂ７ Ｂ１０：Ｂ１１
（下位８ビット） Ｂ０：Ｂ１ Ｂ４：Ｂ５ Ｂ８：Ｂ９
そのため、ＳＲＡＭ２６ｂからのＢＭＰデータを１ｃｋ目に保持して置き、次の２乃至４ｃｋ目まではＳＲＡＭ２６ｂからの読み出しを停止して、前に保持したデータを出力する。
【０１３６】
１６０はビットマップ用データリクエスト信号発生回路であり、前述した通りに、ＦＩＦ０２４のデータ残量を算出して、その残量に従ってリクエスト信号を発生する。ここでは、残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量としている。ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっていることに注意すべきである。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミング切り替えをしている。
【０１３７】
【発明の効果】
以上の説明から容易に理解できるように、本発明によれば、簡単な処理で表示画像の一部を代替できる。これにより、表示ＶＲＡＭの一部を書き換える場合などにおいて、余計な書き換え用のＶＲＡＭエリアを持たずに書き換え途中の見苦しい表示を見せずに済み、ＶＲＡＭを削減でき、従ってコストを低減できる。
【０１３８】
また、余計な拡大用ＶＲＡＭを持たずに拡大表示への切り替えを瞬時で高品位に行なえるようになり、これにより、ＤＲＡＭを削減でき、拡大画像表示切り替えが高品位に行なえる。
【図面の簡単な説明】
【図１】 本発明の一実施例の概略構成ブロック図である。
【図２】 画像データ形式の一覧である。
【図３】 フレーム構成のＶＲＡＭからのデータ読み出しの模式図である。
【図４】 フィールド構成のＶＲＡＭからのデータ読み出しの模式図である。
【図５】 単一ＶＲＡＭ構成で書き込みと読み出しのレートが異なる場合の不具合の表示例である。
【図６】 水平１６００画素×垂直１２００ラインの巨大ＶＲＡＭを構成した場合のイメージ例を示す図である。
【図７】 ９面マルチ画表示で部分置換機能を用いて右上画の書き換えを行なっているイメージ例を示す図である。
【図８】 部分拡大表示時のイメージ例を示す図である。
【図９】 １．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１０】 ９．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１１】 従来例の概略構成ブロック図である。
【図１２】 ＤＭＡ制御回路２２の概略構成ブロック図である。
【図１３】 ＤＭＡ制御回路２０の概略構成ブロック図である。
【図１４】 ＦＩＦＯ２４及びＳＲＡＭ２６の概略構成ブロック図である。
【符号の説明】
１０：撮像素子
１２：Ａ／Ｄ変換器
１４：撮影信号処理回路
１６：ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
１８：メモリ・インターフェース
２０：再生ＤＭＡ制御回路
２２：ビットマップＤＭＡ制御回路
２４：ＦＩＦＯ（ファーストイン・ファーストアウト）メモリ
２６：ＳＲＡＭ
２６ａ：自然画用ＳＲＡＭ
２６ｂ：ビットマップ用ＳＲＡＭ
２８：４１１／４２２変換回路
３０：パレット変換回路
３２：合成回路
３４：再生信号処理回路
３６：Ｄ／Ａ変換器
３８：同期信号発生器（ＳＳＧ）
５０：水平方向カウンタ
５２：ＥＮ＿ＯＦＦ１フラグ信号発生器
５４：垂直方向カウンタ
５６：ＥＮ＿ＯＦＦ２フラグ信号発生器
５８：アンド回路
６０： 読み出しアドレス発生回路
６２：水平方向カウンタ
６４：デコーダ
６６：デコーダ
６８：デコーダ
７０：垂直方向カウンタ
７２：デコーダ
７４：デコーダ
７６：デコーダ
７８：アンド回路
８０：読み出しアドレス発生回路
８２：ＥＴＳ＿ＡＲＩＡフラグ発生回路
８４：アンド回路
８６：ＥＴＳ＿Ｙ＿ＲＥＰ発生回路
８８：アドレス発生回路
９０：アンド回路
９２：セレクタ
９４：フリップフロップ（ＦＦ）
９６：加算器
１１０：撮像素子
１１２：Ａ／Ｄ変換器
１１４：撮影信号処理回路
１１６：ＶＲＡＭ
１１８：メモリ制御回路
１２０：画素拡大回路
１２２：ＴＶ系信号処理回路
１２４：Ｄ／Ａ変換器
１２６：ＬＰＦ
１２８：ビデオアンプ
１３０：ＴＶモニタ
１３２：液晶表示制御回路
１３４：液晶表示パネル
１４０：ラッチ回路
１４２：ライトアドレス発生回路
１４４：リードアドレス発生回路
１４６：輝度信号ラッチ回路
１４８：色差信号ラッチ回路
１５０： 自然画用データリクエスト信号発生回路
１５２：ラッチ回路
１５４：ライトアドレス発生回路
１５６：リードアドレス発生回路
１５８：ＢＭＰデータラッチ回路
１６０： ビットマップ用データリクエスト信号発生回路
Claims (3)
- 画像データを一時的に記憶する第１の記憶装置と、
当該第１の記憶装置に画像データを書き込み及び読み出すインターフェース回路と、
当該インターフェース回路により当該第１の記憶装置から読み出された画像データを一時記憶する第２の記憶装置と、
当該画像データを表示する表示装置と、
当該第１の記憶装置の読み出しアドレスを当該インターフェース回路に指示するアドレス発生回路であって、当該第１の記憶装置のビデオメモリ領域の指定部分を当該第１の記憶装置内の別の領域の記憶データで置換をするためのアドレスを発生自在なアドレス発生回路
とを具備し、
当該第２の記憶装置は当該表示装置の１画面分より少ない記憶容量を有しており、当該置換のために当該インターフェース回路により読み出された画像データを一時的に記憶し、記憶した順に当該画像データを読み出して当該表示装置へ出力し、当該表示装置において当該置換による画像データを水平方向に拡大して表示させる場合、当該第２の記憶装置による読み出しにより拡大率を制御し、当該表示装置において当該置換による画像データを垂直方向に拡大して表示させる場合、当該第１の記憶装置による読み出しにより拡大率を制御することを特徴とする画像処理装置。 - 当該第２の記憶装置の書き込みと読み出しのクロックが非同期の関係にあり、当該読み出しのクロックは当該表示装置のタイミングに同期していることを特徴とする請求項１に記載の画像処理装置。
- 当該第１の記憶装置はＶＲＡＭであり、当該第２の記憶装置はＦＩＦＯであることを特徴とする請求項１又は２に記載の画像処理装置。
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