JP4255084B2

JP4255084B2 - 電子部品の実装構造

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Publication number: JP4255084B2
Application number: JP2006011173A
Authority: JP
Inventors: 正明富樫; 泰介安彦; 高哉石垣
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2006-01-19
Filing date: 2006-01-19
Publication date: 2009-04-15
Anticipated expiration: 2020-11-24
Also published as: JP2006157035A

Description

本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減して電源電圧の振動を抑制した電子部品の実装構造に係り、特に積層セラミックコンデンサをデカップリングコンデンサとして用いた回路に好適なものである。

近年、ＬＳＩなどの集積回路に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。
従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になった為、図１５に示すように、デカップリングコンデンサと呼ばれる例えば２端子構造の積層セラミックコンデンサ１００が電源１０２に接続されるようになった。そして、負荷電流の過渡的な変動時にこの積層セラミックコンデンサ１００からＣＰＵ等のＬＳＩ１０４に電流を供給して、電源電圧の変動を抑えるようにしている。

しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、負荷電流は高速でより大きなものとなっており、図１５に示す積層セラミックコンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が、電源電圧の変動に大きく影響するようになった。

つまり、従来の積層セラミックコンデンサ１００ではＥＳＬが高いことから、図１６に示す負荷電流ｉの変動に伴って、上記と同様に電源電圧Ｖの変動が大きくなり易かった。
これは、負荷電流の過渡時におけるＥＳＬによる電圧変動が、下記の式１で近似されるので、ＥＳＬの低減が電源電圧の安定化に繋がるからである。
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。

以上より、コンデンサの実装コストを下げつつＥＳＬを低減する為に、複数のコンデンサを並列した形の多端子化したアレイ構造が採用される傾向にあった。そして、この低ＥＳＬ化が図られた多端子型コンデンサ１１０を電源１０２とＬＳＩ１０４との間に配置したものの等価回路を図１７に示す。
この等価回路のごとく隣り合った端子電極の極性が相互に同じとなるように、ＬＳＩ１０４の一端側にそれぞれ同一側面に配置された４つの端子電極１１８が接続されると共に、ＬＳＩ１０４の他端側にそれぞれ同一側面に配置された４つの端子電極１２０が接続されている。これに伴って、隣り合う４つの内部電極１１４間の極性が相互に同一となり、同じく隣り合う４つの内部電極１１６間の極性が相互に同一となっている。

この為、端子電極１１８、１２０から流れ込む例えば高周波電流によってそれぞれ磁束が発生し、隣り合う内部電極１１４同士で大きなＥＳＬが生じると共に、内部電極１１６同士で大きなＥＳＬが生じるだけでなく、このコンデンサの周辺の配線で大きなＥＳＬが生じるようになっていた。
本発明は上記事実を考慮し、ＥＳＬを大幅に低減して電源電圧の振動を抑制し得る電子部品の実装構造を提供することを目的とする。

請求項１による電子部品の実装構造は、複数の端子電極が周囲に配置されたアレイ構造のコンデンサとされる電子部品が、被接続部材とこれらの端子電極で接続される電子部品の実装構造であって、
これら端子電極の何れかと接続される引出部を一つのみ備えた内部電極が、電子部品内の同一面上に一つのみ存在する形とされると共に、電子部品の相互に対向する二つの面において、積層方向に並ぶ内部電極の引出部同士が、電子部品の同一面当たり３つ以上引き出されて存在する形で、セラミック層を介してこの内部電極が複数積層され、
積層方向に隣り合う内部電極同士が、相互に重なり合う部分を有し且つ相互に異極性とされると共に、電子部品の同一面内で隣接する引出部相互間が異極性とされるのに伴って電子部品の周囲に沿って隣り合う端子電極同士が、相互に異極性とされるように、
上記端子電極の内の少なくとも一つの端子電極が、被接続部材の一端側に接続され、
被接続部材の一端側に接続された端子電極と電子部品の周囲に沿って隣合って配置された端子電極が、被接続部材の他端側に接続されることを特徴とする。

請求項１に係る電子部品の実装構造によれば、複数の端子電極が周囲に配置されたアレイ構造のコンデンサとされる電子部品が、被接続部材とこれらの端子電極で接続される形となっている。また、これら端子電極の何れかと接続される引出部を一つのみ備えた内部電極が、電子部品内の同一面上に一つのみ存在する形とされると共に、電子部品の相互に対向する二つの面において、積層方向に並ぶ内部電極の引出部同士が、電子部品の同一面当たり３つ以上引き出されて存在する形で、セラミック層を介してこの内部電極が複数積層されている。但し、積層方向に隣り合う内部電極同士が、相互に重なり合う部分を有し且つ相互に異極性とされるように、また、電子部品の同一面内で隣接する引出部相互間が異極性とされるのに伴って電子部品の周囲に沿って隣り合う端子電極同士が、相互に異極性とされるように、これら端子電極の内の少なくとも一つの端子電極が被接続部材の一端側に接続されていると共に、この端子電極と電子部品の周囲に沿って隣合って配置された端子電極が被接続部材の他端側に接続されている。
つまり、上記端子電極に繋がる電子部品内の複数の内部電極が、相互に対向しつつ並列に配置されるアレイ構造のコンデンサの電極とされている。

従って、アレイ構造のコンデンサとされる電子部品の周囲で隣り合う端子電極同士が、被接続部材の相互に異なる端部の電極に接続される形となるので、電源から被接続部材への通電の際に、隣り合う端子電極の極性が相互に異なって例えば交互に正負極に順次なる形で、電流が流れるようになる。
この結果、電子部品内に相互に逆向きに例えば高周波電流が流れて、複数の端子電極及び端子電極に繋がる内部電極だけでなく、これら端子電極の周辺の配線でそれぞれ発生する磁束が、互いに打ち消し合うように相殺されることになり、これに伴って、電子部品自体や周辺の配線自体が持つ寄生インダクタンスを少なくでき、等価直列インダクタンスを低減する効果が生じるようになる。
以上より、本請求項に係る電子部品の実装構造によれば、デカップリングコンデンサとして好適なように電子部品等の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになる。
また、本請求項では、電子部品内の同一面上に内部電極が一つのみ存在する形とされると共に、電子部品の相互に対向する二つの面において、積層方向に並ぶ内部電極の引出部同士が、電子部品の同一面当たり３つ以上引き出されて存在する形で、セラミック層を介してこの内部電極が複数積層され、積層方向に隣り合って相互に異極性とされる内部電極同士が、相互に重なり合う部分を有している。従って、引出部を一つのみ備えた内部電極が複数積層されて、図１４のグラフで示すように素子数及び端子数が多くなっていった場合、静電容量が増加するだけでなく、図１３（Ｃ）及び図１３（Ｄ）までに示すように素子数及び端子数が多くなるのに伴って積層数が多くなるほど、ＥＳＬを低減するのに有利となる。

さらに、上記の作用が電子部品の二つの面で生じるので、電子部品の小型化を図りつつ、より一層大幅な低ＥＳＬ化が図られて電源電圧の振動をより確実に抑制できるようになる。

請求項２に係る電子部品の実装構造によれば、請求項１の電子部品の実装構造と同様の構成の他に、内部電極が８種類有り、この内の４種類の内部電極が引出部により電子部品の周囲の何れかの面に引き出され、他の４種類の内部電極が引出部により電子部品の前記の面と対向する面に引き出されるという構成を有している。従って、請求項１と同様の作用が、図１３（Ｄ）に示す８端子構造の電子部品の二つの面で生じるので、８端子構造の電子部品であっても、上記請求項と同様に電子部品の小型化を図りつつ、より一層大幅な低ＥＳＬ化が図られて電源電圧の振動をより確実に抑制できるようになる。

本発明によれば、ＥＳＬを大幅に低減して電源電圧の振動を抑制した電子部品の実装構造を提供することが可能となる。

以下、本発明に係る電子部品の実装構造の実施の形態を図面に基づき説明する。
本発明の一実施の形態に適用される電子部品であるアレイ型の多端子型積層コンデンサ１０を図２から図４に示す。これらの図に示すように、セラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体状の焼結体である誘電体素体１２を主要部として、多端子型積層コンデンサ１０が構成されている。

この誘電体素体１２内の所定の高さ位置には、誘電体素体１２の手前側と奥側との間でそれぞれ細長く延びる内部電極２１、内部電極２３、内部電極２５及び内部電極２７が左側から順に配置されている。また、誘電体素体１２内において誘電体層とされるセラミック層１２Ａを隔てたこれら内部電極２１、２３、２５、２７の下方には、同じく誘電体素体１２の手前側と奥側との間でそれぞれ細長く延びる内部電極２２、内部電極２４、内部電極２６及び内部電極２８が左側から順に配置されている。尚、これら内部電極を有したセラミック層１２Ａは単に２層だけでなく、交互に多数層配置しても良い。
そして、これら内部電極２１〜２８の材質としては、卑金属材料であるニッケル、ニッケル合金、銅或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。

以上より、内部電極２１の直下に内部電極２２が位置して、これら内部電極２１、２２がコンデンサを構成すると共に、内部電極２３の直下に内部電極２４が位置して、これら内部電極２３、２４がコンデンサを構成する形とされる。また、内部電極２５の直下に内部電極２６が位置して、これら内部電極２５、２６がコンデンサを構成すると共に、内部電極２７の直下に内部電極２８が位置して、これら内部電極２７、２８がコンデンサを構成する形になっている。

この為、これら内部電極２１から内部電極２８までの４つづつの内部電極が誘電体素体１２内においてセラミック層１２Ａで隔てられつつ相互に対向して配置されて、４つのコンデンサである４素子を構成することになる。

さらに、図２に示すように、内部電極２１、２３、２５、２７の奥側の端部から図３の誘電体素体１２の奥側の側面１２Ｂに向かって電極がそれぞれ１箇所づつ引き出されることで、内部電極２１、２３、２５、２７に１つづつの引出部２１Ａ、２３Ａ、２５Ａ、２７Ａが形成されている。また、内部電極２２、２４、２６、２８の手前側の端部から誘電体素体１２の手前側の側面１２Ｂに向かって電極がそれぞれ１箇所づつ引き出されることで、内部電極２２、２４、２６、２８に１つづつの引出部２２Ａ、２４Ａ、２６Ａ、２８Ａが形成されている。
以上より、引出部２１Ａ〜２８Ａまでの計８ヵ所の引出部分が相互に重ならない形で内部電極２１〜２８からそれぞれ引き出されている。

さらに、図３及び図４に示すように、内部電極２１の引出部２１Ａに接続される端子電極３１、内部電極２３の引出部２３Ａに接続される端子電極３３、内部電極２５の引出部２５Ａに接続される端子電極３５及び、内部電極２７の引出部２７Ａに接続される端子電極３７が、誘電体素体１２の奥側の側面１２Ｂにそれぞれ配置されている。

また、図３及び図４に示すように、内部電極２２の引出部２２Ａに接続される端子電極３２、内部電極２４の引出部２４Ａに接続される端子電極３４、内部電極２６の引出部２６Ａに接続される端子電極３６及び、内部電極２８の引出部２８Ａに接続される端子電極３８が、誘電体素体１２の手前側の側面１２Ｂにそれぞれ配置されている。

以上より、本実施の形態では、多端子型積層コンデンサ１０の奥側の側面１２Ｂに端子電極３１、３３、３５、３７がそれぞれ配置され、手前側の側面１２Ｂに端子電極３２、３４、３６、３８がそれぞれ配置されることで、直方体である六面体形状とされる誘電体素体１２の４つの側面１２Ｂ、１２Ｃの内の２つの側面１２Ｂに端子電極３１〜３８がそれぞれ配置される８端子の構造になっている。

一方、本実施の形態では、電源１０２に対してこの多端子型積層コンデンサ１０とＣＰＵ等の被接続部材であるＬＳＩ１０４が並列的に配線１０６、１０８により接続されている。
具体的には、図３の誘電体素体１２の奥側の側面１２Ｂに配置された端子電極３１、３３、３５、３７の内の端子電極３１、３５が、電源１０２の＋極側及びＬＳＩ１０４の一端側である図１において上側の電極部分に、配線１０６で接続されている。そして、これら端子電極３１、３５と隣合って誘電体素体１２の同一の側面１２Ｂ内に配置された端子電極３３、３７が、電源１０２の接地側である−極側及び、ＬＳＩ１０４の他端側である図１において下側の電極部分に、配線１０８で接続されている。

他方、図３の誘電体素体１２の手前側の側面１２Ｂに配置された端子電極３２、３４、３６、３８の内の端子電極３４、３８が、電源１０２の＋極側及びＬＳＩ１０４の一端側の電極部分に、同じく配線１０６で接続されている。そして、これら端子電極３４、３８と隣合って誘電体素体１２の同一の側面１２Ｂ内に配置された端子電極３２、３６が、電源１０２の−極側及びＬＳＩ１０４の他端側の電極に、同じく配線１０８で接続されている。
つまり、端子電極３１、３５、３４、３８が同極になって同一種類の端子電極となり、端子電極３３、３７、３２、３６が同じく同極になってもう一種類の端子電極となる。

これに伴って、図２に示すように、内部電極２１〜２８の内の例えば内部電極２１、２４、２５、２８が＋極になると同時に内部電極２２、２３、２６、２７が−極になるときには、内部電極２１、２２、２５、２６では奥側から手前側に向かって電流が流れ、内部電極２３、２４、２７、２８では手前側から奥側に向かって電流が流れるので、隣り合った内部電極間で電流が相互に逆方向に流れることになる。

次に、本実施の形態に係る電子部品の実装構造の作用を説明する。
セラミック等の誘電体層を積層して形成された誘電体素体１２内に、セラミック層１２Ａを介して隔てられつつ４つづつの計８枚の内部電極２１〜２８がそれぞれ配置されており、これら８枚の内部電極２１〜２８が、相互に対向しつつ並列に配置されるコンデンサの電極とされるように、それぞれ端子電極３１〜３８に繋がっている。
そして、それぞれ４つづつの端子電極が並んで配置された一対の側面１２Ｂを有するこの多端子型積層コンデンサ１０が、これらの端子電極３１〜３８でＬＳＩ１０４と接続される形となっている。

但し、誘電体素体１２の奥側の４つの端子電極３１、３３、３５、３７の内の一つおきの端子電極３１、３５が、ＬＳＩ１０４の上側の電極部分に接続されると共に、これら端子電極３１、３５と隣合って同一の側面１２Ｂ内に配置された端子電極３３、３７が、ＬＳＩ１０４の下側の電極部分に接続されている。さらに、誘電体素体１２の手前側の４つの端子電極３２、３４、３６、３８の内の一つおきの端子電極３４、３８が、ＬＳＩ１０４の上側の電極部分に接続されると共に、これら端子電極３４、３８と隣合って同一の側面１２Ｂ内に配置された端子電極３２、３６が、ＬＳＩ１０４の下側の電極部分に接続されている。

従って、図１において多端子型積層コンデンサ１０の上側の側面１２Ｂ内及び下側の側面１２Ｂ内でそれぞれ隣り合う端子電極同士が、ＬＳＩ１０４の相互に異なる端部の電極部分に接続される形となるので、電源１０２からＬＳＩ１０４への通電の際に、隣り合う端子電極の極性が相互に異なって例えば交互に正負極に順次なる形で、電流が流れるようになる。
この結果、多端子型積層コンデンサ１０内に相互に逆向きに流れる電流によって、複数の端子電極３１〜３８に繋がる端子電極３１〜３８の周辺の配線１０６、１０８でそれぞれ発生する磁束が互いに打ち消し合うように相殺されることになる。

さらに、端子電極３１〜３８から多端子型積層コンデンサ１０内に電流が流れ込むのに合わせて、本実施の形態では、前述のようにこの多端子型積層コンデンサ１０の隣り合った内部電極間で電流が相互に逆方向に流れるようになるので、内部電極２１〜２８に流れる電流により発生する磁束が互いに打ち消し合わされるように相殺されることにもなる。

そして、磁束が互いに打ち消し合わされるように相殺されるのに伴って、多端子型積層コンデンサ１０自体や周辺の配線自体が持つ寄生インダクタンスを少なくできる為、等価直列インダクタンスを低減する効果が生じるようになる。
以上より、本実施の形態に係る電子部品の実装構造によれば、デカップリングコンデンサとして好適なように多端子型積層コンデンサ１０等の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになる。

他方、本実施の形態では、複数の端子電極が並んで配置される面が二つ存在するので、多端子型積層コンデンサ１０の小型化を図りつつ、より一層大幅な低ＥＳＬ化が図られて電源電圧の振動をより確実に抑制できるようにもなる。
さらに、内部電極２１〜２８の材質として、ニッケル、ニッケル合金、銅或いは、銅合金や、これらの金属を主成分とする材料を用いることで、従来のパラジウム、パラジウム−銀等を内部電極に用いた場合と比較して、多端子型積層コンデンサ１０の製造コストが低減されると共に、より一層の低ＥＳＬ化を図ることが可能となる。

次に、ネットワークアナライザにより以下の各試料のＥＳＬを測定した。
コンデンサとして一般的な２端子型積層コンデンサをＬＳＩ１０４に接続したもの、８端子有する多端子型積層コンデンサで図１７に示す従来例のように接続した実装構造としたもの、同じく８端子有する多端子型積層コンデンサで図１に示す実施の形態のように接続した実装構造としたもののＥＳＬを、それぞれ測定した。

そして、この測定の結果として、２端子型積層コンデンサを接続したものではＥＳＬが１４２０ｐＨであり、図１７に示す実装構造ではＥＳＬが４１５ｐＨであるのに対して、図１に示す実施の形態の実装構造ではＥＳＬが１７８ｐＨであった。尚、このＥＳＬは２πｆ₀＝１／√（ＥＳＬ・Ｃ）の式より求められるものであり、ｆ₀は自己共振周波数でＣは静電容量である。また、自己共振周波数ｆ₀における等価直列抵抗（ＥＳＲ）との関係が図５に示されている。

つまり、本発明の実施の形態による実装構造により、ＥＳＬが大幅に低減されることが確認された。尚、ここで用いた各試料の寸法としては、縦が３．２ｍｍで横が１．６ｍｍとされ、静電容量としては、２端子型積層コンデンサが１．０６μＦであり、図１７に示す実装構造に用いた多端子型積層コンデンサが１．０２μＦであり、図１に示す実装構造に用いた多端子型積層コンデンサが１．０５μＦであった。

次に、本発明に係る電子部品の実装構造による等価直列インダクタンスのデータを従来例の実装構造と比較して説明する。
図６から図８までに示す４端子有した２素子構造の多端子型積層コンデンサ４０を例として用いる。
具体的には、図６及び図７に示すように、誘電体素体１２内においてセラミック層１２Ａの手前側と奥側との間でそれぞれ延びる内部電極４１及び内部電極４３が、左側から順に配置されている。また、誘電体素体１２内においてセラミック層１２Ａを隔てたこれら内部電極４１、４３の上方には、同じくセラミック層１２Ａの手前側と奥側との間でそれぞれ延びる内部電極４２及び内部電極４４が、左側から順に配置されている。

さらに、図８に示す誘電体素体１２の上側において、端子電極４５が内部電極４１の引き出された部分に接続されると共に、端子電極４７が内部電極４３の引き出された部分に接続されている。また、図８に示す誘電体素体１２の下側において、端子電極４６が内部電極４２の引き出された部分に接続されると共に、端子電極４８が内部電極４４の引き出された部分に接続されている。

従って、この構造の多端子型積層コンデンサ４０では、上記の実施の形態と同様に、図８（Ａ）に示すように、同一の側面１２Ｂ内に隣合って配置された端子電極同士が、相互に異なる極性を有する形でＬＳＩ等に接続された場合には、等価直列インダクタンスが３００〜３５０ｐＨとなる。これに対して、図８（Ｂ）に示す従来の実装構造と同様の形でＬＳＩ等に接続された場合には、等価直列インダクタンスが５００〜６００ｐＨとなる。

この結果、図８（Ａ）に示す実装構造の等価直列インダクタンスの値が図８（Ｂ）に示す従来例の実装構造と比較して低くなって、電源電圧の振動をより確実に抑制できることが理解できる。
尚、ここでサンプルとして用いた多端子型積層コンデンサ４０の縦寸法Ｈは１．２５ｍｍであり、横寸法Ｗは１．０ｍｍであり、端子間寸法Ｐは０．５ｍｍであり、内部電極が重なる数である層数は５８層であった。

次に、本発明の実施の形態に係る電子部品の実装構造による等価直列インダクタンス及び端子間浮遊容量のデータを説明する。
図９（Ａ）に示すように、誘電体素体１２内においてセラミック層の左側寄りの部分に内部電極５１が配置されており、また、誘電体素体１２内においてセラミック層を隔てたこの内部電極５１の下方には、セラミック層の右側寄りの部分に内部電極５２が配置されている。
さらに、誘電体素体１２内においてセラミック層を隔てたこの内部電極５２の下方には、内部電極５１と同一形状であって内部電極５１と同じ部分に内部電極５３が配置されている。また、誘電体素体１２内においてセラミック層を隔てたこの内部電極５３の下方には、内部電極５２と同一形状であって内部電極５２と同じ部分に内部電極５４が配置されている。

そして、図９（Ａ）の内部電極を相互に中央寄りに延ばして内部電極間の重なり寸法Ｇを変化させた場合の等価直列インダクタンスのデータを図１０に示すと共に、端子間浮遊容量のデータを図１１に示す。
つまり、図１０に示すグラフより、内部電極が重ならずに隙間を有する図９（Ａ）の状態では、ＥＳＬが３００ｐＨから４００ｐＨ程度となるのに対して、図９（Ｂ）に示す内部電極間の重なり寸法Ｇが０の場合にはＥＳＬが３００ｐＨ程度になり、図９（Ｃ）に示す内部電極が相互に重なった場合にはＥＳＬが２５０ｐＨ以下になり、図９（Ｄ）に示す内部電極が全く重なった重なり寸法Ｇが最大の場合には、ＥＳＬが１５０ｐＨ程度となった。

また、図１１に示すグラフより、図９（Ａ）に示す状態では端子間浮遊容量が１００ｐＦ程度となるのに対して、図９（Ｂ）に示す状態では端子間浮遊容量が１０００ｐＦ程度になり、図９（Ｃ）に示す状態では端子間浮遊容量が１０００００ｐＦ程度になり、図９（Ｄ）に示す状態では端子間浮遊容量が２０００００ｐＦ程度となった。
従って、内部電極間の重なり寸法Ｇを変化させて重なり量を大きくするのに伴って、ＥＳＬが低減されると共に、内部の回路が実質的に図１２に示すような状態になって静電容量が増加する傾向が確認された。

次に、本発明の実施の形態に係る電子部品の実装構造による等価直列インダクタンスのデータを説明する。
図１４に示すグラフより、図１３（Ａ）に示す内部電極及び端子電極が２つづつ存在する１素子構造の場合にはＥＳＬが６００ｐＨであるのに対して、図１３（Ｂ）に示す内部電極及び端子電極が４つづつ存在する２素子構造の場合にはＥＳＬが１８０ｐＨであり、図１３（Ｃ）に示す内部電極及び端子電極が６つづつ存在する３素子構造の場合にはＥＳＬが１５０ｐＨであり、図１３（Ｄ）に示す内部電極及び端子電極が８つづつ存在する４素子構造の場合にはＥＳＬが８０ｐＨであった。尚、図１４に示す各コンデンサの端子間寸法は０．５ｍｍであった。
従って、素子数及び端子数が多くなると、静電容量が増加するだけでなく、上記のことからＥＳＬが低減される傾向が確認され、積層数の大きなものほどＥＳＬを低減するのに有利なことが確認された。

尚、上記一実施の形態に係る多端子型積層コンデンサ１０は、２層で８枚の内部電極２１〜２８及び８個の端子電極３１〜３８を有する構造とされているものの、層数、内部電極の枚数及び、端子電極の数は、これらの数に限定されず、さらに多数としても良い。

本発明の一実施の形態に係る多端子型積層コンデンサを実装した実装構造を示す回路図である。本発明の一実施の形態に係る多端子型積層コンデンサの分解斜視図である。本発明の一実施の形態に係る多端子型積層コンデンサを示す斜視図である。本発明の一実施の形態に係る多端子型積層コンデンサを示す断面図であって、図３の４−４矢視線断面に対応する図である。コンデンサのインピーダンス特性を表すグラフを示した図である。多端子型積層コンデンサの内部電極の配置を示す図であって、（Ａ）は誘電体素体の透視した平面図であり、（Ｂ）は誘電体素体の側面図である。図６の多端子型積層コンデンサの分解斜視図である。図６の多端子型積層コンデンサを実装した際の電流の向き及び極性を示す回路図であって、（Ａ）は実施の形態の実装構造における回路図であり、（Ｂ）は従来例の実装構造における回路図である。多端子型積層コンデンサの内部電極の重なり寸法を変化させた説明図である。内部電極の重なり寸法とＥＳＬの関係を表すグラフを示す図である。内部電極の重なり寸法と端子間浮遊容量の関係を表すグラフを示す図である。内部電極が重なった状態でのコンデンサの回路図を示す図である。多端子型積層コンデンサの素子数及び端子数を変化させた説明図である。素子数及び端子数とＥＳＬの関係を表すグラフを示す図である。従来例の積層セラミックコンデンサを採用した回路図である。従来例の積層セラミックコンデンサを採用した回路における負荷電流と電源電圧との関係を表すグラフを示した図である。従来例の多端子型積層コンデンサを接続した実装構造を示す回路図である。

符号の説明

１０多端子型積層コンデンサ（電子部品）
１２誘電体素体
１２Ｂ側面
２１、２２、２３、２４、２５、２６、２７、２８内部電極
３１、３２、３３、３４、３５、３６、３７、３８端子電極
１０４ＬＳＩ（被接続部材）

Claims

複数の端子電極が周囲に配置されたアレイ構造のコンデンサとされる電子部品が、被接続部材とこれらの端子電極で接続される電子部品の実装構造であって、
これら端子電極の何れかと接続される引出部を一つのみ備えた内部電極が、電子部品内の同一面上に一つのみ存在する形とされると共に、電子部品の相互に対向する二つの面において、積層方向に並ぶ内部電極の引出部同士が、電子部品の同一面当たり３つ以上引き出されて存在する形で、セラミック層を介してこの内部電極が複数積層され、
積層方向に隣り合う内部電極同士が、相互に重なり合う部分を有し且つ相互に異極性とされると共に、電子部品の同一面内で隣接する引出部相互間が異極性とされるのに伴って電子部品の周囲に沿って隣り合う端子電極同士が、相互に異極性とされるように、
上記端子電極の内の少なくとも一つの端子電極が、被接続部材の一端側に接続され、
被接続部材の一端側に接続された端子電極と電子部品の周囲に沿って隣合って配置された端子電極が、被接続部材の他端側に接続されることを特徴とする電子部品の実装構造。
内部電極が８種類有り、この内の４種類の内部電極が引出部により電子部品の周囲の何れかの面に引き出され、他の４種類の内部電極が引出部により電子部品の前記の面と対向する面に引き出されることを特徴とする請求項１記載の電子部品の実装構造。