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JP4248761B2 - 半導体パッケージ及びその製造方法並びに半導体装置 - Google Patents

半導体パッケージ及びその製造方法並びに半導体装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載するためのパッケージ（以下、「半導体パッケージ」という。）及びその製造方法並びに半導体装置に関し、より詳細には、半導体パッケージをマザーボード等の実装用基板に実装する際に当該基板との電気的接続を提供する外部接続端子の構造、特定的には、外部接続端子が接合されるパッドの形状に関する。
【０００２】
【従来の技術】
図１は従来技術の一例に係る半導体パッケージの構成を断面図の形態で模式的に示したものである。
図中、１０は多層配線基板の形態で構成された半導体パッケージを示し、破線で示すように半導体素子（チップ）１をその電極端子２を介して搭載している。半導体パッケージ１０において、１１はコア基板、１２はコア基板１１の両面に形成された配線パターン及びパッドを含む導体層、１３はコア基板１１のスルーホールに充填された樹脂、１４は配線基板の２層目の樹脂層、１５は樹脂層１４に形成されたビアホール、１６は樹脂層１４の上に形成された配線パターン及びパッドを含む導体層、１７は配線基板の３層目の樹脂層、１８は樹脂層１７に形成されたビアホール、１９は樹脂層１７の上に形成された配線パターン及びパッドを含む導体層、２０は導体層１９のパッドの部分を除いて樹脂層１７及び導体層１９の上に形成された保護膜、２１は外部接続端子として供されるピン、２２は下側の保護膜２０から露出する導体層１９のパッドにピン２１を接合するためのはんだを示す。
【０００３】
また、下側の保護膜２０から露出する導体層１９のパッドについては、半導体パッケージ１０においてＡ−Ａ’線に沿って平面的に見たときの形状を模式的に示している（ハッチングで表示）。図示のように、個々のピン２１に対応してそれぞれ１個のパッドＰが形成されている。
図２は半導体パッケージ１０における配線レイアウトの一例を模式的に示したものである。各配線（信号ラインＷＳ、電源ラインＷＰ、グランドラインＷＧ）及びパッドＰは、それぞれパターニングにより形成された導体層１９（図１）の一部からなっている。各配線（ＷＳ，ＷＰ，ＷＧ）は、それぞれ対応するパッドＰに接続されており（図２）、さらに当該パッドからはんだ２２を介して１個のピン２１に接続されている（図１）。
【０００４】
つまり、従来の半導体パッケージにおいては、１本の配線は、対応する１つのパッドを介して１個の外部接続端子（ピン）に接続されていた。
近年、半導体素子（チップ）の高集積化の要求に伴い、これを搭載する半導体パッケージについても配線の高密度化及び多ピン化が要求され、さらに小型化及び薄型化が要求されている。これに伴い、個々の外部接続端子が接合される各パッドの相互間の間隔も小さくなってきており（図２の例では、８００μｍ）、同じ配線層内での配線のひき回しがスペース的に難しくなってきている。
【０００５】
そこで、これに対処するために、様々な方法が実施されている。その１つの方法は、個々の外部接続端子がそれぞれ接合される各パッド間の間隔を広げ、所要の配線のひき回しを十分に行えるだけのスペースを確保する方法である。
また、別の方法として、同じ配線層内での配線のひき回しが難しいときに、ビアホールを介して互いに接続された２層以上の配線層を利用し、各配線層及びビアホールを介して配線のひき回しを行う方法がある。
【０００６】
【発明が解決しようとする課題】
上述したように従来の半導体パッケージでは、所要の配線のひき回しを行えるようにするために様々な方法が実施されているが、いずれの方法にも、解決すべき課題が残されている。
配線のひき回しのためのスペースを確保するために各パッド間の間隔を広げる方法では、外部接続端子の設置個数（つまり、パッドの設置個数）を同じにしようとすると、半導体パッケージのサイズが相対的に大きくなるといった問題がある。これは、昨今要求されているパッケージサイズの小型化に反する。逆に、パッケージサイズを変えないで各パッド間の間隔を広げようとすると、外部接続端子の設置個数を相対的に少なくせざるを得ず、配線の高密度化が阻害される。
【０００７】
また、パッケージサイズを変えないで所要個数の外部接続端子を設け、且つ各パッド間に十分な間隔を確保する方法として、個々の外部接続端子の大きさ（つまり、パッドの大きさ）を小さくすることが考えられる。
しかしこの方法では、極小化された外部接続端子とこれに対応するパッケージ上の極小化されたパッドとの間に十分な接続信頼性を確保するのが難しく、さらに本パッケージをマザーボード等の実装用基板に実装したときにも、当該端子と基板上の対応するパッドとの間に十分な接続信頼性を確保するのが難しいといった問題がある。
【０００８】
一方、ビアホールを介して互いに接続された２層以上の配線層を利用し、各配線層及びビアホールを介して配線のひき回しを行う方法では、本来、外部接続端子が接合されるパッドを含む最外層の配線層（図１の例では、導体層１９）において行うべき配線のひき回しを、ビアホールを介して他の配線層との間で行っているため、配線層の数が不必要に増加するといった不利がある。これは、パッケージの厚みを増大させることにつながり、昨今要求されている半導体パッケージの薄型化に反する。
【０００９】
また、高密度化が要求されている昨今の半導体パッケージでは、同じ配線層内で配線のひき回しを行うことができたとしても、その場合、各配線パターンは互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。
【００１０】
本発明は、上述した従来技術における課題に鑑み創作されたもので、配線のひき回しの自由度を上げ、小型化及び薄型化を図ると共に、十分な接続信頼性を確保し、クロストークノイズ等の低減に寄与することができる半導体パッケージ及びその製造方法並びに半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の従来技術の課題を解決するため、本発明の一形態によれば、絶縁性基材又は絶縁層の上に形成された配線パターン及びパッドを含む配線層と、前記パッドの部分を除いて前記配線層と前記絶縁性基材又は絶縁層とを覆うように形成された保護膜と、該保護膜から露出する前記パッドに接合された外部接続端子とを有し、個々の外部接続端子が接合されるパッドが複数個のパッドに分割され、該分割された複数個のパッドが、配線の幅よりも広い間隔をおいて形成されていることを特徴とする半導体パッケージが提供される。
【００１２】
この形態に係る半導体パッケージの構成によれば、個々の外部接続端子に割り当てられるパッドを複数個のパッドに分割し、その分割した各パッド間に、配線の幅よりも広い間隔（すなわち、配線を通すことができる間隔）を確保しているので、配線層内での配線のひき回しを容易に行うことができ、配線のひき回しの自由度を上げることができる。
また、従来技術では２層以上の配線層間に亘り配線のひき回しを行う必要があったが、本発明によれば、同じ配線層内で配線のひき回しを行うことができるので、配線層の数が不必要に増加するといった不利を解消することができる。これは、半導体パッケージの薄型化及び小型化に寄与する。
【００１３】
また、個々の外部接続端子をそれぞれ信号用、電源用及びグランド用のいずれか１つに割り当てたときに、例えば、グランド用に割り当てた外部接続端子に対応する分割された複数個のパッドの間に信号用の配線を通すことができるので、グランド遮蔽効果により、配線間のクロストークノイズ等を低減することができる。
さらに、分割によって個々のパッド自体は相対的に小さくなっているが、その分割されたパッドに接合される外部接続端子自体は相対的に大きいままであるので、比較的大きな外部接続端子とこれに対応するパッケージ上の分割された小さなパッドとの間に十分な接続信頼性を確保することができ、また、パッケージをマザーボード等の実装用基板に実装したときにも、当該端子と基板上の対応するパッドとの間に十分な接続信頼性を確保することができる。
【００１４】
また、本発明の他の形態によれば、絶縁性基材又は絶縁層の上に配線パターン及びパッドを含む配線層を形成する際に、個々の外部接続端子が接合されるパッドを、１個の外部接続端子に対応して複数個の分割されたパッドが、配線の幅よりも広い間隔をおいて割り当てられる配置形態をもって形成する工程と、前記パッドの部分を除いて前記配線層と前記絶縁性基材又は絶縁層とを覆うように保護膜を形成する工程と、該保護膜から露出している前記複数個の分割されたパッドに１個の外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法が提供される。
【００１５】
さらに、本発明の他の形態によれば、上述した半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記配線層に電気的に接続されるように搭載されていることを特徴とする半導体装置が提供される。
【００１６】
【発明の実施の形態】
図３は本発明の一実施形態に係る半導体パッケージの構成を断面図の形態で模式的に示したものである。
図中、３０は本実施形態に係る半導体パッケージを示し、後述するようにビルドアップ法を用いて形成され得る多層配線基板の形態（図示の例では６層配線構造）を有している。この半導体パッケージ３０には、破線で示すように半導体素子（チップ）１がその電極端子２（はんだバンプや金（Ａｕ）バンプ等）を介して搭載される。
【００１７】
半導体パッケージ３０において、３１は配線基板のベース基材としてのコア基板、３２はコア基板３１の両面にパターニングにより形成された配線パターン及びパッドを含む導体層、３３はコア基板３１の所要箇所に形成されたスルーホールに充填された樹脂（絶縁体）、３４は配線基板の２層目のビルドアップ層を構成する樹脂層（絶縁層）、３５は導体層３２のパッドに達するように樹脂層３４に形成されたビアホール、３６はビアホール３５の内壁を含めて樹脂層３４の上にパターニングにより形成された配線パターン及びパッドを含む導体層、３７は配線基板の３層目のビルドアップ層を構成する樹脂層（絶縁層）、３８は導体層３６のパッドに達するように樹脂層３７に形成されたビアホール、３９はビアホール３８の内壁を含めて樹脂層３７の上にパターニングにより形成された配線パターン及びパッドを含む導体層、４０は導体層３９のパッドの部分を除いて樹脂層３７及び導体層３９を覆うように形成された保護膜（絶縁膜）としてのソルダレジスト層を示す。
【００１８】
また、４１はマザーボード等の実装用基板に本パッケージ３０を実装する際に外部接続端子として供されるピン、４２は下側のソルダレジスト層４０から露出する導体層３９のパッドにピン４１を接合するためのはんだを示す。
ここに、上側のソルダレジスト層４０から露出する導体層３９のパッドは、本パッケージ３０に半導体チップ１を搭載する際にその電極端子２（はんだバンプ等）が接合される端子形成部分として用いられ、一方、下側のソルダレジスト層４０から露出する導体層３９のパッドは、はんだ４２を介してピン４１が接合される端子形成部分として用いられる。
【００１９】
下側のソルダレジスト層４０から露出する導体層３９のパッドについては、半導体パッケージ３０においてＡ−Ａ’線に沿って平面的に見たときの形状を模式的に示している（ハッチングで表示）。図示の例では、１個のピン４１に対応して４個のパッドＰ１，Ｐ２，Ｐ３及びＰ４が形成されている。
なお、導体層３２，３６及び３９の材料としては銅（Ｃｕ）が用いられ、絶縁体３３及び絶縁層３４，３７を構成する樹脂としては、例えば、熱硬化性のポリイミド樹脂、エポキシ樹脂、ポリフェニレンエーテル（ＰＰＥ）樹脂等が用いられる。また、ピン４１の材料としては、例えば、コバール〔登録商標名〕にニッケル（Ｎｉ）と金（Ａｕ）のめっき（膜厚は、Ｎｉが２μｍ程度、Ａｕが０．２μｍ程度）を施したものが用いられる。
【００２０】
本実施形態に係る半導体パッケージ３０は、後述するように、外部接続端子として供される個々のピン４１に対応して設けられる導体層３９のパッドを４個のパッドＰ１〜Ｐ４に分割し、分割した各パッド間に信号ライン、電源ライン等の配線を通すことができる程度に十分な間隔をおいて各パッドを形成したことを特徴とする。
【００２１】
以下、本実施形態に係る半導体パッケージ３０を製造する方法について、その製造工程を順に示す図４〜図６を参照しながら説明する。
先ず最初の工程では（図４（ａ）参照）、パッケージ３０のベース基材として供されるコア基板３１の両面に銅（Ｃｕ）箔３２ａを付けたものを用意する。例えば、ガラス布を基材としてＢＴ樹脂、エポキシ樹脂、ＰＰＥ樹脂等の有機樹脂を含浸させてコア基板３１を構成し、その両面に銅（Ｃｕ）箔３２ａを積層し接着させた板（ガラス布基材銅張積層板）を用意する。
【００２２】
次の工程では（図４（ｂ）参照）、銅張積層板３１（３２ａ）の所要箇所に、例えば機械的ドリルを用いてスルーホール５０を形成する。この場合、形成すべきスルーホール５０の直径に依っては、機械的ドリルを用いる代わりに、ＣＯ2 レーザ、エキシマレーザ等を用いて所要の穴明け処理を行ってもよい。
次の工程では（図４（ｃ）参照）、銅張積層板３１（３２ａ）の全面（スルーホール５０の内壁を含む）にＣｕの導体層３２ｂを形成する。この導体層３２ｂは、例えば、Ｃｕの無電解めっきにより全面に薄膜状のＣｕ層を形成し、この薄膜状Ｃｕ層を給電層としてＣｕの電解めっきにより薄膜状Ｃｕ層の上に更にＣｕ層を積層することにより形成され得る。この場合、無電解めっきに代えて、スパッタリングにより薄膜状Ｃｕ層を形成するようにしてもよい。
【００２３】
次の工程では（図４（ｄ）参照）、スルーホール５０（図４（ｃ）参照）に熱硬化性のポリイミド樹脂、エポキシ樹脂等の樹脂（絶縁体３３）を充填する。
次の工程では（図４（ｅ）参照）、導体層（Ｃｕ層）３２ｂが形成されたコア基板３１の両面に、それぞれエッチングレジストとして用いる感光性のドライフィルム５１を熱圧着により貼り付ける。
【００２４】
次の工程では（図５（ａ）参照）、両面のドライフィルム５１に対し、それぞれ所要の配線パターン及びパッドの形状に従うようにパターニングを行う。すなわち、各レジスト（ドライフィルム５１）に対し、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施し、さらに所定の現像液（ネガ型のレジストの場合には有機溶剤を含む現像液、ポジ型のレジストの場合にはアルカリ系の現像液）を用いてエッチング除去を行う。
【００２５】
次の工程では（図５（ｂ）参照）、パターニングされた各ドライフィルム５１をマスクにして、例えばウエットエッチングにより（この場合、Ｃｕに対して可溶性の溶液を用いて）、露出している部分のＣｕ層３２ｂ（図示はしないがその下層のＣｕ箔３２ａも含む）を除去する。
次の工程では（図５（ｃ）参照）、ドライフィルム５１を剥離して除去する。これによって、コア基板３１の両面にそれぞれ所要の配線パターン及びパッドを含む導体層（Ｃｕ層）３２が形成されたことになる。この導体層３２は、１層目の配線層を構成する。
【００２６】
次の工程では（図５（ｄ）参照）、絶縁層の形成、絶縁層におけるビアホールの形成、及び、ビアホールの内部を含めた導体層（パターニングされた配線パターン及びパッド）の形成を順次繰り返して各ビルドアップ層を積層する。
具体的には、導体層（Ｃｕ層）３２及び樹脂（絶縁体）３３を含めてコア基板３１の両面に樹脂フィルムを積層して樹脂層（絶縁層）３４を形成し、次いで、レーザによる穴明け処理により導体層３２のパッドに達するように樹脂層３４にビアホール３５を形成する。
【００２７】
次に、ビアホール３５の内壁を含めて樹脂層３４の全面にＣｕの無電解めっきによりＣｕ薄膜を形成し、このＣｕ薄膜を給電層としてＣｕの電解めっきによりＣｕ薄膜の上にＣｕ層を積層する。さらに、図４（ｅ）〜図５（ｃ）の工程で行った処理と同様にして、所要の配線パターン及びパッドを含む導体層（Ｃｕ層）３６を形成する。この導体層３６は、２層目の配線層を構成し、ビアホール３５の内壁に形成されたＣｕ層を介して１層目の配線層（導体層３２）に電気的に接続される。
【００２８】
以降同様にして、３層目の樹脂層（絶縁層）３７，ビアホール３８及びＣｕの配線層（所要の配線パターン及びパッドを含む導体層３９）を形成する。このとき、下側の導体層３９に含まれるパッドについては、図３に示したように特定の配置形態（１個のピン４１に対応して４個のパッドＰ１〜Ｐ４が割り当てられる形態）をもって形成される。
【００２９】
次の工程では（図６（ａ）参照）、パターニングにより導体層３９が形成された配線基板の両面に（つまり、樹脂層３７及び導体層３９を覆うように）、例えばスクリーン印刷により、感光性のソルダレジストを塗布する（ソルダレジスト層４０ａの形成）。
次の工程では（図６（ｂ）参照）、両面のソルダレジスト層４０ａに対し、それぞれ対応する導体層３９のパッドの形状に従うようにパターニングを行う。すなわち、各ソルダレジスト層４０ａに対し、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施し、さらに所定の現像液（ネガ型のレジストの場合には有機溶剤を含む現像液、ポジ型のレジストの場合にはアルカリ系の現像液）を用いてエッチング除去を行う。
【００３０】
これによって、各ソルダレジスト層４０ａの、各導体層３９のパッドの領域に対応する部分が開口し、当該パッドのみが露出し、他の部分はソルダレジスト層４０によって覆われたことになる。
このようにソルダレジスト層４０ａのパターニングを行った後、露出している各パッド（導体層３９）に、各導体層３９を給電層としてニッケル（Ｎｉ）及び金（Ａｕ）の電解めっきを施すのが好適である。かかるＮｉ／Ａｕ層の形成は、後の段階で半導体チップ１の電極端子２を接合する際の密着性と、はんだ４２を介してピン４１を接合する際の密着性とを高めるのに寄与するからである。
【００３１】
最後の工程では（図６（ｃ）参照）、下側のソルダレジスト層４０から露出している各パッド（導体層３９）上に、適量のペースト状のはんだ４２を載せ、その上に径大の頭部を有するＴ字状のピン４１をその頭部を下にして（図示の例では「上」にして）配置し、更にリフローによりはんだ４２を固め、ピン４１を固定する。
【００３２】
以上の工程により、本実施形態の半導体パッケージ３０（図３参照）を得ることができる。
なお、本実施形態の半導体パッケージ３０に半導体チップ１を搭載して半導体装置を得る場合には、パッケージ３０の上側のソルダレジスト層４０から露出している各パッド（導体層３９）にチップ１の電極端子２（はんだバンプ等）が電気的に接続されるように当該チップを実装する。この実装はフリップチップ実装により行うことができ、特定的には異方性導電膜（ＡＣＦ）を用いたＡＣＦ実装により行うことができる。
【００３３】
また、本パッケージ３０をマザーボード等の実装用基板に実装する場合には、当該基板の対応するパッド上に適量のペースト状のはんだを載せ、その上にＴ字状のピン４１の脚部を当ててリフローによりはんだを固めることで、両者間の電気的接続を行う。
図７は、本実施形態に係る半導体パッケージ３０における配線レイアウトの一例を模式的に示したものである。各配線（信号ラインＷＳ、電源ラインＷＰ、グランドラインＷＧ）及びパッドＰ１〜Ｐ４は、それぞれパターニングにより形成された導体層３９（図３）の一部からなっている。
【００３４】
図示のように、個々のピン（破線で表示）に対応して４個のパッドＰ１〜Ｐ４が設けられており、各配線（ＷＳ，ＷＰ，ＷＧ）は、それぞれ対応するパッド群Ｐ１〜Ｐ４のうちの１つのパッドに接続されている。図示の例では、第１の信号ラインＷＳがパッドＰ１に、グランドラインＷＧがパッドＰ１に、電源ラインＷＰがパッドＰ２に、第２の信号ラインＷＳがパッドＰ２に、それぞれ接続されている。
【００３５】
この接続に際し、第１の信号ラインＷＳが接続されているパッドＰ１を含むパッド群の間をグランドラインＷＧが通過するように、またグランドラインＷＧが接続されているパッドＰ１を含むパッド群の間を電源ラインＷＰが通過するように、それぞれ配線が行われている。
なお、パッド群Ｐ１〜Ｐ４の間に配線を通す形態は、図７の例示に限定されないことはもちろんである。また、個々のピンに対応する各々のパッド群Ｐ１〜Ｐ４のうち、配線（ＷＳ，ＷＰ，ＷＧ）が接続されていないパッドは、ダミーパッドとして残しておく。
【００３６】
このように本実施形態の半導体パッケージ３０によれば、個々のピン４１に割り当てられるパッドを４個のパッドＰ１〜Ｐ４に分割し、分割した各パッド間に配線を通すことができる程度の十分な間隔（図７の例では、１５０μｍ）を確保しているので、最外層の配線層（この場合、導体層３９）内での配線のひき回しを容易に行うことが可能となる。これは、配線のひき回しの自由度を上げることに寄与する。
【００３７】
また、従来は、２層以上の配線層間に亘りビアホールを介して配線のひき回しを行う必要があったが、本実施形態では、同じ配線層内で配線のひき回しを行うことができるので、従来技術で見られたような、配線層の数が不必要に増加するといった不利を解消することができる。これは、半導体パッケージの薄型化に寄与し、ひいてはパッケージサイズの小型化に寄与する。
【００３８】
また、図７に例示したように信号用のパッド群の間にグランドラインを通したり、グランド用のパッド群の間に電源ラインを通すことができるので、グランド遮蔽効果により、配線間のクロストークノイズや電源ラインの電位変動等を効果的に抑制することができる。
また、配線が接続される個々のパッド自体は相対的に小さくなっているが、当該パッドに接合される外部接続端子（ピン４１）の大きさはそのままであり、小さくする必要はないので、比較的大きな外部接続端子とこれに対応するパッケージ上の小さなパッドとの間に十分な接続信頼性を確保することができる。また、パッケージをマザーボード等の実装用基板に実装したときにも、当該端子と基板上の対応するパッドとの間に十分な接続信頼性を確保することができる。
【００３９】
さらに、従来のように半導体パッケージのチップ搭載側に形成されるパッドの面積（１００μｍ径）と外部接続端子接合側に形成されるパッドの面積（５００μｍ径）との差が大きいと、パッケージ両面において各パッドを形成するめっき層（導体層）の厚みの管理を別個に行う必要があるが、本実施形態に係る半導体パッケージ３０によれば、両面のパッドの面積差が小さくなるので（チップ搭載側の１００μｍ径に対し、外部接続端子接合側は１５０μｍ径）、当該めっき層の厚みの管理が容易になるというメリットがある。
【００４０】
上述した実施形態では、半導体パッケージ３０をマザーボード等に実装するための外部接続端子としてピン４１を用いた場合について説明したが、外部接続端子の形態はこれに限定されないことはもちろんである。例えば、ＢＧＡやＬＧＡ等において見られるようなボール状もしくはランド状の形態とすることも可能である。その一例を図８に示す。
【００４１】
図８は、外部接続端子としてはんだボール４１ａを用いた場合の半導体パッケージ３０ａの構成を模式的に示したものである。他の構成については、上述した実施形態（図３）の場合と同じであるので、その説明は省略する。
図９は、図８と同様に外部接続端子としてはんだボール４１ａを用いた場合の半導体パッケージ３０ｂの構成を模式的に示したものである。この半導体パッケージ３０ｂは、図８の半導体パッケージ３０ａの構成と比べて、グランド用に割り当てられた外部接続端子（はんだボール４１ａ）に対応する複数個のパッドの間に信号用の配線３９Ｓが通され、グランド用配線３９Ｇが下層で信号用配線３９Ｓを取り囲むように接続されている点で相違する。他の構成については、図８の場合と同じであるので、その説明は省略する。
【００４２】
また、上述した各実施形態では、半導体パッケージ３０，３０ａ，３０ｂの形態としてビルドアップ法による多層配線基板を例にとって説明したが、本発明の要旨からも明らかなように、パッケージの形態はこれに限定されないことはもちろんである。要は、小型化及び薄型化が要求されているパッケージであれば十分であり、パッケージの形態が多層配線構造であるか、又は単層配線構造（絶縁性基材の上に単一の配線層が形成された構造）であるかにかかわらず、また多層の場合にはビルドアップ法によるものか否かにかかわらず、本発明は同様に適用することができる。
【００４３】
また、上述した各実施形態では、個々の外部接続端子（ピン４１、はんだボール４１ａ）に対応してそれぞれ４個のパッドＰ１〜Ｐ４を形成した場合について説明したが、本発明の要旨からも明らかなように、各端子に割り当てられるパッドの個数は４個に限定されないことはもちろんである。要は、１個の外部接続端子に対応して複数個のパッドが形成され、各パッド間に配線のひき回しを行える程度の十分な間隔が確保されていれば十分である。従って、パッケージの設計条件に応じて、パッドの個数を２個、６個などに適宜選定することができる。
【００４４】
また、上述した各実施形態では、半導体パッケージ３０，３０ａ，３０ｂのベース基材としてガラス布を基材とする基板（コア基板３１）を用いているが、ベース基材の形態はこれに限定されず、例えば、ポリイミド樹脂等のテープ（ＴＡＢ）基板を用いてもよい。
また、上述した各実施形態では、半導体パッケージ３０，３０ａ，３０ｂに半導体チップ１を搭載したときにその電極端子２（はんだバンプ等）が露出している状態の構成が図示されているが（図３，図８，図９）、当該電極端子の周囲の部分に、当該技術分野では通常に用いられているアンダーフィル材を適宜充填してもよいことはもちろんである。
【００４５】
【発明の効果】
以上説明したように本発明によれば、個々の外部接続端子に割り当てられるパッドを複数個のパッドに分割して、各パッド間に配線を通すことができる程度のスペースを確保することにより、配線のひき回しの自由度を上げることができ、ひいては半導体パッケージの小型化及び薄型化を図り、十分な接続信頼性を確保すると共に、クロストークノイズ等の低減に寄与することが可能となる。
【図面の簡単な説明】
【図１】従来技術の一例に係る半導体パッケージの構成を示す断面図である。
【図２】図１の半導体パッケージにおける配線レイアウトの一例を示す図である。
【図３】本発明の一実施形態に係る半導体パッケージの構成を示す断面図である。
【図４】図３の半導体パッケージの製造工程を示す断面図である。
【図５】図４の製造工程に続く製造工程を示す断面図である。
【図６】図５の製造工程に続く製造工程を示す断面図である。
【図７】図３の半導体パッケージにおける配線レイアウトの一例を示す図である。
【図８】本発明の他の実施形態に係る半導体パッケージの構成を示す断面図である。
【図９】本発明のさらに他の実施形態に係る半導体パッケージの構成を示す断面図である。
【符号の説明】
１…半導体素子（チップ）
２…電極端子
３０，３０ａ，３０ｂ…半導体パッケージ
３１…コア基板
３２，３６，３９，３９Ｓ，３９Ｇ…導体層（配線パターン、パッド）
３３…スルーホールに充填された樹脂（絶縁体）
３４，３７…樹脂層（絶縁層）
３５，３８…ビアホール
４０…ソルダレジスト層（保護膜／絶縁層）
４１…ピン（外部接続端子）
４１ａ…はんだボール（外部接続端子）
４２…はんだ
Ｐ１〜Ｐ４…パッド
ＷＳ，ＷＰ，ＷＧ…配線（信号用、電源用、グランド用）

Claims (6)

  1. 絶縁性基材又は絶縁層の上に形成された配線パターン及びパッドを含む配線層と、
    前記パッドの部分を除いて前記配線層と前記絶縁性基材又は絶縁層とを覆うように形成された保護膜と、
    該保護膜から露出する前記パッドに接合された外部接続端子とを有し、
    個々の外部接続端子が接合されるパッドが複数個のパッドに分割され、該分割された複数個のパッドが、配線の幅よりも広い間隔をおいて形成されていることを特徴とする半導体パッケージ。
  2. 前記個々の外部接続端子がそれぞれ信号用、電源用及びグランド用のいずれか１つに割り当てられており、グランド用に割り当てられた外部接続端子に対応する分割された複数個のパッドの間に信号用の配線が通されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記個々の外部接続端子がそれぞれ信号用、電源用及びグランド用のいずれか１つに割り当てられており、グランド用に割り当てられた外部接続端子に対応する分割された複数個のパッドの間に電源用の配線が通されていることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記分割された複数個のパッドのうち配線を通すパッド間の間隔が１５０μｍに選定され、当該配線の幅が３０μｍに選定されていることを特徴とする請求項１に記載の半導体パッケージ。
  5. 絶縁性基材又は絶縁層の上に配線パターン及びパッドを含む配線層を形成する際に、個々の外部接続端子が接合されるパッドを、１個の外部接続端子に対応して複数個の分割されたパッドが、配線の幅よりも広い間隔をおいて割り当てられる配置形態をもって形成する工程と、
    前記パッドの部分を除いて前記配線層と前記絶縁性基材又は絶縁層とを覆うように保護膜を形成する工程と、
    該保護膜から露出している前記複数個の分割されたパッドに１個の外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法。
  6. 請求項１に記載の半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記配線層に電気的に接続されるように搭載されていることを特徴とする半導体装置。
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