JP4237648B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、１ページ分のデータを読み出し、書き込みできるページバッファを備えて、書き込み及び読み出しはページ単位で行われる。一方消去は、複数ページを含むブロック単位で行われる。あるブロックにデータをオーバーライトする場合には、そのブロックを消去した後に、１ページずつ書き込むというシーケンスが用いられる。従って、あるブロックのデータを一部書き換えたい場合には、そのブロックのデータを読み出して、既に消去されている他のブロック（スペアブロック）に書き込むという、ページコピー動作が必要になる。

ブロック間のデータ転送のためには、多数回の読み出しと書き込みを必要とするため、データのディスターブが大きい。従ってページコピーでは、データの信頼性を保証するために、コピー元の読み出しデータのエラーチェックと訂正を行うことが望ましい。ＥＣＣ回路がメモリチップ外部に用意される場合には、セルアレイからページバッファに読み出されたデータをチップ外部に出力して、ＥＣＣ回路に入れる。通常、ページバッファからＩ／Ｏ端子へのデータ出力は、１ページ分のデータを１バイトずつシリアル転送することにより行われる。そして、ＥＣＣ回路によりエラービットを訂正した書き込みデータを得て、これによりコピー先ページに書き込みを行う。このとき書き込みデータのロードは、ページバッファが保持する読み出しデータのエラービットを含む一部を書き換えるのみで可能である（例えば、特許文献１参照）。
特開２００３−０３０９９３公報

上述したページコピー動作は、ページバッファを共有するセルアレイの範囲では、ＥＣＣに伴うパフォーマンスの犠牲は少ないが、それぞれ異なるページバッファを持つ複数プレーンのセルアレイがあるフラッシュメモリにおいて、プレーン間のページコピーを行う場合には、問題である。例えば、１プレーンの１ページ当たりの容量がノーマルデータ領域２ｋＢｙｔｅと冗長領域６４Ｂｙｔｅであり、１Ｂｙｔｅのデータロードに５０ｎｓｅｃかかるものとする。プレーン内でのコピー動作の場合、エラー訂正されたビットを含む１Ｂｙｔｅ分のデータロードには、５０ｎｓｅｃの時間がかかるのみである。

これに対して、プレーン間のコピー動作を行うには、１ページ分のデータロードを行うことが必要となる。即ちあるプレーンからの１ページの読み出しデータを、エラービットがあればその部分は訂正し、それ以外は訂正することなく、他のプレーンのページバッファにロードする必要がある。従ってデータロードに要する時間は、５０［ｎｓｅｃ］×２１１２［Ｂｙｔｅ］であり、１００［μｓｅｃ］以上かかることになる。

このようなパフォーマンスの犠牲を避けるために、例えば複数プレーンのフラッシュメモリの場合にプレーン間のコピー動作を制限する仕様を適用したとすると、１プレーンのみのフラッシュメモリとの互換性がなくなり、ユーザーにとっては使用しにくいフラッシュメモリになる。

この発明は、複数セルアレイを備えて優れたパフォーマンスのページコピー動作を可能とした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスとを備え、第１のセルアレイのコピー元ページのデータを第１のページバッファに読み出し、その読み出しデータを前記データバスを介して第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むページコピーモードを有し、前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、１バイトずつ前記データバスをシリアル転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれることを特徴とする。
この発明の別の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスとを備え、第１のセルアレイのコピー元ページのデータを第１のページバッファに読み出し、その読み出しデータを前記データバスを介して第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むページコピーモードを有し、前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、前記データバスを転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれ、前記第１のページバッファの読み出しデータは、全ビット同時に前記第２のページバッファに転送されてロードされ、その後１バイトずつ前記データバスをシリアル転送されて前記ＥＣＣ回路に入力されることを特徴とする。

この発明によれば、複数セルアレイを備えて優れたパフォーマンスのページコピー動作を可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示している。この実施の形態では、２つのプレーンＰＬＡＮＥ０，ＰＬＡＮＥ１を有すフラッシュメモリを示している。各プレーンＰＬＡＮＥ０，ＰＬＡＮＥ１は、ワード線及びビット線が互いに独立したセルアレイ１ａ，１ｂを有する。セルアレイ１ａ，１ｂにはそれぞれ、ワード線を選択駆動するためにロウデコーダ（ワード線ドライバを含む）２ａ，２ｂが設けられる。即ちロウデコーダ２ａ，２ｂは各セルアレイ１ａ，１ｂのページ選択を行う。また各セルアレイ１ａ，１ｂには、１ページ分のデータ読み出しを行い、１ページ分の書き込みデータを保持する、ページバッファ３ａ，３ｂを構成するセンスアンプ回路が設けられている。

データバス５は、１バイトのデータを並列転送する８信号線により構成され、二つのプレーンＰＬＡＮＥ０，ＰＬＡＮＥ１で共有される。ページバッファ３ａ，３ｂと外部Ｉ／Ｏ端子との間のデータ転送は、Ｉ／Ｏバッファ６及びデータバス５を介して行われる。ページバッファ３ａ，３ｂとデータバス５の間には、１ページ分のデータを１バイトずつシリアル転送するために、カラム選択ゲート回路を含むカラムデコーダ４ａ，４ｂが設けられている。

プレーン選択デコーダ１２は、通常読み出しモードではプレーンＰＬＡＮＥ０，１のいずれかを選択するもので、例えばアドレスの最上位ビットの“０”，“１”に応じてカラムデコーダ４ａ，４ｂを選択的に活性化する。またページコピーモードでは、後述するようにデータ出力と同時に、ページバッファ３ａ，３ｂ間でデータ転送を行うために、プレーン選択デコーダ１２は全選択状態、即ちカラムデコーダ４ａ，４ｂを同時に活性化する状態になる。この様なプレーン選択デコーダ１２の状態は、外部制御信号に基づいて、コントローラ７により制御される。

具体的に、セルアレイ１ａ，１ｂは、図２に示すように、それぞれ複数ページを含む複数ブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１により構成され、各ページは、例えば２ｋＢｙｔｅのノーマルデータ領域と６４Ｂｙｔｅの冗長領域とから構成される。冗長領域は、不良カラム置換のためのスペアカラム領域やＥＣＣデータ記憶領域である。

書き込み及び消去のシーケンス制御及び読み出し動作制御を行うために、コントローラ７が設けられている。コントローラ７は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、必要な動作制御を行う。具体的にコントローラ７は、Ｉ／Ｏ端子から供給されたアドレスＡｄｄやコマンドＣＭＤを受け取る。アドレスＡｄｄは、これを保持し転送するためのアドレス回路８を介してロウデコーダ２ａ，２ｂ、プレーンデコーダ１２及びカラムデコーダ４ａ，４ｂに転送される。書き込みモードでは、１ページの書き込みデータはページバッファ３ａ，３ｂにロードされた後、コントローラ７による一連の書き込みシーケンス制御により選択ページに書き込まれる。

高電圧発生回路９は、コントローラ７により制御されて、書き込み、読み出し及び消去の各動作モードにおいて必要な高電圧を発生する。ステータスレジスタ１０には、チップがビジー状態にあるかレディ状態にあるかをチップ外部に示すための状態信号（Ｒ／Ｂ）がセットされる。

図３は、セルアレイ１の具体的な構成を示している。複数のメモリセル（図の場合１６個のメモリセル）ＭＣ０−ＭＣ１５は直列接続されて、ＮＡＮＤセルユニットＮＵを構成し、複数のＮＡＮＤセルユニットＮＵがマトリクス配列される。各メモリセルＭＣｉは、電荷蓄積層として例えばフローティングゲートを持つ、積層ゲート構造のＭＯＳトランジスタであって、フローティングゲートの電荷蓄積状態で決まるしきい値電圧をデータとして不揮発に記憶する。セルデータは、フローティングゲートへの電子注入動作とその蓄積電荷の放出動作により、電気的書き換えが可能である。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介して共通ソース線ＣＥＬＳＲＣに接続され、他端は選択ゲートトランジスタＳＧ２を介してビット線ＢＬに接続される。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣｉの制御ゲートは異なるワード線ＷＬｉに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬｉと並行する選択ゲート線ＳＧＳ，ＳＧＤに接続される。

１ワード線に沿って配列されるメモリセルの集合は、１ページ又は２ページとなり、１ページがデータ読み出し及び書き込みの単位となる。また、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロックがデータ消去の単位となる。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｊ（ｊ＝０，１，…）が配置される。

図４は、ページバッファ３ａ，３ｂを構成するセンスユニットＳＡの要部構成を示している。センスユニットＳＡは、セルアレイのビット線ＢＬにクランプ用ＮＭＯＳトランジスタＭＮ１を介して選択的に接続されるセンスノードＮｓｅｎを有する。クランプ用トランジスタＭＮ１は、ビット線電圧をクランプする働きと、プリセンスアンプとしての働きを持つ。

センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＭＮ２及び電荷保持用キャパシタＣが接続されている。プリチャージ用トランジスタＭＮ２は、クランプ用トランジスタＭＮ１と共にビット線ＢＬをプリチャージし、またセンスノードＮｓｅｎをプリチャージする。センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＭＮ３を介してデータラッチ２１の一方のデータノードＮ１に接続されている。データラッチ２１は、データノードＮ１，Ｎ２の間に逆並列接続されたクロックトインバータＣＩ１，ＣＩ２により構成される。データノードＮ１は、カラム選択ゲートを構成するＮＭＯＳトランジスタＭＮｉを介してデータバス５の一つに接続される。

図では省略しているが、センスユニットＳＡは、書き込みサイクルにおいて書き込みデータを記憶してこれを書き戻すためのデータ記憶回路や、書き込み状態を確認するベリファイ動作（書き込みベリファイ動作）に用いられるベリファイ判定回路を有する。

図５は、この実施の形態のＮＡＮＤ型フラッシュメモリが二値記憶を行う場合のデータのしきい値分布を示している。しきい値が負の状態がデータ“１”（消去状態）であり、しきい値が正の状態がデータ“０”（狭義の書き込み状態）である。データ“０”書き込みは、選択されたメモリセルの浮遊ゲートにチャネルからＦＮトンネリングにより電子を注入する動作として行われる。

具体的に１ページ分のデータ書き込みは、ビット線から各ＮＡＮＤセルの選択セルのチャネルに書き込みデータ“０”，“１”に対応して、Ｖｓｓ，Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳＧ１のしきい値）を転送し、選択されたワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与えて行われる。このとき、“０”データが与えられたメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される（“０”書き込み）。“１”データが与えられたメモリセルでは、チャネルが容量カップリングにより電位上昇して、浮遊ゲートに電子注入が生じない（書き込み禁止）。

データ書き込みは実際には、書き込みパルス電圧印加動作とその書き込み状態を確認する読み出し動作（書き込みベリファイ）を、１ページ分の書き込みデータが全て書き込まれるまで繰り返すことにより、行われる。

データ消去は、選択ブロックの全ワード線に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳ、全ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティングとして、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（＝２０Ｖ）を与える。これにより、選択ブロックの全メモリセルの浮遊ゲートの電子がチャネルに放出され、しきい値が負の消去状態（データ“１”）が得られる。

図４のセンスユニットＳＡに着目してこの実施の形態のフラッシュメモリの読み出し動作を説明する。図６は、一つのＮＡＮＤセルユニットに着目して、読み出し時のバイアス条件を示している。読み出し時、ビット線ＢＬは、電源電圧Ｖｄｄより低い電圧ＶＢＬにプリチャージされる。その後、選択ワード線（図の場合、ＷＬ１）に０Ｖ、残りのワード線には、セルデータによらずセルがオンする、図５に示すようなパス電圧Ｖｒｅａｄを与え、選択ゲート線ＳＧＤ，ＳＧＳにもパス電圧Ｖｒｅａｄを与える。このバイアス条件で、選択ワード線ＷＬ１に沿ったメモリセルのデータが“１”であれば、ビット線ＢＬが放電され、“０”であれば、ビット線ＢＬは放電されない。このセルデータに応じて異なるビット線放電状態を検出することにより、データを判定することができる。

図７は、センスユニットＳＡに着目した読み出し動作のタイミング図である。クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰにＶＢＬ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値電圧）を与えると共に、プリチャージ用トランジスタＭＮ２のゲートＰＲＥにＶｄｄ＋Ｖｔｈを与えて、ビット線ＢＬ及びセンスノードＮｓｅｎのプリチャージを行う（タイミングｔ０）。ビット線ＢＬは、ＮＭＯＳトランジスタＭＮ２，ＭＮ１によりＶＢＬ（＜Ｖｄｄ）にプリチャージされ、センスノードＮｓｅｎはＶｄｄにプリチャージされる。

タイミングｔ１でビット線プリチャージ動作を停止し、選択セルによるビット線ＢＬの放電動作を開始する。即ち図６に示すバイアス条件のもとで、ビット線側選択ゲート線ＳＧＤにはこのタイミングｔ１でＶｒｅａｄを与える。これにより、ＶＢＬにプリチャージされたビット線ＢＬは、選択セルのデータが“０”であれば、ほぼＶＢＬを保ち（実線）、データが“１”であれば、緩やかに放電されて、レベル低下する（破線）。

プリチャージ用トランジスタＭＮ２をオフにした後、ビット線放電開始から一定の待機時間の後、クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈ（Ｖｓｅｎ＜ＶＢＬ）を与える（タイミングｔ２）。セルデータが“０”のときは、クランプ用トランジスタＭＮ１はオフであり、センスノードＮｓｅｎはプリチャージ電圧Ｖｄｄを保つ。セルデータが“１”のときはクランプ用トランジスタＭＮ１がオンして、センスノードＮｓｅｎはほぼビット線ＢＬの電圧までレベル低下する。即ちビット線電圧は、センスノードＮｓｅｎとビット線ＢＬとの間の電荷分配により増幅される。その後、タイミングｔ３で転送用トランジスタＭＮ３のゲートＢＬＣに“Ｈ”レベルを与えて、センスノードＮｓｅｎの読み出しデータをデータラッチ２１に転送してラッチする。

通常のデータ読み出しモードでは、プレーンＰＬＡＮＥ０，１のいずれか一方が選択され、そのプレーンの１ページ分のデータがページバッファ３ａ又は３ｂに読み出される。このページバッファ３ａ又は３ｂの読み出しデータは、チップ外部から読み出しイネーブル信号ＲＥｎを入力することにより、１バイトずつデータバス５をシリアル転送されて、出力される。

この実施の形態では、プレーン間のページコピー動作を高速に行うページコピーモードを有する。具体的にページコピーモードでは、一方のプレーンのページバッファに読み出されたページデータの外部へのシリアル出力と同時に、その出力データを他方のプレーンのページバッファに転送して、書き込みデータとしてロードする。

そのようなページコピーモードにおけるデータ転送動作を、図８Ａ〜図８Ｄを参照して説明する。図８Ａ〜図８Ｄは、一方のプレーンＰＬＡＮＥ０のページバッファ３ａに読み出されたコピー元ページのデータの出力動作と共に、そのデータをプレーンＰＬＡＮＥ１側のページバッファ３ｂに転送する動作を示している。ここでページバッファ３ａ，３ｂ内のデータ例は、１バイト単位で示している。

図８Ａは、セルアレイ１ａのコピー元ページのデータがページバッファ３ａに読み出された状態である。この後、外部から読み出しイネーブル信号ＲＥｎを入力することによって、ページバッファ３ａのデータは、順次カラム選択されて、１バイトずつデータバス５を介してチップ外部に出力される。出力データは、ＥＣＣ回路に入力されて、エラーチェックと訂正が行われる。

図８Ｂは、先頭カラムのデータ“５”がチップ外部に出力されると共に、ページバッファ３ｂに転送される様子を示している。図８Ｃは、次のカラムのデータ“Ａ”がチップ外部に出力されると共に、ページバッファ３ｂに転送される様子を示している。以下同様にして、読み出しイネーブル信号ＲＥｎのトグルに同期して、図８Ｄに示すように最終カラムまで、データ出力と同時にこれをページバッファ３ｂに転送するという動作が行われる。

以上のシリアルデータ出力とプレーン間のデータ転送の動作を、より具体的に図９及び図１０を用いて説明する。ページバッファ３ａ，３ｂ内の各データノードＮ１は、それぞれカラム選択ゲート回路４ａ，４ｂを構成する選択トランジスタＭＮ００−ＭＮ０ｘ，ＭＮ１０−ＭＮ１ｘを介してデータバス５に接続されている。一方の選択トランジスタＭＮ００−ＭＮ０ｘはカラムデコーダ４ａの出力であるカラム選択信号ＣＳＬ００−ＣＳＬ０ｘにより駆動され、他方の選択トランジスタＭＮ００−ＭＮ０ｘはカラムデコーダ４ｂの出力であるカラム選択信号ＣＳＬ１０−ＣＳＬ１ｘにより駆動される。

通常の読み出しモードでは、カラムデコーダ４ａ，４ｂは選択的に活性化されるのに対し、ページコピーモードでは、プレーン選択デコーダ１２が全選択状態になり、カラムデコーダ４ａ，４ｂが同時に活性化される。これにより、図１０に示すように、読み出しイネーブル信号ＲＥｎを外部から入力すると、これら同期してカラムアドレスがインクリメントされて、プレーンＰＬＡＮＥ０，１で同時に、対応する二つずつのカラム選択信号（ＣＳＬ００，ＣＳＬ１０），（ＣＳＬ０１，ＣＳＬ１１），…，（ＣＳＬ０ｘ，ＣＳＬ１ｘ）が順次活性になる。

またコピー元ページデータの出力動作の間、ページバッファ３ａではデータラッチ２１が活性化信号ＬＡＴ＝ＳＥＮ＝“Ｈ”により活性状態に保たれ、ページバッファ３ｂでは、データラッチ２１がカラム選択信号と同期して非活性，活性の状態に設定される。これにより、ページバッファ３ａのページデータは、データバス５を１バイトずつシリアル転送されてチップ外部に出力され、同時にページバッファ３ｂに転送され保持される。

チップ外部に出力されたデータは、ホストシステム内に配置されたＥＣＣ回路に入力されて、少なくとも１ビットのエラーチェックと訂正が行われる。この後、セルアレイ１ｂ側のコピー先ページアドレスを入力すると共に、書き込みイネーブル信号ＷＥｎに同期して書き込みデータを入力する。ここで書き込みデータ入力は、ＥＣＣ回路によりエラー訂正されたビットがある場合に限り行われる。即ち、訂正ビットを含む１バイト分のデータをオーバーライトして、ページバッファ３ｂに既にロードされているデータを一部書き換える。その後、ページバッファ３ｂの書き込みデータに基づいて、コントローラ７により制御される通常の書き込みシーケンスに従って、セルアレイ１ｂのコピー先ページへの書き込みが行われる。

以上のようにこの実施の形態によると、プレーン間のページコピー動作が容易であり、ページコピーのパフォーマンスが大きく向上する。具体的に説明する。１プレーンの１ページ当たりの容量は、ノーマルデータ領域２ｋＢｙｔｅと冗長領域６４Ｂｙｔｅであり、１Ｂｙｔｅのデータロードに５０ｎｓｅｃかかるものとする。プレーンＰＬＡＮＥ０からプレーンＰＬＡＮＥ１に従来の手法でページコピーしようとすると、外部に読み出したページデータをロードするのに、５０［ｎｓｅｃ］×２１１２［Ｂｙｔｅ］＞１００［μｓｅｃ］の時間がかかる。

これに対ししてこの実施の形態では、エラー訂正されたビットを含む１Ｂｙｔｅ分のデータロードの時間５０ｎｓｅｃのみでよい。従って、プレーン相互間でも高速のページコピーが可能である。これにより、プレーン間のコピー動作を制限するような仕様設計の必要はなく、１プレーンのフラッシュメモリとの互換性も保たれる。

［実施の形態２］
上記実施の形態では、プレーンが二つの例を説明したが、より多くのプレーンがあるＮＡＮＤ型フラッシュメモリにも同様にこの発明を適用することができる。例えば、図１１は、４個のプレーンＰＬＡＮＥ０〜３が配置されたＮＡＮＤ型フラッシュメモリの例を示している。各プレーン毎にロウデコーダ２ａ〜２ｄ、ページバッファ３ａ〜３ｄ、カラムデコーダ４ａ〜４ｄが配置される。データバス５は、これらのプレーンＰＬＡＮＥ０〜３で共有される。その他の構成は、先の実施の形態と同様である。

この実施の形態の場合、ページコピーモードにおいては、あるプレーンのページデータをページバッファからシリアル出力する際に、同時に残り全てのプレーンのページバッファに転送すればよい。具体的には、図１の実施の形態におけるプレーン選択デコーダ１２をアドレスの上位２ビットによりプレーン選択する基本構成として、ページコピーモードではこれを全選択状態に設定可能としておけばよい。これにより、先の実施の形態と同様に、データ出力後、コピー先ページアドレスの入力と書き込みデータの入力により、選択されたプレーンの選択ページにコピー書き込みを行うことができる。書き込みデータ入力は、ＥＣＣ回路によりエラー訂正がある場合に限り、エラービットを含む１バイトをオーバーライトすればよいことは、先の実施の形態と同様である。

［実施の形態３］
上記実施の形態では、あるページバッファの読み出しデータをシリアル出力するときに同時に、他のページバッファにシリアル転送するようにしている。これに対して、ページバッファのページデータを一括して他のページバッファに転送するように構成することもできる。

図１２はその様な実施の形態のＮＡＮＤ型フラッシュメモリの二つのプレーンＰＬＡＮＥ０，１（セルアレイ１ａ，１ｂ）と、カラム選択ゲート回路４ａ，４ｂを含むデータ転送部の構成を示す。その他の構成は、実施の形態１と同じである。カラム選択ゲート回路４ａ，４ｂは、基本的に実施の形態１と同様に、カラム選択信号ＣＳＬ００−ＣＳＬ０ｘ，ＣＳＬ１０−ＣＳＬ１ｘにより順次選択され、ページバッファ３ａ，３ｂのデータノードがデータバスの対応するデータ線に接続される。

これらのカラム選択ゲート回路４ａ，４ｂとページバッファ３ａ，３ｂの間には、更にプレーン選択デコーダ１２の出力であるプレーン選択信号ＰＬＳ０，ＰＬＳ１により駆動されるプレーン選択ゲート回路１２ａ，１２ｂが配置されている。プレーン選択ゲート回路１２ａ，１２ｂはそれぞれ、プレーン選択信号ＰＬＳ０，ＰＬＳ１により同時に選択される１ページ分のゲートトランジスタＭＮ３０−ＭＮ３ｘ，ＭＮ４０−ＭＮ４ｘを有する。これらのゲートトランジスタＭＮ３０−ＭＮ３ｘ，ＭＮ４０−ＭＮ４ｘと各カラム選択ゲートＭＮ００−ＭＮ０ｘ，ＭＮ１０−ＭＮ１ｘの接続ノードＡ，Ｂの間はそれぞれ、カラムゲート回路４ａ，４ｂをパイパスする信号線１３により接続されている。

図１３は、この実施の形態でのページコピーモードでのデータ転送動作タイミングを示している。一方のプレーンＰＬＡＮＥ０のページバッファ３ａには、実施の形態１と同様にしてコピー元ページのデータが読み出される。この後、図１３に示すように、一定期間Ｔ１、プレーン選択信号ＰＬＳ０，ＰＬＳ１が同時に“Ｈ”（全選択状態）になる。これにより、プレーン選択ゲート回路１２ａ，１２ｂが同時にオンになり、ページバッファ３ａの１ページ分の読み出しデータは、信号線１３を介して同時にページバッファ３ｂに転送される。このデータ転送時、実施の形態１におけると同様にページバッファ３ｂは非活性に保ち、データ転送後にこれを活性化することにより、転送データがラッチされる。

プレーン選択信号ＰＬＳ１を非活性状態（“Ｌ”）にして、ゲート回路１２ｂをオフにした後、期間Ｔ２の間、外部から読み出しイネーブル信号ＲＥｎを入力する。これに同期してインクリメントされるカラムアドレスによりカラム選択信号ＣＳＬ００−ＣＳＬ０ｘが順次“Ｈ”になり、ページバッファ３ａのデータは１バイトずつデータバス５を介してチップ外部にシリアル出力される。

その後、プレーンＰＬＡＮＥ１のコピー先ページへの書き込みは、実施の形態１と同様である。即ち、チップ外部に出力されたデータは、ホストシステム内のＥＣＣ回路に入力されて、エラーチェックと訂正が行われる。この後、プレーンＰＬＡＮＥ１（セルアレイ１ｂ）側のコピー先ページアドレスを入力すると共に、書き込みイネーブル信号ＷＥｎに同期して書き込みデータを入力する。ここで書き込みデータ入力は、ＥＣＣ回路によりエラー訂正されたビットがある場合に限り行われる。即ち、訂正ビットを含む１バイト分の書き込みデータにより、ページバッファ３ｂに既にロードされてデータの一部を書き換える。こうしてページバッファ３ｂにロードされた書き込みデータに基づいて、コントローラ７により制御される通常の書き込みシーケンスに従って、セルアレイ１ｂのコピー先ページへの書き込みが行われる。

この実施の形態によっても、実施の形態１と同様に、プレーン間での高パフォーマンスのページコピーが可能である。

［実施の形態４］
図１４は、他の実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す。図１の実施の形態と異なる点は、ＥＣＣ回路１１がメモリ内のＩ／Ｏバッファ６とデータバス５の間に配置されていることである。プレーンＰＬＡＮＥ０からプレーンＰＬＡＮＥ１へのコピーを行うページコピーモードにおいて、ページバッファ３ａに読み出されたデータは、チップ外部に出力されることなく、ＥＣＣ回路１１にシリアル転送されて入力される。

ＥＣＣ回路１１によりエラービット訂正があった場合に限り、その訂正ビットを含む１バイトデータをページバッファ３ｂにオーバーライトすれば、以後実施の形態１と同様にコピー書き込みが行われる。

この実施の形態によっても、実施の形態１と同様に、コピー先のプレーンのページバッファに対する長時間のデータロード動作が必要なく、高パフォーマンスのプレーン間ページコピーが可能である。

ここまでの実施の形態では、読み出しデータのエラーチェックと訂正を行う場合を説明したが、この発明は、ＥＣＣ回路がメモリチップ内部にも外部にも用意されていない場合に適用しても有効である。

［実施の形態５］
次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図１５は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１６は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１７Ａ−１７Ｊに示すような他の各種電子機器に適用することができる。即ち、図１７Ａに示すビデオカメラ、図１７Ｂに示すテレビジョン、図１７Ｃに示すオーディオ機器、図１７Ｄに示すゲーム機器、図１７Ｅに示す電子楽器、図１７Ｆに示す携帯電話、図１７Ｇに示すパーソナルコンピュータ、図１７Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１７Ｉに示すヴォイスレコーダ、図１７Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明は上記実施の形態に限られない。例えば上記各実施の形態ではＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型等他のフラッシュメモリにも同様にこの発明を適用することが可能である。

この発明の一実施の形態によるフラッシュメモリのブロック構成を示す図である。 同フラッシュメモリのセルアレイ構成を示す図である。 同セルアレイのより具体的な構成を示す図である。 同フラッシュメモリのページバッファのセンスユニット構成を示す図である。 同フラッシュメモリのデータのしきい値分布を示す図である。 同フラッシュメモリの読み出し時のバイアス関係を示す図である。 同フラッシュメモリのセンスユニットに着目した読み出し動作波形を示す図である。 同フラッシュメモリの読み出しデータの出力動作とページバッファ間データ転送の動作を説明するための図である。 同フラッシュメモリの読み出しデータの出力動作とページバッファ間データ転送の動作を説明するための図である。 同フラッシュメモリの読み出しデータの出力動作とページバッファ間データ転送の動作を説明するための図である。 同フラッシュメモリの読み出しデータの出力動作とページバッファ間データ転送の動作を説明するための図である。 同フラッシュメモリのページバッファ間データ転送にかかわる回路部の構成を示す図である。 同フラッシュメモリのページバッファ間データ転送動作のタイミング図である。 他の実施の形態によるフラッシュメモリのプレーン構成を示す図である。 他の実施の形態によるフラッシュメモリのページバッファ間データ転送にかかわる回路部の構成を示す図である。 同フラッシュメモリのページバッファ間データ転送と出力動作を示すタイミング図である。 他の実施の形態によるフラッシュメモリのブロック構成を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１ａ〜１ｄ…セルアレイ、２ａ〜２ｄ…ロウデコーダ、３ａ〜３ｄ…ページバッファ（センスアンプ回路）、４ａ〜４ｄ…カラムデコーダ、５…データバス、６…Ｉ／Ｏバッファ、７…コントローラ、８…アドレス回路、９…高電圧発生回路、１０…レディ／ビジー信号発生回路、１１…ＥＣＣ回路、１２…プレーンデコーダ。

Claims (4)

1. 電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、
   前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、
   前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスとを備え、
   第１のセルアレイのコピー元ページのデータを第１のページバッファに読み出し、その読み出しデータを前記データバスを介して第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むページコピーモードを有し、
   
   前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、１バイトずつ前記データバスをシリアル転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、
   前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれる
   ことを特徴とする不揮発性半導体記憶装置。
2. 電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、
   前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、
   前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスとを備え、
   第１のセルアレイのコピー元ページのデータを第１のページバッファに読み出し、その読み出しデータを前記データバスを介して第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むページコピーモードを有し、
   前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、前記データバスを転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、
   前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれ、
   前記第１のページバッファの読み出しデータは、全ビット同時に前記第２のページバッファに転送されてロードされ、その後１バイトずつ前記データバスをシリアル転送されて前記ＥＣＣ回路に入力される
   ことを特徴とする不揮発性半導体記憶装置。
3. 電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、
   前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、
   前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスと、
   前記各セルアレイに対応して配置されてセルアレイのページ選択を行うロウデコーダと、
   前記各ページバッファに対応して配置されて各ページバッファと前記データバスとの間でシリアルデータ転送のためのカラム選択を行うカラムデコーダと、
   通常読み出しモードで前記カラムデコーダの一つを選択し、ページコピーモードで前記カラムデコーダを全て選択するプレーン選択デコーダと、
   前記複数のセルアレイの読み出し及び書き込みを制御すると共に、前記プレーン選択デコーダにより選択された前記カラムデコーダのうちの１つである第１のカラムデコーダに対応する第１のセルアレイのコピー元ページのデータを、前記第１のカラムデコーダに対応する第１のページバッファに読み出し、その読み出しデータを前記データバスを介して、前記プレーン選択デコーダにより選択された前記カラムデコーダのうちの１つである第２のカラムデコーダに対応する第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むというページコピーモード制御を行うコントローラとを有し、
   前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、前記データバスを転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、
   前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれ、
   前記第１のページバッファの読み出しデータは１バイトずつ前記データバスをシリアル転送されて、前記ＥＣＣ回路に入力されると同時に前記第２のページバッファにロードされる
   ことを特徴とする不揮発性半導体記憶装置。
4. 電気的書き換え可能な不揮発性メモリセルが配列された複数のセルアレイと、
   前記複数のセルアレイにそれぞれ対応して配置されて各セルアレイのページ単位の読み出し及び書き込みを行うための複数のページバッファと、
   前記複数のページバッファと外部端子との間でデータ転送を行うための前記複数のセルアレイで共有されるデータバスと、
   前記各セルアレイに対応して配置されてセルアレイのページ選択を行うロウデコーダと、
   前記各ページバッファに対応して配置されて各ページバッファと前記データバスとの間でシリアルデータ転送のためのカラム選択を行うカラムデコーダと、
   通常読み出しモードで前記カラムデコーダの一つを選択し、ページコピーモードで前記カラムデコーダを全て選択するプレーン選択デコーダと、
   前記複数のセルアレイの読み出し及び書き込みを制御すると共に、前記プレーン選択デコーダにより選択された前記カラムデコーダのうちの１つである第１のカラムデコーダに対応する第１のセルアレイのコピー元ページのデータを、前記第１のカラムデコーダに対応する第１のページバッファに読み出し、その読み出しデータを前記データバスを介して、前記プレーン選択デコーダにより選択された前記カラムデコーダのうちの１つである第２のカラムデコーダに対応する第２のページバッファに転送して第２のセルアレイのコピー先ページに書き込むというページコピーモード制御を行うコントローラとを有し、
   前記ページコピーモードにおいて、前記第１のページバッファの読み出しデータは、前記データバスを転送されてＥＣＣ回路に入力されると共に前記第２のページバッファにロードされ、
   前記第２のページバッファにロードされたデータは、前記ＥＣＣ回路によりエラービットが検出された場合にそのエラービットを含む一部が書き換えられて前記第２のセルアレイに書き込まれ、
   前記第１のページバッファの読み出しデータは、全ビット同時に前記第２のページバッファに転送されてロードされ、その後１バイトずつ前記データバスをシリアル転送されて前記ＥＣＣ回路に入力される
   ことを特徴とする不揮発性半導体記憶装置。
   

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