[go: up one dir, main page]

TWI384482B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI384482B
TWI384482B TW096124038A TW96124038A TWI384482B TW I384482 B TWI384482 B TW I384482B TW 096124038 A TW096124038 A TW 096124038A TW 96124038 A TW96124038 A TW 96124038A TW I384482 B TWI384482 B TW I384482B
Authority
TW
Taiwan
Prior art keywords
data
output
memory cell
circuit
cell array
Prior art date
Application number
TW096124038A
Other languages
English (en)
Other versions
TW200811869A (en
Inventor
Masanobu Shirakawa
Naoya Tokiwa
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW200811869A publication Critical patent/TW200811869A/zh
Application granted granted Critical
Publication of TWI384482B publication Critical patent/TWI384482B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

半導體記憶裝置
本發明係關於一種半導體記憶裝置，更明確言之，係關於一種EEPROM快閃記憶體(其內使用可電性重寫之非揮發性記憶體單元)之有缺陷區塊管理方案。
NAND型快閃記憶體具有如下特徵：其單位單元面積小於反或型快閃記憶體之單位單元面積；及容易增加容量。近來，藉由使用一多級資料儲存方案(其中一單元儲存兩或更多位元)，已開發出一具有另一增加容量之NAND型快閃記憶體。
在採用(例如)二進制資料儲存方案之NAND型快閃記憶體中，將具有負臨限電壓之抹除狀態定義為資料"1"，而將具有正臨限電壓之寫入狀態定義為資料"0"。
上述資料位元指派原理可適用於相對於上頁與下頁之四級資料儲存方案。例如，可以單元限定值之順序將四級資料"xy"(其中"x"係上頁；而"y"係下頁)定義為"11"、"10"、"01"及"00"。在此方案中，在將一被選定單元之開啟狀態定義為資料"1"而將一關閉狀態定義為資料"0"之狀況下可執行下頁讀取與上頁讀取兩者。
相反地，存在另一四級資料儲存方案，其中以單元臨限電壓之順序指派"11"、"10"、"00"及"01"(例如，參考JP-P2001-93288A)。在此情況下，上頁資料為"1"之情況下之下頁讀取應在將被選定單元之關閉狀態讀取為"0"之狀況下執行，而上頁資料為"0"之情況下之下頁讀取應在將被選定單元之關閉狀態讀取為"1"之狀況下執行。
感測放大器電路始終將一單元之關閉狀態與開啟狀態感測為邏輯反轉資料。因此，為了區分單元之關閉狀態之"0"讀取與單元之開啟狀態之"1"讀取，需要輸出電路附著有此一資料反轉電路：當上頁資料為"1"時，將下頁感測放大器資料按原樣輸出至晶片外部，而當上頁資料為"0"時，結合位準反轉輸出下頁感測放大器資料。
另一方面，熟知如下此一有缺陷(或不良)區塊管理方法。在一列解碼器中製備一旗標閂用於選擇一其內欲設定一不良區塊旗標之區塊，並控制不將驅動電壓傳輸至一其內設定該不良區塊旗標之區塊。在此情況下，為了使外部控制器可判斷個別區塊是良好還是不良區塊，在一頁(其係定義為一同時執行讀取/寫入之單元範圍)中製備一不良區塊管理區。例如，將該不良區塊管理區中之單元設定為通常在施加有一讀取電壓時開啟(即，設定為處於一抹除狀態下)。
在二進制資料儲存方案中設定上述不良區塊管理區，外部記憶體控制器可區分一正常區塊中一頁讀取資料全為"0"之情況與一不良區塊中一頁資料全為"0"之另一情況，因為前面情況下之不良區塊管理區係"1"而在後面情況下其為"0"。
不過，在該四級資料儲存方案(其中如上所述可能會在輸出電路中反轉讀取資料)中，經常發生此一情況：僅僅監視管理區資料無法判斷區塊之良好性/不良性。原因如下：在需要資料反轉的下頁讀取之情況下，若在輸出電路中相對於一不良區塊反轉所有資料"0"，則管理區資料變為"1"(正常)。
依據本發明之一方面，提供一種半導體裝置，其包括：一記憶體單元陣列，其具有配置於其中之可電性重寫之非揮發性記憶體單元；一列解碼器，其係經組態用以選擇該記憶體單元陣列中之一記憶體單元，該列解碼器包括一旗標閂，在該旗標閂中針對該記憶體單元陣列中之一不良區塊設定一不良區塊旗標；一感測放大器，其係經組態用以感測該記憶體單元陣列中之一被選定記憶體單元之資料；及一輸出電路，其係經組態用以輸出該感測放大器中之讀取資料，該輸出電路包括一輸出資料固定電路，其係經組態用以依據該不良區塊旗標將一輸出資料固定於一邏輯位準。
依據本發明之另一方面，提供一種半導體記憶裝置，其包括：一記憶體單元陣列，其具有配置於其中之可電性重寫與非揮發性記憶體單元，將該記憶體單元陣列之一頁中的特定位置設定為一管理區，一外部控制器基於該管理區來判斷一區塊是否係良好或不良； 一列解碼器，其係經組態用以選擇該記憶體單元陣列中之一記憶體單元，該列解碼器包括一旗標閂，在該旗標閂中針對該記憶體單元陣列中之一不良區塊設定一不良區塊旗標；一感測放大器電路，其係經組態用以感測該記憶體單元陣列中被選定的一頁記憶體單元之資料；一輸出電路，其係經組態用以輸出該感測放大器中之讀取資料，該輸出電路包括一資料反轉電路，其係用於在特定讀取狀況下，將該感測放大器電路中之該讀取資料予以反轉並輸出，及一輸出資料固定電路，其係經組態用以依據該不良區塊旗標將一輸出資料固定於一邏輯位準；及一內部控制器，其係經組態用以偵測保存在該列解碼器中之該不良區塊旗標並基於該不良區塊旗標使該輸出資料固定電路具有作用或不具有作用，藉此在該輸出電路中使一正常區塊中之管理區資料邏輯反轉為該不良區塊中之管理區資料。
以下將參考附圖說明此發明之說明性具體實施例。
圖1顯示依據此具體實施例之一快閃記憶體的一功能組塊；而圖2顯示該快閃記憶體之記憶體單元陣列1。
如圖2所示，記憶體單元陣列1係由以矩陣方式所配置的NAND單元單位NU形成。各NAND單元單位NU具有複數個(在圖2所示範例中係32個)串聯連接之可電性重寫之非揮發性記憶體單元M0至M31，及選擇閘極電晶體S1與S2，其係 用於將其兩端分別耦合至一位元線BLe(或BLo)與一源極線CELSRC。
NAND單元單位NU中之記憶體單元之控制閘極係耦合至不同字元線WL0至WL31。選擇閘極電晶體S1與S2之閘極係分別耦合至選擇閘極線SGD與SGS。
共享字元線WL0至WL31的一組NAND單元單位構成一區塊，其用作一抹除單元。如圖2所示，沿位元線之方向配置多個區塊BLK(BLK0、BLK1、...)。
列解碼器3包括字元線驅動器與選擇閘極線驅動器，其係用於依據列位址來選擇性驅動字元線與選擇閘極線。感測放大器電路2具有一感測放大器SA(其係耦合至位元線用於按頁讀取資料)陣列，該等感測放大器SA係用作資料閂，用於儲存一頁寫入資料。採用此感測放大器電路2，按頁執行資料讀取與寫入。感測放大器電路2包括資料快取區，其係用於在資料匯流排與本身之間發送/接收資料。
在圖2所示範例中，使用此一感測放大器方案：鄰接兩位元線BLe與BLo共享一感測放大器SA。鄰接兩位元線BLe與BLo係經由一位元線選擇閘極而選擇性耦合至一感測放大器SA。
感測放大器電路2與外部輸入/輸出端子I/O間之資料傳輸係經由I/O緩衝器6與資料匯流排14來執行。一受行解碼器4控制之行閘極電路係附著於感測放大器電路2。假設(例如)存在八個I/O端子I/O(I/O0至I/O7)，則依據行控制按位元組(即，按行)執行感測放大器2與I/O端子間之串列資料傳輸。
經由位址暫存器5將自I/O端子供應之位址"Add"傳輸至列解碼器3與行解碼器4。在狀態控制機(下文中稱為內部控制器)10中解碼自I/O端子供應之指令"CMD"。
內部控制器10執行資料寫入與抹除序列且基於各種控制信號(寫入致能信號WEn、讀取致能信號REn、指令閂致能信號CLE、位址閂致能信號ALE等)及指令"CMD"來控制讀取操作，該等控制信號係自外部記憶體控制器(下文中稱為外部控制器)20以外部方式供應。
詳細說明，整合安裝此記憶體晶片與外部控制器20以構成一記憶卡。使用此記憶體晶片之主機裝置經由外部控制器20供應所需指令以設定一合適的操作模式，藉此執行資料讀取與寫入。
內部電壓產生電路9係受內部控制器10控制以產生記憶體操作模式中所需要的各種內部電壓，在該等記憶體操作模式中製備增壓電路，用於產生比電源供應電壓高的電壓。狀態暫存器12係用於將一狀態旗標R/B輸出至晶片外部，該狀態旗標R/B指定該晶片是處於一資料寫入、抹除或讀取就緒狀態還是處於一忙線狀態中。
資料暫存器8a與8b係用於儲存藉以定義記憶體操作狀況的各種初始設置資料。詳細說明，暫存器8a係一用於將有缺陷行位址資料儲存於初始設置資料中的有缺陷行位址暫存器，而暫存器8b係一用於儲存各種參數資料(例如時序微調資料與電壓微調資料，其係用於微調各種時序信號及自內部電壓產生器9所產生的各種內部電壓)之參數暫存器。
欲儲存於此等暫存器8a與8b中之資料先前係寫入記憶體單元陣列1中所設定的一初始設置資料儲存區塊(ROM熔絲區塊)中。在啟動時間，啟動偵測電路11對其加以偵測，且內部控制器10對啟動偵測信號作出回應而自動執行此一初始設置操作：從ROM熔絲區塊中讀出初始設置資料，將其傳輸至暫存器8a與8b並在暫存器8a與8b中加以設定。
位址匹配偵測電路7係用於偵測一外部供應之行位址是否與有缺陷行位址之一相同以輸出一位址取代控制信號。因此，執行此一控制：選擇一冗餘行來取代一有缺陷行。
圖3顯示列解碼器3之詳細組態，該列解碼器3具有一傳輸電晶體陣列31(其係用於將驅動電壓供應至字元線WL0至WL31及選擇閘極線SGD與SGS)與一區塊解碼器33(其係用於選擇一區塊以驅動電晶體陣列31之共用閘極TG)。
區塊解碼器33之輸出係輸入至一位準偏移電路34，在該位準偏移電路34中，將自電壓產生電路9所產生之高電壓Vpp設定為一合適位準並傳輸至傳輸電晶體陣列31之共用閘極TG。
所有區塊共享一群組驅動器32，其包括用於產生驅動字元線WL0至WL31及選擇閘極線SGD與SGS所必需之驅動電壓的字元線驅動器WL0DRV至WL31DRV及選擇閘極線驅動器SGDDRV與SGSDRV。經由開啟受驅動之傳輸電晶體陣列31將驅動電壓供應至一被選定區塊中。
一用於儲存有缺陷(或不良)區塊旗標之旗標資料閂35係附著於區塊解碼器33。在於此閂35中設定不良區塊旗標之情況下，即使存取對應區塊，區塊解碼器33也保持處於不具有作用狀態中，以便不驅動該對應區塊中之字元線與選擇閘極線。
圖4顯示感測放大器電路2中之一感測放大器SA之組態。感測節點Nsen係經由箝位NMOS電晶體Q1而耦合至位元線BLe或BLo。經由箝位電晶體Q1為一位元線預充電之預充電NMOS電晶體Q2與用於固持資料電荷之電容器C係連接至感測節點Nsen。
感測節點Nsen係進一步經由傳輸NMOS電晶體Q3而耦合至一第一資料儲存電路PDC。該第一資料儲存電路PDC係(例如)一用於儲存讀取資料與寫入資料之資料閂。
感測節點Nsen係進一步經由傳輸NMOS電晶體Q4而耦合至一第二資料儲存電路SDC。該第二資料儲存電路SDC用作一快取資料閂，其係用於感測放大器與外部間之資料傳輸。因此，其係經由受行選擇信號驅動之行閘極而耦合至資料線DQ、/DQ。
為了在每一寫入循環中依據所獲得之驗證讀取結果重寫儲存於資料儲存電路PDC中之寫入資料，製備另一資料儲存電路TDC。即，在各寫入循環中經由傳輸電晶體Q5將儲存於資料儲存電路PDC中之寫入資料傳輸至資料儲存電路TDC並暫時儲存於資料儲存電路TDC中。關於此資料儲存電路TDC，執行此一控制：藉由資料儲存電路TDC中之資料與驗證讀取結果間之邏輯決定以下寫入資料，並反向寫入至資料儲存電路PDC。
在一多級資料儲存方案中，例如在一四級資料儲存方案中，需要執行兩頁寫入操作。詳細說明，寫入下頁資料時需要參考上頁資料，或寫入上頁資料時需要參考下頁資料。此處假定參考下頁資料來寫入上頁資料。
在此情況下，將欲寫入之上頁資料(例如)儲存於第一資料儲存電路PDC中而從記憶體單元陣列中讀出下頁資料(若已將其寫入記憶體單元陣列中的話)，並儲存於第二資料儲存電路SDC中。將參考下頁資料控制上頁資料之驗證寫入。
圖5顯示I/O緩衝器6中之一相對於I/O接針IOi之輸出電路60的一組態。此輸出電路60具有PMOS輸出電晶體P1與NMOS輸出電晶體N1，其係互補開啟受驅動(on－driven)。一用於驅動輸出電晶體P1與N1之輸出閘61係由NAND閘G1(其驅動具有已傳輸資料之PMOS電晶體P1)與反或閘G2(其係用於驅動NMOS電晶體N1)形成。在資料輸出時間處藉由輸出致能信號ENB＝"L"啟動此輸出閘61。
此處，確認此一情況：在某一狀況下需要反轉讀取資料。因此，在輸出電路60中提供一資料反轉電路62。即，製備一傳輸PMOS電晶體P2之資料路徑及另一平行佈置之資料路徑，在該另一資料路徑中，傳輸PMOS電晶體P3與反相器INV1係串聯連接。
藉由信號OA以互補方式驅動傳輸PMOS電晶體P2與P3。即，在OA＝"L"之情況下，不反轉讀取資料，而在OA＝"H"之情況下，反轉資料以加以輸出。
在輸出電路60中進一步佈置一輸出位準固定電路63，其具有PMOS電晶體P4，用於相對於一不良區塊將輸出資料固定為"H"邏輯位準。詳細地，PMOS電晶體P4(其閘極與源極係分別供應有信號OB與Vdd)之汲極係耦合至NAND閘G1與反或閘G2之共用輸入節點。
信號OB係自內部控制器10(其監視列解碼器3中之不良區塊旗標閂35之輸出BBF)輸出的此一控制信號。即，在BBF＝"1"(不良)之情況下，OB＝"L"。採用此控制信號，相對於一不良區塊將NAND閘N1與反或閘N2之兩輸入均固定為"H"(＝Vdd)，以便將IO接點IOi固定為"H"。
圖6顯示此具體實施例中之一頁的一行組態範例。此處，藉由一組單元(其資料係同時進行讀取與寫入)定義一頁。詳細說明，藉由一字元線與所有偶數位元線而選定的一組單元或藉由一字元線與所有奇數位元線而選定的另一組單元用作一頁。
如圖6所示，一頁包括主要行區域(2×1024[位元組])；用於誤差校正個別主要行區域的ECC區域(2×32[位元組])；及用於取代有缺陷行的冗餘行區域(2×8[位元組])。除此等行之外，在該頁中之某一位置處提供一管理區，其係由用於指定對應區塊之良好性/不良性的至少一位元資料區形成。將該管理區定義為一外部控制器20以之為基礎判斷區塊之良好性/不良性的區域。
此處假設，採用一負臨限電壓使管理區之單元始終保持處於一抹除狀態下。即，假定將施加有一讀取電壓的一被選定單元之開啟狀態定義為資料"1"而將該被選定單元之關閉狀態定義為資料"0"，則始終將管理區之單元讀取為資料"1"。不過，相對於一不良區塊，從上述列解碼器組態可明白，不將字元線驅動電壓傳輸至被選定字元線，以便被選定單元變為關閉以作為資料"0"讀出。
外部控制器20原則上基於管理區資料來判斷一區塊之良好性/不良性。不過，存在此一情況：在輸出電路中會反轉輸出資料。因此，若反轉包括管理區資料之所有資料，則恐怕會使外部控制器20無法判斷一區塊之良好性/不良性。
鑒於此情況，如圖5所示，在輸出電路60中提供資料固定電路63，用於將不良區塊之讀取資料強行固定為"H"(＝"0"資料)。稍後將說明詳細操作。
構造依據此具體實施例之快閃記憶體時會考慮到在某一狀況下需要反轉讀取資料的此一情況。圖7詳細顯示依據此具體實施例之快閃記憶體中之資料限定值分佈及四級資料儲存方案中至此之資料位元指派。
具有負臨限電壓之資料狀態"E"係一抹除狀態。自抹除狀態"E"寫入資料狀態"A"、"B"及"C"(其具有以此順序增加之臨限電壓)。假定(例如)採用"xy"(其中"y"係一第一頁資料(例如下頁資料)；而"x"係一第二頁資料(例如上頁資料))表示四級資料，則將資料"11"、"10"、"00"及"01"分別指派給以臨限電壓順序所配置之資料狀態"E"、"A"、"B"及"C"。
資料寫入之前，按區塊以以下此一方式執行資料抹除：將一被選定區塊中之所有字元線均設定為0 V；及為其上形成記憶體單元陣列之p型井施加一大約20 V之抹除電壓Vera。採用此電壓施加，將所有單元之浮動閘極中之電子放電至其通道，以便在所有單元中獲得抹除狀態"E"。
按頁執行資料寫入。在圖7所示資料位元指派之情況下，首先，執行第一頁(例如，下頁)寫入以選擇性使具有資料狀態"E"之單元之臨限電壓增至資料狀態"A"之臨限電壓。其後執行第二頁(例如，上頁)寫入以選擇性使資料狀態"E"與"A"之臨限電壓分別增至資料狀態"C"與"B"之臨限電壓。
即，作為第二頁寫入，同時平行執行用於選擇性將資料"C"寫入資料"E"之單元中的資料寫入與用於選擇性將資料"B"寫入資料"A"之單元中的資料寫入。
藉由一驗證電壓AV(其係在驗證讀取時間處施加至一被選定字元線)來定義第一頁寫入時間處資料限定值分佈"A"之下限。在第二頁寫入時間處，需要執行兩驗證讀取來驗證資料狀態"B"與"C"。藉由驗證電壓BV與CV(其係在個別驗證讀取時間處施加至該被選定字元線)來定義第二頁寫入時間處資料限定值分佈"B"與"C"之下限。
圖8顯示一第一頁寫入序列。載入欲寫入下頁資料(步驟S1)之後，重複執行寫入(步驟S2)與寫入驗證(步驟S3)，直到偵測到已完全寫入所有寫入資料(步驟S4)。
在為被選定字元線施加增壓寫入電壓Vpgm；及為未被選定字元線施加導通(pass)電壓Vpass之狀況下執行寫入步驟S2以便將電子注入依據寫入資料所選定之浮動閘極中。詳細地，在施加寫入電壓之前，將被選定單元通道設定為0V(在"0"資料寫入之情況下)，或在一浮動狀態中採用Vdd設定被選定單元通道(在"1"資料寫入(即寫入禁止)之情況下)。
在上述情況下施加寫入電壓Vpgm時，將電子注入"0"寫入單元之浮動閘極中而在"1"寫入單元中不會產生電子注入，因為單元通道由於電容性耦合而增壓。
在驗證讀取步驟S3中，在將被選定字元線設定為驗證電壓AV而將未被選定字元線設定為讀取導通電壓Vread之狀況下執行驗證讀取。在此驗證讀取中，對資料加以控制以便完成資料寫入時儲存一頁寫入資料之全部資料儲存電路PDC變為一全"1"狀態。偵測該全"1"狀態可判斷寫入完成。
圖9顯示一第二頁寫入序列。在該第二頁寫入序列中，需要參考第一頁資料。因此，在個別感測放大器SA中之資料儲存電路PDC中載入第二頁寫入資料(步驟S11)，且讀出已寫入單元陣列中之第一頁資料以儲存於資料儲存電路SDC中(步驟S12)。
接著，以基本上類似於第一頁寫入之方式，重複執行寫入步驟S13及寫入驗證步驟S14與S15，直到在寫入完成判斷步驟S16中判斷寫入完成。
採用以下兩步驟執行驗證讀取：步驟S14，其係用於採用驗證電壓BV來驗證資料狀態"B"；及步驟S15，其係用於採用驗證電壓CV來驗證資料狀態"C"。在此等驗證讀取步驟S14與S15中，參考第一頁資料以便分別針對第一頁資料"0"與"1"單元來執行驗證操作。
接著將說明一正常資料讀取操作。在為一被選定字元線施加一在資料限定值分佈"A"與"B"間所設定之讀取電壓BR；及為未被選定字元線施加讀取導通電壓Vread的偏壓狀況下執行第二頁資料讀取以偵測開啟一被選定單元還是使其保持關閉。詳細地，將一被選定位元線預充電至某一電壓，然後在上述偏壓狀況下將其放電(持續某一時間)。放電後偵測位元線電壓，將感測被選定單元之資料。
需要第一頁資料讀取執行一用於區分具第二頁資料"1"之資料狀態"E"與"A"的第一讀取步驟，及一用於區分具第二頁資料"0"之資料狀態"B"與"C"的第二讀取步驟。
在第一讀取步驟中，採用資料狀態限定值分佈"E"與"A"間所設定之讀取電壓AR來偵測被選定單元之開啟/關閉。在第二讀取步驟中，採用資料狀態限定值分佈"B"與"C"間所設定之讀取電壓CR來偵測被選定單元之開啟/關閉。
在圖7所示資料位元指派方法中，將第二頁讀取及第一頁讀取之第一讀取步驟定義為將被選定單元之關閉狀態讀取為資料"0"而將第一頁讀取之第二讀取步驟定義為將被選定單元之關閉狀態讀取為資料"1"。
換言之，若在某一讀取步驟中以未加以邏輯反轉之方式輸出感測放大器SA之"H"或"L"感測資料，則不會輸出正確資料。
鑒於此點，如參考圖5所述，在輸出電路60中製備資料反轉電路62。即，在第一頁讀取之第二讀取步驟中，當在外部輸出感測放大器中之感測資料時，將對其加以反轉。
圖10詳細顯示控制圖5所示資料反轉電路62之信號OA在個別步驟中之狀態。如圖10所示，在採用讀取電壓CR之第一頁讀取之情況下，將信號OA設定為"H"以啟動資料反轉電路62。詳細說明，對於一判斷為資料位準C或B之單元，將信號OA設定為"H"，而對於與其內已寫入資料位準E之管理區相對應之單元資料，藉由使OA＝"L"而不使其反轉。在其餘讀取步驟中，將OA設定為"L"。因此，外部控制器可讀取正確資料。
另一方面，在此具體實施例中，當存取一不良區塊時，內部控制器10對其加以偵測以將輸出資料強行固定為"0"。因此，由於管理區資料，可使外部控制器20在判斷一區塊之良好性/不良性不受干擾。下面將說明細節。
圖11顯示依據此具體實施例的一讀取操作流程。初始化感測放大器電路等(步驟S21)，然後執行一不良區塊偵測操作(步驟S22)。如上所述，列解碼器3具有不良區塊旗標BBF。因此，內部控制器10能夠基於不良區塊旗標BBF判斷一被選定區塊是否有缺陷(或不良)(步驟S23)。
若讀取位址非不良讀取位址，則自單元陣列讀取資料(步驟S25)，然後按行傳輸及輸出感測放大器電路中之一頁讀取資料(步驟S26)。
在讀取位址為不良讀取位址之情況下，內部控制器10將信號OB＝"L"輸出並傳輸至輸出電路，藉此將輸出資料固定為"H"位準(＝"0")(步驟S24)。此後，對於一其內未供應字元線驅動電壓之不良區塊，以類似於正常區塊之方式執行讀取步驟S25與資料輸出步驟S26。在此情況下，無論輸出時感測放大器電路中之讀取資料是否反轉，感測放大器電路皆變為具有全"0"狀態，在步驟S24中啟動輸出電路60中之輸出固定電路63，以便將所有輸出資料皆固定為"0"。
圖12針對一正常區塊與一不良區塊來顯示採用讀取電壓CR之第一頁資料讀取中之資料轉變狀態。感測放大器電路中之讀取資料係如下：正常區塊中之管理區資料係"1"；而不良區塊中之所有行資料(包括管理區資料)皆為"0"。
在此第一頁讀取之情況下，在輸出電路60中，不反轉具有位準E之管理區資料，而反轉偵測為位準C或B之單元資料。即，相對於正常區塊，使圖5所示與管理區相對應之資料反轉電路62保持不具有作用，而啟動其他資料反轉電路。相對於不良區塊，將所有單元之資料皆判斷為位準C，藉此將所有資料(包括管理區資料)反轉為"1"，如圖12所示。
不過，相對於不良區塊，藉由輸出固定電路63將輸出資料固定為"0"。因此，注意，相對於最後輸出資料之管理區資料，在正常區塊中，其變為"1"，而在不良區塊中，其變為"0"。外部控制器20可依據此管理區資料來判斷一區塊是否係良好(即，正常)或不良(即，有缺陷)。
如圖11之虛線所示，在偵測到一不良區塊之情況下，可在將輸出資料固定為"0"之後完成資料讀取序列而不執行正常讀取步驟與傳輸/輸出步驟。在此情況下，管理區資料係："1"(在正常區塊中)；及"0"(在不良區塊中)。因此，外部控制器20可判斷一區塊是否係良好或不良。
圖13顯示採用讀取電壓BR之第二頁資料讀取之情況下及採用讀取電壓AR之第一頁讀取之情況下的資料轉變狀態。在此等情況下，在輸出電路中不執行資料反轉操作。相對於一不良區塊，感測放大器電路中之讀取資料皆為"0"，不過採用信號OB＝"L"將其輸出資料強行固定為"0"。
因此，注意，相對於最後輸出資料之管理區資料，在正常區塊中，其變為"1"，而在不良區塊中，其變為"0"。外部控制器20亦可依據此管理區資料來判斷一區塊是否係良好或不良。
在上述具體實施例中，作為一範例(其中需要選擇性反轉輸出資料)，已結合圖7所示位元指派說明一四級資料儲存方案。本發明不限於此，而亦可適用於需要選擇性反轉輸出資料的其他多級資料儲存方案。明確言之，在八級或十六級資料儲存方案中，在很大程度上必須選擇性反轉輸出資料中之資料。因此，本發明可有效地適用於採用上述多級資料儲存方案之快閃記憶體。
作為一具體實施例，以下將說明一種電性卡，其使用依據本發明之上述具體實施例之非揮發性半導體記憶裝置，以及一種使用該卡的電性裝置。
圖14顯示依據此具體實施例之一電性卡以及使用此卡的一電性裝置之一配置。作為可攜式電性裝置之一範例，此電性裝置係一數位相機101。該電性卡係一記憶卡61，其用作數位相機101之記錄媒體。該記憶卡61併入一IC封裝PK1，其內整合或囊封依據上述具體實施例之非揮發性半導體記憶裝置或記憶體系統。
數位相機101之殼體容納一卡插槽102及一連接至此卡插槽102的電路板(未顯示)。記憶卡61係以可分離方式插入數位相機101之卡插槽102內。插入插槽102內時，記憶卡61係電連接至電路板之電路。
若此電性卡係一非接觸型IC卡，則當插入或接近卡插槽102時，其係藉由無線電信號而電連接至該電路板上的電路。
圖15顯示該數位相機之一基本配置。來自物體之光係藉由透鏡103而會聚且輸入至攝像裝置104。攝像裝置104係(例如)CMOS感測器且以光電方式轉換輸入光以輸出(例如)一類比信號。藉由一類比放大器(AMP)來放大此類比信號，並藉由一A/D轉換器(A/D)將其轉換成一數位信號。將所轉換的信號輸入至一相機信號處理電路105，在該相機信號處理電路105中對該信號加以自動曝光控制(AE)、自動白色平衡控制(AWB)、色彩分離及類似操作，並將其轉換成一亮度信號與色差信號。
為監視影像，將來自相機處理電路105之輸出信號輸入至一視訊信號處理電路106並將其轉換成一視訊信號。該視訊信號之系統為(例如)NTSC(國家電視系統委員會)。經由顯示信號處理電路107將該視訊信號輸入至附著於數位相機101之顯示器108。顯示器108係(例如)一液晶監視器。
經由視訊驅動器109將該視訊信號供應至視訊輸出端子110。可經由視訊輸出端子110將數位相機101所拾取之影像輸出至一影像設備，例如電視機。此允許將拾取影像顯示於影像設備上，而非顯示器108上。微電腦111控制攝像裝置104、類比放大器(AMP)、A/D轉換器(A/D)及相機信號處理電路105。
為了捕獲影像，操作者按下一操作按鈕，例如快門按鈕112。對此作出回應，微電腦111控制記憶體控制器113將來自相機信號處理電路105之輸出信號作為火焰影像寫入視訊記憶體114內。壓縮/伸展電路115基於一預定壓縮格式壓縮寫入視訊記憶體114內之火焰影像。經由卡介面116將已壓縮影像記錄於插入卡插槽內之記憶卡61上。
為了重製已記錄影像，經由卡介面116讀出記錄於記憶卡61上之影像，藉由壓縮/伸展電路115加以伸展，以及將其寫入視訊記憶體114內。將寫入影像輸入至視訊信號處理電路106並以與監視影像時所採用之方式相同的方式顯示於顯示器108上或另一影像設備上。
在此配置中，卡插槽102、攝像裝置104、類比放大器(AMP)、A/D轉換器(A/D)、相機信號處理電路105、視訊信號處理電路106、顯示信號處理電路107、視訊驅動器109、微電腦111、記憶體控制器113、視訊記憶體114、壓縮/伸展電路115及卡介面116均安裝在電路板100上。
卡插槽102不需要安裝在電路板100上，並還可藉由一連接器電纜或類似物而連接至電路板100。
電力電路117亦安裝於電路板100上。電力電路117自一外部電源或電池接收電力並產生數位相機101內所使用的一內部電源電壓。例如，DC至DC轉換器可用作電力電路117。將內部電源電壓供應至上述個別電路且供應至選通器118與顯示器108。
如上所述，依據此具體實施例之電性卡可用於可攜式電性裝置(例如上述之數位相機)內。不過，該電性卡還可用於諸如圖19A至19J中所示的各種設備內及可攜式電性裝置。即，該電性卡還可用於圖16A所示的一視訊攝影機、圖16B所示的一電視機、圖16C所示的一聲音設備、圖16D所示的一遊戲設備、圖16E所示的一電性樂器、圖16F所示的一行動電話、圖16G所示的一個人電腦、圖16H所示的一個人數位助理(PDA)、圖16I所示的一錄音機及圖16J所示的一PC卡內。
此發明不限於上述具體實施例。熟習此項技術者應明白，可在不背離本發明之精神、範疇及教導內容條件下進行各種形式與細節之更改。
1．．．記憶體單元陣列
2．．．感測放大器電路
3．．．列解碼器
4．．．行解碼器
5．．．位址暫存器
6．．．輸入/輸出緩衝器
7．．．位址匹配偵測電路
8a、8b．．．資料暫存器
9．．．內部電壓產生電路/內部電壓產生電路
10．．．狀態控制機/內部控制器
11．．．啟動偵測電路
12．．．狀態暫存器
14．．．資料匯流排
20．．．外部記憶體控制器/外部控制器
31．．．傳輸電晶體陣列
32．．．驅動器
33．．．區塊解碼器
34．．．位準偏移電路
35．．．旗標資料閂
60．．．輸出電路
61．．．輸出閘/記憶卡
62．．．資料反轉電路
63．．．輸出位準固定電路/資料固定電路
100．．．電路板
101．．．數位相機
102．．．卡插槽
103．．．透鏡
104．．．攝像裝置
105．．．相機信號處理電路
106．．．視訊信號處理電路
107．．．顯示信號處理電路
108．．．顯示器
109．．．視訊驅動器
110．．．視訊輸出端子
111．．．微電腦
112．．．快門按鈕
113．．．記憶體控制器
114．．．視訊記憶體
115．．．壓縮/伸展電路
116．．．卡介面
117．．．電力電路
118．．．選通器
A/D．．．類比/數位轉換器
AMP．．．類比放大器
BBF．．．不良區塊旗標閂之輸出/不良區塊旗標
BLK．．．區塊
C．．．電容器
CELSRC．．．源極線
DQ、/DQ．．．資料線
G1．．．NAND閘
G2．．．反或閘
INV1至INV3．．．反相器
IOi．．．輸入/輸出接針
I/O．．．輸入/輸出端子
M0至M31．．．電子可重寫與非揮發性記憶體單元
N1．．．NMOS輸出電晶體
Nsen．．．感測節點
NU．．．NAND單元單位
P1．．．PMOS輸出電晶體
P2．．．傳輸PMOS電晶體
P3．．．傳輸PMOS電晶體
P4．．．PMOS電晶體
PDC．．．第一資料儲存電路
PK1．．．IC封裝
Q1．．．箝位NMOS電晶體
Q2．．．預充電NMOS電晶體
Q3．．．傳輸NMOS電晶體
Q4．．．傳輸NMOS電晶體
Q5．．．傳輸電晶體
R/B．．．狀態旗標
S1、S2．．．選擇閘極電晶體
SA．．．感測放大器
SDC．．．第二資料儲存電路
SGD、SGS．．．選擇閘極線
SGDDRV、SGSDRV．．．選擇閘極線驅動器
TDC．．．資料儲存電路
TG．．．共用閘極
WL0DRV至WL31DRV．．．字元線驅動器
WL0至WL31．．．字元線
圖1顯示依據發明之一具體實施例之一快閃記憶體之一功能組塊組態。
圖2顯示該快閃記憶體之一記憶體單元陣列組態。
圖3顯示該快閃記憶體之一列解碼器組態。
圖4顯示該快閃記憶體之一感測放大器組態。
圖5顯示該快閃記憶體之一輸出電路組態。
圖6顯示該快閃記憶體之一頁的一行組態。
圖7顯示該快閃記憶體之四級資料限定值分佈及資料位元指派。
圖8顯示該快閃記憶體之第一頁寫入序列。
圖9顯示該快閃記憶體之第二頁寫入序列。
圖10顯示該快閃記憶體之輸出電路中之一位準反轉電路的一操作模式。
圖11顯示該快閃記憶體之一讀取操作流程。
圖12顯示採用讀取電壓CR之第一頁讀取操作中的資料轉變狀態。
圖13顯示採用讀取電壓BR之第一頁讀取操作及採用讀取電壓AR之第二頁讀取操作中的資料轉變狀態。
圖14顯示應用於一數位相機的另一具體實施例。
圖15顯示該數位相機之內部組態。
圖16A至16J顯示該具體實施例所應用的其他電性裝置。
60．．．輸出電路
61．．．輸出閘
62．．．資料反轉電路
63．．．輸出位準固定電路/資料固定電路
IOi．．．輸入/輸出接針
P1．．．PMOS輸出電晶體
P2．．．傳輸PMOS電晶體
P3．．．傳輸PMOS電晶體
P4．．．PMOS電晶體
N1．．．NMOS輸出電晶體
G1．．．NAND閘
G2．．．反或閘
INV1至INV3．．．反相器

Claims (11)

  1. 一種半導體記憶裝置，其包含：一記憶體單元陣列，其配置有可電性重寫之非揮發性記憶體單元；一列解碼器，其係經組態用以選擇該記憶體單元陣列中之一記憶體單元，該列解碼器包括一旗標閂，在該旗標閂中針對該記憶體單元陣列中之一不良區塊設定一不良區塊旗標；一感測放大器，其係經組態用以感測該記憶體單元陣列中之一被選定記憶體單元之資料；及一輸出電路，其係經組態用以輸出該感測放大器中之讀取資料，該輸出電路包括一輸出資料固定電路，其係經組態用以依據該不良區塊旗標將一輸出資料固定於一邏輯位準；且該記憶體單元陣列儲存多級資料，該多級資料係在特定讀取狀況下，需要將該感測放大器中之讀取資料予以位準反轉並輸出。
  2. 如請求項1之半導體記憶裝置，其中同時讀取該記憶體單元陣列中之一頁資料，且將該一頁中的特定位置設定為一管理區，一外部控制器基於該管理區來判斷一區塊是否係良好或不良。
  3. 如請求項2之半導體記憶裝置，其進一步包含一內部控制器，其係經組態用以偵測保存在該列解碼器中之該不良區塊旗標，並基於該不良區塊旗標使該輸出資料固定 電路具有作用或不具有作用，藉此在該輸出電路中使一正常區塊中之管理區資料邏輯反轉為該不良區塊中之該管理區資料。
  4. 如請求項1之半導體記憶裝置，其中該輸出電路具有一資料反轉電路，其係用於在該特定讀取狀況下，將該感測放大器中之該讀取資料予以反轉並輸出。
  5. 如請求項1之半導體記憶裝置，其中該記憶體單元陣列係用於儲存四級資料(xy)(其中，x係一上頁資料；及y係一下頁資料)，其中按單元臨限電壓之順序指派(11)、(10)、(00)及(01)。
  6. 如請求項1之半導體記憶裝置，其中該記憶體單元陣列係由配置於其中之NAND單元單位形成，該NAND單元單位包括多個串聯連接的記憶體單元。
  7. 一種半導體記憶裝置，其包含：一記憶體單元陣列，其配置有可電性重寫之非揮發性記憶體單元；一列解碼器，其係經組態用以選擇該記憶體單元陣列中之一記憶體單元，該列解碼器包括一旗標閂，在該旗標閂中針對該記憶體單元陣列中之一不良區塊設定一不良區塊旗標；一感測放大器，其係經組態用以感測該記憶體單元陣列中之一被選定記憶體單元之資料； 一輸出電路，其係經組態用以輸出該感測放大器中之讀取資料，該輸出電路包括一輸出資料固定電路，其係經組態用以依據該不良區塊旗標將一輸出資料固定於一邏輯位準；及一內部控制器，其係經組態用以偵測保存在該列解碼器中之該不良區塊旗標，並基於該不良區塊旗標使該輸出資料固定電路具有作用或不具有作用。
  8. 一種半導體記憶裝置，其包含：一記憶體單元陣列，其配置有可電性重寫之非揮發性記憶體單元，將該記憶體單元陣列之一頁中的特定位置設定為一管理區，一外部控制器基於該管理區來判斷一區塊是否係良好或不良；一列解碼器，其係經組態用以選擇該記憶體單元陣列中之一記憶體單元，該列解碼器包括一旗標閂，在該旗標閂中針對該記憶體單元陣列中之一不良區塊設定一不良區塊旗標；一感測放大器電路，其係經組態用以感測該記憶體單元陣列中被選定的一頁記憶體單元之資料；一輸出電路，其係經組態用以輸出該感測放大器中之讀取資料，該輸出電路包括一資料反轉電路，其係用於在特定讀取狀況下，將該感測放大器電路中之該讀取資料予以反轉並輸出；及一輸出資料固定電路，其係經組態用以依據該不良區塊旗標將一輸出資料固定於一邏輯位準；及 一內部控制器，其係經組態用以偵測保存在該列解碼器中之該不良區塊旗標並基於該不良區塊旗標使該輸出資料固定電路具有作用或不具有作用，藉此在該輸出電路中使一正常區塊中之該管理區資料邏輯反轉為該不良區塊中之該管理區資料。
  9. 如請求項8之半導體記憶裝置，其中該記憶體單元陣列儲存多級資料，該多級資料係在特定讀取狀況下，需要將該感測放大器電路中之讀取資料予以位準反轉並輸出。
  10. 如請求項9之半導體記憶裝置，其中該記憶體單元陣列係用於儲存四級資料(xy)(其中，x係一上頁資料；及y係一下頁資料)，其中按該等單元臨限電壓之順序指派(11)、(10)、(00)及(01)。
  11. 如請求項9之半導體記憶裝置，其中該記憶體單元陣列係由配置於其中之NAND單元單位形成，該NAND單元單位包括多個串聯連接的記憶體單元。
TW096124038A 2006-07-05 2007-07-02 半導體記憶裝置 TWI384482B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006185677A JP4976764B2 (ja) 2006-07-05 2006-07-05 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200811869A TW200811869A (en) 2008-03-01
TWI384482B true TWI384482B (zh) 2013-02-01

Family

ID=39036020

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096124038A TWI384482B (zh) 2006-07-05 2007-07-02 半導體記憶裝置

Country Status (5)

Country Link
US (1) US7463515B2 (zh)
JP (1) JP4976764B2 (zh)
KR (1) KR100871513B1 (zh)
CN (1) CN101101792B (zh)
TW (1) TWI384482B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704491B (zh) * 2015-03-31 2020-09-11 韓商愛思開海力士有限公司 半導體裝置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5032155B2 (ja) * 2007-03-02 2012-09-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム
US8514953B2 (en) * 2007-11-06 2013-08-20 Qualcomm Incorporated Delta writing scheme for MIMO signal paths
JP2009146474A (ja) * 2007-12-12 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
US7855913B2 (en) * 2008-06-10 2010-12-21 Micron Technology, Inc. Dynamically configurable MLC state assignment
JP5562329B2 (ja) * 2008-07-01 2014-07-30 エルエスアイ コーポレーション フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置
KR101543325B1 (ko) * 2008-12-17 2015-08-10 삼성전자주식회사 플래시 메모리 장치 및 이의 독출 방법
KR20110055178A (ko) * 2009-11-19 2011-05-25 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
JP2012203951A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US9043679B2 (en) * 2012-07-02 2015-05-26 Kabushiki Kaisha Toshiba Memory device
KR102094878B1 (ko) * 2014-02-10 2020-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
WO2016159191A1 (ja) 2015-03-31 2016-10-06 味の素株式会社 評価方法、評価装置、評価プログラム、評価システム、及び端末装置
EP3262646B1 (en) * 2015-05-08 2019-03-13 SanDisk Technologies LLC Fast read for non-volatile storage
CN104992724B (zh) * 2015-07-10 2019-05-17 北京兆易创新科技股份有限公司 资料存储型闪存中写操作控制方法与装置
CN105097036B (zh) * 2015-07-10 2019-11-12 北京兆易创新科技股份有限公司 资料存储型闪存中读操作控制方法与装置
JP6181218B2 (ja) * 2016-02-09 2017-08-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2017228325A (ja) * 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
TWI848381B (zh) * 2016-07-13 2024-07-11 日商鎧俠股份有限公司 記憶體系統
TWI715928B (zh) * 2016-07-13 2021-01-11 日商東芝記憶體股份有限公司 記憶裝置
TWI608349B (zh) * 2016-07-13 2017-12-11 Toshiba Memory Corp Memory device
TWI782378B (zh) * 2016-07-13 2022-11-01 日商鎧俠股份有限公司 記憶裝置
KR102427924B1 (ko) 2016-10-04 2022-08-02 아지노모토 가부시키가이샤 췌장암의 평가 방법, 평가 장치, 평가 프로그램, 평가 시스템, 및 단말 장치
CN114488090A (zh) * 2022-01-28 2022-05-13 上海灵昉科技有限公司 单点直接测量飞行时间装置及激光测距系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288940B1 (en) * 2000-01-06 2001-09-11 Fujitsu Limited Non-volatile semiconductor memory device
US6404683B1 (en) * 2000-09-12 2002-06-11 Oki Electric Industry Co., Ltd. Nonvolatile semiconductor memory device and test method with memory-assisted roll call
US6426892B2 (en) * 1999-09-20 2002-07-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device for storing multivalued data
JP2003109396A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体記憶装置
KR20040091583A (ko) * 2003-04-22 2004-10-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4387547B2 (ja) * 2000-03-27 2009-12-16 株式会社東芝 不揮発性半導体メモリ
JP4184586B2 (ja) * 2000-09-28 2008-11-19 株式会社東芝 半導体記憶装置
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
JP2008016112A (ja) * 2006-07-05 2008-01-24 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426892B2 (en) * 1999-09-20 2002-07-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device for storing multivalued data
US6288940B1 (en) * 2000-01-06 2001-09-11 Fujitsu Limited Non-volatile semiconductor memory device
US6404683B1 (en) * 2000-09-12 2002-06-11 Oki Electric Industry Co., Ltd. Nonvolatile semiconductor memory device and test method with memory-assisted roll call
JP2003109396A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体記憶装置
KR20040091583A (ko) * 2003-04-22 2004-10-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704491B (zh) * 2015-03-31 2020-09-11 韓商愛思開海力士有限公司 半導體裝置

Also Published As

Publication number Publication date
CN101101792B (zh) 2010-06-02
US7463515B2 (en) 2008-12-09
JP4976764B2 (ja) 2012-07-18
JP2008016111A (ja) 2008-01-24
TW200811869A (en) 2008-03-01
US20080123410A1 (en) 2008-05-29
CN101101792A (zh) 2008-01-09
KR100871513B1 (ko) 2008-12-05
KR20080004395A (ko) 2008-01-09

Similar Documents

Publication Publication Date Title
TWI384482B (zh) 半導體記憶裝置
US6982904B2 (en) Non-volatile semiconductor memory device and electric device with the same
US7260670B2 (en) Non-volatile semiconductor memory device and electric device with the same
US7426141B2 (en) Semiconductor memory device
US6967874B2 (en) Non-volatile semiconductor memory device and electric device with the same
US6922364B2 (en) Non-volatile semiconductor memory device and electric device with the same
US7349249B2 (en) Semiconductor memory device
US7277325B2 (en) Semiconductor memory device
US7286400B2 (en) Non-volatile semiconductor memory device with pass/fail detection circuit
US7315915B2 (en) Non-volatile semiconductor memory device and electric device with the same
US7170780B2 (en) Semiconductor memory device and electric device with the same
US7679977B2 (en) Semiconductor memory device and test method thereof
US6977845B2 (en) Semiconductor memory device and electric device with the same
US7161835B2 (en) Non-volatile semiconductor memory device
KR100858574B1 (ko) 반도체 메모리 시스템

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees