JP4223270B2 - 昇圧回路およびそれを内蔵した不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に内蔵され、動作モードに応じて電圧レベルが異なる正の高電圧や負の高電圧を発生する昇圧回路に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置では、読み出し、消去や書き込みモードに応じて電圧レベルおよび電流能力が異なる、電源電圧よりも高い正の高電圧や、接地電位よりも低い負の高電圧をメモリセルアレイトランジスタに印加する必要がある。近年では、システムの小型化や、電源電圧の低電圧化、省電力化などの要求により、不揮発性半導体記憶装置に高電圧を発生する昇圧回路を内蔵させ、かつ昇圧回路の昇圧効率を向上させることが望まれている。
【０００３】
また、電圧レベルおよび電流能力が異なる正の高電圧や負の高電圧を１つの昇圧回路で発生させるために、直列に接続された複数段のチャージポンプ回路を設け、その段数を切り換えることで対応している。
【０００４】
図９は、従来の昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路図である。図９において、１１、１２、１３、１４は、閾値相殺方式のチャージポンプ回路（ＰＵＭＰ１、ＰＵＭＰ２、ＰＵＭＰ３、ＰＵＭＰ４）で、クロック信号ＣＬＫ３、ＣＬＫ２のハイレベル電源電圧ＶＤＤ、ローレベルを接地電位ＶＳＳ（＝０Ｖ）とすると、それぞれ、入力電圧を−ＶＤＤだけ負に昇圧して出力する。なお、他のクロック信号ＣＬＫ１、ＣＬＫ４もＣＬＫ３、ＣＬＫ２と同じ振幅を有する。チャージポンプ回路１１の入力電圧は０Ｖであるので、出力電圧は−ＶＤＤとなり、この電圧−ＶＤＤが入力されるチャージポンプ回路１２の出力電圧は−２ＶＤＤとなる。よって、２段のチャージポンプ回路１１、１２により、０Ｖから−２ＶＤＤの負の高電圧が発生される。また、２段のチャージポンプ回路１３、１４により、入力電圧が−２ＶＤＤだけ負に昇圧される。なお、閾値相殺方式のチャージポンプ回路１１〜１４の詳細については後ほど説明する。
【０００５】
６０はチャージポンプ回路の段数切換回路である。段数切換回路６０に入力される段数切換制御信号ＳＷＨＯＮが論理ローレベルである（段数切換回路６０が非活性化状態にある）場合、これを受けて、レベルシフト回路ＬＳ１が、ＮチャネルＭＯＳトランジスタＴｎ１をオフし、ＮチャネルＭＯＳトランジスタＴｎ２をオンにする。これにより、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが並列に接続され、２段のチャージポンプ回路１１、１２の出力電圧−２ＶＤＤは、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ１を介して、また２段のチャージポンプ回路１３、１４の出力電圧−２ＶＤＤは、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ２を介して、負電圧ＶＮＮとして第１の負電圧ＶＮＮ１（＝−２ＶＤＤ）が出力される（経路▲１▼）。
【０００６】
一方、段数切換制御信号ＳＷＨＯＮが論理ハイレベル（段数切換回路６０が活性化状態にある）である場合、これを受けて、レベルシフト回路ＬＳ１が、ＮチャネルＭＯＳトランジスタＴｎ１をオンし、ＮチャネルＭＯＳトランジスタＴｎ２をオフにする。これにより、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続され、２段のチャージポンプ回路１１、１２の出力電圧−２ＶＤＤが、電圧整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３、ＮチャネルＭＯＳトランジスタＴｎ１を介して、チャージポンプ回路１３に供給され、２段のチャージポンプ回路１３、１４により−４ＶＤＤにまで昇圧され、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ２を介して、負電圧ＶＮＮとして第２の負電圧ＶＮＮ２（＝−４ＶＤＤ）が出力される（経路▲２▼）。なお、この場合、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ１は、逆バイアス状態となるため、オフ状態にある。
【０００７】
このようにして、段数切換回路６０により、電圧レベルが異なる２つの負の高電圧が、同一の負昇圧回路で発生される。なお、Ｃｐ１は出力の平滑用キャパシタである。
【０００８】
従来では、段数切換回路６０において、レベルシフト回路ＬＳ１の電源電圧ＶＥＥがポンピング動作により振れることを抑制するために、電源電圧の整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３と平滑用キャパシタＣｐ２とを設けていた。
【０００９】
次に、図９に示す２段のチャージポンプ回路１１、１２の構成および動作について、図１０および図１１を参照して説明する。
【００１０】
図１０は、２段のチャージポンプ回路１１、１２の内部構成を示す回路図で、図１１は、２段のチャージポンプ回路１１、１２に供給される４つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のタイミングチャートである。
【００１１】
図１０において、接地電位と出力ＶＯＵＴとの間に、電荷転送用のＰチャネルＭＯＳトランジスタ（以降、電荷転送用トランジスタと称する）Ｔｐ５、Ｔｐ７が、その電流通路が直列になるように接続される。これら電荷転送用トランジスタＴｐ５とＴｐ７の接続ノードＮ５、および出力ノードＮ７にそれぞれキャパシタＣｐ４、Ｃｐ６の一方の電極が接続される。キャパシタＣｐ４、Ｃｐ６の他方の電極には、それぞれ、電源電圧ＶＤＤの振幅を有するクロック信号ＣＬＫ３、ＣＬＫ２が供給される。電荷転送用トランジスタＴｐ５、Ｔｐ７の各ゲートに、キャパシタＣｐ３、Ｃｐ５それぞれの一方の電極が接続され、キャパシタＣｐ３、Ｃｐ５の他方の電極には、それぞれ、電源電圧ＶＤＤの振幅を有するクロック信号ＣＬＫ１、ＣＬＫ３が供給される。
【００１２】
また、電荷転送用トランジスタＴｐ５、Ｔｐ７それぞれのゲートとドレイン間には、閾値相殺用のＰチャネルＭＯＳトランジスタ（以降、閾値相殺用トランジスタと称する）Ｔｐ４、Ｔｐ６の電流通路が接続される。これら閾値相殺用トランジスタＴｐ４、Ｔｐ６の各ゲートは、電荷転送用トランジスタＴｐ５、Ｔｐ７の各ソース（ノードＮ５、Ｎ７）に接続される。閾値相殺用トランジスタＴｐ４、Ｔｐ６は、それぞれ、ダイオードとして動作する電荷転送用トランジスタＴｐ５、Ｔｐ６の閾値電圧を相殺（補償）するために設けられている。
【００１３】
次に、このように構成された２段のチャージポンプ回路１１、１２の昇圧動作について、図１１のタイミングチャートを参照して説明する。
【００１４】
まず、図１１の時点ｔ１で、クロック信号ＣＬＫ４が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ５とのカップリングによりノードＮ６の電圧レベルが上がる。また、電荷転送用トランジスタＴｐ７がオフして、ノードＮ７はフローティング状態となる。
【００１５】
次に、時点ｔ２で、クロック信号ＣＬＫ２がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ６とのカップリングによりノードＮ７の電圧レベル（Ｖ７）が下がる。また、閾値相殺用トランジスタＴｐ６がオンして、ノードＮ５とノードＮ６の電圧レベルは同じになる。
【００１６】
次に、時点ｔ３で、クロック信号ＣＬＫ３が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ４とのカップリングによりノードＮ５の電圧レベル（Ｖ５）が上がる。また、閾値相殺用トランジスタＴｐ４がオフして、ノードＮ４はフローティング状態となる。
【００１７】
次に、時点ｔ４で、クロック信号ＣＬＫ１がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ３とのカップリングによりノードＮ４の電圧レベルが下がる。また、電荷転送用トランジスタＴｐ５がオンして、ノードＮ５から接地電位へと電流が流れ込み、ノードＮ５の電圧レベルＶ５が下がる。
【００１８】
次に、時点ｔ５で、クロック信号ＣＬＫ１が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ３とのカップリングによりノードＮ４の電圧レベルが上がる。また、電荷転送用トランジスタＴｐ５がオフして、ノードＮ５はフローティング状態となる。
【００１９】
次に、時点ｔ６で、クロック信号ＣＬＫ３がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ４とのカップリングによりノードＮ５の電圧レベルＶ５が下がる。また、閾値相殺用トランジスタＴｐ４がオンして、ノードＮ４は接地電位（０Ｖ）となる。
【００２０】
次に、時点ｔ７で、クロック信号ＣＬＫ２が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ６とのカップリングによりノードＮ７の電圧レベルＶ７が上がる（Ｖ５＜Ｖ７）。また、閾値相殺用トランジスタＴｐ６がオフして、ノードＮ６はフローティング状態となる。
【００２１】
次に、時点ｔ８で、クロック信号ＣＬＫ４がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ５とのカップリングによりノードＮ６の電圧レベルが下がる。また、電荷転送用トランジスタＴｐ７がオンして、時点ｔ７におけるＶ５＜Ｖ７なる関係から、ノードＮ７からノードＮ５へと電流が流れ込み、ノードＮ７の電圧レベルＶ７が下がる。
【００２２】
このようにして、最終的に、ノードＮ５は、電荷転送用トランジスタＴｐ５を介して接地電位に電流が流れ込むことで、その電圧レベルが−ＶＤＤにまで下がり、ノードＮ７は、電荷転送用トランジスタＴｐ７を介してノードＮ５に電流が流れ込むことによって、その電圧レベルが−２ＶＤＤにまで下がり、出力電圧ＶＯＵＴとして−２ＶＤＤの負の高電圧が発生する。
【００２３】
以上が、２段のチャージポンプ回路１１、１２により、負の高電圧−２ＶＤＤが得られる原理である。
【００２４】
【特許文献１】
特開平７−１１１０９５号公報 （第３頁、図７）
【００２５】
【発明が解決しようとする課題】
従来では、図４に示すように、段数切換回路６０において、レベルシフト回路ＬＳ１の電源電圧ＶＥＥがポンピング動作により振れることを抑制するために、電源電圧ＶＥＥの整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３と平滑用キャパシタＣｐ２とを設けていた。
【００２６】
このため、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続される経路▲２▼によって第２の負電圧ＶＮＮ２を発生させる場合、段数切換回路６０内のダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３の閾値電圧Ｖｔｈ分、出力端子における昇圧電流能力の低下が発生し、昇圧効率が低下する。この昇圧効率の低下を抑制するためには、ＰチャネルＭＯＳトランジスタＴｐ３のサイズを大きくして、その閾値電圧Ｖｔｈを小さくする必要があり、これによりチップ面積が増大してしまう。
【００２７】
また、平滑用キャパシタＣp２を用いることにより、ＰチャネルＭＯＳトランジスタＴｐ３のオン抵抗値と平滑用キャパシタＣp２の容量値からなる時定数により、第２の負電圧ＶＮＮ２に到達するまでの時間が長くなる。
【００２８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チップ面積を増大することなく昇圧効率を向上させ、電圧レベルおよび電流能力が異なる所望の昇圧電圧までの到達時間を短縮した昇圧回路、およびかかる昇圧回路を内蔵した不揮発性半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の昇圧回路は、キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群（ＰＵＭＰ１、ＰＵＭＰ２）と、チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群（ＰＵＭＰ３、ＰＵＭＰ４）と、段数切換制御信号（ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群と第２のチャージポンプ回路群とが直列に接続されて、第２のチャージポンプ回路群が第１の昇圧電圧を出力し、または第１のチャージポンプ回路群と第２のチャージポンプ回路群とが並列に接続されて、第１および第２のチャージポンプ回路群が第２の昇圧電圧を出力するよう、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える段数切換回路（ＳＷ回路）とを備え、段数切換回路は、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間に電流通路が接続されたスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極がスイッチ用トランジスタのゲートに接続されたキャパシタとを含み、段数切換制御信号が第１の電圧レベル（電源電圧ＶＤＤ）にある場合、供給されるクロック信号によりスイッチ用トランジスタを導通状態にし、前記段数切換回路自体を入力されるクロック信号に同期させることで１段のチャージポンプ回路と同等の働きをさせ、段数切換制御信号が第２の電圧レベル（接地電位０Ｖ）にある場合、スイッチ用トランジスタを遮断状態にすることを特徴とする。
【００３０】
前記の目的を達成するため、本発明に係る第２の昇圧回路は、キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群（ＰＵＭＰ１、ＰＵＭＰ２）と、チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群（ＰＵＭＰ３、ＰＵＭＰ４）と、第２のチャージポンプ回路群に直列に接続され、チャージポンプ回路をｐ段（ｐは２以上の整数）直列に接続して成り、第１または第２の昇圧電圧を出力する第３のチャージポンプ回路群（ＰＵＭＰ５、ＰＵＭＰ６）と、第１の段数切換制御信号（ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第１の段数切換回路と、第１の段数切換制御信号に応じて、第２のチャージポンプ回路群に供給されるクロック信号を有効または無効にするゲート回路（ＡＮＤ回路）と、第１の段数切換制御信号の論理反転信号である第２の段数切換制御信号（／ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群の出力端子と第３のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第２の段数切換回路とを備え、第１の段数切換回路は、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間に電流通路が接続された第１のスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が第１のスイッチ用トランジスタのゲートに接続された第１のキャパシタとを含み、第１の段数切換制御信号が第１の電圧レベル（電源電圧ＶＤＤ）にある場合、供給されるクロック信号により第１のスイッチ用トランジスタを導通状態にし、第１の段数切換制御信号が第２の電圧レベル（接地電位０Ｖ）にある場合、第１のスイッチ用トランジスタを遮断状態にし、第２の段数切換回路は、第１のチャージポンプ回路群の出力端子と第３のチャージポンプ回路群の入力端子との間に電流通路が接続された第２のスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が第２のスイッチ用トランジスタのゲートに接続された第２のキャパシタとを含み、第２の段数切換制御信号が第１の電圧レベルにある場合、供給されるクロック信号により第２のスイッチ用トランジスタを導通状態にし、第２の段数切換制御信号が第２の電圧レベルにある場合、第２のスイッチ用トランジスタを遮断状態にすることを特徴とする。
【００３１】
上記第１および第２の昇圧回路の構成によれば、段数切換回路に、チャージポンプ回路用の４相クロックを用いることで、トランジスタのサイズもチャージポンプ回路のトランジスタと同等のサイズまで縮小することができるため、トランジスタの個数は増大するがトータル的な面積は同等または縮小される。さらに、チャージポンプ回路用の４相クロックに同期してスイッチ用トランジスタを導通状態および遮断状態にするので、逆流を防止して、前段のチャージポンプ回路の電位が絶対値的に高い電位のみを次段のチャージポンプ回路に伝達することができ、かつ、前段のチャージポンプ回路の電荷を次段のチャージポンプ回路に効率よく伝達することができる。
【００３５】
第２の昇圧回路において、段数切換回路は、段数切換制御信号が第１の電圧レベルにある場合、段数切換回路自体を入力されるクロック信号に同期させることで1段のチャージポンプ回路と同等の働きをさせることが好ましい。
【００３６】
この構成によれば、段数切換回路が活性化状態にある場合は、段数切換回路自体が１段のチャージポンプ回路として機能するので、従来の回路構成に比べて、チャージポンプ回路の個数をスイッチ用トランジスタの数だけ削減することができ、チップ面積を縮小できる。
【００３８】
また、第１および第２の昇圧回路において、段数切換回路は、段数切換制御信号に応じて、供給されるクロック信号を有効または無効にするゲート回路を含むことが好ましい。
【００３９】
また、第１の昇圧回路は、第１のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された第１の逆流防止用トランジスタと、第２のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された第２の逆流防止用トランジスタとを備えることが好ましい。
【００４０】
また、第２の昇圧回路は、第３のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された逆流防止用トランジスタを備えることが好ましい。
【００４１】
また、第１または第２の昇圧回路は、昇圧回路の出力端子に接続された平滑用キャパシタを備えることが好ましい。
【００４２】
また、第１の昇圧回路において、第１および第２のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成る。
【００４３】
また、第２の昇圧回路において、第１、第２および第３のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成る。
【００４４】
また、第１または第２の昇圧回路において、チャージポンプ回路は、チャージポンプ回路の入力端子と出力端子との間に電流通路が接続された電荷転送用トランジスタと、入力端子と電荷電荷転送用トランジスタのゲートに電流通路が接続された閾値相殺用トランジスタと、一方の電極に電荷転送用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第１のカップリング用キャパシタと、一方の電極に閾値相殺用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第２のカップリング用キャパシタとを含む。
【００４５】
また、第１または第２の昇圧回路において、チャージポンプ回路および段数切換回路を構成するトランジスタはＮチャネルＭＯＳトランジスタであり、昇圧回路は、昇圧された正電圧を出力する。
【００４６】
また、第または第２昇圧回路において、チャージポンプ回路および段数切換回路を構成するトランジスタはＰチャネルＭＯＳトランジスタであり、昇圧回路は、昇圧された負電圧を出力する。
【００４７】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置は、第１または第２の昇圧回路のいずれかと、昇圧回路からの昇圧電圧が供給される不揮発性メモリセルアレイと、メモリの動作モードに応じて、段数切換制御信号の電圧レベルを第１または第２の電圧レベルに切り換える段数切換制御回路とを備えたことを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照して説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。なお、図１において、図９に示す従来例と同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００５０】
本実施形態が従来例と異なるのは、段数切換回路（ＳＷ回路）２０の構成にある。以下では主に、段数切換回路２０の構成および動作について説明する。
【００５１】
図１において、段数切換回路２０は、段数切換制御信号ＳＷＨＯＮが論理ローレベルである場合に非活性化されて、負昇圧回路は、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが並列に接続された構成となる。一方、段数切換回路２０は、段数切換制御信号ＳＷＨＯＮが論理ハイレベルである場合に活性化されて、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続された構成となる。これは、従来例と同じである。
【００５２】
しかし、本実施形態の段数切換回路２０が、従来例と異なるのは、クロック信号ＣＬＫ１、ＣＬＫ３、および出力電圧ＶＮＮが供給されている点にある。
【００５３】
図２は、図１に示す段数切換回路２０の一つの内部構成例を、段数切換回路２０ａとして示す回路図である。図２において、Ｔp１１〜Ｔｐ１６はＰチャネルＭＯＳトランジスタ、Ｃp９、Ｃp１０はそれぞれクロックＣＬＫ３、ＣＬＫ１によりポンピングされるキャパシタ、ＬＳ２は、段数切換制御信号ＳＷＨＯＮの電圧レベルを正の電源電圧ＶＤＤから負の電源電圧ＶＮＮへとシフトするレベルシフト回路、ＡＮＤ５、ＡＮＤ６は、段数切換回路２０ａに入力されるクロック信号ＣＬＫ１、ＣＬＫ３を有効または無効にするアンド回路、ＩＮＶ２は、段数切換制御信号ＳＷＨＯＮによりＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板電圧を切り換えるインバータ回路である。
【００５４】
次に、このように構成された段数切換回路２０ａの動作について説明する。
【００５５】
まず、段数切換回路２０ａが活性化状態にある場合（ＳＷＨＯＮが論理ハイレベル（ＶＤＤ）である場合）、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５のゲートには電源電圧ＶＤＤが印加されるので、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５はオフ状態にある。また、アンド回路ＡＮＤ５、ＡＮＤ６により入力されるクロック信号ＣＬＫ１とＣＬＫ３は有効になる。また、ＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板には０Ｖが印加される。
【００５６】
ＰチャネルＭＯＳトランジスタＴp１１のゲートに、図１１に示すクロック信号ＣＬＫ１を印加して、ＰチャネルＭＯＳトランジスタＴp１１を、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２（図１）の出力電圧よりも低い電圧でオン、それよりも高い電圧でオフさせる。これにより、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴp１１を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３に昇圧能力を低下させることなく伝達される。
【００５７】
一方、段数切換回路２０ａが非活性化状態にある場合（ＳＷＨＯＮが論理ローレベル（０Ｖ）である場合）、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５のゲートには接地電位（０Ｖ）が印加されるので、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５はオン状態にある。また、アンド回路ＡＮＤ５、ＡＮＤ６により入力されるクロック信号ＣＬＫ１とＣＬＫ３は無効になる。また、ＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板には電源電圧ＶＤＤが印加される。
【００５８】
ＰチャネルＭＯＳトランジスタＴp１２のゲートには、ＰチャネルＭＯＳトランジスタＴp１４を介して電源電圧ＶＤＤが印加され、またＰチャネルＭＯＳトランジスタＴp１１、Ｔp１３のゲートには、ＰチャネルＭＯＳトランジスタＴp１５を介して電源電圧ＶＤＤが印加される。これにより、ＰチャネルＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３はオフになり、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴｐ１１を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３の入力端子に伝達されるのを防いでいる。
【００５９】
さらに、ＰチャネルＭＯＳトランジスタＴp１６のゲートには、レベルシフト回路ＬＳ２から負の昇圧電圧ＶＮＮが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１６はオンして、出力端子ＳＷＯＵＴには接地電位（０Ｖ）が出力され、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００６０】
図３は、図１に示す段数切換回路２０の他の内部構成例を、段数切換回路２０ｂとして示す回路図である。図３において、Ｔp１７〜２０はＰチャネルＭＯＳトランジスタ、Ｃp１１、Ｃp１２はそれぞれクロックＣＬＫ１、ＣＬＫ３によりポンピングされるキャパシタ、ＬＳ３は、段数切換制御信号ＳＷＨＯＮの電圧レベルを正の電源電圧ＶＤＤから負の電源電圧ＶＮＮへとシフトするレベルシフト回路、ＡＮＤ７、ＡＮＤ８は、段数切換回路２０ｂに入力されるクロック信号ＣＬＫ１、ＣＬＫ３を有効または無効にするアンド回路である。ここで、ＰチャネルＭＯＳトランジスタ１７〜２０の基板は接地電位（０Ｖ）にある。
【００６１】
次に、このように構成された段数切換回路２０ｂの動作について説明する。
【００６２】
まず、段数切換回路２０ｂが活性化状態にある場合（ＳＷＨＯＮが論理ハイレベルである場合）、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０のゲートには、レベルシフト回路ＬＳ３から電源電圧ＶＤＤが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０はオフ状態となる。また、アンド回路ＡＮＤ７、ＡＮＤ８により、入力されるクロック信号ＣＬＫ１、ＣＬＫ３は有効になる。
【００６３】
以上の状態で、段数切換回路２０ｂは、図１０に示す従来の閾値相殺方式のチャージポンプ回路の１段分と同じ構成になり同様に機能する。これにより、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧がさらに１段分昇圧されて、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３に昇圧能力を低下させることなく伝達される。
【００６４】
一方、段数切換回路２０ｂが非活性化状態にある場合（ＳＷＨＯＮが論理ローレベルである場合）、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０のゲートには、レベルシフト回路ＬＳ３から負の昇圧電圧ＶＮＮが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０はオン状態となる。また、アンド回路ＡＮＤ７、ＡＮＤ８により、入力されるクロック信号ＣＬＫ１、ＣＬＫ３は無効になる。
【００６５】
ＰチャネルＭＯＳトランジスタＴp１７のゲートには、ＰチャネルＭＯＳトランジスタＴp２０を介して接地電位（０Ｖ）が印加され、またＰチャネルＭＯＳトランジスタＴp１８のゲートには、ＰチャネルＭＯＳトランジスタＴp１９を介して接地電位（０Ｖ）が印加される。これにより、ＰチャネルＭＯＳトランジスタＴp１７、Ｔｐ１８はオフになり、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴｐ１７を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３の入力端子に伝達されるのを防いでいる。
【００６６】
また、ノードＮ１７はＰチャネルＭＯＳトランジスタＴp１９を介して接地電位（０Ｖ）となる。このため、出力端子ＳＷＯＵＴには接地電位（０Ｖ）が出力され、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００６７】
図４は、図２に示す本実施形態の段数切換回路２０ａを用いた場合と、図９に示す従来の段数切換回路６０を用いた場合における、電源電圧ＶＤＤに対する負昇圧回路（４段直列構成）の出力電圧ＶＮＮをプロットしたグラフである。この時のチャージポンプ回路の実行効率は９０％としている（４段の場合、−０．９ＶＤＤ×４が負昇圧回路の出力電圧ＶＮＮとなる）。なお、図４において、実線が本実施形態における電源電圧ＶＤＤに対する出力電圧ＶＮＮの変化を、破線が従来例における電源電圧ＶＤＤに対する出力電圧ＶＮＮの変化を示す。図４に示すように、本実施形態と従来例とを比較した場合、本実施形態の方が、出力電圧ＶＮＮが高くなっており、昇圧効率を向上させることができる。
【００６８】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。本実施形態では、チャージポンプ回路を４段直列にする構成と、６段直列にする構成とを切り換える場合について説明する。
【００６９】
図５において、２段のチャージポンプ回路３１、３２と、２段のチャージポンプ回路３３、３４と、２段のチャージポンプ回路３５、３６は、それぞれ、図１０に示す２段のチャージポンプ回路１１、１２と同じ構成である。
【００７０】
ＡＮＤ１〜ＡＮＤ４は、それぞれ、２段のチャージポンプ回路３３、３４に入力されるクロック信号ＣＬＫ１〜ＣＬＫ４を有効または無効にするアンド回路、Ｔp２１は逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタ、Ｃp１３は出力平滑用キャパシタである。
【００７１】
２０−１、２０−２はチャージポンプ回路の段数を切り換えるための段数切換回路であり、図２または図３に示す構成をとる。
【００７２】
次に、以上のように構成された負昇圧回路の動作について説明する。
【００７３】
まず、段数切換回路２０−１が活性化状態にあり（ＳＷＨＯＮが論理ハイレベルであり）、かつ、段数切換回路２０−２が非活性化状態にある（／ＳＷＨＯＮが論理ローレベルである）場合、６段のチャージポンプ回路３１〜３６が直列に接続された構成となる。
【００７４】
一方、段数切換回路２０−１が非活性化状態にあり（ＳＷＨＯＮが論理ハイレベルであり）、かつ、段数切換回路２０−２が活性化状態にある（／ＳＷＨＯＮが論理ハイレベルである）場合は、２段のチャージポンプ回路３３、３４に入力されるクロック信号ＣＬＫ１〜ＣＬＫ４はそれぞれアンド回路ＡＮＤ１〜ＡＮＤ４により無効にされ、２段のチャージポンプ回路３３、３４の昇圧動作が停止され、４段のチャージポンプ回路３１、３２、３５、３６が直列に接続された構成となる。
【００７５】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。なお、図６において、図９に示す従来例と同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００７６】
本実施形態が従来例と異なるのは、段数切換回路（ＳＷ回路）８０の構成にある。以下では主に、段数切換回路８０の構成および動作について説明する。
【００７７】
図６において、段数切換回路８０は、ＰチャネルＭＯＳトランジスタＴp２２、Ｔp２３と、負のレベルシフト回路ＬＳ４とで構成される。ここで、レベルシフト回路ＬＳ４には、電源電圧として負昇圧回路の出力電圧ＶＮＮが供給される。
【００７８】
次に、このように構成された段数切換回路８０の動作について説明する。
【００７９】
まず、段数切換回路８０が活性化状態にある（ＳＷＨＯＮが論理ハイレベルである）場合、ＰチャネルＭＯＳトランジスタＴp２２のゲートには、負のレベルシフト回路ＬＳ４の反転出力電圧である、負昇圧回路の出力電圧ＶＮＮが印加される。ＰチャネルＭＯＳトランジスタＴp２２のソース電圧とドレイン電圧はゲート電圧よりも閾値以上高いので、ＰチャネルＭＯＳトランジスタＴp２２はオン状態になる。一方、ＰチャネルＭＯＳトランジスタＴp２３のゲートには、負のレベルシフト回路ＬＳ４の正転出力電圧である電源電圧ＶＤＤが印加される。ＰチャネルＭＯＳトランジスタＴp２３のソース電圧とドレイン電圧はゲート電圧よりも閾値以上低いので、ＰチャネルＭＯＳトランジスタＴp２３はオフ状態になる。この結果、段数切換回路８０の前段のチャージポンプ回路１２により昇圧された電圧を低下させることなく、段数切換回路８０を介して、次段のチャージポンプ回路１３に供給できる。
【００８０】
一方、段数切換回路８０が非活性化状態にある（ＳＷＨＯＮが論理ローレベルである）場合は、ＰチャネルトランジスタＴp２２のゲートには、負のレベルシフト回路ＬＳ４の反転出力電圧である電源電圧ＶＤＤが印加されるので、ＰチャネルトランジスタＴp２２はオフ状態となる。これによって、段数切換回路８０の前段のチャージポンプ回路１２により昇圧された電圧が、段数切換回路８０を介して、次段のチャージポンプ回路１３に供給されるのを防いでいる。
【００８１】
さらに、ＰチャネルＭＯＳトランジスタＴp２３のゲートには、負のレベルシフト回路ＬＳ４の正転出力電圧である、負昇圧回路の出力電圧ＶＮＮが印加されるので、ＰチャネルＭＯＳトランジスタＴp２３はオン状態となる。これによって、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００８２】
なお、上記第１から第３の実施形態では、負昇圧回路について例示および説明したが、本発明は正昇圧回路にも適用可能である。この場合、負昇圧回路を構成する全てのＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに置き換え、基板の制御を逆流しないように接続し直し、負のレベルシフト回路を正のレベルシフト回路に置き換え、かつ、クロック信号ＣＬＫ１〜ＣＬＫ４を図７のようなタイミングで入力することで、段数切換回路を有する正昇圧回路が構成できる。
【００８３】
（第４の実施形態）
図８は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図である。本実施形態の不揮発性半導体記憶装置は、第１から第３の実施形態のいずれか、またはそれらの組合せによる昇圧回路を内蔵する。
【００８４】
図８において、９０は発振回路、９１は段数切換回路を有する昇圧回路、９２は段数切換制御回路、９３はメモリである。
【００８５】
次に、このように構成された不揮発性半導体記憶装置の動作について説明する。
【００８６】
まず、段数切換制御回路９２からの段数切換制御信号ＳＷＨＯＮ（／ＳＷＨＯＮ）に応じて、段数切換回路を有する昇圧回路９１が、発振回路９０で発生されるクロック信号ＣＬＫ１〜ＣＬＫ４に同期して動作し、昇圧電圧ＶＮＮが生成されてメモリ９３に供給される。
【００８７】
メモリ９３に供給される昇圧電圧ＶＮＮは段数切換制御回路９２により可変され、例えば、メモリ読み出し時のように昇圧電圧は低いが大きな電流能力を必要とする場合と、メモリ書き込み時のように昇圧電圧は高いが小さな電流能力しか必要としない場合とで、メモリ９３に供給する昇圧電圧を切り換えることが可能である。このように用途に応じて、１つの昇圧回路で多種類の昇圧電圧を効率よく生成でき、それをメモリ９３に供給することが出来る。
【００８８】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を増大することなく昇圧効率を向上させ、電圧レベルおよび電流能力が異なる所望の昇圧電圧までの到達時間を短縮した昇圧回路、およびかかる昇圧回路を内蔵した不揮発性半導体記憶装置を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図２】 図１に示す段数切換回路２０の一つの内部構成例を、段数切換回路２０ａとして示す回路図
【図３】 図１に示す段数切換回路２０の他の内部構成例を、段数切換回路２０ｂとして示す回路図
【図４】 第１の実施形態の段数切換回路を用いた場合と、従来の段数切換回路を用いた場合における、電源電圧ＶＤＤに対する負昇圧回路（４段直列構成）の出力電圧ＶＮＮをプロットしたグラフ
【図５】 本発明の第２の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図６】 本発明の第３の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図７】 本発明の各実施形態による負昇圧回路を、正の高電圧を発生する正昇圧回路として動作させるためのクロック信号ＣＬＫ１〜ＣＬＫ４のタイミングチャート
【図８】 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図
【図９】 従来の昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図１０】 従来および本発明の各実施形態における閾値相殺方式の２段チャージポンプ回路の内部構成を示す回路図
【図１１】 図１０に示す２段チャージポンプ回路に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４のタイミングチャート
【符号の説明】
１１〜１４、３１〜３６ 閾値相殺方式のチャージポンプ回路
２０、２０ａ、２０ｂ、２０−１、２０−２、８０ 段数切換回路
９１ 発振回路
９２ 昇圧回路
９３ 段数切換制御回路
９４ メモリ
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に内蔵され、動作モードに応じて電圧レベルが異なる正の高電圧や負の高電圧を発生する昇圧回路に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置では、読み出し、消去や書き込みモードに応じて電圧レベルおよび電流能力が異なる、電源電圧よりも高い正の高電圧や、接地電位よりも低い負の高電圧をメモリセルアレイトランジスタに印加する必要がある。近年では、システムの小型化や、電源電圧の低電圧化、省電力化などの要求により、不揮発性半導体記憶装置に高電圧を発生する昇圧回路を内蔵させ、かつ昇圧回路の昇圧効率を向上させることが望まれている。
【０００３】
また、電圧レベルおよび電流能力が異なる正の高電圧や負の高電圧を１つの昇圧回路で発生させるために、直列に接続された複数段のチャージポンプ回路を設け、その段数を切り換えることで対応している。
【０００４】
図９は、従来の昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路図である。図９において、１１、１２、１３、１４は、閾値相殺方式のチャージポンプ回路（ＰＵＭＰ１、ＰＵＭＰ２、ＰＵＭＰ３、ＰＵＭＰ４）で、クロック信号ＣＬＫ３、ＣＬＫ２のハイレベル電源電圧ＶＤＤ、ローレベルを接地電位ＶＳＳ（＝０Ｖ）とすると、それぞれ、入力電圧を−ＶＤＤだけ負に昇圧して出力する。なお、他のクロック信号ＣＬＫ１、ＣＬＫ４もＣＬＫ３、ＣＬＫ２と同じ振幅を有する。チャージポンプ回路１１の入力電圧は０Ｖであるので、出力電圧は−ＶＤＤとなり、この電圧−ＶＤＤが入力されるチャージポンプ回路１２の出力電圧は−２ＶＤＤとなる。よって、２段のチャージポンプ回路１１、１２により、０Ｖから−２ＶＤＤの負の高電圧が発生される。また、２段のチャージポンプ回路１３、１４により、入力電圧が−２ＶＤＤだけ負に昇圧される。なお、閾値相殺方式のチャージポンプ回路１１〜１４の詳細については後ほど説明する。
【０００５】
６０はチャージポンプ回路の段数切換回路である。段数切換回路６０に入力される段数切換制御信号ＳＷＨＯＮが論理ローレベルである（段数切換回路６０が非活性化状態にある）場合、これを受けて、レベルシフト回路ＬＳ１が、ＮチャネルＭＯＳトランジスタＴｎ１をオフし、ＮチャネルＭＯＳトランジスタＴｎ２をオンにする。これにより、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが並列に接続され、２段のチャージポンプ回路１１、１２の出力電圧−２ＶＤＤは、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ１を介して、また２段のチャージポンプ回路１３、１４の出力電圧−２ＶＤＤは、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ２を介して、負電圧ＶＮＮとして第１の負電圧ＶＮＮ１（＝−２ＶＤＤ）が出力される（経路▲１▼）。
【０００６】
一方、段数切換制御信号ＳＷＨＯＮが論理ハイレベル（段数切換回路６０が活性化状態にある）である場合、これを受けて、レベルシフト回路ＬＳ１が、ＮチャネルＭＯＳトランジスタＴｎ１をオンし、ＮチャネルＭＯＳトランジスタＴｎ２をオフにする。これにより、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続され、２段のチャージポンプ回路１１、１２の出力電圧−２ＶＤＤが、電圧整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３、ＮチャネルＭＯＳトランジスタＴｎ１を介して、チャージポンプ回路１３に供給され、２段のチャージポンプ回路１３、１４により−４ＶＤＤにまで昇圧され、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ２を介して、負電圧ＶＮＮとして第２の負電圧ＶＮＮ２（＝−４ＶＤＤ）が出力される（経路▲２▼）。なお、この場合、逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ１は、逆バイアス状態となるため、オフ状態にある。
【０００７】
このようにして、段数切換回路６０により、電圧レベルが異なる２つの負の高電圧が、同一の負昇圧回路で発生される。なお、Ｃｐ１は出力の平滑用キャパシタである。
【０００８】
従来では、段数切換回路６０において、レベルシフト回路ＬＳ１の電源電圧ＶＥＥがポンピング動作により振れることを抑制するために、電源電圧の整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３と平滑用キャパシタＣｐ２とを設けていた。
【０００９】
次に、図９に示す２段のチャージポンプ回路１１、１２の構成および動作について、図１０および図１１を参照して説明する。
【００１０】
図１０は、２段のチャージポンプ回路１１、１２の内部構成を示す回路図で、図１１は、２段のチャージポンプ回路１１、１２に供給される４つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のタイミングチャートである。
【００１１】
図１０において、接地電位と出力ＶＯＵＴとの間に、電荷転送用のＰチャネルＭＯＳトランジスタ（以降、電荷転送用トランジスタと称する）Ｔｐ５、Ｔｐ７が、その電流通路が直列になるように接続される。これら電荷転送用トランジスタＴｐ５とＴｐ７の接続ノードＮ５、および出力ノードＮ７にそれぞれキャパシタＣｐ４、Ｃｐ６の一方の電極が接続される。キャパシタＣｐ４、Ｃｐ６の他方の電極には、それぞれ、電源電圧ＶＤＤの振幅を有するクロック信号ＣＬＫ３、ＣＬＫ２が供給される。電荷転送用トランジスタＴｐ５、Ｔｐ７の各ゲートに、キャパシタＣｐ３、Ｃｐ５それぞれの一方の電極が接続され、キャパシタＣｐ３、Ｃｐ５の他方の電極には、それぞれ、電源電圧ＶＤＤの振幅を有するクロック信号ＣＬＫ１、ＣＬＫ３が供給される。
【００１２】
また、電荷転送用トランジスタＴｐ５、Ｔｐ７それぞれのゲートとドレイン間には、閾値相殺用のＰチャネルＭＯＳトランジスタ（以降、閾値相殺用トランジスタと称する）Ｔｐ４、Ｔｐ６の電流通路が接続される。これら閾値相殺用トランジスタＴｐ４、Ｔｐ６の各ゲートは、電荷転送用トランジスタＴｐ５、Ｔｐ７の各ソース（ノードＮ５、Ｎ７）に接続される。閾値相殺用トランジスタＴｐ４、Ｔｐ６は、それぞれ、ダイオードとして動作する電荷転送用トランジスタＴｐ５、Ｔｐ６の閾値電圧を相殺（補償）するために設けられている。
【００１３】
次に、このように構成された２段のチャージポンプ回路１１、１２の昇圧動作について、図１１のタイミングチャートを参照して説明する。
【００１４】
まず、図１１の時点ｔ１で、クロック信号ＣＬＫ４が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ５とのカップリングによりノードＮ６の電圧レベルが上がる。また、電荷転送用トランジスタＴｐ７がオフして、ノードＮ７はフローティング状態となる。
【００１５】
次に、時点ｔ２で、クロック信号ＣＬＫ２がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ６とのカップリングによりノードＮ７の電圧レベル（Ｖ７）が下がる。また、閾値相殺用トランジスタＴｐ６がオンして、ノードＮ５とノードＮ６の電圧レベルは同じになる。
【００１６】
次に、時点ｔ３で、クロック信号ＣＬＫ３が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ４とのカップリングによりノードＮ５の電圧レベル（Ｖ５）が上がる。また、閾値相殺用トランジスタＴｐ４がオフして、ノードＮ４はフローティング状態となる。
【００１７】
次に、時点ｔ４で、クロック信号ＣＬＫ１がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ３とのカップリングによりノードＮ４の電圧レベルが下がる。また、電荷転送用トランジスタＴｐ５がオンして、ノードＮ５から接地電位へと電流が流れ込み、ノードＮ５の電圧レベルＶ５が下がる。
【００１８】
次に、時点ｔ５で、クロック信号ＣＬＫ１が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ３とのカップリングによりノードＮ４の電圧レベルが上がる。また、電荷転送用トランジスタＴｐ５がオフして、ノードＮ５はフローティング状態となる。
【００１９】
次に、時点ｔ６で、クロック信号ＣＬＫ３がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ４とのカップリングによりノードＮ５の電圧レベルＶ５が下がる。また、閾値相殺用トランジスタＴｐ４がオンして、ノードＮ４は接地電位（０Ｖ）となる。
【００２０】
次に、時点ｔ７で、クロック信号ＣＬＫ２が０ＶからＶＤＤに立ち上がる。これによって、キャパシタＣｐ６とのカップリングによりノードＮ７の電圧レベルＶ７が上がる（Ｖ５＜Ｖ７）。また、閾値相殺用トランジスタＴｐ６がオフして、ノードＮ６はフローティング状態となる。
【００２１】
次に、時点ｔ８で、クロック信号ＣＬＫ４がＶＤＤから０Ｖに立ち下がる。これによって、キャパシタＣｐ５とのカップリングによりノードＮ６の電圧レベルが下がる。また、電荷転送用トランジスタＴｐ７がオンして、時点ｔ７におけるＶ５＜Ｖ７なる関係から、ノードＮ７からノードＮ５へと電流が流れ込み、ノードＮ７の電圧レベルＶ７が下がる。
【００２２】
このようにして、最終的に、ノードＮ５は、電荷転送用トランジスタＴｐ５を介して接地電位に電流が流れ込むことで、その電圧レベルが−ＶＤＤにまで下がり、ノードＮ７は、電荷転送用トランジスタＴｐ７を介してノードＮ５に電流が流れ込むことによって、その電圧レベルが−２ＶＤＤにまで下がり、出力電圧ＶＯＵＴとして−２ＶＤＤの負の高電圧が発生する。
【００２３】
以上が、２段のチャージポンプ回路１１、１２により、負の高電圧−２ＶＤＤが得られる原理である。
【００２４】
【特許文献１】
特開平７−１１１０９５号公報 （第３頁、図７）
【００２５】
【発明が解決しようとする課題】
従来では、図４に示すように、段数切換回路６０において、レベルシフト回路ＬＳ１の電源電圧ＶＥＥがポンピング動作により振れることを抑制するために、電源電圧ＶＥＥの整流用にダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３と平滑用キャパシタＣｐ２とを設けていた。
【００２６】
このため、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続される経路▲２▼によって第２の負電圧ＶＮＮ２を発生させる場合、段数切換回路６０内のダイオード接続されたＰチャネルＭＯＳトランジスタＴｐ３の閾値電圧Ｖｔｈ分、出力端子における昇圧電流能力の低下が発生し、昇圧効率が低下する。この昇圧効率の低下を抑制するためには、ＰチャネルＭＯＳトランジスタＴｐ３のサイズを大きくして、その閾値電圧Ｖｔｈを小さくする必要があり、これによりチップ面積が増大してしまう。
【００２７】
また、平滑用キャパシタＣp２を用いることにより、ＰチャネルＭＯＳトランジスタＴｐ３のオン抵抗値と平滑用キャパシタＣp２の容量値からなる時定数により、第２の負電圧ＶＮＮ２に到達するまでの時間が長くなる。
【００２８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チップ面積を増大することなく昇圧効率を向上させ、電圧レベルおよび電流能力が異なる所望の昇圧電圧までの到達時間を短縮した昇圧回路、およびかかる昇圧回路を内蔵した不揮発性半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の昇圧回路は、キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群（ＰＵＭＰ１、ＰＵＭＰ２）と、チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群（ＰＵＭＰ３、ＰＵＭＰ４）と、段数切換制御信号（ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群と第２のチャージポンプ回路群とが直列に接続されて、第２のチャージポンプ回路群が第１の昇圧電圧を出力し、または第１のチャージポンプ回路群と第２のチャージポンプ回路群とが並列に接続されて、第１および第２のチャージポンプ回路群が第２の昇圧電圧を出力するよう、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える段数切換回路（ＳＷ回路）とを備え、段数切換回路は、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間に電流通路が接続されたスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極がスイッチ用トランジスタのゲートに接続されたキャパシタとを含み、段数切換制御信号が第１の電圧レベル（電源電圧ＶＤＤ）にある場合、供給されるクロック信号によりスイッチ用トランジスタを導通状態にし、前記段数切換回路自体を入力されるクロック信号に同期させることで１段のチャージポンプ回路と同等の働きをさせ、段数切換制御信号が第２の電圧レベル（接地電位０Ｖ）にある場合、スイッチ用トランジスタを遮断状態にすることを特徴とする。
【００３０】
前記の目的を達成するため、本発明に係る第２の昇圧回路は、キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群（ＰＵＭＰ１、ＰＵＭＰ２）と、チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群（ＰＵＭＰ３、ＰＵＭＰ４）と、第２のチャージポンプ回路群に直列に接続され、チャージポンプ回路をｐ段（ｐは２以上の整数）直列に接続して成り、第１または第２の昇圧電圧を出力する第３のチャージポンプ回路群（ＰＵＭＰ５、ＰＵＭＰ６）と、第１の段数切換制御信号（ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第１の段数切換回路と、第１の段数切換制御信号に応じて、第２のチャージポンプ回路群に供給されるクロック信号を有効または無効にするゲート回路（ＡＮＤ回路）と、第１の段数切換制御信号の論理反転信号である第２の段数切換制御信号（／ＳＷＨＯＮ）に応じて、第１のチャージポンプ回路群の出力端子と第３のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第２の段数切換回路とを備え、第１の段数切換回路は、第１のチャージポンプ回路群の出力端子と第２のチャージポンプ回路群の入力端子との間に電流通路が接続された第１のスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が第１のスイッチ用トランジスタのゲートに接続された第１のキャパシタとを含み、第１の段数切換制御信号が第１の電圧レベル（電源電圧ＶＤＤ）にある場合、供給されるクロック信号により第１のスイッチ用トランジスタを導通状態にし、第１の段数切換制御信号が第２の電圧レベル（接地電位０Ｖ）にある場合、第１のスイッチ用トランジスタを遮断状態にし、第２の段数切換回路は、第１のチャージポンプ回路群の出力端子と第３のチャージポンプ回路群の入力端子との間に電流通路が接続された第２のスイッチ用トランジスタと、一方の電極にチャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が第２のスイッチ用トランジスタのゲートに接続された第２のキャパシタとを含み、第２の段数切換制御信号が第１の電圧レベルにある場合、供給されるクロック信号により第２のスイッチ用トランジスタを導通状態にし、第２の段数切換制御信号が第２の電圧レベルにある場合、第２のスイッチ用トランジスタを遮断状態にすることを特徴とする。
【００３１】
上記第１および第２の昇圧回路の構成によれば、段数切換回路に、チャージポンプ回路用の４相クロックを用いることで、トランジスタのサイズもチャージポンプ回路のトランジスタと同等のサイズまで縮小することができるため、トランジスタの個数は増大するがトータル的な面積は同等または縮小される。さらに、チャージポンプ回路用の４相クロックに同期してスイッチ用トランジスタを導通状態および遮断状態にするので、逆流を防止して、前段のチャージポンプ回路の電位が絶対値的に高い電位のみを次段のチャージポンプ回路に伝達することができ、かつ、前段のチャージポンプ回路の電荷を次段のチャージポンプ回路に効率よく伝達することができる。
【００３５】
第２の昇圧回路において、段数切換回路は、段数切換制御信号が第１の電圧レベルにある場合、段数切換回路自体を入力されるクロック信号に同期させることで1段のチャージポンプ回路と同等の働きをさせることが好ましい。
【００３６】
この構成によれば、段数切換回路が活性化状態にある場合は、段数切換回路自体が１段のチャージポンプ回路として機能するので、従来の回路構成に比べて、チャージポンプ回路の個数をスイッチ用トランジスタの数だけ削減することができ、チップ面積を縮小できる。
【００３８】
また、第１および第２の昇圧回路において、段数切換回路は、段数切換制御信号に応じて、供給されるクロック信号を有効または無効にするゲート回路を含むことが好ましい。
【００３９】
また、第１の昇圧回路は、第１のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された第１の逆流防止用トランジスタと、第２のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された第２の逆流防止用トランジスタとを備えることが好ましい。
【００４０】
また、第２の昇圧回路は、第３のチャージポンプ回路群の出力端子と昇圧回路の出力端子との間に接続された逆流防止用トランジスタを備えることが好ましい。
【００４１】
また、第１または第２の昇圧回路は、昇圧回路の出力端子に接続された平滑用キャパシタを備えることが好ましい。
【００４２】
また、第１の昇圧回路において、第１および第２のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成る。
【００４３】
また、第２の昇圧回路において、第１、第２および第３のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成る。
【００４４】
また、第１または第２の昇圧回路において、チャージポンプ回路は、チャージポンプ回路の入力端子と出力端子との間に電流通路が接続された電荷転送用トランジスタと、入力端子と電荷電荷転送用トランジスタのゲートに電流通路が接続された閾値相殺用トランジスタと、一方の電極に電荷転送用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第１のカップリング用キャパシタと、一方の電極に閾値相殺用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第２のカップリング用キャパシタとを含む。
【００４５】
また、第１または第２の昇圧回路において、チャージポンプ回路および段数切換回路を構成するトランジスタはＮチャネルＭＯＳトランジスタであり、昇圧回路は、昇圧された正電圧を出力する。
【００４６】
また、第または第２昇圧回路において、チャージポンプ回路および段数切換回路を構成するトランジスタはＰチャネルＭＯＳトランジスタであり、昇圧回路は、昇圧された負電圧を出力する。
【００４７】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置は、第１または第２の昇圧回路のいずれかと、昇圧回路からの昇圧電圧が供給される不揮発性メモリセルアレイと、メモリの動作モードに応じて、段数切換制御信号の電圧レベルを第１または第２の電圧レベルに切り換える段数切換制御回路とを備えたことを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照して説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。なお、図１において、図９に示す従来例と同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００５０】
本実施形態が従来例と異なるのは、段数切換回路（ＳＷ回路）２０の構成にある。以下では主に、段数切換回路２０の構成および動作について説明する。
【００５１】
図１において、段数切換回路２０は、段数切換制御信号ＳＷＨＯＮが論理ローレベルである場合に非活性化されて、負昇圧回路は、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが並列に接続された構成となる。一方、段数切換回路２０は、段数切換制御信号ＳＷＨＯＮが論理ハイレベルである場合に活性化されて、２段のチャージポンプ回路１１、１２と２段のチャージポンプ回路１３、１４とが直列に接続された構成となる。これは、従来例と同じである。
【００５２】
しかし、本実施形態の段数切換回路２０が、従来例と異なるのは、クロック信号ＣＬＫ１、ＣＬＫ３、および出力電圧ＶＮＮが供給されている点にある。
【００５３】
図２は、図１に示す段数切換回路２０の一つの内部構成例を、段数切換回路２０ａとして示す回路図である。図２において、Ｔp１１〜Ｔｐ１６はＰチャネルＭＯＳトランジスタ、Ｃp９、Ｃp１０はそれぞれクロックＣＬＫ３、ＣＬＫ１によりポンピングされるキャパシタ、ＬＳ２は、段数切換制御信号ＳＷＨＯＮの電圧レベルを正の電源電圧ＶＤＤから負の電源電圧ＶＮＮへとシフトするレベルシフト回路、ＡＮＤ５、ＡＮＤ６は、段数切換回路２０ａに入力されるクロック信号ＣＬＫ１、ＣＬＫ３を有効または無効にするアンド回路、ＩＮＶ２は、段数切換制御信号ＳＷＨＯＮによりＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板電圧を切り換えるインバータ回路である。
【００５４】
次に、このように構成された段数切換回路２０ａの動作について説明する。
【００５５】
まず、段数切換回路２０ａが活性化状態にある場合（ＳＷＨＯＮが論理ハイレベル（ＶＤＤ）である場合）、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５のゲートには電源電圧ＶＤＤが印加されるので、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５はオフ状態にある。また、アンド回路ＡＮＤ５、ＡＮＤ６により入力されるクロック信号ＣＬＫ１とＣＬＫ３は有効になる。また、ＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板には０Ｖが印加される。
【００５６】
ＰチャネルＭＯＳトランジスタＴp１１のゲートに、図１１に示すクロック信号ＣＬＫ１を印加して、ＰチャネルＭＯＳトランジスタＴp１１を、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２（図１）の出力電圧よりも低い電圧でオン、それよりも高い電圧でオフさせる。これにより、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴp１１を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３に昇圧能力を低下させることなく伝達される。
【００５７】
一方、段数切換回路２０ａが非活性化状態にある場合（ＳＷＨＯＮが論理ローレベル（０Ｖ）である場合）、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５のゲートには接地電位（０Ｖ）が印加されるので、ＰチャネルＭＯＳトランジスタＴp１４、Ｔp１５はオン状態にある。また、アンド回路ＡＮＤ５、ＡＮＤ６により入力されるクロック信号ＣＬＫ１とＣＬＫ３は無効になる。また、ＰチャネルＭＯＳトランジスタＴp１２〜Ｔｐ１５の基板には電源電圧ＶＤＤが印加される。
【００５８】
ＰチャネルＭＯＳトランジスタＴp１２のゲートには、ＰチャネルＭＯＳトランジスタＴp１４を介して電源電圧ＶＤＤが印加され、またＰチャネルＭＯＳトランジスタＴp１１、Ｔp１３のゲートには、ＰチャネルＭＯＳトランジスタＴp１５を介して電源電圧ＶＤＤが印加される。これにより、ＰチャネルＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３はオフになり、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴｐ１１を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３の入力端子に伝達されるのを防いでいる。
【００５９】
さらに、ＰチャネルＭＯＳトランジスタＴp１６のゲートには、レベルシフト回路ＬＳ２から負の昇圧電圧ＶＮＮが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１６はオンして、出力端子ＳＷＯＵＴには接地電位（０Ｖ）が出力され、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００６０】
図３は、図１に示す段数切換回路２０の他の内部構成例を、段数切換回路２０ｂとして示す回路図である。図３において、Ｔp１７〜２０はＰチャネルＭＯＳトランジスタ、Ｃp１１、Ｃp１２はそれぞれクロックＣＬＫ１、ＣＬＫ３によりポンピングされるキャパシタ、ＬＳ３は、段数切換制御信号ＳＷＨＯＮの電圧レベルを正の電源電圧ＶＤＤから負の電源電圧ＶＮＮへとシフトするレベルシフト回路、ＡＮＤ７、ＡＮＤ８は、段数切換回路２０ｂに入力されるクロック信号ＣＬＫ１、ＣＬＫ３を有効または無効にするアンド回路である。ここで、ＰチャネルＭＯＳトランジスタ１７〜２０の基板は接地電位（０Ｖ）にある。
【００６１】
次に、このように構成された段数切換回路２０ｂの動作について説明する。
【００６２】
まず、段数切換回路２０ｂが活性化状態にある場合（ＳＷＨＯＮが論理ハイレベルである場合）、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０のゲートには、レベルシフト回路ＬＳ３から電源電圧ＶＤＤが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０はオフ状態となる。また、アンド回路ＡＮＤ７、ＡＮＤ８により、入力されるクロック信号ＣＬＫ１、ＣＬＫ３は有効になる。
【００６３】
以上の状態で、段数切換回路２０ｂは、図１０に示す従来の閾値相殺方式のチャージポンプ回路の１段分と同じ構成になり同様に機能する。これにより、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧がさらに１段分昇圧されて、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３に昇圧能力を低下させることなく伝達される。
【００６４】
一方、段数切換回路２０ｂが非活性化状態にある場合（ＳＷＨＯＮが論理ローレベルである場合）、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０のゲートには、レベルシフト回路ＬＳ３から負の昇圧電圧ＶＮＮが印加される。このため、ＰチャネルＭＯＳトランジスタＴp１９、Ｔp２０はオン状態となる。また、アンド回路ＡＮＤ７、ＡＮＤ８により、入力されるクロック信号ＣＬＫ１、ＣＬＫ３は無効になる。
【００６５】
ＰチャネルＭＯＳトランジスタＴp１７のゲートには、ＰチャネルＭＯＳトランジスタＴp２０を介して接地電位（０Ｖ）が印加され、またＰチャネルＭＯＳトランジスタＴp１８のゲートには、ＰチャネルＭＯＳトランジスタＴp１９を介して接地電位（０Ｖ）が印加される。これにより、ＰチャネルＭＯＳトランジスタＴp１７、Ｔｐ１８はオフになり、入力端子ＳＷＩＮに接続された前段のチャージポンプ回路１２により昇圧された電圧が、ＰチャネルＭＯＳトランジスタＴｐ１７を介して、出力端子ＳＷＯＵＴに接続された次段のチャージポンプ回路１３の入力端子に伝達されるのを防いでいる。
【００６６】
また、ノードＮ１７はＰチャネルＭＯＳトランジスタＴp１９を介して接地電位（０Ｖ）となる。このため、出力端子ＳＷＯＵＴには接地電位（０Ｖ）が出力され、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００６７】
図４は、図２に示す本実施形態の段数切換回路２０ａを用いた場合と、図９に示す従来の段数切換回路６０を用いた場合における、電源電圧ＶＤＤに対する負昇圧回路（４段直列構成）の出力電圧ＶＮＮをプロットしたグラフである。この時のチャージポンプ回路の実行効率は９０％としている（４段の場合、−０．９ＶＤＤ×４が負昇圧回路の出力電圧ＶＮＮとなる）。なお、図４において、実線が本実施形態における電源電圧ＶＤＤに対する出力電圧ＶＮＮの変化を、破線が従来例における電源電圧ＶＤＤに対する出力電圧ＶＮＮの変化を示す。図４に示すように、本実施形態と従来例とを比較した場合、本実施形態の方が、出力電圧ＶＮＮが高くなっており、昇圧効率を向上させることができる。
【００６８】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。本実施形態では、チャージポンプ回路を４段直列にする構成と、６段直列にする構成とを切り換える場合について説明する。
【００６９】
図５において、２段のチャージポンプ回路３１、３２と、２段のチャージポンプ回路３３、３４と、２段のチャージポンプ回路３５、３６は、それぞれ、図１０に示す２段のチャージポンプ回路１１、１２と同じ構成である。
【００７０】
ＡＮＤ１〜ＡＮＤ４は、それぞれ、２段のチャージポンプ回路３３、３４に入力されるクロック信号ＣＬＫ１〜ＣＬＫ４を有効または無効にするアンド回路、Ｔp２１は逆流防止用にダイオード接続されたＰチャネルＭＯＳトランジスタ、Ｃp１３は出力平滑用キャパシタである。
【００７１】
２０−１、２０−２はチャージポンプ回路の段数を切り換えるための段数切換回路であり、図２または図３に示す構成をとる。
【００７２】
次に、以上のように構成された負昇圧回路の動作について説明する。
【００７３】
まず、段数切換回路２０−１が活性化状態にあり（ＳＷＨＯＮが論理ハイレベルであり）、かつ、段数切換回路２０−２が非活性化状態にある（／ＳＷＨＯＮが論理ローレベルである）場合、６段のチャージポンプ回路３１〜３６が直列に接続された構成となる。
【００７４】
一方、段数切換回路２０−１が非活性化状態にあり（ＳＷＨＯＮが論理ハイレベルであり）、かつ、段数切換回路２０−２が活性化状態にある（／ＳＷＨＯＮが論理ハイレベルである）場合は、２段のチャージポンプ回路３３、３４に入力されるクロック信号ＣＬＫ１〜ＣＬＫ４はそれぞれアンド回路ＡＮＤ１〜ＡＮＤ４により無効にされ、２段のチャージポンプ回路３３、３４の昇圧動作が停止され、４段のチャージポンプ回路３１、３２、３５、３６が直列に接続された構成となる。
【００７５】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る昇圧回路として、電圧レベルが異なる負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図である。なお、図６において、図９に示す従来例と同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。
【００７６】
本実施形態が従来例と異なるのは、段数切換回路（ＳＷ回路）８０の構成にある。以下では主に、段数切換回路８０の構成および動作について説明する。
【００７７】
図６において、段数切換回路８０は、ＰチャネルＭＯＳトランジスタＴp２２、Ｔp２３と、負のレベルシフト回路ＬＳ４とで構成される。ここで、レベルシフト回路ＬＳ４には、電源電圧として負昇圧回路の出力電圧ＶＮＮが供給される。
【００７８】
次に、このように構成された段数切換回路８０の動作について説明する。
【００７９】
まず、段数切換回路８０が活性化状態にある（ＳＷＨＯＮが論理ハイレベルである）場合、ＰチャネルＭＯＳトランジスタＴp２２のゲートには、負のレベルシフト回路ＬＳ４の反転出力電圧である、負昇圧回路の出力電圧ＶＮＮが印加される。ＰチャネルＭＯＳトランジスタＴp２２のソース電圧とドレイン電圧はゲート電圧よりも閾値以上高いので、ＰチャネルＭＯＳトランジスタＴp２２はオン状態になる。一方、ＰチャネルＭＯＳトランジスタＴp２３のゲートには、負のレベルシフト回路ＬＳ４の正転出力電圧である電源電圧ＶＤＤが印加される。ＰチャネルＭＯＳトランジスタＴp２３のソース電圧とドレイン電圧はゲート電圧よりも閾値以上低いので、ＰチャネルＭＯＳトランジスタＴp２３はオフ状態になる。この結果、段数切換回路８０の前段のチャージポンプ回路１２により昇圧された電圧を低下させることなく、段数切換回路８０を介して、次段のチャージポンプ回路１３に供給できる。
【００８０】
一方、段数切換回路８０が非活性化状態にある（ＳＷＨＯＮが論理ローレベルである）場合は、ＰチャネルトランジスタＴp２２のゲートには、負のレベルシフト回路ＬＳ４の反転出力電圧である電源電圧ＶＤＤが印加されるので、ＰチャネルトランジスタＴp２２はオフ状態となる。これによって、段数切換回路８０の前段のチャージポンプ回路１２により昇圧された電圧が、段数切換回路８０を介して、次段のチャージポンプ回路１３に供給されるのを防いでいる。
【００８１】
さらに、ＰチャネルＭＯＳトランジスタＴp２３のゲートには、負のレベルシフト回路ＬＳ４の正転出力電圧である、負昇圧回路の出力電圧ＶＮＮが印加されるので、ＰチャネルＭＯＳトランジスタＴp２３はオン状態となる。これによって、次段のチャージポンプ回路１３には接地電位（０Ｖ）が供給される。
【００８２】
なお、上記第１から第３の実施形態では、負昇圧回路について例示および説明したが、本発明は正昇圧回路にも適用可能である。この場合、負昇圧回路を構成する全てのＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに置き換え、基板の制御を逆流しないように接続し直し、負のレベルシフト回路を正のレベルシフト回路に置き換え、かつ、クロック信号ＣＬＫ１〜ＣＬＫ４を図７のようなタイミングで入力することで、段数切換回路を有する正昇圧回路が構成できる。
【００８３】
（第４の実施形態）
図８は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図である。本実施形態の不揮発性半導体記憶装置は、第１から第３の実施形態のいずれか、またはそれらの組合せによる昇圧回路を内蔵する。
【００８４】
図８において、９０は発振回路、９１は段数切換回路を有する昇圧回路、９２は段数切換制御回路、９３はメモリである。
【００８５】
次に、このように構成された不揮発性半導体記憶装置の動作について説明する。
【００８６】
まず、段数切換制御回路９２からの段数切換制御信号ＳＷＨＯＮ（／ＳＷＨＯＮ）に応じて、段数切換回路を有する昇圧回路９１が、発振回路９０で発生されるクロック信号ＣＬＫ１〜ＣＬＫ４に同期して動作し、昇圧電圧ＶＮＮが生成されてメモリ９３に供給される。
【００８７】
メモリ９３に供給される昇圧電圧ＶＮＮは段数切換制御回路９２により可変され、例えば、メモリ読み出し時のように昇圧電圧は低いが大きな電流能力を必要とする場合と、メモリ書き込み時のように昇圧電圧は高いが小さな電流能力しか必要としない場合とで、メモリ９３に供給する昇圧電圧を切り換えることが可能である。このように用途に応じて、１つの昇圧回路で多種類の昇圧電圧を効率よく生成でき、それをメモリ９３に供給することが出来る。
【００８８】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を増大することなく昇圧効率を向上させ、電圧レベルおよび電流能力が異なる所望の昇圧電圧までの到達時間を短縮した昇圧回路、およびかかる昇圧回路を内蔵した不揮発性半導体記憶装置を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図２】 図１に示す段数切換回路２０の一つの内部構成例を、段数切換回路２０ａとして示す回路図
【図３】 図１に示す段数切換回路２０の他の内部構成例を、段数切換回路２０ｂとして示す回路図
【図４】 第１の実施形態の段数切換回路を用いた場合と、従来の段数切換回路を用いた場合における、電源電圧ＶＤＤに対する負昇圧回路（４段直列構成）の出力電圧ＶＮＮをプロットしたグラフ
【図５】 本発明の第２の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図６】 本発明の第３の実施形態に係る昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図７】 本発明の各実施形態による負昇圧回路を、正の高電圧を発生する正昇圧回路として動作させるためのクロック信号ＣＬＫ１〜ＣＬＫ４のタイミングチャート
【図８】 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図
【図９】 従来の昇圧回路として、負の高電圧を発生する負昇圧回路の構成例を示す回路ブロック図
【図１０】 従来および本発明の各実施形態における閾値相殺方式の２段チャージポンプ回路の内部構成を示す回路図
【図１１】 図１０に示す２段チャージポンプ回路に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４のタイミングチャート
【符号の説明】
１１〜１４、３１〜３６ 閾値相殺方式のチャージポンプ回路
２０、２０ａ、２０ｂ、２０−１、２０−２、８０ 段数切換回路
９１ 発振回路
９２ 昇圧回路
９３ 段数切換制御回路
９４ メモリ
Claims (15)
- キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、
前記チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群と、
前記チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群と、
段数切換制御信号に応じて、前記第１のチャージポンプ回路群と前記第２のチャージポンプ回路群とが直列に接続されて、前記第２のチャージポンプ回路群が第１の昇圧電圧を出力し、または前記第１のチャージポンプ回路群と前記第２のチャージポンプ回路群とが並列に接続されて、前記第１および第２のチャージポンプ回路群が第２の昇圧電圧を出力するよう、前記第１のチャージポンプ回路群の出力端子と前記第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える段数切換回路とを備え、
前記段数切換回路は、
前記第１のチャージポンプ回路群の出力端子と前記第２のチャージポンプ回路群の入力端子との間に電流通路が接続されたスイッチ用トランジスタと、
一方の電極に前記チャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が前記スイッチ用トランジスタのゲートに接続されたキャパシタとを含み、
前記段数切換制御信号が第１の電圧レベルにある場合、供給されるクロック信号により前記スイッチ用トランジスタを導通状態にし、前記段数切換回路自体を入力されるクロック信号に同期させることで１段のチャージポンプ回路と同等の働きをさせ、
前記段数切換制御信号が第２の電圧レベルにある場合、前記スイッチ用トランジスタを遮断状態にすることを特徴とする昇圧回路。 - キャパシタを介して入力されるクロック信号に同期して電荷転送用トランジスタを介して電荷が移動して所定電位に対する昇圧電圧を発生するチャージポンプ回路を有する昇圧回路であって、
前記チャージポンプ回路をｎ段（ｎは２以上の整数）直列に接続して成る第１のチャージポンプ回路群と、
前記チャージポンプ回路をｍ段（ｍは２以上の整数）直列に接続して成る第２のチャージポンプ回路群と、
前記第２のチャージポンプ回路群に直列に接続され、前記チャージポンプ回路をｐ段（ｐは２以上の整数）直列に接続して成り、第１または第２の昇圧電圧を出力する第３のチャージポンプ回路群と、
第１の段数切換制御信号に応じて、前記第１のチャージポンプ回路群の出力端子と前記第２のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第１の段数切換回路と、
前記第１の段数切換制御信号に応じて、前記第２のチャージポンプ回路群に供給されるクロック信号を有効または無効にするゲート回路と、
前記第１の段数切換制御信号の論理反転信号である第２の段数切換制御信号に応じて、前記第１のチャージポンプ回路群の出力端子と前記第３のチャージポンプ回路群の入力端子との間を接続状態または非接続状態に切り換える第２の段数切換回路とを備え、
前記第１の段数切換回路は、
前記第１のチャージポンプ回路群の出力端子と前記第２のチャージポンプ回路群の入力端子との間に電流通路が接続された第１のスイッチ用トランジスタと、
一方の電極に前記チャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が前記第１のスイッチ用トランジスタのゲートに接続された第１のキャパシタとを含み、
前記第１の段数切換制御信号が第１の電圧レベルにある場合、供給されるクロック信号により前記第１のスイッチ用トランジスタを導通状態にし、前記第１の段数切換制御信号が第２の電圧レベルにある場合、前記第１のスイッチ用トランジスタを遮断状態にし、
前記第２の段数切換回路は、
前記第１のチャージポンプ回路群の出力端子と前記第３のチャージポンプ回路群の入力端子との間に電流通路が接続された第２のスイッチ用トランジスタと、
一方の電極に前記チャージポンプ回路に入力されるクロック信号と同期したクロック信号が供給され、他方の電極が前記第２のスイッチ用トランジスタのゲートに接続された第２のキャパシタとを含み、
前記第２の段数切換制御信号が前記第１の電圧レベルにある場合、供給されるクロック信号により前記第２のスイッチ用トランジスタを導通状態にし、前記第２の段数切換制御信号が前記第２の電圧レベルにある場合、前記第２のスイッチ用トランジスタを遮断状態にすることを特徴とする昇圧回路。 - 前記段数切換回路は、前記段数切換制御信号が前記第１の電圧レベルにある場合、段数切換回路自体を入力されるクロック信号に同期させることで1段のチャージポンプ回路と同等の働きをさせることを特徴とする請求項２記載の昇圧回路。
- 前記段数切換回路は、前記段数切換制御信号に応じて、供給されるクロック信号を有効または無効にするゲート回路を含むことを特徴とする請求項１または２記載の昇圧回路。
- 前記昇圧回路は、
前記第１のチャージポンプ回路群の出力端子と前記昇圧回路の出力端子との間に接続された第１の逆流防止用回路と、
前記第２のチャージポンプ回路群の出力端子と前記昇圧回路の出力端子との間に接続された第２の逆流防止用回路とを備えたことを特徴とする請求項１記載の昇圧回路。 - 前記昇圧回路は、前記第３のチャージポンプ回路群の出力端子と前記昇圧回路の出力端子との間に接続された逆流防止用回路を備えたことを特徴とする請求項２記載の昇圧回路。
- 前記昇圧回路は、前記昇圧回路の出力端子に接続された平滑用キャパシタを備えたことを特徴とする請求項５または６記載の昇圧回路。
- 前記第１および第２のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、前記２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成ることを特徴とする請求項１記載の昇圧回路。
- 前記第１、第２および第３のチャージポンプ回路群は、２段のチャージポンプ回路を直列接続して成り、前記２段のチャージポンプ回路に供給されるクロック信号はそれぞれ位相が異なる４種類のクロック信号から成ることを特徴とする請求項２記載の昇圧回路。
- 前記チャージポンプ回路は、
前記チャージポンプ回路の入力端子と出力端子との間に電流通路が接続された電荷転送用トランジスタと、
前記入力端子と前記電荷電荷転送用トランジスタのゲートに電流通路が接続された閾値相殺用トランジスタと、
一方の電極に前記電荷転送用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第１のカップリング用キャパシタと、
一方の電極に前記閾値相殺用トランジスタのゲートが接続され、他方の電極にクロック信号が供給される第２のカップリング用キャパシタとを含むことを特徴とする請求項１または２記載の昇圧回路。 - 前記チャージポンプ回路を構成するトランジスタはＮチャネルＭＯＳトランジスタであり、前記昇圧回路は、昇圧された正電圧を出力することを特徴とする請求項１または２記載の昇圧回路。
- 前記チャージポンプ回路を構成するトランジスタはＰチャネルＭＯＳトランジスタであり、前記昇圧回路は、昇圧された負電圧を出力することを特徴とする請求項１または２記載の昇圧回路。
- 前記段数切換回路を構成するトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１１記載の昇圧回路。
- 前記段数切換回路を構成するトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１２記載の昇圧回路。
- 請求項１または２記載の昇圧回路と、
前記昇圧回路からの昇圧電圧が供給される不揮発性メモリセルアレイと、
メモリの動作モードに応じて、前記段数切換制御信号の電圧レベルを前記第１または第２の電圧レベルに切り換える段数切換制御回路とを備えたことを特徴とする不揮発性半導体記憶装置。
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