JP4215300B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4215300B2 JP4215300B2 JP21619798A JP21619798A JP4215300B2 JP 4215300 B2 JP4215300 B2 JP 4215300B2 JP 21619798 A JP21619798 A JP 21619798A JP 21619798 A JP21619798 A JP 21619798A JP 4215300 B2 JP4215300 B2 JP 4215300B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- plate thickness
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 90
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims description 85
- 229920005989 resin Polymers 0.000 claims description 44
- 239000011347 resin Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 15
- 239000010931 gold Substances 0.000 claims description 14
- 229910052737 gold Inorganic materials 0.000 claims description 14
- 238000007747 plating Methods 0.000 claims description 13
- 238000001721 transfer moulding Methods 0.000 claims description 5
- 239000004593 Epoxy Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 description 12
- 230000008901 benefit Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパッケージ外形を縮小して実装面積を低減でき、更には製造に伴う材料の無駄を削減できる半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ１回の封止工程で複数個の半導体装置が同時に封止されている。
【０００３】
図８は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ１が固着されたリードフレーム２を、上下金型３Ａ、３Ｂで形成したキャビティ４の内部に設置し、キャビティ４内にエポキシ樹脂を注入することにより、半導体チップ１の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム２を各半導体チップ１毎に切断して、個別の半導体装置が製造される（例えば特開平０５−１２９４７３号）。
【０００４】
この時、図９に示すように、金型３の表面には多数個のキャビティ４ａ〜４ｄと、樹脂を注入するための樹脂源５と、ランナー６、及びランナー６から各キャビティ４ａ〜４ｄに樹脂を流し込むためのゲート７とが設けられている。これらは全て金型３表面に設けた溝である。短冊状のリードフレームであれば、１本のリードフレームに例えば１０個の半導体チップ１が搭載されており、１本のリードフレームに対応して、１０個のキャビティ４と１０本のゲート７、及び１本のランナー６が設けられる。そして、金型３表面には例えばリードフレーム２０本分のキャビティ４が設けられる。
【０００５】
図１０は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ１がリードフレームのアイランド８上に半田等のろう材９によって固着実装され、半導体チップ１の電極パッドとリード１０とがワイヤ１１で接続され、半導体チップ１の周辺部分が上記キャビティの形状に合致した樹脂１２で被覆され、樹脂１２の外部にリード端子１０の先端部分が導出されたものである。
【０００６】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子１０を樹脂１２から突出させるので、リード端子１０の先端部までの距離を実装面積として考慮しなくてはならず、樹脂１２の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【０００７】
また、トランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー６とゲート７においても樹脂が硬化し、このランナー６等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート７を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【０００８】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みて成されたものであり、その表面に半導体チップを搭載する為の第１の導電パターンと、前記半導体チップの電極を外部端子に接続するための第２の導電パターンが描画された絶縁基板と、
前記第１の導電パターンの上に固着された半導体チップと、
前記半導体チップの電極パッドと前記第２の導電パターンとを電気的に接続する手段と、
前記絶縁基板の裏面に設けられ、少なくとも前記第２の導電パターンに電気的に接続された外部電極と、
前記半導体チップを含めて前記絶縁基板の上部を被覆してパッケージ外形を形成する絶縁樹脂と、
前記絶縁基板の外周端面と、
前記絶縁樹脂の外周端面とを具備し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが同一平面であり、これらが前記パッケージ外形の側面を構成し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが切断面であり、
前記第１の導電パターンを設けた箇所の前記絶縁基板の第１の板厚に比べて、前記第２の導電パターンを設けた箇所の前記絶縁基板の第２の板厚が大であることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１０】
図１（Ａ）は本発明の半導体装置を示す断面図、図１（Ｂ）はその平面図、図２（Ａ）は装置を上方から見たときの斜視図、図２（Ｂ）は装置を下方から見たときの斜視図である。
【００１１】
図１、図２を参照して、この半導体装置は、第１と第２の絶縁基板２１ａ、２１ｂを貼着した絶縁基板２１と、第１の絶縁基板２１ａ上に固着した、トランジスタ素子などを形成した半導体チップ２２と、半導体チップ２２を含めて全体を封止する樹脂層２３とを有する。
【００１２】
第１の絶縁基板２１ａは板厚（図１：ｔ１）が５０〜２００μのセラミックやガラスエポキシ等からなる基板であり、その表面には金メッキ層によってアイランド部２４ａが形成されており、裏面には同じく金メッキ層によって外部電極２５ａが形成されている。第１の絶縁基板２１ａにはこれを貫通するスルーホール２６ａが設けられており、該スルーホール２６ａの内部がタングステン、Ａｇ−Ｐｄ等の導電材料によって埋設されてアイランド部２４と外部電極２５ａとが電気的に接続されている。
【００１３】
第２の絶縁基板１１ｂは板厚（図１：ｔ２）が１００〜２５０μのセラミックやガラスエポキシ等からなる基板であり、半導体チップ２２を搭載すべき領域を除いた大きさを有し、第１の絶縁基板２１ａに接着され一体化している。第２の絶縁基板２１ｂの表面には金メッキ層によって内部電極２４ｂ、２４ｃが形成されている。その下部の第１の絶縁基板２１ａと第２の絶縁基板２１ｂにはこれらを貫通するスルーホール２６ｂ、２６ｃが設けられ、該スルーホール２６ｂ、２６ｃの内部がタングステン、Ａｇ−Ｐｄ等の導電材料によって埋設されて内部電極２４ｂ、２４ｃと第１の絶縁基板２１ａの裏面に設けた外部電極２５ｂ、２５ｃとが電気的に接続されている。
【００１４】
半導体チップ２２は第１の絶縁基板２１ａのアイランド部２４ａにＡｇペーストなどの接着剤２７でダイボンドされており、半導体チップ２２表面の電極パッド２８と第２の絶縁基板２１ｂ表面に形成した内部電極２４ｂ、２４ｃとが金ワイヤ２９によって各々ワイヤボンドされている。この結果、外部電極２５ａがコレクタ電極となり、外部電極２５ｂ、２５ｃがベースとエミッタの電極となる。そして、ダイボンド、ワイヤボンドが成された絶縁基板２１の上を、エポキシ系の絶縁樹脂層２３が被覆して半導体チップ２２を封止し、且つ略直方体のパッケージ形状を形成している。
【００１５】
パッケージ外形のうち、少なくとも４つの側面２３ａ〜２３ｄは金型表面によらず切断面によって構成されている。第１の絶縁基板２１ａの外周端面３０及び第２の絶縁基板２１ｂの外周端面３２は樹脂層２３表面に露出しており、樹脂層２３の側面２３ａ、２３ｂ、２３ｃ、２３ｄと連続する同一平面を成している。これらは、樹脂層２３と各絶縁基板２１ａ、２１ｂとが、同時に切断工程、例えばダイシングブレードによって切断されることによって同一平面が得られる。尚、図示したとおり、第２の絶縁基板２１ｂの外周端面３１の一つは樹脂層２３に埋没している。
【００１６】
而して、本発明の半導体装置は、外部電極２５ａ、２５ｂ、２５ｃがパッケージの外形寸法より突出しない構造であるので、リードフレームを用いた半導体装置よりも更に小型化でき、更には実装したときの占有面積を低減し、高密度実装を実現できるものである。
【００１７】
更に、絶縁基板２１の表面に形成したアイランド部２４ａと内部電極２４ｂ、２４ｃの金メッキ層は、樹脂層２３の側面２３ａ〜２３ｄには達せず、絶縁基板２１の全周にわたって、その端から３０〜７０μの距離だけ後退されている。また、第１の絶縁基板２１ａの裏面に形成した外部電極２５ａ、２５ｂ、２５ｃも、第１の絶縁基板２１ａの外周端面３０から後退されている。この構成は、２つの利点を生む。
【００１８】
利点の１つは、側面２３ａ、２３ｂ、２３ｃ、２３ｄをダイシングブレードで切断したときに得られる。即ち、導電材料として優れた性質を持つ金メッキ層は、同時に優れた延性を持つ素材である。そのため、金メッキ層をダイシングブレードで切断すると、ブレードによって金メッキ層が引き延ばされてバリが生じ、これが外観不良となるのである。ダイシングブレードに接触させないことで、この様な事故を防止できる。
【００１９】
利点の２つは、上記の半導体装置をプリント基板上に実装したときに得られる。即ち、上記の半導体装置を実装するときは、プリント基板上に形成した導電パターンに第１の絶縁基板２１ａの外部電極２５ａ、２５ｂ、２５ｃを位置あわせして設置し、両者をはんだ付けすることによって固着するのであるが、金は半田に対して塗れ性が極めて高いという特質を持つ。そのため、パッケージの側面２３ａ〜２３ｄに金メッキ層が露出して半田と接触すると、半田が絶縁基板２１と樹脂層２３との界面に進入して、樹脂剥がれや電気的短絡という事故を引き起こすのである。パッケージの側面に金メッキ層を露出させないことで、この様な事故を防止できる。
【００２０】
本発明の半導体装置は、パッケージ外形の側面２３ａ〜２３ｂが切断面によって構成されている。即ち、絶縁基板２１を支持基板として半導体チップ２２を搭載し、モールドしてからこれらを切断する。そのため、１枚の大判の絶縁基板から切断して上記の半導体装置を得ることになる。
【００２１】
而して、本発明の骨子は、半導体チップ２１を搭載する箇所の絶縁基板２１の板厚が薄く、その他に板厚が厚い部分を具備することにある。上記の例は、２枚の基板を張り合わせることで板厚の差を実現している。即ち、半導体チップ２２を搭載する部分を第１の絶縁基板２１ａの板厚ｔ１で構成し、内部電極２４ｂ、２４ｃが位置する箇所では第１と第２の絶縁基板２１ａ、２１ｂの板厚の和（ｔ１＋ｔ２）で構成している。この様な板厚の差は、上記の大判の絶縁基板を用いて製造する上で機械的強度を保つため、及び半導体装置を小型化する上で重要な要素である。
【００２２】
即ち、半導体チップ２２を搭載する箇所を部分的に薄くすることにより、半導体装置の全体高さ（図１のｔ３）を低く抑えることが可能である。この時、薄い板厚ｔ１として、この基板を製造ラインで流す際に取り扱いが可能な機械的強度を保つ厚みよりは薄い板厚としておく。具体的には、板厚を５０〜２００μとする。前記大判の絶縁基板全体をこの板厚にすると、基板が割れやすくなって製造上の取り扱いが困難となる。
【００２３】
この取り扱いの困難さに対して、半導体チップ２２を搭載する箇所を除いて板厚を厚くする（ｔ１＋ｔ２）ことにより、全体的な機械的強度を強化する。具体的には、第１の絶縁基板２１ａの板厚と同じか或いはそれ以上の板厚を持つ第２の絶縁基板２１ｂを貼着して全体の板厚を１５０μ以上、例えば３００μまでとする。従って、前記大判の絶縁基板としては厚い板厚（ｔ１＋ｔ２）を有し局所的に薄い板厚（ｔ１）を持つだけにとどまるので、製造を行う上では十分な機械的強度を持たせることが可能になるのである。尚、樹脂層２３でモールドした後は、樹脂層２３が機械的強度を保つ。
【００２４】
更に、板厚を厚くする箇所として、内部電極２４ｂ、２４ｃを設けた箇所を厚くすることにより、半導体チップ２２上の電極パッド２８と内部電極２４ｂ、２４ｃとの高さを近似させることができる。これによって、ワイヤボンド工程においてワイヤのボンダビリティを改善し、ワイヤ２９の「たれ」などによる半導体チップ２３との接触事故などを避けることができる。
【００２５】
以下に、上述した半導体装置の製造方法を説明する。
【００２６】
第１工程：図３、及び図４（Ａ）（Ｂ）参照
まずは図３に示したような、例えば装置１００個分に相当する大判基板３２を準備する。この基板３２は、第１と第２の絶縁基板２１ａ、２１ｂを貼着したものである。第２の絶縁基板２１ｂには、半導体チップ複数個分、例えば４個分毎に相当する貫通穴３３が規則的に多数個設けられており、貫通穴３３の内部に第１の絶縁基板２１ａが露出する。従って、貫通穴３３の部分では板厚が薄い（ｔ１）のに対し、その他の領域では厚い板厚（ｔ１＋ｔ２）を具備する。
【００２７】
図４に大判基板３２の拡大平面図と断面図を示した。第２の絶縁基板２１ｂの貫通穴３３に露出した第１の絶縁基板２１ａの表面には、金メッキ層によりアイランド２４ａが形成されている。第２の絶縁基板２１ｂの表面には金メッキ層により内部電極２４ｂ、２４ｃが描画されている。第１の絶縁基板２１ａの裏面には外部電極２５に対応する金メッキパターンが描画されている。同図において、ライン３４’で囲んだ領域が１つの半導体装置として後に切り出されることになる。
【００２８】
第２工程：図５（Ａ）及び図５（Ｂ）参照
斯かる状態の大判基板３２に対して、貫通穴３３内部のアイランド部２４ａに半導体チップ２２をダイボンドし、チップ２２上に形成したボンディングパッド２８と内部電極２４ｂ、２４ｃとをボンディングワイヤ２９でワイヤボンドする。同じくダイシングライン３４で囲んだ領域が１つの半導体装置として後に切り出されることになる。、
第３工程：図６参照
ダイボンドした半導体チップ２２の全部を被覆するように、大判基板３２の上に樹脂層２３を形成してモールドする。モールドは、樹脂をポッティングによって供給して硬化させるか、或いは大判基板３２一枚に対して１つのキャビティを有する上下金型によってモールドする。この樹脂層２３は半導体チップ２２を個別に被覆するものではなく、複数の半導体チップ２２を連続した樹脂で一括して被覆する。例えば一枚の大判基板３２に１００個の半導体チップ２２を搭載した場合は、１００個全てのチップを一括して被覆する。ポッティングであれば無駄になる樹脂の量は極めて少ない。また、金型を用いたトランスファーモールドであっても、装置１００個分に１本のゲートを設ければよいので、無駄にする量は少ない。
【００２９】
第４工程：
同じく図６を参照して、幅が１００〜３００μのダイシングブレード３５により、ダイシングライン３４に沿って樹脂層２３と第１と第２の絶縁基板２１ａ、２１ｂを同時に切断し、個々の半導体装置に分離する。個々の半導体装置の側面２３ａ〜２３ｂは本工程のダイシングによって形成されており、切断面には第１と第２の絶縁基板２１ａ、２１ｂの外周端面３０、３１が露出し且つ樹脂層２３と同一平面を形成する。
【００３０】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
【００３１】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき。材料費の低減につながる。
【００３２】
モールド金型とリードフレームとの位置合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置の位置あわせ精度はプラス・マイナス１０μ程度と精度が高い。従って樹脂外形をダイシングで形成することにより、従来より外形寸法の小さなパッケージを得ることができる。
【００３３】
大判基板３２全体が比較的厚い板厚（ｔ１＋ｔ２）を有し、アイランド部２４ａの板厚（ｔ１）だけを薄くしたので、製造工程において大判基板３２の割れ、欠け等を防止し、その取り扱いを容易にするほか、半導体チップ２２の搭載箇所が凹んでいるので、装置の高さ（ｔ３）を低く抑えて小型パッケージを製造できる利点を有する。本願発明者は、本願手法によって、縦×横×高さが、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの小型パッケージトランジスタを実現することができた。
【００３４】
尚、上記の実施の形態では、薄い板厚と厚い板厚とを２枚の基板を用いて構成したが、例えば１枚の基板で貫通穴３３に相当する箇所に有底孔を設けて板厚の差を形成したような基板を用いてもよい。
【００３５】
また、図７に示したように、半導体チップ２２個々に貫通穴３３を設け、半導体チップ２２の周囲全体が厚い板厚（ｔ１＋ｔ２）を持つように切断しても良い。同じ箇所には同じ符号を伏して説明を省略する。
【００３６】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３７】
更に、多数個の半導体チップ２２を連続した樹脂層２３で一括モールドするので、装置１個あたりに消費する樹脂の量を節約でき、無駄を少なくすることができる。
【００３８】
加えて、第１の絶縁基板２１ａと第２の絶縁基板２１ｂとで板厚の差を作ることにより、装置外形の高さ（ｔ３）を抑えて小型パッケージを実現でき、製造上の大判基板３２の取り扱いを容易にし、ワイヤボンドのボンダビリティを改善できる利点を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す（Ａ）ＡＡ線断面図、（Ｂ）平面図である。
【図２】本発明の半導体装置を示す斜視図である。
【図３】本発明の半導体装置の製造方法を説明する斜視図である。
【図４】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図６】本発明の半導体装置の製造方法を説明する斜視図である。
【図７】本発明の他の実施の形態を示す（Ａ）断面図、（Ｂ）平面図である。
【図８】従来例を説明する断面図である。
【図９】従来例を説明する平面図である。
【図１０】従来例を説明する断面図である。
【発明の属する技術分野】
本発明は半導体装置に関し、特にパッケージ外形を縮小して実装面積を低減でき、更には製造に伴う材料の無駄を削減できる半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ１回の封止工程で複数個の半導体装置が同時に封止されている。
【０００３】
図８は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ１が固着されたリードフレーム２を、上下金型３Ａ、３Ｂで形成したキャビティ４の内部に設置し、キャビティ４内にエポキシ樹脂を注入することにより、半導体チップ１の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム２を各半導体チップ１毎に切断して、個別の半導体装置が製造される（例えば特開平０５−１２９４７３号）。
【０００４】
この時、図９に示すように、金型３の表面には多数個のキャビティ４ａ〜４ｄと、樹脂を注入するための樹脂源５と、ランナー６、及びランナー６から各キャビティ４ａ〜４ｄに樹脂を流し込むためのゲート７とが設けられている。これらは全て金型３表面に設けた溝である。短冊状のリードフレームであれば、１本のリードフレームに例えば１０個の半導体チップ１が搭載されており、１本のリードフレームに対応して、１０個のキャビティ４と１０本のゲート７、及び１本のランナー６が設けられる。そして、金型３表面には例えばリードフレーム２０本分のキャビティ４が設けられる。
【０００５】
図１０は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ１がリードフレームのアイランド８上に半田等のろう材９によって固着実装され、半導体チップ１の電極パッドとリード１０とがワイヤ１１で接続され、半導体チップ１の周辺部分が上記キャビティの形状に合致した樹脂１２で被覆され、樹脂１２の外部にリード端子１０の先端部分が導出されたものである。
【０００６】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子１０を樹脂１２から突出させるので、リード端子１０の先端部までの距離を実装面積として考慮しなくてはならず、樹脂１２の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【０００７】
また、トランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー６とゲート７においても樹脂が硬化し、このランナー６等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート７を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【０００８】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みて成されたものであり、その表面に半導体チップを搭載する為の第１の導電パターンと、前記半導体チップの電極を外部端子に接続するための第２の導電パターンが描画された絶縁基板と、
前記第１の導電パターンの上に固着された半導体チップと、
前記半導体チップの電極パッドと前記第２の導電パターンとを電気的に接続する手段と、
前記絶縁基板の裏面に設けられ、少なくとも前記第２の導電パターンに電気的に接続された外部電極と、
前記半導体チップを含めて前記絶縁基板の上部を被覆してパッケージ外形を形成する絶縁樹脂と、
前記絶縁基板の外周端面と、
前記絶縁樹脂の外周端面とを具備し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが同一平面であり、これらが前記パッケージ外形の側面を構成し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが切断面であり、
前記第１の導電パターンを設けた箇所の前記絶縁基板の第１の板厚に比べて、前記第２の導電パターンを設けた箇所の前記絶縁基板の第２の板厚が大であることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１０】
図１（Ａ）は本発明の半導体装置を示す断面図、図１（Ｂ）はその平面図、図２（Ａ）は装置を上方から見たときの斜視図、図２（Ｂ）は装置を下方から見たときの斜視図である。
【００１１】
図１、図２を参照して、この半導体装置は、第１と第２の絶縁基板２１ａ、２１ｂを貼着した絶縁基板２１と、第１の絶縁基板２１ａ上に固着した、トランジスタ素子などを形成した半導体チップ２２と、半導体チップ２２を含めて全体を封止する樹脂層２３とを有する。
【００１２】
第１の絶縁基板２１ａは板厚（図１：ｔ１）が５０〜２００μのセラミックやガラスエポキシ等からなる基板であり、その表面には金メッキ層によってアイランド部２４ａが形成されており、裏面には同じく金メッキ層によって外部電極２５ａが形成されている。第１の絶縁基板２１ａにはこれを貫通するスルーホール２６ａが設けられており、該スルーホール２６ａの内部がタングステン、Ａｇ−Ｐｄ等の導電材料によって埋設されてアイランド部２４と外部電極２５ａとが電気的に接続されている。
【００１３】
第２の絶縁基板１１ｂは板厚（図１：ｔ２）が１００〜２５０μのセラミックやガラスエポキシ等からなる基板であり、半導体チップ２２を搭載すべき領域を除いた大きさを有し、第１の絶縁基板２１ａに接着され一体化している。第２の絶縁基板２１ｂの表面には金メッキ層によって内部電極２４ｂ、２４ｃが形成されている。その下部の第１の絶縁基板２１ａと第２の絶縁基板２１ｂにはこれらを貫通するスルーホール２６ｂ、２６ｃが設けられ、該スルーホール２６ｂ、２６ｃの内部がタングステン、Ａｇ−Ｐｄ等の導電材料によって埋設されて内部電極２４ｂ、２４ｃと第１の絶縁基板２１ａの裏面に設けた外部電極２５ｂ、２５ｃとが電気的に接続されている。
【００１４】
半導体チップ２２は第１の絶縁基板２１ａのアイランド部２４ａにＡｇペーストなどの接着剤２７でダイボンドされており、半導体チップ２２表面の電極パッド２８と第２の絶縁基板２１ｂ表面に形成した内部電極２４ｂ、２４ｃとが金ワイヤ２９によって各々ワイヤボンドされている。この結果、外部電極２５ａがコレクタ電極となり、外部電極２５ｂ、２５ｃがベースとエミッタの電極となる。そして、ダイボンド、ワイヤボンドが成された絶縁基板２１の上を、エポキシ系の絶縁樹脂層２３が被覆して半導体チップ２２を封止し、且つ略直方体のパッケージ形状を形成している。
【００１５】
パッケージ外形のうち、少なくとも４つの側面２３ａ〜２３ｄは金型表面によらず切断面によって構成されている。第１の絶縁基板２１ａの外周端面３０及び第２の絶縁基板２１ｂの外周端面３２は樹脂層２３表面に露出しており、樹脂層２３の側面２３ａ、２３ｂ、２３ｃ、２３ｄと連続する同一平面を成している。これらは、樹脂層２３と各絶縁基板２１ａ、２１ｂとが、同時に切断工程、例えばダイシングブレードによって切断されることによって同一平面が得られる。尚、図示したとおり、第２の絶縁基板２１ｂの外周端面３１の一つは樹脂層２３に埋没している。
【００１６】
而して、本発明の半導体装置は、外部電極２５ａ、２５ｂ、２５ｃがパッケージの外形寸法より突出しない構造であるので、リードフレームを用いた半導体装置よりも更に小型化でき、更には実装したときの占有面積を低減し、高密度実装を実現できるものである。
【００１７】
更に、絶縁基板２１の表面に形成したアイランド部２４ａと内部電極２４ｂ、２４ｃの金メッキ層は、樹脂層２３の側面２３ａ〜２３ｄには達せず、絶縁基板２１の全周にわたって、その端から３０〜７０μの距離だけ後退されている。また、第１の絶縁基板２１ａの裏面に形成した外部電極２５ａ、２５ｂ、２５ｃも、第１の絶縁基板２１ａの外周端面３０から後退されている。この構成は、２つの利点を生む。
【００１８】
利点の１つは、側面２３ａ、２３ｂ、２３ｃ、２３ｄをダイシングブレードで切断したときに得られる。即ち、導電材料として優れた性質を持つ金メッキ層は、同時に優れた延性を持つ素材である。そのため、金メッキ層をダイシングブレードで切断すると、ブレードによって金メッキ層が引き延ばされてバリが生じ、これが外観不良となるのである。ダイシングブレードに接触させないことで、この様な事故を防止できる。
【００１９】
利点の２つは、上記の半導体装置をプリント基板上に実装したときに得られる。即ち、上記の半導体装置を実装するときは、プリント基板上に形成した導電パターンに第１の絶縁基板２１ａの外部電極２５ａ、２５ｂ、２５ｃを位置あわせして設置し、両者をはんだ付けすることによって固着するのであるが、金は半田に対して塗れ性が極めて高いという特質を持つ。そのため、パッケージの側面２３ａ〜２３ｄに金メッキ層が露出して半田と接触すると、半田が絶縁基板２１と樹脂層２３との界面に進入して、樹脂剥がれや電気的短絡という事故を引き起こすのである。パッケージの側面に金メッキ層を露出させないことで、この様な事故を防止できる。
【００２０】
本発明の半導体装置は、パッケージ外形の側面２３ａ〜２３ｂが切断面によって構成されている。即ち、絶縁基板２１を支持基板として半導体チップ２２を搭載し、モールドしてからこれらを切断する。そのため、１枚の大判の絶縁基板から切断して上記の半導体装置を得ることになる。
【００２１】
而して、本発明の骨子は、半導体チップ２１を搭載する箇所の絶縁基板２１の板厚が薄く、その他に板厚が厚い部分を具備することにある。上記の例は、２枚の基板を張り合わせることで板厚の差を実現している。即ち、半導体チップ２２を搭載する部分を第１の絶縁基板２１ａの板厚ｔ１で構成し、内部電極２４ｂ、２４ｃが位置する箇所では第１と第２の絶縁基板２１ａ、２１ｂの板厚の和（ｔ１＋ｔ２）で構成している。この様な板厚の差は、上記の大判の絶縁基板を用いて製造する上で機械的強度を保つため、及び半導体装置を小型化する上で重要な要素である。
【００２２】
即ち、半導体チップ２２を搭載する箇所を部分的に薄くすることにより、半導体装置の全体高さ（図１のｔ３）を低く抑えることが可能である。この時、薄い板厚ｔ１として、この基板を製造ラインで流す際に取り扱いが可能な機械的強度を保つ厚みよりは薄い板厚としておく。具体的には、板厚を５０〜２００μとする。前記大判の絶縁基板全体をこの板厚にすると、基板が割れやすくなって製造上の取り扱いが困難となる。
【００２３】
この取り扱いの困難さに対して、半導体チップ２２を搭載する箇所を除いて板厚を厚くする（ｔ１＋ｔ２）ことにより、全体的な機械的強度を強化する。具体的には、第１の絶縁基板２１ａの板厚と同じか或いはそれ以上の板厚を持つ第２の絶縁基板２１ｂを貼着して全体の板厚を１５０μ以上、例えば３００μまでとする。従って、前記大判の絶縁基板としては厚い板厚（ｔ１＋ｔ２）を有し局所的に薄い板厚（ｔ１）を持つだけにとどまるので、製造を行う上では十分な機械的強度を持たせることが可能になるのである。尚、樹脂層２３でモールドした後は、樹脂層２３が機械的強度を保つ。
【００２４】
更に、板厚を厚くする箇所として、内部電極２４ｂ、２４ｃを設けた箇所を厚くすることにより、半導体チップ２２上の電極パッド２８と内部電極２４ｂ、２４ｃとの高さを近似させることができる。これによって、ワイヤボンド工程においてワイヤのボンダビリティを改善し、ワイヤ２９の「たれ」などによる半導体チップ２３との接触事故などを避けることができる。
【００２５】
以下に、上述した半導体装置の製造方法を説明する。
【００２６】
第１工程：図３、及び図４（Ａ）（Ｂ）参照
まずは図３に示したような、例えば装置１００個分に相当する大判基板３２を準備する。この基板３２は、第１と第２の絶縁基板２１ａ、２１ｂを貼着したものである。第２の絶縁基板２１ｂには、半導体チップ複数個分、例えば４個分毎に相当する貫通穴３３が規則的に多数個設けられており、貫通穴３３の内部に第１の絶縁基板２１ａが露出する。従って、貫通穴３３の部分では板厚が薄い（ｔ１）のに対し、その他の領域では厚い板厚（ｔ１＋ｔ２）を具備する。
【００２７】
図４に大判基板３２の拡大平面図と断面図を示した。第２の絶縁基板２１ｂの貫通穴３３に露出した第１の絶縁基板２１ａの表面には、金メッキ層によりアイランド２４ａが形成されている。第２の絶縁基板２１ｂの表面には金メッキ層により内部電極２４ｂ、２４ｃが描画されている。第１の絶縁基板２１ａの裏面には外部電極２５に対応する金メッキパターンが描画されている。同図において、ライン３４’で囲んだ領域が１つの半導体装置として後に切り出されることになる。
【００２８】
第２工程：図５（Ａ）及び図５（Ｂ）参照
斯かる状態の大判基板３２に対して、貫通穴３３内部のアイランド部２４ａに半導体チップ２２をダイボンドし、チップ２２上に形成したボンディングパッド２８と内部電極２４ｂ、２４ｃとをボンディングワイヤ２９でワイヤボンドする。同じくダイシングライン３４で囲んだ領域が１つの半導体装置として後に切り出されることになる。、
第３工程：図６参照
ダイボンドした半導体チップ２２の全部を被覆するように、大判基板３２の上に樹脂層２３を形成してモールドする。モールドは、樹脂をポッティングによって供給して硬化させるか、或いは大判基板３２一枚に対して１つのキャビティを有する上下金型によってモールドする。この樹脂層２３は半導体チップ２２を個別に被覆するものではなく、複数の半導体チップ２２を連続した樹脂で一括して被覆する。例えば一枚の大判基板３２に１００個の半導体チップ２２を搭載した場合は、１００個全てのチップを一括して被覆する。ポッティングであれば無駄になる樹脂の量は極めて少ない。また、金型を用いたトランスファーモールドであっても、装置１００個分に１本のゲートを設ければよいので、無駄にする量は少ない。
【００２９】
第４工程：
同じく図６を参照して、幅が１００〜３００μのダイシングブレード３５により、ダイシングライン３４に沿って樹脂層２３と第１と第２の絶縁基板２１ａ、２１ｂを同時に切断し、個々の半導体装置に分離する。個々の半導体装置の側面２３ａ〜２３ｂは本工程のダイシングによって形成されており、切断面には第１と第２の絶縁基板２１ａ、２１ｂの外周端面３０、３１が露出し且つ樹脂層２３と同一平面を形成する。
【００３０】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
【００３１】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき。材料費の低減につながる。
【００３２】
モールド金型とリードフレームとの位置合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置の位置あわせ精度はプラス・マイナス１０μ程度と精度が高い。従って樹脂外形をダイシングで形成することにより、従来より外形寸法の小さなパッケージを得ることができる。
【００３３】
大判基板３２全体が比較的厚い板厚（ｔ１＋ｔ２）を有し、アイランド部２４ａの板厚（ｔ１）だけを薄くしたので、製造工程において大判基板３２の割れ、欠け等を防止し、その取り扱いを容易にするほか、半導体チップ２２の搭載箇所が凹んでいるので、装置の高さ（ｔ３）を低く抑えて小型パッケージを製造できる利点を有する。本願発明者は、本願手法によって、縦×横×高さが、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの小型パッケージトランジスタを実現することができた。
【００３４】
尚、上記の実施の形態では、薄い板厚と厚い板厚とを２枚の基板を用いて構成したが、例えば１枚の基板で貫通穴３３に相当する箇所に有底孔を設けて板厚の差を形成したような基板を用いてもよい。
【００３５】
また、図７に示したように、半導体チップ２２個々に貫通穴３３を設け、半導体チップ２２の周囲全体が厚い板厚（ｔ１＋ｔ２）を持つように切断しても良い。同じ箇所には同じ符号を伏して説明を省略する。
【００３６】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３７】
更に、多数個の半導体チップ２２を連続した樹脂層２３で一括モールドするので、装置１個あたりに消費する樹脂の量を節約でき、無駄を少なくすることができる。
【００３８】
加えて、第１の絶縁基板２１ａと第２の絶縁基板２１ｂとで板厚の差を作ることにより、装置外形の高さ（ｔ３）を抑えて小型パッケージを実現でき、製造上の大判基板３２の取り扱いを容易にし、ワイヤボンドのボンダビリティを改善できる利点を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す（Ａ）ＡＡ線断面図、（Ｂ）平面図である。
【図２】本発明の半導体装置を示す斜視図である。
【図３】本発明の半導体装置の製造方法を説明する斜視図である。
【図４】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図６】本発明の半導体装置の製造方法を説明する斜視図である。
【図７】本発明の他の実施の形態を示す（Ａ）断面図、（Ｂ）平面図である。
【図８】従来例を説明する断面図である。
【図９】従来例を説明する平面図である。
【図１０】従来例を説明する断面図である。
Claims (6)
- 表面にウェハから分割された半導体チップが搭載されるとともに、裏面に前記半導体チップと電気的に接続された複数の外部電極が設けられたガラスエポキシを含んだ大判基板を準備し、
前記大判基板の前記裏面に対して当接するように設計された下金型と、前記大判基板の前記表面に対して前記半導体チップを囲むとともに周囲が前記大判基板と当接することにより構成されるキャビティを有するように設計された上金型とを用いたトランスファーモールドにより、前記半導体チップを一括して被覆する樹脂層を形成する工程と、
前記大判基板及び前記樹脂層をダイシングして、前記半導体チップを含んだ個々の半導体装置に分離する工程と、を含み、
前記半導体装置の側面は、前記ダイシングによる切断面によって形成されていること、を特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記金型は、前記キャビティに一本のゲートが設けられており、
前記樹脂層は、前記ゲートを経て前記キャビティに樹脂が充填されて形成されること、を特徴とする半導体装置の製造方法。 - 請求項１又は２のいずれかに記載の半導体装置の製造方法において、
前記大判基板及び前記樹脂層は、前記外部電極が前記半導体装置の側面から後退して形成されるようにダイシングされること、を特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれかに記載の半導体装置の製造方法において、
前記大判基板は、局所的に設けられた第１板厚の第１領域と、前記第１領域の他の領域に設けられた前記第２板厚の第２領域とを含んで構成され、
前記第２板厚は、前記第１板厚よりも板厚が厚く、
前記半導体チップは、前記第１領域に搭載されること、を特徴する半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記大判基板は第１と第２との２枚の絶縁基板が貼着されており、前記第１板厚は前記第１の絶縁基板の板厚であり、前記第２板厚は前記第１と第２の絶縁基板の板厚の和であること、を特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記外部電極は金めっき層を含んで構成されること、を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21619798A JP4215300B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21619798A JP4215300B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008140724A Division JP2008205515A (ja) | 2008-05-29 | 2008-05-29 | 半導体装置の製造方法 |
| JP2008140725A Division JP4911635B2 (ja) | 2008-05-29 | 2008-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049178A JP2000049178A (ja) | 2000-02-18 |
| JP4215300B2 true JP4215300B2 (ja) | 2009-01-28 |
Family
ID=16684804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21619798A Expired - Fee Related JP4215300B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4215300B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242088B2 (en) | 2000-12-29 | 2007-07-10 | Intel Corporation | IC package pressure release apparatus and method |
| JP5668370B2 (ja) * | 2010-08-27 | 2015-02-12 | Tdk株式会社 | セラミック電子部品、及びその製造方法 |
-
1998
- 1998-07-30 JP JP21619798A patent/JP4215300B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049178A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3819574B2 (ja) | 半導体装置の製造方法 | |
| JP2002026182A (ja) | 半導体装置の製造方法 | |
| JP3877454B2 (ja) | 半導体装置の製造方法 | |
| JP3877409B2 (ja) | 半導体装置の製造方法 | |
| JP3877453B2 (ja) | 半導体装置の製造方法 | |
| JP4803855B2 (ja) | 半導体装置の製造方法 | |
| JP4073098B2 (ja) | 半導体装置の製造方法 | |
| JP3877410B2 (ja) | 半導体装置の製造方法 | |
| JP3269025B2 (ja) | 半導体装置とその製造方法 | |
| JP3831504B2 (ja) | リードフレーム | |
| JP3877405B2 (ja) | 半導体装置の製造方法 | |
| JP4215300B2 (ja) | 半導体装置の製造方法 | |
| JPH11163007A (ja) | 半導体装置の製造方法 | |
| JP3819607B2 (ja) | 半導体装置とその製造方法 | |
| JP3203228B2 (ja) | 半導体装置とその製造方法 | |
| JP4162303B2 (ja) | 半導体装置の製造方法 | |
| JP3710942B2 (ja) | 半導体装置の製造方法 | |
| JP3877448B2 (ja) | 半導体装置の製造方法 | |
| JP4911635B2 (ja) | 半導体装置 | |
| JP5121807B2 (ja) | 半導体装置の製造方法 | |
| JP2008066762A (ja) | 半導体チップ搭載用の絶縁基板 | |
| JP3738144B2 (ja) | 半導体装置の製造方法 | |
| JP2008205515A (ja) | 半導体装置の製造方法 | |
| JP2000124167A (ja) | 半導体装置の製造方法 | |
| JP2002050720A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050714 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081104 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |