JP4175096B2 - クロック制御方式及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はクロック制御方式及び方法に関し、特にＣＰＵとＬＣＤコントローラなどの周辺機能ブロックを搭載して、携帯型情報処理装置や携帯型通信機器等を構成する各種デバイスの、逓倍回路及び分周回路を備えたクロック制御方式及び方法に関する。
【０００２】
【従来の技術】
従来、ディジタル回路を使用する情報処理装置や通信機器には、それらの情報処理装置や通信機器に必要な様々な機能を実現するため、クロックで動作する各種のディジタル回路が使用されているが、上記情報処理装置や通信機器を構成する個々のデバイス内でも、複数のディジタル回路が使用され、それらのディジタル回路で実現される機能ブロックの機能の違いによって、ディジタル回路に供給されるクロックの周波数が異ることが多く、それらのディジタル回路を駆動するために、様々な周波数のクロック周波数が使用されている。
【０００３】
このため、周波数の異る複数のクロックが使用される、情報処理装置や通信機器の各デバイス内では、デバイス内あるいは外部に設けられた発振器で生成される基準となるクロック（以下、システム・クロックという）の周波数を、まず逓倍回路で逓倍し、そのデバイス内で使用される各種のクロックの周波数よりも大きい周波数のクロックを生成し、生成された前記クロックを、デバイス内の各種の機能ブロックに使用されている各種のディジタル回路に分配するとき、上記の機能ブロックの前段に設けられた分周回路によって、それぞれのディジタル回路に必要な周波数を有するクロックになるように分周した後、ディジタル回路に供給されている。
【０００４】
上記のように、情報処理装置や通信機器の中で、システム・クロックの周波数を一旦、逓倍回路で逓倍し、さらに、逓倍回路からの出力信号の周波数を分周回路によって分周し、それぞれのディジタル回路が必要とする周波数を有するクロックを生成し、それぞれの機能ブロックのディジタル回路に供給する技術は、例ば、特開２００２−１０８４９０号公報、あるいは、特開２００１−２９６８４２号公報などに示される。
【０００５】
上記の特開２００２−１０８４９０号公報に記載のクロック供給回路の技術は、例えば、ディジタル放送の受信用ＬＳＩにおいて、受信回路及びＤＳＰなどの処理回路にクロックを供給するクロック供給回路、特に、放送信号に対する同期ずれの量に応じて、受信回路に供給するクロックの周波数を切り替えることで送信信号との同期を保ち、また、処理回路の負荷などに応じて処理回路に供給するクロックの周波数を切り替えるクロック供給回路に関するものである。
【０００６】
なお、この技術は、システム・クロックの発生源として低周波数の外部発振器を用い、この低周波数の外部発振器から出力された信号の周波数を逓倍回路で一旦逓倍し、その後、各種の機能回路にそれぞれ必要な周波数のクロックを、別々の分周回路で分周して生成し供給することにより、クロック供給回路としての回路構成を簡略化でき、低消費電力化を実現できるクロック供給回路の技術として開発されている。
【０００７】
また、上記の特開２００１−２９６８４２号公報に記載の技術は、液晶表示パネルを駆動してビデオ画像を表示させるための信号（クロック）を生成する信号生成装置に関する技術であり、安定した動作を実現でき、且つ駆動対象となる液晶表示パネルの構成画素数に任意に対応できる信号生成装置に関する技術である。
【０００８】
上記信号生成装置は、ビデオ信号中の水平同期信号を検出する同期検出回路と、システム・クロックを逓倍回路で逓倍した後、そのクロックの周波数を上記水平同期信号を用いて分周することによって、液晶パネルの信号電極を駆動するための、任意周波数のクロックを生成する分周回路とを備えて構成されている。
【０００９】
このように、情報処理装置や通信機器では、システム・クロックの周波数から、各種装置内の各種のディジタル回路にそれぞれ必要な、互いに周波数の異る各種のクロックを生成するために、上述したような用い方をする逓倍回路及び分周回路を備えて構成されることが多い。
【００１０】
次に、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられる各種デバイスの中の、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）とＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶表示）コントローラなどの周辺機能ブロックを搭載したデバイスにおける、上記逓倍回路及び分周回路を備えた従来のクロック周波数の供給方法について説明する。
【００１１】
携帯型情報処理装置や携帯型通信機器等の各種装置に用いられる、ＣＰＵとＬＣＤコントローラなどの周辺機能ブロックを搭載した各種デバイスでは、携帯型情報処理装置や携帯型通信機器等のバッテリーから電力を供給されているので、装置の動作時間を長く保たせるため、ＣＰＵに低消費電力モードの機能を付加し、システム・クロックの供給を停止させてＣＰＵの動作を停止させ、ＣＰＵによる消費電力を抑制するとともに、システム・クロックの生成のための回路で発生する消費電力を低減して、低消費電力化を図ることができるように構成されているものが多い。
【００１２】
上記低消費電力モードの機能を付加されたＣＰＵを搭載して構成されたデバイスを使用している装置では、ＣＰＵに対する低消費電力モードを設定してシステム・クロックの供給を停止させ、ＣＰＵの動作を停止させることにより消費電力を抑制することができるようになっているので、ＣＰＵの動作を停止させて消費電力を抑制する分、装置の動作時間を長く保たせることができる。
【００１３】
しかし、ＬＣＤコントローラなどのような周辺機能ブロックについては、その機能上の役割から、ＣＰＵの動作が停止しても、その動作を継続させなければならない場合、周辺機能ブロックにクロックを供給するために、継続して逓倍回路及び周辺機能ブロックの前段の分周回路により、システム・クロックから周辺機能ブロックに供給するクロックを生成しなければならない。
【００１４】
一般的には、周辺機能ブロックに要求されるクロックの周波数は、ＣＰＵに要求されるクロックの周波数よりも低い周波数で十分である場合が多いが、周辺機能ブロックの前段に設けられた分周回路に供給される、逓倍回路から出力された信号は、ＣＰＵの前段に設けられた分周回路に供給される信号と同じで、周辺機能ブロックの前段に設けられた分周回路に供給される信号としては、必要以上に周波数の高い信号を供給されていることになるが、必要以上に高い周波数まで一旦逓倍した信号を次の分周回路で、周辺機能ブロックに適した低い周波数まで分周しなければならず、逓倍回路で高い周波数に逓倍すればするほど、それだけ逓倍回路及び分周回路での無駄な消費電力が増加してしまうという問題を有している。
【００１５】
【特許文献１】
特開２００２−１０８４９０号公報 （第１頁〜第３頁、図２）
【特許文献２】
特開２００１−２９６８４２号公報 （第１頁〜第３頁、図１）
【００１６】
【発明が解決しようとする課題】
上述した従来のクロック制御方式及び方法では、一般的には周辺機能ブロックに要求されるクロックの周波数は、ＣＰＵに要求されるクロックの周波数よりも低い周波数で十分である場合が多いにもかかわらず、周辺機能ブロックの前段に設けられた分周回路に供給される逓倍回路から出力される信号は、ＣＰＵの前段に設けられた分周回路に供給される信号と同じで、周辺機能ブロックの前段に設けられた分周回路に供給される信号としては、必要以上に周波数の高い信号を供給されてることになるが、必要以上に高い周波数まで一旦逓倍した信号を次の分周回路で、周辺機能ブロックに適した低い周波数まで分周しなければならず、逓倍回路で高い周波数に逓倍すればするほど、それだけ逓倍回路及び分周回路での無駄な消費電力が増加してしまうという欠点を有している。
【００１７】
本発明の目的は、ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることのできるクロック制御方式及び方法を提供することにある。
【００１８】
【課題を解決するための手段】
第１の発明のクロック制御方式は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、入力されたシステム・クロックの周波数を逓倍して出力する逓倍回路と、前記逓倍回路から出力された信号の周波数を分周して、前記ＣＰＵに供給される第１のクロックを生成する第１の分周回路と、前記逓倍回路から出力された前記信号の周波数を分周して、前記周辺機能ブロックに供給される第２のクロックを生成する第２の分周回路と、前記第１のクロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定するクロック制御手段とを備えることを特徴として構成される。
【００１９】
また、第２の発明のクロック制御方式は、第１の発明のクロック制御方式において、前記クロック制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更させた後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２０】
また、第３の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに供給されるそれぞれのクロックを生成する逓倍回路及び複数の分周回路とを備え、入力されたシステム・クロックの周波数を前記逓倍回路で逓倍した後、前記分周回路でそれぞれ分周して前記クロックとして前記ＣＰＵ及び前記周辺機能ブロックに供給するクロック制御方法において、前記ＣＰＵ用クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更した後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴として構成される。
【００２１】
また、第４の発明のクロック制御方法は、第３の発明のクロック制御方法において、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２２】
また、第５の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び複数の分周回路と、前記ＣＰＵ、前記逓倍回路及び前記分周回路の制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記複数の分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段が、クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴として構成される。
【００２３】
また、第６の発明のクロック制御方法は、第５の発明のクロック制御方法において、前記制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２４】
また、第７の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び分周回路と、前記逓倍回路及び前記分周回路の動作制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段は、前記ＣＰＵから出力される第１のクロック停止許可信号を受信したとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを低消費電力モードに設定することを特徴として構成される。
【００２５】
また、第８の発明のクロック制御方法は、第７の発明のクロック制御方法において、前記制御手段が前記ＣＰＵから出力される第１のクロック停止許可信号の受信がなくなったとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更してから前記ＣＰＵの低消費電力モードを解除することを特徴として構成される。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２７】
図１は、本発明のクロック制御方式及び方法の実施の一形態を示すブロック図である。
【００２８】
図１に示す本発明のクロック制御方式及び方法は、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられるデバイスに搭載され、携帯型情報処理装置や携帯型通信機器等の機能の中で要求される各種の情報・データの処理を行うＣＰＵを、クロックを使用しない低消費電力モードに設定するときに、ＣＰＵの周辺機能ブロックであるＬＣＤコントローラが動作を継続したままの状態にしておかれるのか否かの確認が行われ、ＬＣＤコントローラが動作させたままの状態にしておかれる場合は、まず周波数の逓倍回路として動作するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）の逓倍率を、例えばあらかじめ定められたＮ（正数）分の一の値に下げてＰＬＬからの出力クロックの周波数を低い周波数にし、次に、動作させたままの状態におかれるＬＣＤコントローラの前段にある、周波数の分周回路として動作する分周器の分周率もＮ分の一の値に下げて、逓倍率と分周率の両方の設定変更が行われる。このとき、上記逓倍率と分周率の設定変更の前後で、逓倍率の値と分周率の値の比である“逓倍率／分周率”の値が変わらないように、逓倍率と分周率のそれぞれの設定変更が行われる。
【００２９】
すなわち、本発明では、上記のように、まずＰＬＬの逓倍率が下げられ、ついで分周器の分周率が同じ率で下げられるように設定変更が行われることで、上記周辺機能ブロックに入力されるクロックの周波数は変わらないが、ＰＬＬの逓倍率を下げられるので、ＰＬＬからの出力信号の周波数を低くすることができ、それだけＰＬＬ及び分周器での消費電力を抑制することができる。
【００３０】
なお、図１では、周辺機能ブロックとしてＬＣＤコントローラがＣＰＵとともにデバイスに搭載された場合を示している。
【００３１】
図１に示す本実施の形態のクロック制御方式及び方法は、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられるデバイスに搭載されて、携帯型情報処理装置や携帯型通信機器等の各種の情報・データの処理を行うＣＰＵ６と、ＣＰＵ６の入出力デバイス（図示せず）と接続される周辺機能ブロックであり、分周器４から出力されるクロック１５を入力し、ＬＣＤ（図示せず）にピクセル・クロック（Ｐｉｘｅｌ Ｃｌｏｃｋ）１６を出力するＬＣＤコントローラ７と、入力したシステム・クロック１１の周波数を、後述するクロック制御部５により設定された逓倍率に従って逓倍し、ＰＬＬ出力信号１２として出力するＰＬＬ２と、ＰＬＬ２から出力されるＰＬＬ出力信号１２の周波数を、後述するクロック制御部５により設定される分周率に従って分周し、クロック１４を生成してＣＰＵ６に出力する分周器３と、ＰＬＬ２から出力されるＰＬＬ出力信号１２の周波数を、後述するクロック制御部５により設定された分周率に従って分周し、クロック１５を生成してＬＣＤコントローラ７に出力する分周器４と、ＰＬＬ２に対しＰＬＬ制御信号２１による制御及びＰＬＬ状態監視信号２２による監視を行い、分周器３に対し分周率制御信号２４による制御及び分周器状態監視信号２３による監視を行い、分周器４に対しては分周率制御信号２８による制御及び分周器状態監視信号２７による監視を行い、また、ＣＰＵ６からはクロック停止許可信号２５を受信して、ＣＰＵ６に対する低消費電力モードの設定・解除の制御を開始し、ＣＰＵ制御信号２６によりＣＰＵ６に対して低消費電力モードの設定・解除の制御を行い、さらに、ＬＣＤコントローラ７からのクロック停止許可信号２９を受信するクロック制御部５とから構成されている。
【００３２】
次に、動作を説明する。
【００３３】
まず最初に、ＣＰＵ６の低消費電力モードの設定が行われるときの動作について説明する。
【００３４】
図２は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の一例を示す流れ図である。
【００３５】
図１において、クロック制御部５は、ＣＰＵ６から出力されるクロック停止許可信号２５の受信の有無により、ＣＰＵ６がクロック１４を必要としているか否かを検知する。すなわち、クロック制御部５がＣＰＵ６から出力されるクロック停止許可信号２５を受信したとき（図２のＳ１：Ｓはステップの意を示す）、クロック制御部５はＣＰＵ６がクロック１４を必要としていないことを検知する。
【００３６】
ＣＰＵ６がクロック１４を必要としないことを検知したクロック制御部５は、周辺機能ブロックであるＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかを、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信の有無により確認する（Ｓ２）。
【００３７】
ステップ２で、クロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われて、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が無いとき、すなわち、ＬＣＤコントローラ７が動作したままでＬＣＤが表示状態であることをクロック制御部５が確認したときは、クロック制御部５は、まず、ＰＬＬ２へＰＬＬ制御信号２１を送出して、ＰＬＬ２の逓倍率をあらかじめ定められた逓倍率に下げて、例えばＮ分の一の値に下げて設定変更することによりＰＬＬ２からの出力信号の周波数を低い周波数にする。このＰＬＬ２の逓倍率の設定変更の結果は、ＰＬＬ２からクロック制御部５へＰＬＬ状態監視信号２２によって通知される（Ｓ３）。
【００３８】
その後で、クロック制御部５は、ＬＣＤコントローラ７の前段に設けられた分周器４へ分周率制御信号２８を送出し、ＰＬＬ２の逓倍率の設定変更に対応させて、分周器４の分周率をＮ分の一の値に下げて分周率を設定変更することにより、ＰＬＬ２の逓倍率の設定変更で一旦低い周波数になったＬＣＤコントローラ７に供給されるクロック１５の周波数は前と同じ周波数に戻される。なお、分周器４の分周率の設定変更の結果は、分周器４からクロック制御部５へ分周器状態監視信号２７によって通知される（Ｓ４）。
【００３９】
クロック制御部５は、上記のＰＬＬ２の逓倍率及び分周器４の分周率の設定変更を行った後、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６を低消費電力モードに設定する（Ｓ５）。
【００４０】
上記のように、ＰＬＬ２の逓倍率と分周器４の分周率の両方を、それぞれあらかじめ定められた値、上記の例ではＮ分の一の値に変更することで、分周器４から出力されＬＣＤコントローラ７に入力されるクロックの周波数が、上記の逓倍率と分周率の両方の変更以前のときと変わらない周波数のままで、ＰＬＬ２からの出力信号の周波数を、あらかじめ定められた低い周波数に下げることができる。
【００４１】
なお、ＰＬＬ２の逓倍率と分周器４の分周率の変更に際しては、変更の順序はＰＬＬ２による逓倍率の設定変更が先に行われなければならず、上記に説明した順序と逆の順序で、逓倍率を下げる前に分周率を下げてしまうと、ＬＣＤコントローラ７に入力されるクロック１５の周波数が一時的に上がってしまい、ＬＣＤコントローラ７が正常に動作できなくなる可能性がある。
【００４２】
また、上記ステップ２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われたとき、クロック制御部５は、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が有るとき、すなわち、ＬＣＤコントローラ７がＬＣＤを表示させるための動作状態には無いことを確認したときは、ＰＬＬ２の出力を停止させる出力停止の設定の制御を行い（Ｓ６）、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６を低消費電力モードに設定する（Ｓ５）。
【００４３】
なお、上記ステップ３及びステップ４においてＰＬＬ２の逓倍率と分周器４の分周率の設定変更が行われ、ステップ５においてＣＰＵ６の低消費電力モードの設定が行われた後に、クロック制御部５にＬＣＤコントローラ７からのクロック停止許可信号２９の受信があったときは、クロック制御部５は分周率制御信号２８を分周器４に出力し、分周器４に対して上記ステップ４で行われた分周器４の分周率の設定変更をリセットし、すなわち、分周率をＮ倍に設定してから、ＰＬＬ制御信号２１をＰＬＬ２に出力し、ＰＬＬ２に対して上記ステップ３で行われたＰＬＬ２の逓倍率の設定変更をリセットし、すなわち、逓倍率をＮ倍に設定し、かつ、ＰＬＬ出力停止の設定を行う。
【００４４】
次に、ＣＰＵ６の低消費電力モードの解除が行われるときの動作について説明する。
【００４５】
図３は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の一例を示す流れ図である。
【００４６】
上述したように、図２に示す動作の流れで、図１に示すＣＰＵ６の低消費電力モードの設定が行われてその状態が継続しているものとする。
【００４７】
このような状態にあって、クロック制御部５が、ＣＰＵ６から出力されるクロック停止許可信号２５を受信しなくなったとき（Ｓ１１）、クロック制御部５はＣＰＵ６がクロック１４を必要としていることを検知し、ＬＣＤコントローラ７はＬＣＤの表示のための動作状態にあるかどうかを、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信の有無により確認し（Ｓ１２）、ステップ１２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われて、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が無いとき、すなわち、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態であることをクロック制御部５が確認したときは、クロック制御部５は、まず、ＬＣＤコントローラ７の前段に設けられた分周器４へ分周率制御信号２８を送出して、そのときの分周器４の分周率の値を、低消費電力モードの設定の場合と逆に、Ｎ倍の値に上げて設定変更する。この分周器４の分周率の設定変更の結果は、分周器４からクロック制御部５へ分周器状態監視信号２７によって通知される（Ｓ１３）。
【００４８】
次に、クロック制御部５からＰＬＬ２へＰＬＬ制御信号２１を送出して、そのときのＰＬＬ２の逓倍率の値も、低消費電力モードの設定の場合と逆に、Ｎ倍の値に上げて設定変更し、ＰＬＬ２からの出力信号の周波数を、あらかじめ定められた周波数、すなわち、ＣＰＵの低消費電力モードの設定以前のあらかじめ定められた周波数に戻す。このときのＰＬＬ２の逓倍率の設定変更の結果も、ＰＬＬ２からクロック制御部５へＰＬＬ状態監視信号２２によって通知される（Ｓ１４）。
【００４９】
そして、クロック制御部５は、上記のＰＬＬ２の逓倍率及び分周器４の分周率の設定変更を行った後、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６の低消費電力モードの設定を解除する（Ｓ１５）。
【００５０】
また、ステップ１２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われ、クロック制御部５がＬＣＤコントローラ７からのクロック停止許可信号２９の受信を確認したときは、上述したように、ＰＬＬ２の出力が停止された状態であり、クロック制御部５によって、ステップ３で行われたＰＬＬ２の逓倍率の設定変更が既にリセットされ、かつステップ４で行われた分周器４の分周率の設定変更がリセットされている状態であるので、ステップ１３及びステップ１４の動作を経ずに、クロック制御部５は直接、ＰＬＬ２の出力停止の設定解除の制御をするためのＰＬＬ制御信号２１をＰＬＬ２に送出し、ＰＬＬ２の出力停止の設定解除の制御を行って（Ｓ１６）、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６の低消費電力モードの設定を解除する（Ｓ１５）。
【００５１】
低消費電力モード解除の場合は、上記のように、ＰＬＬ２の逓倍率及び分周器４の分周率の両方の値をそれぞれＮ倍の値に設定変更することによって、低消費電力モード設定の前の、あらかじめ定められた値に戻すことで、ＬＣＤコントローラ７に入力されるクロックの周波数が、上記の逓倍率と分周率の設定変更以前と変わらない周波数の状態で、かつ、ＰＬＬ２からの出力信号の周波数を、ＣＰＵの低消費電力モードの設定以前のあらかじめ定められた周波数に戻すことができる。
【００５２】
上記のように、ＣＰＵ６の低消費電力モードの解除が行われる場合は、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるか否かの確認が行われて、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあった場合に、まず分周器４の分周率が上げられ、次にＰＬＬ２の逓倍率が上げられる。すなわち、ＰＬＬ２の逓倍率と分周器４の分周率の設定変更は、ＣＰＵ６の低消費電力モードの設定時に行われた、ＰＬＬ２の逓倍率と分周器４の分周率の設定変更の順序が入れ替り、分周器４の分周率の変更が先に行われて、その後でＰＬＬ２の逓倍率の変更が行われる。
【００５３】
また、上記に説明したように、ＰＬＬ２の逓倍率の値をあらかじめ定められた低い値に設定変更し、さらに、ＬＣＤコントローラ７の前段に設けられた分周器４の分周率の値を、ＰＬＬ２の逓倍率を低い値に設定変更したと同じ比率で低い値に設定変更させるように構成することにより、ＣＰＵの低消費電力モード状態において、分周器４よりＬＣＤコントローラ７に出力されるクロック１５の周波数を変えないで、ＬＣＤコントローラ７の前段に設けられた分周器４に供給される信号の周波数を、ＣＰＵ６の通常モード状態における場合よりも低く設定でき、ＬＣＤコントローラ７に供給されるクロックを生成するために要する消費電力を従来より低く抑えることができる。
【００５４】
なお、周辺機能ブロックの中には動作時に定常的にクロックなどの信号を出力するものがある。例えば、図１に示したＬＣＤコントローラ７がそのような周辺機能ブロックの一つであり、ＬＣＤコントローラ７のような周辺ブロックは動作時に定常的にピクセル・クロック１６を出力する。ＬＣＤコントローラ７のような周辺機能ブロックから出力されるピクセル・クロックのようなクロックの中には、そのクロックが周辺機能ブロックから出力されている状態の中で上記周波数の変更が行われると、そのクロックの供給を受ける相手機器が正常に動作できない場合がある。
【００５５】
このように場合、すなわち、ピクセル・クロックを出力する、図１に示したＬＣＤコントローラ７に供給されるクロックの周波数が変動する場合、前述した逓倍率・分周率の変更の前後でＬＣＤコントローラ７に供給されるクロックの停止・再開を行うことで、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器（ＬＣＤ）の動作に影響を与えることを防止することができる。このような場合の動作の流れを図４及び図５に示す。
【００５６】
図４は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の他の一例を示す流れ図であり、図５は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の他の一例を示す流れ図である。
【００５７】
図４及び図５は、図２及び図３の場合と同様に、対象となる周辺機能ブロックがＬＣＤコントローラ７の場合を示しているが、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器の動作に影響を与えることを防止する場合の動作の流れを示す流れ図である。図４及び図５に示す動作の流れと図２及び図３に示す動作の流れとの違いは、前述した逓倍率・分周率の変更の前後でＬＣＤコントローラ７に供給されるクロック１５の停止及び再開を行う動作が、ステップ２３、２６、及びステップ３３、３６として動作の流れの中に入っていることである。なお、図２及び図３の場合は、ＰＬＬ２及び分周器４による周波数の変更が、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器（ＬＣＤ）の動作に影響を与えることについては考慮してない場合の動作の流れを示した図である。
【００５８】
図４及び図５において、ステップ２３、３３では、ＬＣＤコントローラ７から出力されるピクセル・クロックの出力が停止され、ステップ２６、３６では、ＬＣＤコントローラ７から出力されるピクセル・クロックの出力が再開される。
【００５９】
以上で動作説明を終える。
【００６０】
なお、図１に示す本実施の形態のクロック制御方式及び方法についての上記の説明では、周辺機能ブロックとして、図示しないＬＣＤに接続されるＬＣＤコントローラ７を示して説明したが、本発明のクロック制御方式及び方法における周辺機能ブロックとしてはＬＣＤコントローラに限定されるものではない。
【００６１】
また、上記の説明では、ＣＰＵ６及びＬＣＤコントローラ７からクロック制御部５へ送出されるクロック停止許可信号２５及びクロック停止許可信号２９は連続的にクロック制御部５へ送出されることで説明したが、それぞれ連続信号でなく、クロック停止を許可する状態になったときに、クロック停止を許可するためのクロック停止許可信号を一度クロック制御部５へ送出し、クロック停止を許可する状態でなくなったときには、そのときにクロック停止の許可を取り消すためのクロック停止不許可信号を送出するようにしてもよい。
【００６２】
【発明の効果】
以上説明したように、本発明のクロック制御方式及び方法は、ＣＰＵを低消費電力モードに設定するにあたって、逓倍回路から出力される信号の周波数を、より低い周波数に変更するため、逓倍回路の逓倍率の値を低い値に設定変更し、ＬＣＤコントローラなどの周辺機能ブロックの前段に設けられる分周回路の分周率の値を、逓倍回路で逓倍率の値を低い値に設定変更した分だけ低い値にするように構成することにより、ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に逓倍回路から供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることができるという効果を有している。
【図面の簡単な説明】
【図１】本発明のクロック制御方式及び方法の実施の一形態を示すブロック図である。
【図２】図１に示すクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の一例を示す流れ図である。
【図３】図１に示すクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の一例を示す流れ図である。
【図４】図１に示すクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の他の一例を示す流れ図である。
【図５】図１に示すクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の他の一例を示す流れ図である。
【符号の説明】
２ ＰＬＬ
３ 分周器
４ 分周器
５ クロック制御部
６ ＣＰＵ
７ ＬＣＤコントローラ
１１ システム・クロック
１２ ＰＬＬ出力信号
１４、１５ クロック
１６ ピクセル・クロック
２１ ＰＬＬ制御信号
２２ ＰＬＬ状態監視信号
２３ 分周器状態監視信号
２４ 分周率制御信号
２５ クロック停止許可信号
２６ ＣＰＵ制御信号
２７ 分周器状態監視信号
２８ 分周率制御信号
２９ クロック停止許可信号
【発明の属する技術分野】
本発明はクロック制御方式及び方法に関し、特にＣＰＵとＬＣＤコントローラなどの周辺機能ブロックを搭載して、携帯型情報処理装置や携帯型通信機器等を構成する各種デバイスの、逓倍回路及び分周回路を備えたクロック制御方式及び方法に関する。
【０００２】
【従来の技術】
従来、ディジタル回路を使用する情報処理装置や通信機器には、それらの情報処理装置や通信機器に必要な様々な機能を実現するため、クロックで動作する各種のディジタル回路が使用されているが、上記情報処理装置や通信機器を構成する個々のデバイス内でも、複数のディジタル回路が使用され、それらのディジタル回路で実現される機能ブロックの機能の違いによって、ディジタル回路に供給されるクロックの周波数が異ることが多く、それらのディジタル回路を駆動するために、様々な周波数のクロック周波数が使用されている。
【０００３】
このため、周波数の異る複数のクロックが使用される、情報処理装置や通信機器の各デバイス内では、デバイス内あるいは外部に設けられた発振器で生成される基準となるクロック（以下、システム・クロックという）の周波数を、まず逓倍回路で逓倍し、そのデバイス内で使用される各種のクロックの周波数よりも大きい周波数のクロックを生成し、生成された前記クロックを、デバイス内の各種の機能ブロックに使用されている各種のディジタル回路に分配するとき、上記の機能ブロックの前段に設けられた分周回路によって、それぞれのディジタル回路に必要な周波数を有するクロックになるように分周した後、ディジタル回路に供給されている。
【０００４】
上記のように、情報処理装置や通信機器の中で、システム・クロックの周波数を一旦、逓倍回路で逓倍し、さらに、逓倍回路からの出力信号の周波数を分周回路によって分周し、それぞれのディジタル回路が必要とする周波数を有するクロックを生成し、それぞれの機能ブロックのディジタル回路に供給する技術は、例ば、特開２００２−１０８４９０号公報、あるいは、特開２００１−２９６８４２号公報などに示される。
【０００５】
上記の特開２００２−１０８４９０号公報に記載のクロック供給回路の技術は、例えば、ディジタル放送の受信用ＬＳＩにおいて、受信回路及びＤＳＰなどの処理回路にクロックを供給するクロック供給回路、特に、放送信号に対する同期ずれの量に応じて、受信回路に供給するクロックの周波数を切り替えることで送信信号との同期を保ち、また、処理回路の負荷などに応じて処理回路に供給するクロックの周波数を切り替えるクロック供給回路に関するものである。
【０００６】
なお、この技術は、システム・クロックの発生源として低周波数の外部発振器を用い、この低周波数の外部発振器から出力された信号の周波数を逓倍回路で一旦逓倍し、その後、各種の機能回路にそれぞれ必要な周波数のクロックを、別々の分周回路で分周して生成し供給することにより、クロック供給回路としての回路構成を簡略化でき、低消費電力化を実現できるクロック供給回路の技術として開発されている。
【０００７】
また、上記の特開２００１−２９６８４２号公報に記載の技術は、液晶表示パネルを駆動してビデオ画像を表示させるための信号（クロック）を生成する信号生成装置に関する技術であり、安定した動作を実現でき、且つ駆動対象となる液晶表示パネルの構成画素数に任意に対応できる信号生成装置に関する技術である。
【０００８】
上記信号生成装置は、ビデオ信号中の水平同期信号を検出する同期検出回路と、システム・クロックを逓倍回路で逓倍した後、そのクロックの周波数を上記水平同期信号を用いて分周することによって、液晶パネルの信号電極を駆動するための、任意周波数のクロックを生成する分周回路とを備えて構成されている。
【０００９】
このように、情報処理装置や通信機器では、システム・クロックの周波数から、各種装置内の各種のディジタル回路にそれぞれ必要な、互いに周波数の異る各種のクロックを生成するために、上述したような用い方をする逓倍回路及び分周回路を備えて構成されることが多い。
【００１０】
次に、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられる各種デバイスの中の、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）とＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶表示）コントローラなどの周辺機能ブロックを搭載したデバイスにおける、上記逓倍回路及び分周回路を備えた従来のクロック周波数の供給方法について説明する。
【００１１】
携帯型情報処理装置や携帯型通信機器等の各種装置に用いられる、ＣＰＵとＬＣＤコントローラなどの周辺機能ブロックを搭載した各種デバイスでは、携帯型情報処理装置や携帯型通信機器等のバッテリーから電力を供給されているので、装置の動作時間を長く保たせるため、ＣＰＵに低消費電力モードの機能を付加し、システム・クロックの供給を停止させてＣＰＵの動作を停止させ、ＣＰＵによる消費電力を抑制するとともに、システム・クロックの生成のための回路で発生する消費電力を低減して、低消費電力化を図ることができるように構成されているものが多い。
【００１２】
上記低消費電力モードの機能を付加されたＣＰＵを搭載して構成されたデバイスを使用している装置では、ＣＰＵに対する低消費電力モードを設定してシステム・クロックの供給を停止させ、ＣＰＵの動作を停止させることにより消費電力を抑制することができるようになっているので、ＣＰＵの動作を停止させて消費電力を抑制する分、装置の動作時間を長く保たせることができる。
【００１３】
しかし、ＬＣＤコントローラなどのような周辺機能ブロックについては、その機能上の役割から、ＣＰＵの動作が停止しても、その動作を継続させなければならない場合、周辺機能ブロックにクロックを供給するために、継続して逓倍回路及び周辺機能ブロックの前段の分周回路により、システム・クロックから周辺機能ブロックに供給するクロックを生成しなければならない。
【００１４】
一般的には、周辺機能ブロックに要求されるクロックの周波数は、ＣＰＵに要求されるクロックの周波数よりも低い周波数で十分である場合が多いが、周辺機能ブロックの前段に設けられた分周回路に供給される、逓倍回路から出力された信号は、ＣＰＵの前段に設けられた分周回路に供給される信号と同じで、周辺機能ブロックの前段に設けられた分周回路に供給される信号としては、必要以上に周波数の高い信号を供給されていることになるが、必要以上に高い周波数まで一旦逓倍した信号を次の分周回路で、周辺機能ブロックに適した低い周波数まで分周しなければならず、逓倍回路で高い周波数に逓倍すればするほど、それだけ逓倍回路及び分周回路での無駄な消費電力が増加してしまうという問題を有している。
【００１５】
【特許文献１】
特開２００２−１０８４９０号公報 （第１頁〜第３頁、図２）
【特許文献２】
特開２００１−２９６８４２号公報 （第１頁〜第３頁、図１）
【００１６】
【発明が解決しようとする課題】
上述した従来のクロック制御方式及び方法では、一般的には周辺機能ブロックに要求されるクロックの周波数は、ＣＰＵに要求されるクロックの周波数よりも低い周波数で十分である場合が多いにもかかわらず、周辺機能ブロックの前段に設けられた分周回路に供給される逓倍回路から出力される信号は、ＣＰＵの前段に設けられた分周回路に供給される信号と同じで、周辺機能ブロックの前段に設けられた分周回路に供給される信号としては、必要以上に周波数の高い信号を供給されてることになるが、必要以上に高い周波数まで一旦逓倍した信号を次の分周回路で、周辺機能ブロックに適した低い周波数まで分周しなければならず、逓倍回路で高い周波数に逓倍すればするほど、それだけ逓倍回路及び分周回路での無駄な消費電力が増加してしまうという欠点を有している。
【００１７】
本発明の目的は、ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることのできるクロック制御方式及び方法を提供することにある。
【００１８】
【課題を解決するための手段】
第１の発明のクロック制御方式は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、入力されたシステム・クロックの周波数を逓倍して出力する逓倍回路と、前記逓倍回路から出力された信号の周波数を分周して、前記ＣＰＵに供給される第１のクロックを生成する第１の分周回路と、前記逓倍回路から出力された前記信号の周波数を分周して、前記周辺機能ブロックに供給される第２のクロックを生成する第２の分周回路と、前記第１のクロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定するクロック制御手段とを備えることを特徴として構成される。
【００１９】
また、第２の発明のクロック制御方式は、第１の発明のクロック制御方式において、前記クロック制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更させた後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２０】
また、第３の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに供給されるそれぞれのクロックを生成する逓倍回路及び複数の分周回路とを備え、入力されたシステム・クロックの周波数を前記逓倍回路で逓倍した後、前記分周回路でそれぞれ分周して前記クロックとして前記ＣＰＵ及び前記周辺機能ブロックに供給するクロック制御方法において、前記ＣＰＵ用クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更した後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴として構成される。
【００２１】
また、第４の発明のクロック制御方法は、第３の発明のクロック制御方法において、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２２】
また、第５の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び複数の分周回路と、前記ＣＰＵ、前記逓倍回路及び前記分周回路の制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記複数の分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段が、クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴として構成される。
【００２３】
また、第６の発明のクロック制御方法は、第５の発明のクロック制御方法において、前記制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴として構成される。
【００２４】
また、第７の発明のクロック制御方法は、ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び分周回路と、前記逓倍回路及び前記分周回路の動作制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段は、前記ＣＰＵから出力される第１のクロック停止許可信号を受信したとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを低消費電力モードに設定することを特徴として構成される。
【００２５】
また、第８の発明のクロック制御方法は、第７の発明のクロック制御方法において、前記制御手段が前記ＣＰＵから出力される第１のクロック停止許可信号の受信がなくなったとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更してから前記ＣＰＵの低消費電力モードを解除することを特徴として構成される。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２７】
図１は、本発明のクロック制御方式及び方法の実施の一形態を示すブロック図である。
【００２８】
図１に示す本発明のクロック制御方式及び方法は、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられるデバイスに搭載され、携帯型情報処理装置や携帯型通信機器等の機能の中で要求される各種の情報・データの処理を行うＣＰＵを、クロックを使用しない低消費電力モードに設定するときに、ＣＰＵの周辺機能ブロックであるＬＣＤコントローラが動作を継続したままの状態にしておかれるのか否かの確認が行われ、ＬＣＤコントローラが動作させたままの状態にしておかれる場合は、まず周波数の逓倍回路として動作するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）の逓倍率を、例えばあらかじめ定められたＮ（正数）分の一の値に下げてＰＬＬからの出力クロックの周波数を低い周波数にし、次に、動作させたままの状態におかれるＬＣＤコントローラの前段にある、周波数の分周回路として動作する分周器の分周率もＮ分の一の値に下げて、逓倍率と分周率の両方の設定変更が行われる。このとき、上記逓倍率と分周率の設定変更の前後で、逓倍率の値と分周率の値の比である“逓倍率／分周率”の値が変わらないように、逓倍率と分周率のそれぞれの設定変更が行われる。
【００２９】
すなわち、本発明では、上記のように、まずＰＬＬの逓倍率が下げられ、ついで分周器の分周率が同じ率で下げられるように設定変更が行われることで、上記周辺機能ブロックに入力されるクロックの周波数は変わらないが、ＰＬＬの逓倍率を下げられるので、ＰＬＬからの出力信号の周波数を低くすることができ、それだけＰＬＬ及び分周器での消費電力を抑制することができる。
【００３０】
なお、図１では、周辺機能ブロックとしてＬＣＤコントローラがＣＰＵとともにデバイスに搭載された場合を示している。
【００３１】
図１に示す本実施の形態のクロック制御方式及び方法は、携帯型情報処理装置や携帯型通信機器等の各種装置に用いられるデバイスに搭載されて、携帯型情報処理装置や携帯型通信機器等の各種の情報・データの処理を行うＣＰＵ６と、ＣＰＵ６の入出力デバイス（図示せず）と接続される周辺機能ブロックであり、分周器４から出力されるクロック１５を入力し、ＬＣＤ（図示せず）にピクセル・クロック（Ｐｉｘｅｌ Ｃｌｏｃｋ）１６を出力するＬＣＤコントローラ７と、入力したシステム・クロック１１の周波数を、後述するクロック制御部５により設定された逓倍率に従って逓倍し、ＰＬＬ出力信号１２として出力するＰＬＬ２と、ＰＬＬ２から出力されるＰＬＬ出力信号１２の周波数を、後述するクロック制御部５により設定される分周率に従って分周し、クロック１４を生成してＣＰＵ６に出力する分周器３と、ＰＬＬ２から出力されるＰＬＬ出力信号１２の周波数を、後述するクロック制御部５により設定された分周率に従って分周し、クロック１５を生成してＬＣＤコントローラ７に出力する分周器４と、ＰＬＬ２に対しＰＬＬ制御信号２１による制御及びＰＬＬ状態監視信号２２による監視を行い、分周器３に対し分周率制御信号２４による制御及び分周器状態監視信号２３による監視を行い、分周器４に対しては分周率制御信号２８による制御及び分周器状態監視信号２７による監視を行い、また、ＣＰＵ６からはクロック停止許可信号２５を受信して、ＣＰＵ６に対する低消費電力モードの設定・解除の制御を開始し、ＣＰＵ制御信号２６によりＣＰＵ６に対して低消費電力モードの設定・解除の制御を行い、さらに、ＬＣＤコントローラ７からのクロック停止許可信号２９を受信するクロック制御部５とから構成されている。
【００３２】
次に、動作を説明する。
【００３３】
まず最初に、ＣＰＵ６の低消費電力モードの設定が行われるときの動作について説明する。
【００３４】
図２は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の一例を示す流れ図である。
【００３５】
図１において、クロック制御部５は、ＣＰＵ６から出力されるクロック停止許可信号２５の受信の有無により、ＣＰＵ６がクロック１４を必要としているか否かを検知する。すなわち、クロック制御部５がＣＰＵ６から出力されるクロック停止許可信号２５を受信したとき（図２のＳ１：Ｓはステップの意を示す）、クロック制御部５はＣＰＵ６がクロック１４を必要としていないことを検知する。
【００３６】
ＣＰＵ６がクロック１４を必要としないことを検知したクロック制御部５は、周辺機能ブロックであるＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかを、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信の有無により確認する（Ｓ２）。
【００３７】
ステップ２で、クロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われて、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が無いとき、すなわち、ＬＣＤコントローラ７が動作したままでＬＣＤが表示状態であることをクロック制御部５が確認したときは、クロック制御部５は、まず、ＰＬＬ２へＰＬＬ制御信号２１を送出して、ＰＬＬ２の逓倍率をあらかじめ定められた逓倍率に下げて、例えばＮ分の一の値に下げて設定変更することによりＰＬＬ２からの出力信号の周波数を低い周波数にする。このＰＬＬ２の逓倍率の設定変更の結果は、ＰＬＬ２からクロック制御部５へＰＬＬ状態監視信号２２によって通知される（Ｓ３）。
【００３８】
その後で、クロック制御部５は、ＬＣＤコントローラ７の前段に設けられた分周器４へ分周率制御信号２８を送出し、ＰＬＬ２の逓倍率の設定変更に対応させて、分周器４の分周率をＮ分の一の値に下げて分周率を設定変更することにより、ＰＬＬ２の逓倍率の設定変更で一旦低い周波数になったＬＣＤコントローラ７に供給されるクロック１５の周波数は前と同じ周波数に戻される。なお、分周器４の分周率の設定変更の結果は、分周器４からクロック制御部５へ分周器状態監視信号２７によって通知される（Ｓ４）。
【００３９】
クロック制御部５は、上記のＰＬＬ２の逓倍率及び分周器４の分周率の設定変更を行った後、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６を低消費電力モードに設定する（Ｓ５）。
【００４０】
上記のように、ＰＬＬ２の逓倍率と分周器４の分周率の両方を、それぞれあらかじめ定められた値、上記の例ではＮ分の一の値に変更することで、分周器４から出力されＬＣＤコントローラ７に入力されるクロックの周波数が、上記の逓倍率と分周率の両方の変更以前のときと変わらない周波数のままで、ＰＬＬ２からの出力信号の周波数を、あらかじめ定められた低い周波数に下げることができる。
【００４１】
なお、ＰＬＬ２の逓倍率と分周器４の分周率の変更に際しては、変更の順序はＰＬＬ２による逓倍率の設定変更が先に行われなければならず、上記に説明した順序と逆の順序で、逓倍率を下げる前に分周率を下げてしまうと、ＬＣＤコントローラ７に入力されるクロック１５の周波数が一時的に上がってしまい、ＬＣＤコントローラ７が正常に動作できなくなる可能性がある。
【００４２】
また、上記ステップ２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われたとき、クロック制御部５は、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が有るとき、すなわち、ＬＣＤコントローラ７がＬＣＤを表示させるための動作状態には無いことを確認したときは、ＰＬＬ２の出力を停止させる出力停止の設定の制御を行い（Ｓ６）、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６を低消費電力モードに設定する（Ｓ５）。
【００４３】
なお、上記ステップ３及びステップ４においてＰＬＬ２の逓倍率と分周器４の分周率の設定変更が行われ、ステップ５においてＣＰＵ６の低消費電力モードの設定が行われた後に、クロック制御部５にＬＣＤコントローラ７からのクロック停止許可信号２９の受信があったときは、クロック制御部５は分周率制御信号２８を分周器４に出力し、分周器４に対して上記ステップ４で行われた分周器４の分周率の設定変更をリセットし、すなわち、分周率をＮ倍に設定してから、ＰＬＬ制御信号２１をＰＬＬ２に出力し、ＰＬＬ２に対して上記ステップ３で行われたＰＬＬ２の逓倍率の設定変更をリセットし、すなわち、逓倍率をＮ倍に設定し、かつ、ＰＬＬ出力停止の設定を行う。
【００４４】
次に、ＣＰＵ６の低消費電力モードの解除が行われるときの動作について説明する。
【００４５】
図３は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の一例を示す流れ図である。
【００４６】
上述したように、図２に示す動作の流れで、図１に示すＣＰＵ６の低消費電力モードの設定が行われてその状態が継続しているものとする。
【００４７】
このような状態にあって、クロック制御部５が、ＣＰＵ６から出力されるクロック停止許可信号２５を受信しなくなったとき（Ｓ１１）、クロック制御部５はＣＰＵ６がクロック１４を必要としていることを検知し、ＬＣＤコントローラ７はＬＣＤの表示のための動作状態にあるかどうかを、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信の有無により確認し（Ｓ１２）、ステップ１２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われて、ＬＣＤコントローラ７からのクロック停止許可信号２９の受信が無いとき、すなわち、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態であることをクロック制御部５が確認したときは、クロック制御部５は、まず、ＬＣＤコントローラ７の前段に設けられた分周器４へ分周率制御信号２８を送出して、そのときの分周器４の分周率の値を、低消費電力モードの設定の場合と逆に、Ｎ倍の値に上げて設定変更する。この分周器４の分周率の設定変更の結果は、分周器４からクロック制御部５へ分周器状態監視信号２７によって通知される（Ｓ１３）。
【００４８】
次に、クロック制御部５からＰＬＬ２へＰＬＬ制御信号２１を送出して、そのときのＰＬＬ２の逓倍率の値も、低消費電力モードの設定の場合と逆に、Ｎ倍の値に上げて設定変更し、ＰＬＬ２からの出力信号の周波数を、あらかじめ定められた周波数、すなわち、ＣＰＵの低消費電力モードの設定以前のあらかじめ定められた周波数に戻す。このときのＰＬＬ２の逓倍率の設定変更の結果も、ＰＬＬ２からクロック制御部５へＰＬＬ状態監視信号２２によって通知される（Ｓ１４）。
【００４９】
そして、クロック制御部５は、上記のＰＬＬ２の逓倍率及び分周器４の分周率の設定変更を行った後、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６の低消費電力モードの設定を解除する（Ｓ１５）。
【００５０】
また、ステップ１２でクロック制御部５により、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるかどうかの確認が行われ、クロック制御部５がＬＣＤコントローラ７からのクロック停止許可信号２９の受信を確認したときは、上述したように、ＰＬＬ２の出力が停止された状態であり、クロック制御部５によって、ステップ３で行われたＰＬＬ２の逓倍率の設定変更が既にリセットされ、かつステップ４で行われた分周器４の分周率の設定変更がリセットされている状態であるので、ステップ１３及びステップ１４の動作を経ずに、クロック制御部５は直接、ＰＬＬ２の出力停止の設定解除の制御をするためのＰＬＬ制御信号２１をＰＬＬ２に送出し、ＰＬＬ２の出力停止の設定解除の制御を行って（Ｓ１６）、ＣＰＵ制御信号２６をＣＰＵ６に出力してＣＰＵ６の低消費電力モードの設定を解除する（Ｓ１５）。
【００５１】
低消費電力モード解除の場合は、上記のように、ＰＬＬ２の逓倍率及び分周器４の分周率の両方の値をそれぞれＮ倍の値に設定変更することによって、低消費電力モード設定の前の、あらかじめ定められた値に戻すことで、ＬＣＤコントローラ７に入力されるクロックの周波数が、上記の逓倍率と分周率の設定変更以前と変わらない周波数の状態で、かつ、ＰＬＬ２からの出力信号の周波数を、ＣＰＵの低消費電力モードの設定以前のあらかじめ定められた周波数に戻すことができる。
【００５２】
上記のように、ＣＰＵ６の低消費電力モードの解除が行われる場合は、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあるか否かの確認が行われて、ＬＣＤコントローラ７がＬＣＤの表示のための動作状態にあった場合に、まず分周器４の分周率が上げられ、次にＰＬＬ２の逓倍率が上げられる。すなわち、ＰＬＬ２の逓倍率と分周器４の分周率の設定変更は、ＣＰＵ６の低消費電力モードの設定時に行われた、ＰＬＬ２の逓倍率と分周器４の分周率の設定変更の順序が入れ替り、分周器４の分周率の変更が先に行われて、その後でＰＬＬ２の逓倍率の変更が行われる。
【００５３】
また、上記に説明したように、ＰＬＬ２の逓倍率の値をあらかじめ定められた低い値に設定変更し、さらに、ＬＣＤコントローラ７の前段に設けられた分周器４の分周率の値を、ＰＬＬ２の逓倍率を低い値に設定変更したと同じ比率で低い値に設定変更させるように構成することにより、ＣＰＵの低消費電力モード状態において、分周器４よりＬＣＤコントローラ７に出力されるクロック１５の周波数を変えないで、ＬＣＤコントローラ７の前段に設けられた分周器４に供給される信号の周波数を、ＣＰＵ６の通常モード状態における場合よりも低く設定でき、ＬＣＤコントローラ７に供給されるクロックを生成するために要する消費電力を従来より低く抑えることができる。
【００５４】
なお、周辺機能ブロックの中には動作時に定常的にクロックなどの信号を出力するものがある。例えば、図１に示したＬＣＤコントローラ７がそのような周辺機能ブロックの一つであり、ＬＣＤコントローラ７のような周辺ブロックは動作時に定常的にピクセル・クロック１６を出力する。ＬＣＤコントローラ７のような周辺機能ブロックから出力されるピクセル・クロックのようなクロックの中には、そのクロックが周辺機能ブロックから出力されている状態の中で上記周波数の変更が行われると、そのクロックの供給を受ける相手機器が正常に動作できない場合がある。
【００５５】
このように場合、すなわち、ピクセル・クロックを出力する、図１に示したＬＣＤコントローラ７に供給されるクロックの周波数が変動する場合、前述した逓倍率・分周率の変更の前後でＬＣＤコントローラ７に供給されるクロックの停止・再開を行うことで、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器（ＬＣＤ）の動作に影響を与えることを防止することができる。このような場合の動作の流れを図４及び図５に示す。
【００５６】
図４は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の他の一例を示す流れ図であり、図５は、図１に示す本発明のクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の他の一例を示す流れ図である。
【００５７】
図４及び図５は、図２及び図３の場合と同様に、対象となる周辺機能ブロックがＬＣＤコントローラ７の場合を示しているが、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器の動作に影響を与えることを防止する場合の動作の流れを示す流れ図である。図４及び図５に示す動作の流れと図２及び図３に示す動作の流れとの違いは、前述した逓倍率・分周率の変更の前後でＬＣＤコントローラ７に供給されるクロック１５の停止及び再開を行う動作が、ステップ２３、２６、及びステップ３３、３６として動作の流れの中に入っていることである。なお、図２及び図３の場合は、ＰＬＬ２及び分周器４による周波数の変更が、ＬＣＤコントローラ７から出力されるピクセル・クロックの供給を受ける相手機器（ＬＣＤ）の動作に影響を与えることについては考慮してない場合の動作の流れを示した図である。
【００５８】
図４及び図５において、ステップ２３、３３では、ＬＣＤコントローラ７から出力されるピクセル・クロックの出力が停止され、ステップ２６、３６では、ＬＣＤコントローラ７から出力されるピクセル・クロックの出力が再開される。
【００５９】
以上で動作説明を終える。
【００６０】
なお、図１に示す本実施の形態のクロック制御方式及び方法についての上記の説明では、周辺機能ブロックとして、図示しないＬＣＤに接続されるＬＣＤコントローラ７を示して説明したが、本発明のクロック制御方式及び方法における周辺機能ブロックとしてはＬＣＤコントローラに限定されるものではない。
【００６１】
また、上記の説明では、ＣＰＵ６及びＬＣＤコントローラ７からクロック制御部５へ送出されるクロック停止許可信号２５及びクロック停止許可信号２９は連続的にクロック制御部５へ送出されることで説明したが、それぞれ連続信号でなく、クロック停止を許可する状態になったときに、クロック停止を許可するためのクロック停止許可信号を一度クロック制御部５へ送出し、クロック停止を許可する状態でなくなったときには、そのときにクロック停止の許可を取り消すためのクロック停止不許可信号を送出するようにしてもよい。
【００６２】
【発明の効果】
以上説明したように、本発明のクロック制御方式及び方法は、ＣＰＵを低消費電力モードに設定するにあたって、逓倍回路から出力される信号の周波数を、より低い周波数に変更するため、逓倍回路の逓倍率の値を低い値に設定変更し、ＬＣＤコントローラなどの周辺機能ブロックの前段に設けられる分周回路の分周率の値を、逓倍回路で逓倍率の値を低い値に設定変更した分だけ低い値にするように構成することにより、ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に逓倍回路から供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることができるという効果を有している。
【図面の簡単な説明】
【図１】本発明のクロック制御方式及び方法の実施の一形態を示すブロック図である。
【図２】図１に示すクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の一例を示す流れ図である。
【図３】図１に示すクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の一例を示す流れ図である。
【図４】図１に示すクロック制御方式及び方法におけるＣＰＵを低消費電力モードに設定する動作の他の一例を示す流れ図である。
【図５】図１に示すクロック制御方式及び方法におけるＣＰＵの低消費電力モードの設定を解除する動作の他の一例を示す流れ図である。
【符号の説明】
２ ＰＬＬ
３ 分周器
４ 分周器
５ クロック制御部
６ ＣＰＵ
７ ＬＣＤコントローラ
１１ システム・クロック
１２ ＰＬＬ出力信号
１４、１５ クロック
１６ ピクセル・クロック
２１ ＰＬＬ制御信号
２２ ＰＬＬ状態監視信号
２３ 分周器状態監視信号
２４ 分周率制御信号
２５ クロック停止許可信号
２６ ＣＰＵ制御信号
２７ 分周器状態監視信号
２８ 分周率制御信号
２９ クロック停止許可信号
Claims (8)
- ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、入力されたシステム・クロックの周波数を逓倍して出力する逓倍回路と、前記逓倍回路から出力された信号の周波数を分周して、前記ＣＰＵに供給される第１のクロックを生成する第１の分周回路と、前記逓倍回路から出力された前記信号の周波数を分周して、前記周辺機能ブロックに供給される第２のクロックを生成する第２の分周回路と、前記第１のクロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定するクロック制御手段とを備えることを特徴とするクロック制御方式。
- 請求項１記載のクロック制御方式において、前記クロック制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更させた後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴とするクロック制御方式。
- ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに供給されるそれぞれのクロックを生成する逓倍回路及び複数の分周回路とを備え、入力されたシステム・クロックの周波数を前記逓倍回路で逓倍した後、前記分周回路でそれぞれ分周して前記クロックとして前記ＣＰＵ及び前記周辺機能ブロックに供給するクロック制御方法において、前記ＣＰＵ用クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更した後、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴とするクロック制御方法。
- 請求項３記載のクロック制御方法において、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる前記分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴とするクロック制御方法。
- ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び複数の分周回路と、前記ＣＰＵ、前記逓倍回路及び前記分周回路の制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記複数の分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段が、クロックを使用しない低消費電力モードに前記ＣＰＵを設定するとき、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを前記低消費電力モードに設定することを特徴とするクロック制御方法。
- 請求項５記載のクロック制御方法において、前記制御手段は、前記ＣＰＵの前記低消費電力モードを解除するとき、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更させてから前記ＣＰＵの前記低消費電力モードの設定を解除することを特徴とするクロック制御方法。
- ＣＰＵと、前記ＣＰＵの周辺機能ブロックと、前記ＣＰＵ及び前記周辺機能ブロックに使用されるクロックを生成する逓倍回路及び分周回路と、前記逓倍回路及び前記分周回路の動作制御を行う制御手段とを備え、入力されたシステム・クロックの周波数を前記逓倍回路が逓倍して、前記ＣＰＵと前記ＣＰＵの周辺機能ブロックとの前段にそれぞれ第１の分周回路及び第２の分周回路として接続された前記分周回路にそれぞれ入力し、前記逓倍回路から出力された信号の周波数を前記第１の分周回路が分周して前記ＣＰＵ用クロックとして前記ＣＰＵに供給し、前記逓倍回路から出力された信号の周波数を前記第２の分周回路が分周して前記周辺機能ブロック用クロックとして前記周辺機能ブロックに供給するクロック制御方法において、前記制御手段は、前記ＣＰＵから出力される第１のクロック停止許可信号を受信したとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記逓倍回路の逓倍率の値をＮ（正数）分の一に設定変更させた後、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ分の一に設定変更させてから前記ＣＰＵを低消費電力モードに設定することを特徴とするクロック制御方法。
- 請求項７記載のクロック制御方法において、前記制御手段が前記ＣＰＵから出力される第１のクロック停止許可信号の受信がなくなったとき、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信の有無により前記周辺機能ブロックが動作を継続中であるか否かの確認を行い、前記周辺機能ブロックから出力される第２のクロック停止許可信号の受信がなかったとき、前記周辺機能ブロックが動作を継続中であると判定し、前記周辺機能ブロックの前段に設けられる第２の分周回路の分周率の値をＮ倍に設定変更した後、前記逓倍回路の逓倍率の値をＮ倍に設定変更してから前記ＣＰＵの低消費電力モードを解除することを特徴とするクロック制御方法。
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| CN105553804A (zh) * | 2015-12-11 | 2016-05-04 | 中国航空工业集团公司西安航空计算技术研究所 | 一种可变速率1553b协议处理器电路及方法 |
| CN105322961A (zh) * | 2015-12-11 | 2016-02-10 | 上海交通大学 | 低功耗宽锁定范围的注入锁定式双模预分频器 |
| US11068018B2 (en) * | 2016-10-25 | 2021-07-20 | Dolphin Design | System and method for power management of a computing system with a plurality of islands |
| WO2018171063A1 (zh) * | 2017-03-24 | 2018-09-27 | 华为技术有限公司 | 一种移动终端 |
| CN109521834B (zh) * | 2018-10-31 | 2021-04-06 | 武汉精立电子技术有限公司 | 一种dp信号产生装置及方法 |
| US11392166B2 (en) * | 2019-11-25 | 2022-07-19 | Silicon Laboratories Inc. | Clock skew detection and management |
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| JP2000222061A (ja) | 1999-02-03 | 2000-08-11 | Matsushita Electric Ind Co Ltd | クロック制御方法および制御回路 |
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| JP2001127598A (ja) * | 1999-10-29 | 2001-05-11 | Oki Micro Design Co Ltd | 周波数逓倍回路 |
| JP2001296842A (ja) | 2000-02-07 | 2001-10-26 | Casio Comput Co Ltd | 信号生成装置 |
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