JP4166486B2

JP4166486B2 - 薄膜トランジスタ基板

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Publication number: JP4166486B2
Application number: JP2002055913A
Authority: JP
Inventors: 昌哉中山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-03-01
Filing date: 2002-03-01
Publication date: 2008-10-15
Anticipated expiration: 2022-03-01
Also published as: JP2003255859A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ基板に係り、更に詳しくは、多結晶シリコン膜を能動層に用いた薄膜トランジスタを有し、液晶や有機ＥＬ（Electroluminescence）素子などを用いたアクティブマトリクス表示装置に適用される薄膜トランジスタ基板に関する。
【０００２】
【従来の技術】
従来、アクティブマトリクス方式の表示装置、例えば、画素毎にＴＦＴ素子（Thin Film Transistor）等のスイッチング素子が設けられた液晶パネルは、表示品質の点でもＣＲＴ(Cathode-Ray Tube)に匹敵するほど優れているため、携帯テレビやパーソナルコンピュータなどのディスプレイなどに使用されている。
【０００３】
近年、アクティブマトリクス方式のアクティブ素子として、アモルファスシリコンＴＦＴに替えて、多結晶シリコン（ポリシリコン）ＴＦＴが使用されるようになってきている。アモルファスシリコンＴＦＴは電流担体の移動度が低いため画素駆動用のドライバＩＣを別途用意してＴＦＴ基板と接続する必要があるが、ポリシリコンＴＦＴは電流担体の移動度が大きいのでドライバＩＣをＴＦＴ基板上に画素用ＴＦＴと一体的に形成することができる。これにより、ドライバＩＣを別途用意する必要がなく、液晶パネルなどのコストを削減することできるという利点がある。
【０００４】
図１０は従来のポリシリコンＴＦＴ基板の製造方法を示す断面図である。図１０（ａ）に示すように、従来のポリシリコンＴＦＴ基板の製造方法は、まず、ガラスなどの透明絶縁性基板１００上に、下から順に、膜厚が５０ｎｍのシリコン窒化膜（ＳｉＮ膜）１０２と膜厚が１００ｎｍのシリコン酸化膜（ＳｉＯ₂膜）１０４とを成膜してバッファー層１０６とする。なお、ＳｉＮ膜１０２は、透明絶縁性基板１００からＴＦＴ素子への汚染物の拡散を防止するブロック膜として機能する。
【０００５】
その後、バッファー層１０６上にポリシリコン膜などの半導体層を成膜し、フォトエッチングにより、この半導体層を島状にパターニングして半導体層パターン１０８を形成する（マスク工程（１））。
【０００６】
次いで、図１０（ｂ）に示すように、半導体層パターン１０８及びバッファー層１０６上に、膜厚が１００ｎｍのＳｉＯ₂膜と膜厚が４００ｎｍのアルミニウム膜（Ａｌ膜）とを順次成膜し、続いて、これらの膜をフォトエッチングによりパターニングして、ゲート絶縁膜１１０及びゲート電極１１２とする（マスク工程（２））。
【０００７】
次いで、図１０（ｃ）に示すように、ゲート電極１１２をマスクにして、Ｐ⁺（リン）イオンを半導体層パターン１０８中に注入することにより、ｎチャネルＴＦＴのソース部１０８ａ及びドレイン部１０８ｂを形成する。これにより、ゲート電極１１２、ゲート絶縁膜１１０、ソース部１０８ａ及びドレイン部１０８ｂを有するＴＦＴ素子１１１が形成される。
【０００８】
なお、ドライバなどの周辺回路をＣＭＯＳ回路で透明絶縁性基板１００上に一体的に形成する場合は、まず、半導体層パターン１１８が形成された透明絶縁性基板１００の全面にＰ⁺イオンを注入してｎ型のソース部及びドレイン部を形成する。続いて、画素及び周辺回路用のｎチャネルＴＦＴが形成される領域をレジスト膜などのマスクで被覆し、周辺回路のｐチャネルＴＦＴが形成される領域に、選択的にＢ⁺（ボロン）イオンなどの不純物をＰ⁺イオンの約２倍以上のドーズ量で注入する。これにより、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのソース部及びドレイン部がそれぞれ形成される（マクス工程（２ａ））。
【０００９】
次いで、図１０（ｄ）に示すように、図１０（ｃ）の構造の上に膜厚が４００ｎｍのＳｉＯ₂膜からなる層間絶縁膜１１６を成膜する。続いて、ソース部１０８ａ及びドレイン部１０８ｂ上の層間絶縁膜１１６をフォトエッチングより開口して第１コンタクトホール１１６ａを形成する（マスク工程（３））。
【００１０】
続いて、層間絶縁膜１１６上に膜厚が４００ｎｍのモリブデン（Ｍｏ）膜を成膜し、このＭｏ膜をフォトエッチングによりパターニングする。これにより、ソース部１０８ａ及びドレイン部１０８ｂにそれぞれ接続されるソース電極１１８ａ及びドレイン電極１１８ｂが形成される。これと同時に、ドレイン電極１１８ａがパネル表示内部からパネル表示外部に延在する配線１１８ｃが形成される。この配線１１８ｃは透明絶縁性基板１００上にパネル表示部と一体的に形成される周辺回路のドレイン駆動回路に接続される。
【００１１】
次いで、図１０（ｅ）に示すように、膜厚が３００ｎｍのシリコン窒化膜（ＳｉＮ）膜からなる保護膜１２０を成膜し、ソース部１０８ａ上の保護膜１２０をフォトエッチングにより開口して第２のコンタクトホール１２０ａを形成する（マスク工程（５））。
【００１２】
この保護膜１２０は、外部から侵入するＮａイオンなどの可動イオンをブロックすることにより、ＴＦＴ素子の特性劣化を防止すると共に、外部から侵入する汚染物をブロックすることにより、配線１１８ｃの腐食を防止するために設けられる。
【００１３】
次いで、保護膜１２０上にＩＴＯ（Indium Tin Oxide）を成膜し、このＩＴＯ膜をフォトエッチングによりパターニングすることにより、ソース部１０８ａにソース電極１１８ａを介して電気的に接続される画素電極１２２を形成する（マスク工程（６））。
【００１４】
以上説明したように、従来のポリシリコンＴＦＴ基板の製造方法においては、ｎチャネルＴＦＴのみを形成する場合、少なくとも６回のマスク工程が必要であり、また、Ｃ−ＭＯＳを形成する場合では、少なくとも７回のマスク工程が必要である。なお、各マスク工程は、１）基板洗浄、２）フォトレジスト塗布、３）乾燥、４）露光、５）現像、６）ベーキング、７）薄膜のエッチング又は不純物イオン注入、及び、８）レジスト剥離の８つの小工程を有する。
【００１５】
【発明が解決しようとする課題】
前述したように、従来のポリシリコンＴＦＴの製造方法においては、マスク工程を少なくとも６回行う必要がある。マスク工程が多くなると必然的に製造工数が多くなるため、膨大な設備投資を行う必要があり、その結果、製造コストの上昇を招くことになる。
【００１６】
製造工数を削減する方法として、保護膜１２０を形成しない形態として、その成膜工程とコンタクトホール形成に係るマスク工程とを省略する方法がある。しかし、保護膜１２０を省略すると、外部からの可動イオンの侵入を防止する膜が存在しないため可動イオンによってＴＦＴ素子１１１の特性が劣化しやすく、またパネル表示外部に形成された配線１１８ｃが露出するようになるため外部からの汚染物によって配線１１８ｃが腐食しやすくなり、その結果、ポリシリコンＴＦＴ基板の歩留りが低下してしまう。
【００１７】
本発明は以上の問題点を鑑みて創作されたものであり、製造工数を削減することができると共に、外部からの汚染物によるＴＦＴ素子の特性劣化及びパネル表示外部に形成された配線の腐食を防止できる薄膜トランジスタ基板を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記問題を解決するため、本発明は薄膜トランジスタ基板に係り、絶縁性基板と、前記絶縁性基板の上の表示部となる領域の所定部に形成され、ソース部及びドレイン部を備えた半導体層と前記半導体層の上に形成されたゲート絶縁膜と前記ゲート絶縁膜の上に形成されたゲート電極とにより構成される薄膜トランジスタと、前記薄膜トランジスタを含む所定領域上に形成され、下から順にシリコン酸化膜及びシリコン窒化膜からなる積層層間絶縁膜と、前記薄膜トランジスタを含む所定領域以外の領域上に形成され、前記シリコン酸化膜と同一膜からなる単層層間絶縁膜とにより構成される層間絶縁膜と、前記薄膜トランジスタのソース部上の前記積層層間絶縁膜に形成されたソース部コンタクトホールと、前記薄膜トランジスタのドレイン部上の前記積層層間絶縁膜に形成されたドレイン部コンタクトホールと、前記ソース部コンタクトホールを介して前記ソース部に接続されたソース電極と、前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、前記ソース電極と同一膜で形成されたドレイン電極と、前記積層層間絶縁膜上に、前記ドレイン電極と一体的に形成されて、前記表示部から外側部に延在した配線と、主要部が前記単層層間絶縁膜に接触して形成され、前記ソース電極を介して前記ソース部に接続された表示電極と、一部が前記単層層間絶縁膜に接触して形成されると共に、前記表示電極と同一膜で形成され、かつ前記ドレイン電極の所定部を被覆するドレイン電極保護膜と、一部が前記単層層間絶縁膜に接触すると共に、前記表示電極と同一膜で形成され、かつ前記配線を被覆する配線保護膜とを有することを特徴としている。
【００１９】
本発明の薄膜トランジスタ基板では、透明絶縁性基板の表示部となる領域の所定部に薄膜トランジスタが形成され、この薄膜トランジスタは汚染物の侵入を防止する層間絶縁膜（例えばシリコン窒化膜又はそれを含む積層膜）により被覆されている。そして、薄膜トランジスタのソース部及びドレイン部上の層間絶縁膜にはコンタクトホールが形成され、このコンタクトホールを介してソース部及びドレイン部にそれぞれ接続されたソース電極及びドレイン電極が形成されている。ソース電極にはコンタクトホールを介さずに表示電極（例えばＩＴＯ膜など）が直接接続されている。さらに、ドレイン電極が表示部から外側に延在する配線は、表示電極と同一膜で形成された配線保護膜により被覆されている。
【００２０】
本発明によれば、層間絶縁膜に可動イオンなどの汚染物の侵入を防止する機能をもたせて従来の絶縁性保護膜の機能を兼ねるようにしたので、従来技術と違って、ソース電極、ドレイン電極及び配線を形成した後にＳｉＮ膜などからなる絶縁性保護膜を特別に形成する必要がない。表示部から外側に延在する配線においては、外部からの汚染物の侵入を防止するため、絶縁性保護膜で被覆する代わりに、表示電極と同一膜で形成された配線保護膜で被覆されるようにしている。
【００２１】
このように、本発明の薄膜トランジスタ基板では、絶縁性保護膜を省略した簡易な構造でありながら、表示電極と同一膜で形成された配線保護膜が外部から配線への汚染物の拡散を防止するブロック膜として機能するようにしているので、表示部の外側部に形成された配線の腐食を防止することができる。しかも、層間絶縁膜に汚染物の侵入を防止する機能をもたせたので、絶縁性保護膜を特別に形成することなくＴＦＴ素子の可動イオンによる特性劣化を防止することができる。
【００２３】
本発明に関係する薄膜トランジスタ基板の製造方法では、ＴＦＴ素子の上方に汚染物の侵入を防止するための絶縁性保護膜を特別に形成する必要がない。このため、絶縁性保護膜を成膜する工程を省略できると共に、ソース電極と表示電極とを接続するためのコンタクトホールの形成に係るマスク工程を省略することができる。このように、マスク工程を削減することができるので製造コストの低減に寄与するところが大きい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１及び図２は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図である。
【００２６】
第１実施形態の薄膜トランジスタ基板の製造方法は、図１（ａ）に示すように、まず、ガラスなどからなる透明絶縁性基板１０の上に、ＣＶＤにより、下から順に、ＳｉＮ膜１２ａ及びＳｉＯ₂膜１２ｂをそれぞれ５０ｎｍ／１００ｎｍの膜厚で成膜してバッファー層１２とする。このバッファー層１２はＳｉＮ膜１２ａを含むため、透明絶縁性基板１０側からＴＦＴ素子への汚染物の拡散を防止するブロック膜として機能する。
【００２７】
その後、バッファー層１２上に膜厚が５０ｎｍのポリシリコン（ｐ−Ｓｉ）膜などを成膜し、フォトエッチングによりこのｐ−Ｓｉ膜をパターニングして島状の半導体層１４を形成する（マスク工程（１））。この半導体層１４は絶縁性基板１０上のパネル表示部となる領域の所定部に形成される。
【００２８】
次いで、半導体層１４及びバッファー層１２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ₂膜をＣＶＤにより成膜し、続いて、このＳｉＯ₂膜上に膜厚が４００ｎｍのＡｌ膜をスパッタリングにより成膜する。
【００２９】
続いて、図１（ｂ）に示すように、フォトエッチングにより、Ａｌ膜及びＳｉＯ₂膜をパターニングすることにより、Ａｌ膜からなるゲート電極２０とゲート絶縁膜１６とを形成する（マスク工程（２））。
【００３０】
なお、ゲート電極２０の材料としてＡｌ膜の上にＭｏ膜、Ｔｉ膜又はＷ膜などの高融点金属膜を形成したものを使用してもよいし、またＡｌ膜の代わりにＡｌ−Ｓｉ膜又はＡｌ−Ｎｄ膜などのＡｌ合金膜を使用してもよい。
【００３１】
次いで、図１（ｃ）に示すように、ゲート電極２０をマスクに使用して、Ｐ⁺イオンを半導体層１４中に注入し、続いてエキシマレーザーを照射してＰ⁺イオンを活性化させることにより、ｎチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂを形成する。これにより、ゲート電極２０、ゲート絶縁膜１６、ソース部１４ａ及びドレイン部１４ｂを有するＴＦＴ素子２１が形成される。
【００３２】
なお、ドライバなどの周辺回路をＣ−ＭＯＳ回路で形成する場合は、まず、ｎチャネルＴＦＴを形成するため、透明絶縁性基板１０の全面にＰ⁺イオンを注入する。その後、ｎチャネルＴＦＴ領域をレジストマスクで覆い、ｐチャネルＴＦＴ領域に選択的にＢ⁺イオンなどの不純物を上記Ｐ⁺イオンの２倍以上のドーズ量で注入することにより、ｎチャネルＴＦＴ及びｐチャネルＴＦＴを形成することができる（マスク工程（２ａ））。
【００３３】
あるいは、逆に、透明絶縁性基板１０の全面にＢ⁺イオンなどの不純物を注入してｐチャネルＴＦＴを形成し、次いで、ｐチャネルＴＦＴ領域をレジストマスクで覆い、ｎチャネルＴＦＴの領域に選択的にＰ⁺イオンを上記Ｂ⁺イオンの２倍以上のドーズ量で注入してもよい。
【００３４】
次いで、図１（ｄ）に示すように、図１（ｃ）の構造の上に、膜厚が５０ｎｍのＳｉＯ₂膜２２ａ及び膜厚が３５０ｎｍのＳｉＮ膜２２ｂをＣＶＤにより順次成膜して層間絶縁膜２２とする。この層間絶縁膜２２はＳｉＮ膜２２ｂを含むので、Ｎａなどの可動イオンのＴＦＴ素子２１への拡散を防止するブロック膜として機能する。なお、ＳｉＯ₂膜２２ａを形成しない形態としてもよい。
【００３５】
その後、同図に示すように、ソース部１４ａ及びドレイン部１４ｂ上の層間絶縁膜２２をフォトエッチングにより開口してソース部コンタクトホール２２ｘ及びドレイン部コンタクトホール２２ｙを形成する。続いて、層間絶縁膜２２上及びソース部及びドレイン部コンタクトホール２２ｘ，２２ｙの内面上に、下から順に、例えばＴｉ膜／Ａｌ膜／Ｍｏ膜をそれぞれ３０ｎｍ／３００ｎｍ／５０ｎｍの膜厚でスパッタ法により成膜して、それらの膜により構成される金属膜を形成する。
【００３６】
次いで、図２（ａ）に示すように、この金属膜上にレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにて金属膜をエッチングすることにより、ソース部１４ａ及びドレイン部１４ｂにそれぞれ接続されるソース電極２６ａ及びドレイン電極２６ｂを形成すると同時に、パネル表示外部に配線２６ｃを形成する。この配線は、ＴＦＴ素子２１のドレイン電極２６ｂがパネル表示外部に延在して透明絶縁性基板１０上にパネル表示部と一体的に設けられる周辺回路のドレイン駆動回路に接続されるものである。
【００３７】
なお、ソース電極２６ａ、ドレイン電極２６ｂ及び配線２６ｃを構成する金属膜としてはＴｉ膜／Ａｌ膜／Ｍｏ膜に限定されるものではなく、Ａｌ膜の上下にそれぞれ形成される高融点金属膜は、Ｔｉ、Ｍｏ、Ｃｒ、Ｔａ及びＷの群から選択される１つの金属又はそれらの合金を使用することができる。またＡｌ膜の上下に同じ高融点金属膜を使用してもよいし、あるいは異なる高融点金属膜を組み合わせて使用してもよい。また、Ａｌ膜上に高融点金属膜を形成しないで、下から順に、高融点金属膜／Ａｌ膜の積層膜にしてもよい。また、Ａｌ膜は、Ａｌを主成分としていれば、Ｓｉ、Ｃｕ、Ｗ、Ｔｉ又はＴａなどとの合金膜であってもよい。さらにこれら金属膜の成膜方法もスパッタ法に限らず、ＣＶＤ法や真空蒸着法等であっても良いし、その膜厚も必要に応じて任意である。
【００３８】
一般的に、Ａｌ配線は腐食しやすく、又熱工程を経た場合にヒロックと呼ばれる凹凸が配線層周囲に生じて配線間ショートを起こしやすい特性をもつため、上記した積層構造や材料を適宜選択して使用することが好ましい。
【００３９】
次いで、図２（ａ）の構造の上に、透明導電膜の一例であるＩＴＯ（Indium Tin Oxide）膜をスパッタ法などにより成膜する。ＩＴＯ膜の成膜条件の一例として、スパッタ装置を用いて、Ａｒ：２５０ｓｃｃｍ、Ｏ₂：０．４ｓｃｃｍ、圧力：０．８Ｐａ、ＤＣ電力１Ｗ／ｃｍ²、基板温度３０℃の条件で成膜することができる。
【００４０】
次いで、図２（ｂ）に示すように、ＩＴＯ膜上の画素電極となる領域及びパネル表示外部に形成された配線２６ｃを被覆する領域にレジスト膜（不図示）をパターニングし、このレジスト膜をマスクにして、ＩＴＯ膜をエッチングする。これにより、ソース部１４ａにソース電極２６ａを介して接続される画素電極２８（表示電極）が形成されると共に、パネル表示外部には画素電極２８と同一膜で形成された配線保護膜２８ａが配線２６ｃを被覆して形成される。このとき、レジスト膜が形成されていない領域のＩＴＯ膜の下のドレイン電極２６ｂはエッチングされずに残存する。なお、画素電極の材料としてＩＴＯ膜を例示したが、この代わりにＳｎＯ₂膜を使用してもよい。
【００４１】
以上により、本発明の実施形態の薄膜トランジスタ基板３０が完成する。
【００４２】
次に、薄膜トランジスタ基板３０を平面からみた様子を説明する。図３は本発明の第１実施形態の薄膜トランジスタ基板を示す平面図である。
【００４３】
図３に示すように、第１実施形態の薄膜トランジスタ基板３０は、透明絶縁性基板１０上に、水平方向に延びる複数のゲートバスライン（ゲート電極）２０と垂直方向に延びる複数のデータバスライン（ドレイン電極）２６ｂとが設けられ、これらにより画素領域が画定されている。画素領域内には透明なＩＴＯ膜からなる画素電極２８が形成されている。
【００４４】
ゲートバスライン２０は透明絶縁性基板１０上にパネル表示部と一体的に形成された周辺回路のゲート駆動回路（不図示）に接続されている。また、データバスライン２６ｂは、それがパネル表示内部からパネル表示外部に延び出した配線２６ｃにつながっており、この配線２６ｃは周辺回路のドレイン駆動回路（不図示）に接続されている。この配線２６ｃは、その表面及び側面が画素電極２８と同一膜（ＩＴＯ膜）からなる配線保護膜２８ａにより被覆されている。図３のＩＩＩ−ＩＩＩに沿った断面図が図２（ｂ）のパネル表示外部の構造に対応する。
【００４５】
また、画素領域の左下部にはＴＦＴ素子２１が設けられている。このＴＦＴ素子２１のドレイン部１４ｂは、層間絶縁膜２２に形成されたドレイン部コンタクトホール２２ｙを介してデータバスライン２６ｂと接続されている。一方、ＴＦＴ素子２１のソース部１４ａは、層間絶縁膜２２に形成されたソース部コンタクトホール２２ｘを介してソース電極２６ａに接続され、このソース電極２６ａはコンタクトホールを介さないで画素電極２８に直接接続されている。図３のＩ−Ｉに沿った断面図とＩＩ−ＩＩに沿った断面図とを合成した断面図が図２（ｂ）のパネル表示内部の構造に相当する。
【００４６】
なお、図３では薄膜トランジスタ基板３０の一つの画素領域を例示しており、赤色（Ｒ）画素、緑色（Ｇ）画素及び青色（Ｂ）画素の３個の画素領域で表示単位であるピクセルを構成する。
【００４７】
本実施形態の薄膜トランジスタ基板３０では、透明絶縁性基板１０の上方にＴＦＴ素子２１が形成され、ＴＦＴ素子２１はＳｉＮ膜２２ｂを含む層間絶縁膜２２により被覆されている。ソース部１４ａ及びドレイン部１４ｂ上の層間絶縁膜２２にはソース部コンタクトホール２２ｘ及びドレイン部コンタクトホール２２ｙが形成され、これらを介してソース部１４ａ及びドレイン部１４ｂにソース電極２６ａ及びドレイン電極２６ｂがそれぞれ接続されている。ソース電極２６ａにはコンタクトホールを介さずに画素電極２８が直接接続されている。さらにパネル表示外部に形成された配線２６ｃは、画素電極２８と同一膜で形成された配線保護膜２８ａにより被覆されている。
【００４８】
このように、本実施形態の薄膜トランジスタ基板３０では、絶縁性保護膜を省略して、その代わりに層間絶縁膜２２がＳｉＮ膜２２ｂを含むようにすることで、層間絶縁膜２２がＴＦＴ素子２１への可動イオンなどの汚染物の侵入を防止するブロック膜として機能するようにしている。しかし絶縁性保護膜を省略すると汚染物による配線２６ｃの腐食が発生する恐れがあるため、配線２６ｃを画素電極２８と同一膜からなる配線保護膜２８ａで被覆して、この配線保護膜２８ａが配線への汚染物の侵入を防止するブロック膜として機能するようにしている。このようにすることにより、構造が簡易でその製造工数を少なくできるにもかかわらず、汚染物による配線２６ｃの腐食が防止されると共に、可動イオンによるＴＦＴ素子２１の特性劣化が防止される。
【００４９】
なお、ドレイン電極２６ｂはパネル表示内部に形成されるものであって外部には直接露出することがないため、本実施形態ではドレイン電極２６ｂを配線保護膜２６ｃ（ＩＴＯ膜）で被覆しない形態を例示したが、ドレイン電極２６ｂも配線保護膜２６ｃ（ＩＴＯ膜）で被覆されるようにしてもよい。
【００５０】
また、本実施形態の薄膜トランジスタ基板の製造方法においては、絶縁性保護膜を成膜する工程を省略できると共に、ソース電極２６ａと画素電極２８とを電気的に接続させるためのコンタクトホールを形成するためのマスク工程を省略することができる。つまり、従来技術を用いるとマスク工程は６回必要であるが、本実施形態では５工程となり、従来技術のマスク工程数に対して１工程削減することができる（Ｃ−ＭＯＳを形成する場合は７工程から６工程に減少）。
【００５１】
なお、ＴＦＴ素子２１の信頼性の向上やオフリーク電流の低減のためにソース部１４ａ及びドレイン部１４ｂをＬＤＤ構造とする場合には、高濃度不純物領域を形成するためのマスク工程を一回追加すればよい。
【００５２】
（第２の実施の形態）
図４及び図５は本発明の第２の実施の形態の薄膜トランジスタ基板の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、第１実施形態に対してマスク工程を増加させずにＬＤＤ構造を形成する点にある。なお、第１実施形態と同一工程においては、その詳しい説明を省略する。
【００５３】
まず。図４（ａ）の断面構造が得られるまでの工程を説明する。図４（ａ）に示すように、第１実施形態と同様な方法により、透明絶縁性基板１０上にＣＶＤにより、ＳｉＮ膜１２ａ及びＳｉＯ₂膜１２ｂからなるバッファー層１２を形成する。その後、バッファー層１２上にポリシリコン（ｐ−Ｓｉ）膜などを成膜し、フォトエッチングにより、ｐ−Ｓｉ膜をパターニングして島状の半導体層１４を形成する（マスク工程（１））。
【００５４】
次いで、半導体層１４及びバッファー層１２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ₂膜１６ａをＣＶＤにより成膜する。続いて、ＳｉＯ₂膜１６ａ上にＡｌ膜をスパッタリングにより成膜する。
【００５５】
次いで、Ａｌ膜上にレジスト膜３２をパターニングし、このレジスト膜３２をマスクにしてＡｌ膜をウェットエッチングしてゲート電極２０とする。このとき、ゲート電極２０がレジスト膜３２のパターンから片側で０．３〜２μｍ、好適には1μｍ程度サイドエッチングするようにする。これにより、図４（ａ）に示す構造が得られる。
【００５６】
次いで、図４（ｂ）に示すように、同じくレジスト膜３２をマスクにしてＳｉＯ₂膜１６ａを異方性エッチングすることにより、ゲート絶縁膜１６とする。このとき、ゲート絶縁膜１６はレジスト膜３２のパターンと略同一のパターンで形成される。（マスク工程（２））。
【００５７】
これにより、Ａｌ膜からなるゲート電極２０とその幅より片側で１μｍ程度太い幅を有するゲート絶縁膜１６とが形成され、いわゆる階段形状が得られる。
【００５８】
次いで、図４（ｃ）に示すように、レジスト膜３２を除去した後、ゲート電極２０及びゲート絶縁膜１６をマスクにして、Ｐ⁺イオンを半導体層１４に低加速エネルギーで、かつ高濃度で注入することにより、ゲート絶縁膜１６の両側面から外側の半導体層１４に高濃度不純物領域（ｎ⁺層）を形成する。この工程は、例えば、イオンドーピング装置を用いて加速エネルギー１０ｋｅＶ，ドーズ量１×１０¹⁵atoms/cm²の条件でＰ⁺イオンを注入すればよい。
【００５９】
続いて、ゲート電極２０をマスクにし、かつゲート絶縁膜１６を通して、Ｐ⁺イオンを高加速エネルギーで、かつ低濃度で注入することにより、ゲート電極２０の両側面から外側のゲート絶縁膜１６の直下の半導体層１４中に低濃度不純物領域（ｎ^-層）を形成する。この工程は、例えば、イオンドーピング装置を用いて加速エネルギー７０ｋｅＶ、ドーズ量５×１０¹³atoms/cm²の条件でＰ⁺イオンを注入すればよい。その後、エキシマレーザーを照射してＰ⁺イオンの活性化を行う。
【００６０】
これにより、ｎチャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂが形成され、しかもｎ^-層がチャネルとドレイン部１４ｂとの間に設けられたｎチャネルＴＦＴのＬＤＤ構造が形成される。
【００６１】
なお、特に図示していないが、ドライバなどの周辺回路をＬＤＤ構造を有するＣ−ＭＯＳ回路で形成する場合は、まず、ｎチャネルＴＦＴ（画素用ＴＦＴを含む）を形成するために、透明絶縁性基板１０の全面に上記したようにＰ⁺イオンを２回注入する。続いて、ｎチャネルＴＦＴをレジスト膜でマスクした状態で、ｐチャネルＴＦＴ領域のみに選択的にＢ⁺イオンを上記したＰ⁺イオンの２倍程度以上のドーズ量で２回注入する（マスク工程（２ａ））。
【００６２】
例えば、ゲート電極及びゲート絶縁膜をマスクにして、B⁺イオンを加速エネルギー１０ｋｅＶ、ドーズ量２×１０¹⁵atoms/cm²の条件でドーピングし、続いて、ゲート電極をマスクして、かつゲート絶縁膜を通して、B⁺イオンを加速エネルギー７０ｋｅＶ、ドーズ量２×１０¹⁴atoms/cm²の条件でドーピングすればよい。
【００６３】
これにより、ｎ型がｐ型に反転してp⁺層及びp^-層が形成されてｐチャネルＴＦＴのＬＤＤ構造が形成される。このとき、ｎチャネルＴＦＴとｐチャネルＴＦＴとではそれらのＬＤＤ長（チャネルとドレインと間に設けられたｎ^-層又はｐ^-層の幅）が略同一の長さで形成される。
【００６４】
このようにゲート絶縁膜１６及びゲート電極２０を階段形状に形成し、不純物イオンを所定の条件で２回注入することにより、第１実施形態に対してマスク工程を増加させずにＬＤＤ構造を有するｎチャネルＴＦＴを形成することができる。
【００６５】
次いで、第１の実施形態と同様な方法で、図４（ｄ）に示すように、図４（ｃ）の構造の上にＳｉＯ₂膜２２ａ及びＳｉＮ膜２２ｂからなる層間絶縁膜２２を成膜し、層間絶縁膜２２をエッチングしてソース部及びドレイン部コンタクトホール２２ｘ，２２ｙを形成する。
【００６６】
次いで、図５（ａ）に示すように、第１実施形態と同様な方法により、ソース部１４ａ及びドレイン部１４ｂにそれぞれ接続されるソース電極２６ａ及びドレイン電極２６ｂを形成すると同時に、パネル表示外部に配線２６ｃを形成する。
【００６７】
続いて、図５（ｂ）に示すように、第１実施形態と同様な方法により、ソース電極２６ａに接続される画素電極２８を形成する同時に、画素電極２８と同一膜からなる配線保護膜２８ａをパネル表示外部の配線２６ｃを被覆するようにして形成する。
【００６８】
以上により、第２実施形態の薄膜トランジスタ基板３０ａが完成する。
【００６９】
第２実施形態の薄膜トランジスタ基板の製造方法では、ｎチャネルＴＦＴを作成する場合、マスク工程が５回であって、またＣＭＯＳを作成する場合、マスク工程が６回であり、第１実施形態とマスク工程数が同数であるが、第１実施形態ではＬＤＤ構造の形成工程を含まず、第２実施形態ではＬＤＤ構造の形成工程を含んでいる。つまり、第１実施形態に基づいてＬＤＤ構造を作成する場合はマスク工程を１工程追加する必要があるが、第２実施形態の製造方法を用いることにより、第１実施形態に対してマスク工程数を増加させることなくＬＤＤ構造を形成することができるようになる。
【００７０】
しかも、従来技術においてＬＤＤ構造を形成するためのマスク工程を１回としてＣ−ＭＯＳを作成する場合、マスク工程はトータルで８回必要であることを考慮すると、第２実施形態の薄膜トランジスタ基板の製造方法を用いることにより工程数が大幅に削減されることが分かる。
【００７１】
（第３の実施の形態）
図６及び図７は本発明の第３実施の形態の薄膜トランジスタ基板の製造方法を示す断面図である。第３実施形態が第１実施形態と異なる点は、透明導電膜（画素電極や配線保護膜など）と層間絶縁膜との密着性を向上させるため、透明導電膜が層間絶縁膜のうちのＳｉＯ₂膜に接触して形成されるようにしたことである。
【００７２】
第３実施形態の薄膜トランジスタ基板の製造方法は、まず、図６（ａ）に示すように、第１実施形態と同様な方法により、図１（ｄ）と同一の構造を作成する（マスク工程１〜３）。なお、図６（ａ）では、図を簡易にするため層間絶縁膜２２のうちのＳｉＯ₂膜２２ａが平坦な状態で形成されているように描かれている。
【００７３】
その後、図６（ａ）の構造上に、第１実施形態と同様な方法により、下から順に、Ｔｉ膜、Ａｌ膜及びＭｏ膜を成膜して、これらの膜により構成される金属膜を形成する。
【００７４】
続いて、図６（ｂ）に示すように、金属膜上にレジスト膜４２をパターニングし、このレジスト膜４２をマスクにして金属膜をエッチングすることにより、ＴＦＴ素子２１のソース部１４ａ及びドレイン部１４ｂに接続されると共に、ソース部１４ａから層間絶縁膜２２上に延在してドレイン部１４ｂにつながる金属カバーパターン２６ｘを形成する。このとき同時に、パネル表示外部には、金属カバーパターン２６ｘがドレイン部１４ｂからパネル表示外部に延在する配線２６ｃが形成される。
【００７５】
次いで、図６（ｃ）に示すように、金属カバーパターン２６ｘ及び配線２６ｃをマスクにして、層間絶縁膜２２のうちの上部のＳｉＮ膜２２ｂを選択的にエッチングする。ＳｉＮ膜２２ｂのエッチングは、エッチング選択比（ＳｉＮ膜のエッチレート／ＳＩＯ₂膜のエッチレート）がある程度高い例えばＣＦ₄／Ｏ₂系などの混合ガスを用いたドラエッチングにより行われる。
【００７６】
これにより、ＳｉＮ膜２２ｂが金属カバーパターン２６ｘ及び配線２６ｃと略同一のパターンにパターニングされると共に、金属カバーパターン２６ｘ及び配線２６ｃ以外の領域では層間絶縁膜２２のうちの下部のＳｉＯ₂膜２２ａが露出する。
【００７７】
次いで、ＳｉＯ₂膜２２ａ、金属カバーパターン２６ｘ及び配線２６ｃの上にＩＴＯ膜を成膜する。このとき、金属カバーパターン２６ｘ及び配線２６ｃ以外の領域ではＩＴＯ膜がＳｉＯ₂膜２２ａの直上に成膜されるため、ＩＴＯ膜は密着性のよい状態で形成される。
【００７８】
その後、このＩＴＯ膜上の画素電極になる領域とドレイン部１４ｂ上の領域と配線２６ｃをカバーする領域とにレジスト膜（不図示）をパターニングする。続いて、図７（ａ）に示すように、このレジスト膜をマスクにしてＩＴＯ膜をエッチングすることにより、ソース部１４ａ上の金属カバーパターン２６ｘ上から画素部に延在する画素電極２８を形成する。このとき同時に、ドレイン電極保護膜２８ｂがドレイン部１４ｂ領域上の金属カバーパターン２６ｘを覆って形成されると共に、配線保護膜２８ａが配線２６ｃを覆って形成される。また、ドレイン電極保護膜２８ｂは、その一端部がＳｉＯ₂膜２２ａに接触して形成されると共に、配線保護膜２８ａは、その両端部がＳｉＯ₂膜２２ａに接触した状態で形成される。
【００７９】
次いで、図７（ｂ）に示すように、画素電極２８及びドレイン電極保護膜２８ｂをマスクにして、これらの間に露出した金属カバーパターン２６ｘをエッチングする。これにより、図７（ｂ）に示すように、ソース部１４ａからドレイン部１４ｂに延在する金属カバーパターン２６が分離されて、ソース部１４ａと画素電極２８との間に介在するソース電極２６ａが形成されると共に、ドレイン部１４ｂとドレイン電極保護膜２８ｂとの間に介在するドレイン電極２８ｂが形成される。その後、透明絶縁性基板１０を所定の条件で熱処理する。
【００８０】
以上により、第３実施形態の薄膜トランジスタ基板３０ｂが完成する。
【００８１】
第３実施形態の薄膜トランジスタ基板の製造方法では、第１実施形態と同様に、従来技術を用いるとマスク工程は６回必要であるのに対し、本実施形態では５工程となり、従来技術のマスク工程数に対して１工程削減することができる（Ｃ−ＭＯＳを形成する場合は７工程から６工程に減少）。なお、ＬＤＤ構造を作成する場合はマスク工程を１工程追加すればよい。
【００８２】
第１実施形態では、画素電極２８及び配線保護膜２８ａは層間絶縁膜２２のうちの上部のＳｉＮ膜２２ｂに接触して形成されるため、剥がれが発生する場合が想定される。これは、一般的に画素電極２８の材料であるＩＴＯ膜が、ＳｉＮ膜上よりＳｉＯ₂膜上に成膜される方が剥がれにくい特性をもっているからである。
【００８３】
第３実施形態では、かかる不具合を解消するため、画素電極２８の主要部が層間絶縁膜２２のうちのＳｉＯ₂膜２２ａの直上に成膜されるように工夫されているので、画素電極２８の密着性が向上して剥がれが防止される。また、配線保護膜２８ａ及びドレイン配線保護膜２８ｂにおいても、それらの透明絶縁性基板１０側の一部がＳｉＯ₂膜２２ａに接触して形成されるようにしたので、それらの密着性が向上して剥がれが防止される。
【００８４】
（第４の実施の形態）
図８及び図９は第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図である。第４実施形態は、第２実施形態と同様な方法でＬＤＤ構造を有するＴＦＴ素子を形成し、かつ第３実施形態と同様な方法により画素電極などの剥がれを防止するものである。第２実施形態と第３実施形態と同一工程においてはその詳しい説明を省略する。
【００８５】
第４実施形態の薄膜トランジスタ基板の製造方法は、まず、図８（ａ）に示すように、第２実施形態と同様な方法により、図４（ｄ）に示す構造と同一のものを作成する。なお、図８（ａ）においても、説明を簡易にするため層間絶縁膜２２のうちのＳｉＯ₂膜２２ａが平坦な状態で形成されているように描かれている。
【００８６】
その後、図８（ｂ）に示すように、第３の実施形態と同様な方法により、ＴＦＴ素子２１のソース部１４ａからドレイン部１４ｂにつながる金属カバーパターン２６ｘを形成すると同時に、パネル表示外部に配線２６ｃを形成する。
【００８７】
次いで、図８（ｃ）に示すように、第３の実施形態と同様な方法により、金属カバーパターン２６ｘ及び配線２６ｃをマスクにして層間絶縁膜２２のうちのＳｉＮ膜２２ｂのみを選択的にエッチングする。
【００８８】
次いで、図９（ａ）に示すように、第３の実施形態と同様な方法により、ソース部１４ａ上の金属カバーパターン２６ｘに接続される画素電極２８を形成すると同時に、ドレイン部１４ｂ上の金属カバーパターン２６ｘ上にドレイン電極保護膜２８ｂを形成し、また配線２６ｃを覆う配線保護膜２８ａを形成する。
【００８９】
続いて、図９（ｂ）に示すように、第３の実施形態と同様な方法により、画素電極２８及びドレイン電極保護膜２８ｂをマスクにして、金属カバーパターン２６ｘの露出部をエッチングする。これにより、第３実施形態と同様に、ソース部１４ａからドレイン部１４ｂにつながる金属カバーパターン２６が分離されて、ソース部１４ａと画素電極２８との間にソース電極２６ａが形成され、またドレイン部１４ｂとドレイン電極保護膜２８ｂとの間にドレイン電極２８ｂが形成される。その後、透明絶縁性基板１０を所定の条件で熱処理する。
【００９０】
以上により、第４実施形態の薄膜トランジスタ基板３０ｃが製造される。
【００９１】
第４実施形態の薄膜トランジスタ基板の製造方法では、第２実施形態と同様に、ＬＤＤ構造を有するｎチャネルＴＦＴを作成する場合、マスク工程が５回であり、ＣＭＯＳを作成する場合、マスク工程が６回であって、第１実施形態のマスク工程数を増加することなくＬＤＤ構造を形成することができるようになる。しかも、従来技術に比べると工程数が大幅に削減される。
【００９２】
さらには、第３実施形態と同様に、画素電極２８の主要部がＳｉＯ₂膜２２ａの直上に形成され、また配線保護膜２８ａ及びドレイン電極保護膜２８ｂの一部分がＳｉＯ₂膜２２ａに接触して形成されるので、これらの膜の密着性が向上して剥がれが防止される。
【００９３】
以上、第１〜第４の実施の形態により、この発明の詳細を説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記実施の形態の変更はこの発明の範囲に含まれる。
【００９４】
例えば、第１〜第４実施形態ではアクティブマトリクスタイプの液晶表示パネルに用いられる薄膜トランジスタ基板を例示したが、薄膜トランジスタを用いたアクティブマトリクスタイプの有機ＥＬディスプレイなどにも同様に適用することができる。
【００９５】
（付記１）絶縁性基板と、
前記絶縁性基板の上の表示部となる領域の所定部に形成され、ソース部及びドレイン部を備えた半導体層と、前記半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とにより構成される薄膜トランジスタと、
前記薄膜トランジスタを被覆する層間絶縁膜と、
前記薄膜トランジスタのソース部上の前記層間絶縁膜に形成されたソース部コンタクトホールと、
前記薄膜トランジスタのドレイン部上の前記層間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に接続されたソース電極と、
前記ソース電極を介して前記ソース部に接続された表示電極と、
前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、前記ソース電極と同一膜で形成されたドレイン電極と、
前記ドレイン電極と一体的に形成されて、前記表示部から外側部に延在する配線と、
前記配線を被覆し、かつ前記表示電極と同一膜で形成された配線保護膜とを有することを特徴とする薄膜トランジスタ基板。
【００９６】
（付記２）前記層間絶縁膜は、シリコン窒化膜又はシリコン窒化膜を含む積層膜であることを特徴とする付記１に記載の薄膜トランジスタ基板。
【００９７】
（付記３）絶縁性基板と、
前記絶縁性基板の上の表示部となる領域の所定部に形成され、ソース部及びドレイン部を備えた半導体層と前記半導体層の上に形成されたゲート絶縁膜と前記ゲート絶縁膜の上に形成されたゲート電極とにより構成される薄膜トランジスタと、
前記薄膜トランジスタを含む所定領域上に形成され、下から順にシリコン酸化膜及びシリコン窒化膜からなる積層層間絶縁膜と、前記薄膜トランジスタを含む所定領域以外の領域上に形成され、前記シリコン酸化膜と同一膜からなる単層層間絶縁膜とにより構成される層間絶縁膜と、
前記薄膜トランジスタのソース部上の前記積層層間絶縁膜に形成されたソース部コンタクトホールと、
前記薄膜トランジスタのドレイン部上の前記積層層間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に接続されたソース電極と、
前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、前記ソース電極と同一膜で形成されたドレイン電極と、
前記単層層間絶縁膜上に、前記ドレイン電極と一体的に形成されて、前記表示部から外側部に延在した配線と、
主要部が前記単層層間絶縁膜に接触して形成され、前記ソース電極を介して前記ソース部に接続された表示電極と、
一部が前記単層層間絶縁膜に接触して形成されると共に、前記表示電極と同一膜で形成され、かつ前記ドレイン電極の所定部を被覆するドレイン電極保護膜と、
一部が前記単層層間絶縁膜に接触すると共に、前記表示電極と同一膜で形成され、かつ前記配線を被覆する配線保護膜とを有することを特徴とする薄膜トランジスタ基板。
【００９８】
（付記４）前記表示電極はＩＴＯ膜又はＳｎＯ₂膜からなり、前記ソース電極、ドレイン電極及び配線は、下から順に、高融点金属膜とアルミニウム（Ａｌ）膜若しくはアルミニウム（Ａｌ）を含む合金膜とにより構成される積層膜、又は、下から順に、第１高融点金属膜とアルミニウム（Ａｌ）膜若しくはアルミニウム（Ａｌ）を含む合金膜と第２高融点金属膜とにより構成される積層膜からなることを特徴とする付記１乃至３のいずれか一項に記載の薄膜トランジスタ基板。
【００９９】
（付記５）前記高融点金属膜は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）及びタングステン（Ｗ）の群から選択される１つの金属又はそれらの合金からなることを特徴とする付記４に記載の薄膜トランジスタ基板。
【０１００】
（付記６）前記薄膜トランジスタにおいて、
前記ゲート絶縁膜は前記ゲート電極の両端部からそれぞれ０．３〜２μｍはみ出したはみ出し部を有すると共に、
前記半導体層は、前記ゲート電極の下のチャネル領域とソース部又はドレイン部との間に、前記ソース部又はドレイン部の不純物濃度より低い低濃度不純物領域を有し、
かつ、前記低濃度不純物領域は、前記ゲート絶縁膜のはみ出し部の下に前記ゲート電極に対して対称な状態で形成されていることを特徴とする付記１乃至５のいずれか一項に記載の薄膜トランジスタ基板。
【０１０１】
（付記７）前記薄膜トランジスタには、一導電型トランジスタ及び反対導電型トランジスタの２種類があり、前記一導電型トランジスタの低濃度不純物領域は、前記反対導電型トランジスタの低濃度不純物領域と同じ幅で形成されていることを特徴とする付記６に記載の薄膜トランジスタ基板。
【０１０２】
（付記８）前記配線は、前記表示部から外側部に設けられた駆動回路に接続されていることを特徴とする付記１乃至７のいずれか一項に記載の薄膜トランジスタ基板。
【０１０３】
（付記９）絶縁性基板上の表示部となる領域の所定部に、半導体層のパターンを形成する工程と、
前記半導体層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、ゲート電極を形成する工程と、
前記半導体層のソース部及びドレイン部となる部分に導電型不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に層間絶縁膜を形成する工程と、
前記ソース部及び前記ドレイン部の上の前記層間絶縁膜にソース部コンタクトホール及びドレイン部コンタクトホールを形成する工程と、
前記ソース部コンタクトホールを介して前記ソース部に接続されるソース電極と、前記ドレイン部コンタクトホールを介してドレイン部に接続されるドレイン電極とを形成すると共に、前記ドレイン電極が前記表示部から外側部に延在する配線を形成する工程と、
前記ソース電極、前記ドレイン電極、前記配線及び前記層間絶縁膜の上に、透明導電膜を形成する工程と、
前記透明導電膜をパターニングすることにより、前記ソース電極を介してソース部に接続される表示電極を形成すると共に、前記配線を被覆する配線保護膜を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０１０４】
（付記１０）絶縁性基板上の表示部となる領域の所定部に、半導体層のパターンを形成する工程と、
前記半導体層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、ゲート電極を形成する工程と、
前記半導体層のソース部及びドレイン部になる部分に導電型不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、下から順に、シリコン酸化膜及びシリコン窒化膜からなる層間絶縁膜を形成する工程と、
前記ソース部及びドレインイン部の上の前記層間絶縁膜にソース部コンタクトホール及びドレイン部コンタクトホールを形成する工程と、
前記ソース部及びドレイン部コンタクトホールを介して前記ソース部とドレイン部に接続され、前記ソース部から前記層間絶縁膜上を延在して前記ドレイン部につながる導電膜のパターンとを形成すると共に、前記ドレイン部上の前記導電膜が前記表示部から外側部に延在する配線を形成する工程と、
前記導電膜のパターン及び配線をマスクにして、前記シリコン窒化膜を選択的にエッチンングして前記シリコン酸化膜を露出させる工程と、
前記導電膜のパターン、前記配線及び前記シリコン酸化膜の上に、透明導電膜を形成する工程と、
前記透明導電膜をパターニングすることにより、前記ソース部上の前記導電膜を介して前記ソース部に接続される表示電極と、前記ドレイン部上の前記導電膜を覆うドレイン電極保護膜とを形成すると共に、前記配線を被覆する配線保護膜を形成する工程と、
前記表示電極及び前記ドレイン電極保護膜をマスクにして前記導電膜の露出部をエッチングすることにより、前記ソース部と前記表示電極との間に介在するソース電極を形成すると共に、前記ドレイン部と前記ドレイン電極保護膜との間に介在するドレイン電極を形成する工程とを有することを特徴とする薄膜トランジスタ基板の製造方法。
【０１０５】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ基板では、層間絶縁膜に汚染物の侵入を防止する機能をもたせたので、従来技術と違って、ソース電極、ドレイン電極及び配線の上にＳｉＮ膜などからなる絶縁性保護膜を特別に形成し、パターニングする必要がない。表示部から外側に延在する配線においては、絶縁性保護膜で被覆する代わりに、表示電極と同一膜で形成された配線保護膜で被覆されるようにしている。
【０１０６】
このため、本発明の薄膜トランジスタ基板では、絶縁性保護膜を省略した簡易な構造でありながら、表示電極と同一膜で形成された配線保護膜が外部から配線への汚染物の拡散を防止するブロック膜として機能するようにしているため、表示部から外側に形成された配線の腐食が防止される。また、層間絶縁膜に汚染物の侵入を防止する機能をもたせたので、可動イオンによるＴＦＴ素子の特性劣化が防止される。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態の薄膜トランジスタ基板を示す平面図である。
【図４】図４は本発明の第２実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図５】図５は本発明の第２実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図６】図６は本発明の第３実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第３実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第４実施形態の薄膜トランジスタ基板の製造方法を示す断面図（その２）である。
【図１０】図１０は従来のポリシリコンＴＦＴ基板の製造方法を示す断面図である。
【符号の説明】
１０…透明絶縁性基板、１２ａ…ＳｉＮ膜、１２ｂ…ＳｉＯ₂膜、１２…バッファー層、１４…半導体層、１４ａ…ソース部、１４ｂ…ドレイン部、１６…ゲート絶縁膜、２０…ゲート電極（ゲートバスライン）、２２ａ…ＳｉＯ₂膜、２２ｂ…ＳｉＮ膜、２２…層間絶縁膜、２２ｘ，２２ｙ…コンタクトホール、２６ａ…ソース電極、２６ｂ…ドレイン電極（データバスライン）、２６ｃ…配線、２８…画素電極（表示電極）、２８ａ…配線保護膜、２８ｂ…ドレイン電極保護膜、３０，３０ａ．３０ｂ．３０ｃ…薄膜トランジスタ基板、３２…レジスト膜。

Claims

絶縁性基板と、
前記絶縁性基板の上の表示部となる領域の所定部に形成され、ソース部及びドレイン部を備えた半導体層と前記半導体層の上に形成されたゲート絶縁膜と前記ゲート絶縁膜の上に形成されたゲート電極とにより構成される薄膜トランジスタと、
前記薄膜トランジスタを含む所定領域上に形成され、下から順にシリコン酸化膜及びシリコン窒化膜からなる積層層間絶縁膜と、前記薄膜トランジスタを含む所定領域以外の領域上に形成され、前記シリコン酸化膜と同一膜からなる単層層間絶縁膜とにより構成される層間絶縁膜と、
前記薄膜トランジスタのソース部上の前記積層層間絶縁膜に形成されたソース部コンタクトホールと、
前記薄膜トランジスタのドレイン部上の前記積層層間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に接続されたソース電極と、
前記ドレイン部コンタクトホールを介して前記ドレイン部に接続され、前記ソース電極と同一膜で形成されたドレイン電極と、
前記積層層間絶縁膜上に、前記ドレイン電極と一体的に形成されて、前記表示部から外側部に延在した配線と、
主要部が前記単層層間絶縁膜に接触して形成され、前記ソース電極を介して前記ソース部に接続された表示電極と、
一部が前記単層層間絶縁膜に接触して形成されると共に、前記表示電極と同一膜で形成され、かつ前記ドレイン電極の所定部を被覆するドレイン電極保護膜と、
一部が前記単層層間絶縁膜に接触すると共に、前記表示電極と同一膜で形成され、かつ前記配線を被覆する配線保護膜とを有することを特徴とする薄膜トランジスタ基板。
前記表示電極はＩＴＯ膜又はＳｎＯ_２膜からなり、前記ソース電極、ドレイン電極及び配線は、下から順に、高融点金属膜とアルミニウム（Ａｌ）膜若しくはアルミニウム（Ａｌ）を含む合金膜とにより構成される積層膜、又は、下から順に、第１高融点金属膜とアルミニウム（Ａｌ）膜若しくはアルミニウム（Ａｌ）を含む合金膜と第２高融点金属膜とにより構成される積層膜からなることを特徴とする請求項１に記載の薄膜トランジスタ基板。
前記薄膜トランジスタにおいて、
前記ゲート絶縁膜は、前記ゲート電極の両端部からそれぞれ０．３〜２μｍはみ出したはみ出し部を有すると共に、
前記半導体層は、前記ゲート電極の下のチャネル領域とソース部又はドレイン部との間に、前記ソース部又はドレイン部の不純物濃度より低い低濃度不純物領域を有し、
かつ、前記低濃度不純物領域は、前記ゲート絶縁膜のはみ出し部の下に前記ゲート電極に対して対称な状態で形成されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板。