JP4140169B2 - 非接触電力伝達装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非接触電力伝達装置に関するものである。
【０００２】
【従来の技術】
非接触電力技術を応用して実用化されている例は、シェーバーや電動歯ブラシ等の充電用途であり、数Ｗ程度の低出力に限られていた。そして、２次側回路の整流方式としては、ダイオード整流方式が用いられてきた。
【０００３】
【発明が解決しようとする課題】
分離着脱式トランスによる磁気誘導を利用した非接触・無接点の電力伝送技術は、その金属接点レスという特徴により感電の根本的対策を施せることから、水まわりの電源としての用途が注目されつつある。安全で安心できる電源として使用するために、出力電圧が低電圧であるとともに機器の効率も低下せず、車用において既に実績のある１２Ｖ程度の電源でなおかつ、いろいろな機器が使用できるよう５０Ｗ以上の高出力化が必要となった。しかし、低電圧で高出力化を行うに従い出力電流も大きくなり、従来非接触給電装置の２次側回路で使用されているダイオード整流方式では整流損失が大きくなりダイオード等の放熱板のサイズも大きくなり実用的なサイズに収められないという問題が発生した。
【０００４】
そこで従来から出力電圧が５Ｖ以下のスイッチング電源の整流部の損失低減に使用されている同期整流技術を非接触電力伝達装置に適用することを検討した。同期整流技術とは、同期整流用スイッチング素子としてＦＥＴのスイッチング素子とＦＥＴの寄生ダイオードを使い、整流するサイクルに応じてＦＥＴのスイッチング素子をスイッチングさせてＦＥＴのスイッチング素子を介して整流電流を流すことで、ＦＥＴの低いオン抵抗を利用して整流部の損失を低減させる技術である。勿論、寄生ダイオードを内蔵しているＦＥＴの代わりに、スイッチング素子とスイッチング素子に並列に逆方向のダイオードを接続しても同じ動作をする。
【０００５】
非接触電力伝達装置は、直流電源を供給する電源部と、直流電源を高周波電源に変換するインバータ部と、インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能な分離着脱式トランスの１次コイルとで構成される１次側回路と、２次コイルと、２次コイルに並列に接続される負荷整合用コンデンサ及び２次コイルの出力電圧を整流する整流部とで構成される２次側回路とからなっている。この時２次側に取り出せる有効電力を最大にして回路全体の効率を上げ、分離着脱式トランスの小型化を図るために、分離着脱式トランスの１次コイルと２次コイルとの間の漏れ磁束による漏れインダクタンスと２次コイルに並列に接続する負荷整合用コンデンサとにより回路全体の力率を改善している。
【０００６】
ところが、前記負荷整合用コンデンサによる負荷整合を行うと、前記２次コイルの出力波形はスイッチング電源の２次コイル出力波形とは異なり、正弦波状あるいはさらに歪んだ波形となる、そのために、巻線間電圧あるいは補助巻線を利用した従来の同期整流用スイッチング素子の駆動信号生成方式では同期整流用スイッチング素子のオン時間が短いため整流効率が悪く、ダイオード整流方式より効率を上げることができなかった。
【０００７】
本発明は、上記事由に鑑みてなされたものであり、その目的は、２次側回路の整流効率を上げた非接触電力伝達装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明は、直流電源を供給する電源部と、前記直流電源を高周波電源に変換するインバータ部と、前記インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能なトランスの前記１次コイルとで構成される１次側回路と、前記２次コイルと、前記２次コイルに並列に接続される負荷整合用コンデンサ及び前記２次コイルの出力電圧を整流する整流部とで構成される２次側回路とを有する非接触電力伝達装置において、前記トランスの２次コイルはセンタータップを備え、スイッチング素子及び前記スイッチング素子に並列に逆接続されたダイオードとからなる第１，第２の同期整流要素を具備して、前記トランスの２次コイルのセンタータップではない両出力端に直列に且つ互いに逆方向に接続する前記第１，第２の同期整流要素の前記トランスの２次コイルに接続していない各他端同士を接続して全波整流部を構成した前記整流部と、前記第１，第２の同期整流要素に流れる電流を検出する電流検知部と、先に導通し整流を終了しつつある前記第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき前記第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第１の同期整流要素のスイッチング素子をオフにする駆動信号を出力する第１の駆動信号生成部と、前記第２の同期整流要素のスイッチング素子をオンにする駆動信号を出力する第２の駆動信号生成部とを有することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。また、全波整流することで半波整流よりも損失が少なく効率の良い整流を行える。さらに、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【０００９】
請求項２の発明は、請求項１の発明において、一つの前記電流検知部の検出信号より前記第１の同期整流要素のスイッチング素子の駆動信号を生成し、前記第２の同期整流要素のスイッチング素子の駆動信号は前記第１の同期整流要素のスイッチング素子の駆動信号の反転信号とすることを特徴とし、駆動信号生成部の簡素化を図ることができ、低コスト化、小型化ができる。
【００１０】
請求項３の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した電流検出用抵抗からなり、前記電流検出用抵抗の両端に発生する電圧に基づいて前記駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、簡単な回路構成で電流検知部を構成できる。
【００１１】
請求項４の発明は、請求項３の発明において、前記電流検出用抵抗の抵抗値は、前記電流検出用抵抗に流れる電流に対して発生する前記電流検出用抵抗の両端の電圧が前記駆動信号生成部にて前記同期整流要素のスイッチング素子を駆動できる電圧にまで増幅できる最小の電圧になる抵抗値であることを特徴とし、電流検知部での損失を減らすことができる。
【００１２】
請求項５の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した１次コイル及び２次コイルとからなるカレントトランスと、前記カレントトランスの２次コイルの両端に並列に接続した抵抗と、前記抵抗の両端間の電圧を整流するために前記カレントトランスの２次コイルに直列に接続した整流ダイオードとから構成され、前記整流ダイオードから出力される前記電流検知部の出力に基づいて駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らすことができる。
【００１３】
請求項６の発明は、請求項１乃至５いづれかの発明において、前記駆動信号生成部は、前記電流検知部の出力と基準電圧とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１４】
請求項７の発明は、請求項１乃至６いづれかの発明において、前記第１及び第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻における前記電流検知部の出力電圧と同じ電圧である基準電圧と、前記電流検知部の検出信号とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１５】
請求項８の発明は、請求項１乃至６いづれかにおいて、前記第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第２の同期整流要素のスイッチング素子をオンにできる電圧にまで増幅した駆動信号を出力することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１６】
請求項９の発明は、請求項１乃至８いづれか記載の発明において、前記インバータ部は、スイッチング素子を有するハーフブリッジのインバータからなり、前記スイッチング素子はゼロボルトスイッチングを行うことを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１８】
（参考例１）
図１は参考例１の回路構成を示す。電源部Ａとインバータ部ＢとトランスＴ１の１次コイルＬ１とで１次側回路Ｇ１を構成し、トランスＴ１の２次コイルＬ２と負荷整合用コンデンサＣ１と同期整流要素を構成するＦＥＴＱ１と電流検知部Ｈ１と駆動信号生成部Ｅ１と平滑部Ｆとで２次回路Ｇ２を構成する。
【００１９】
電源部Ａは直流電力をインバータ部Ｂに供給し、インバータ部Ｂで高周波電力に変換され、前記高周波電力はトランスＴ１の１次コイルＬ１に供給される。トランスＴ１の２次コイルＬ２は、電磁結合により１次コイルＬ１より電力を受電し、２次コイルＬ２両端の電圧はＦＥＴＱ１で半波整流され、半波整流された電圧は平滑部Ｆで平滑されて直流電圧を出力する。
【００２０】
トランスＴ１の１次コイルＬ１と２次コイルＬ２とはお互いに絶縁物により所定のギャップ長だけ離間し、分離脱着できる構成になっている。
【００２１】
２次コイルＬ２に並列に接続されるコンデンサＣ１は負荷整合用であり、２次側回路Ｇ２で取り出せる有効電力を最大にして１次側回路Ｇ１から２次側回路Ｇ２への電力伝達の効率を上げている。
【００２２】
次に本参考例の同期整流動作について説明する。
【００２３】
ＦＥＴＱ１は、ＦＥＴ素子Ｐ１とＦＥＴ素子Ｐ１に並列に逆方向に接続された寄生ダイオードＤ１とからなっている。ＦＥＴＱ１に直列に接続された電流検知部Ｈ１はＦＥＴＱ１に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ１に出力する。駆動信号生成部Ｅ１は、電流検知部Ｈ１からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ１をオンにする駆動信号を出力し、電流検知部Ｈ１からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ１をオフにする駆動信号を出力する。
【００２４】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導された起電力の極性が、ＦＥＴＱ１の寄生ダイオードＤ１の順方向と合致した時に寄生ダイオードＤ１には順方向電流が流れ、前記順方向電流を電流検知部Ｈ１で検出し、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値を超えるとＦＥＴ素子Ｐ１にオン信号を出力してＦＥＴ素子Ｐ１はオンする。
【００２５】
ＦＥＴ素子Ｐ１がオンすると当初寄生ダイオードＤ１を流れていた電流は寄生ダイオードＤ１に比べてＦＥＴ素子Ｐ１のほうが抵抗が小さいので、ＦＥＴ素子Ｐ１のオン抵抗を介してＦＥＴＱ１のソースからドレイン方向に流れる。この時、ＦＥＴＱ１に整流電流が流れるサイクル中にＦＥＴ素子のオン時間をできるだけ長くしたほうが、ＦＥＴＱ１での損失を小さくでき、整流損失を減らすことができる。
【００２６】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導される起電力が変化して２次コイルＬ２に誘導される起電力が小さくなると電流検知部Ｈ１から出力される検出信号も小さくなり、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値より下がるとＦＥＴ素子Ｐ１にオフ信号を出力してＦＥＴ素子Ｐ１はオフする。
【００２７】
さらに、２次コイルＬ２に誘導される起電力の極性が反転するとＦＥＴ素子Ｐ１の寄生ダイオードＤ１には逆方向の電圧がかかるため、再び２次コイルＬ２に誘導された起電力の極性が反転するまでは寄生ダイオードＤ１には電流は流れず、平滑部Ｆの入力は半波整流波形となる。半波整流出力は平滑部Ｆで平滑される。
【００２８】
図２は、本参考例のＦＥＴＱ１に流れる電流波形Ｓ１を示し、前記電流波形Ｓ１はなだらかに立ち上がり歪んだ波形となる。
【００２９】
この同期整流時の損失は、前記電流波形Ｓ１がＦＥＴ素子Ｐ１のオンしきい値Ｋを超えてＦＥＴ素子Ｐ１がオフからオンになる時間をｔ１、前記電流波形Ｓ１がＦＥＴ素子Ｐ１のオンしきい値Ｋより下がりＦＥＴ素子Ｐ１がオンからオフになる時間をｔ２、前記電流波形Ｓ１が０になる時間をｔ３、前記同期整流時のＦＥＴ素子Ｐ１のオン抵抗をＲｏｎ、ＦＥＴＱ１を流れる電流をＩ、寄生ダイオードＤ１の順方向電圧をＶｆとすると、一周期での総損失Ｗは、下記数１のように表される。
【００３０】
【数１】
【００３１】
このように、ＦＥＴＱ１に流れる電流を検出し、前記検出信号に同期した信号でＦＥＴ素子Ｐ１を駆動すれば、ＦＥＴＱ１の寄生ダイオードＤ１に電流が流れる時間を短くすることができ、ＦＥＴＱ１での損失を低減できる。その結果、放熱板のサイズを小さくできるため、２次側回路Ｇ２を小型化できる。
【００３２】
（参考例２）
図３は参考例２の回路構成を示す。電源部Ａ、インバータ部Ｂ、トランスＴ１の１次コイルＬ１からなる１次側回路Ｇ１の構成、動作は参考例１と同様なので省略する。
【００３３】
トランスＴ１の２次コイルＬ２は出力端子が３つあるセンタータップ方式となっており、２次コイルＬ２両端の端子１及び３とセンタータップ端子２の３つの端子を有し、２次コイルＬ２の端子１−端子３間に並列に負荷整合用のコンデンサＣ１を接続する。２次コイルＬ２の端子１に直列に電流検知部Ｈ１を介して同期整流要素を構成するＦＥＴＱ１のドレインを接続し、２次コイルＬ２の端子３に直列に電流検知部Ｈ３を介して同期整流要素を構成するＦＥＴＱ２のドレインを接続する。ＦＥＴＱ１、Ｑ２の各ソースは互いに接続し、平滑コンデンサＣ８の負極側に接続し、２次コイルＬ２の端子３は、チョークコイルＬ３を介して平滑コンデンサＣ８の正極側に接続する。
【００３４】
次に、本参考例の動作について説明する。ＦＥＴＱ１は、ＦＥＴ素子Ｐ１とＦＥＴ素子Ｐ１に並列に逆方向の接続された寄生ダイオードＤ１とからなっている。ＦＥＴＱ１に直列に接続された電流検知部Ｈ１はＦＥＴＱ１に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ１に出力する。駆動信号生成部Ｅ１は、電流検知部Ｈ１からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ１をオンにする駆動信号を出力し、電流検知部Ｈ１からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ１をオフにする駆動信号を出力する。
【００３５】
同様にＦＥＴＱ２は、ＦＥＴ素子Ｐ２とＦＥＴ素子Ｐ２に並列に逆方向の接続れた寄生ダイオードＤ２とからなっている。ＦＥＴＱ２に直列に接続された電流検知部Ｈ２はＦＥＴＱ２に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ２に出力する。駆動信号生成部Ｅ２は、電流検知部Ｈ２からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ２をオンにする駆動信号を出力し、電流検知部Ｈ２からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ２をオフにする駆動信号を出力する。
【００３６】
電磁誘導によって１次コイルＬ１から２次コイルＬ２の端子２−１間に誘導される起電力の極性が、ＦＥＴＱ１の寄生ダイオードＤ１の順方向と合致した時に寄生ダイオードＤ１に順方向電流が流れ、前記順方向電流を電流検知部Ｈ１にて検出し、駆動信号生成部Ｅ１は電流検知部Ｈ１の検出信号が前記しきい値を超えるとＦＥＴ素子Ｐ１にオン信号を出力してＦＥＴ素子Ｐ１はオンする。
ＦＥＴ素子Ｐ１がオンすると当初寄生ダイオードＤ１を流れていた電流は寄生ダイオードＤ１に比べてＦＥＴ素子Ｐ１のほうが抵抗が小さいので、ＦＥＴ素子Ｐ１のオン抵抗を介してＦＥＴＱ１のソースからドレイン方向に流れる。この時、参考例１同様、ＦＥＴＱ１に整流電流が流れるサイクル中にＦＥＴ素子のオン時間をできるだけ長くしたほうが、ＦＥＴＱ１での損失を小さくでき、整流損失を減らすことができる。
【００３７】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導される起電力が変化して２次コイルＬ２に誘導される起電力が小さくなると電流検知部Ｈ１から出力される検出信号も小さくなり、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値より下がるとＦＥＴ素子Ｐ１にオフ信号を出力してＦＥＴ素子Ｐ１はオフする。
【００３８】
さらに、２次コイルＬ２に誘導された起電力の極性が反転するとＦＥＴ素子Ｐ１の寄生ダイオードＤ１には逆方向の電圧がかかるため、再び２次コイルＬ２に誘導された起電力の極性が反転するまで寄生ダイオードＤ１には電流は流れない。
【００３９】
一方この時、電磁誘導によって１次コイルＬ１から２次コイルＬ２の端子２−３間に誘導された起電力の極性は、ＦＥＴＱ２の寄生ダイオードＤ２の順方向と合致しているため、寄生ダイオードＤ２に順方向電流が流れ、ＦＥＴＱ２、ＦＥＴ素子Ｐ２、寄生ダイオードＤ２、電流検知部Ｈ２、駆動信号生成部Ｅ２は前記ＦＥＴＱ１、ＦＥＴ素子Ｐ１、寄生ダイオードＤ１、電流検知部Ｈ１、駆動信号生成部Ｅ１と同様の前記動作を行う。
【００４０】
前記動作を繰り返して、ＦＥＴＱ１、Ｑ２のソースと２次コイルＬ２の端子２間の電圧には全波整流された電圧が生じ、チョークコイルＬ３と平滑コンデンサＣ８とで平滑される。
【００４１】
図４は、２次コイルＬ２の端子１−３間の誘導起電力波形Ｓ２と、２次コイルＬ２を流れる電流波形Ｓ３と、ＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを示している。負荷整合用のコンデンサＣ１の影響で、２次コイルＬ２の電流波形Ｓ３は歪んだ波形になり、２次コイルＬ２の端子１−３間に誘起する電圧波形Ｓ２は一定区間０Ｖである区間を挟んで正負に振動した波形となる。そのため、従来の補助巻線や２次コイル間電圧を利用したＦＥＴの駆動方式ではＦＥＴＱ１、Ｑ２のオンしきい値Ｋと前記電圧波形Ｓ２とを比較すると、ＦＥＴの駆動信号は波形Ｓ４のようになり、ＦＥＴＱ１及びＱ２をオンする時間が短いため整流効率が上がらない。
【００４２】
しかし、図５に示す様にＦＥＴＱ１を流れる電流波形Ｓ５とＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを比較し、またＦＥＴＱ２を流れる電流波形Ｓ６とＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを比較することで、ＦＥＴＱ１、Ｑ２の駆動信号は各々波形Ｓ７、Ｓ８のようになり、図４の波形Ｓ４に比べてＦＥＴＱ１、Ｑ２のＦＥＴ素子Ｐ１、Ｐ２のオン時間が長くなる。したがって、ＦＥＴ素子Ｐ１、Ｐ２に整流電流が流れる時間が長くなり、整流効率が上がる。
【００４３】
また本参考例に示す２次コイルがセンタータップ方式であるトランスＴ１を用いた全波整流回路と参考例１に示す半波整流回路とを比較すると、同じ出力電流を流す場合、全波整流回路は半波整流回路に比べてＦＥＴに流す電流の最大値を小さくできる。ＦＥＴ素子Ｐ１，Ｐ２がオンした時の損失は電流の２乗に比例するので、本参考例では、ＦＥＴ素子Ｐ１，Ｐ２に流す電流を半波整流回路に比べて小さくでき、損失を減らすことができる。
【００４４】
なお、図６に示す回路構成の様に、負荷整合用のコンデンサＣ１を２次コイルＬ２の端子１−端子２間に並列に接続し、負荷整合用のコンデンサＣ９を２次コイルＬ２の端子２−端子３間に並列に接続した場合も図４の負荷整合用のコンデンサＣ１と同様の効果が得られる。さらに、前記コンデンサＣ１をＦＥＴＱ１に並列に接続し、前記コンデンサＣ９をＦＥＴＱ２並列に接続しても同様の効果が得られる。
【００４５】
なお、図１において負荷整合用コンデンサＣ１をＦＥＴＱ１に並列に接続しても同様の効果が得られる。
【００４６】
（参考例３）
図７は参考例３の回路構成を示し、交流電源を直流電源に変換する電源部Ａと電源部Ａからの直流入力を高周波電源に変換するインバータ部Ｂと、インバータ部Ｂの制御回路Ｊと、インバータ部Ｂから高周波電源を供給されるトランスＴ１の１次コイルＬ１とから１次側回路Ｇ１は構成され、トランスＴ１のセンタータップ式の２次コイルＬ２と、負荷整合用コンデンサＣ１と、電流検知部Ｈ１，Ｈ２と、駆動信号生成部Ｅ１，Ｅ２と、ＦＥＴＱ１，Ｑ２とチョークコイルＬ３と、平滑コンデンサＣ８とで構成される２次側回路Ｇ２とからなっている。
【００４７】
２次側回路Ｇ２の構成、動作は参考例２の図３と同様なので説明は省略する。
【００４８】
１次側回路Ｇ１の構成、動作について説明する。電源部Ａは、交流電源Ｖｓと交流電源Ｖｓを全波整流する整流器Ｄ３とから構成され、インバータ部Ｂは整流器Ｄ３の出力端に並列に接続されたコンデンサＣ２、Ｃ３の直列回路と、整流器Ｄ３の出力端に並列に接続されたスイッチング素子Ｑ３、Ｑ４の直列回路と、スイッチング素子Ｑ３、Ｑ４に各々並列に接続されたコンデンサＣ４，Ｃ５とからなるハーフブリッジインバータ回路で構成され、制御回路Ｊはスイッチング素子Ｑ３，Ｑ４のスイッチング動作を制御するための電子回路から構成され、トランスＴ１の１次コイルＬ１の一端はコンデンサＣ１、Ｃ２の中点に接続され、他端はスイッチング素子Ｑ１、Ｑ２の中点に接続される。
【００４９】
整流器Ｄ３で全波整流された電圧はコンデンサＣ２、Ｃ３で分圧され、スイッチング素子Ｑ３，Ｑ４は制御回路Ｊからの一定のデッドタイムを持った駆動信号により交互にオン・オフして１次コイルＬ１に高周波電圧を印加する。
【００５０】
また、スイッチング素子Ｑ３、Ｑ４に並列に接続されたコンデンサＣ４，Ｃ５により、スイッチング素子Ｑ３，Ｑ４のスイッチング動作をゼロ電圧スイッチング動作とすることができ、スイッチング素子Ｑ３、Ｑ４でのスイッチング損失を減少させることができる。
【００５１】
またスイッチング素子Ｑ３、Ｑ４の駆動信号は一定のデッドタイムを持っているので、トランスＴ１の２次コイルＬ２の端子１−端子３間の電圧は図４の波形Ｓ２のようになるため、参考例２と同様に電流検出回路Ｈ１、Ｈ２の検出信号から生成した駆動信号でＦＥＴＱ１、Ｑ２による同期整流を行えば、参考例２同様に２次側回路Ｇ２の整流損失も減少できる。
【００５２】
また、図８に示す回路構成のようにトランスＴ１の１次コイルＬ１に並列にコンデンサＣ４を接続した場合も、図７の回路同様にゼロ電圧スイッチングを行える。前記以外の図８の回路の構成、動作は図７の回路の構成、動作と同様なので説明は省略する。
【００５３】
このように本参考例によれば、２次側回路Ｇ２だけでなく、１次側回路Ｇ１での損失を減らして、回路全体の効率を上げて回路全体の小型化ができる。
【００５４】
（参考例４）
図９は参考例４の回路構成を示す。基本的な回路構成、動作は参考例３の図７と同様で、ＦＥＴ素子Ｐ１の駆動信号生成部Ｅ１の駆動信号を反転器ＩＮＶ１を介して反転させた信号をＦＥＴ素子Ｐ２の駆動信号とした点が図７に示す回路構成と異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００５５】
図９に示す回路構成図のように、トランスＴ１の２次コイルＬ２にセンタータップ方式を用いた同期整流回路では、ＦＥＴＱ１、Ｑ２に交互に電流が流れるようにＦＥＴＱ１、Ｑ２の駆動信号を制御するため、ＦＥＴＱ１、Ｑ２の各駆動信号は、一方の駆動信号の反転信号となる。そこで、ＦＥＴＱ１の駆動信号生成部Ｅ１の駆動信号を反転器ＩＮＶ１を介して反転させた信号をＦＥＴＱ２の駆動信号としてＦＥＴＱ２を駆動することで、ＦＥＴＱ２の駆動回路の簡素化を図ることができ、低コスト化、小型化ができる。
【００５６】
なお、２次側回路Ｇ２の整流回路として、同期整流を用いたフォワード方式を採用した場合にも、２つの整流及び転流用スイッチング素子にたいしても同様に応用できる。
【００５７】
（参考例５）
図１０は参考例５の回路構成図を示す。基本的な回路構成、動作は参考例３の図７とほぼ同様で、図１０では、図７の電流検知部Ｈ１、Ｈ２を、各々ＦＥＴＱ１、Ｑ２に直列に接続した抵抗Ｒ１、Ｒ２からなる電流検知部Ｈ３、Ｈ４に置き換えた点が異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００５８】
本参考例では、ＦＥＴＱ１、Ｑ２に各々直列に接続された抵抗Ｒ１、Ｒ２の両端には各々ＦＥＴＱ１、Ｑ２に流れる電流に比例した電圧が発生する。前記抵抗Ｒ１、Ｒ２の各両端電圧を駆動信号生成部Ｅ１、Ｅ２に各々入力し、駆動信号生成部Ｅ１、Ｅ２は、抵抗Ｒ１、Ｒ２の各両端電圧が所定のしきい値以上であればＦＥＴ素子Ｐ１、Ｐ２を各々オンにする駆動信号を出力し、抵抗Ｒ１、Ｒ２の各両端電圧が所定のしきい値以下であればＦＥＴ素子Ｐ１、Ｐ２を各々オフにする駆動信号を出力する。
【００５９】
このように本参考例によれば、簡単な方法でＦＥＴＱ１、Ｑ２の電流を検出でき、前記検出信号を用いてＦＥＴＱ１、Ｑ２の駆動信号を生成することで参考例２同様にＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６０】
（参考例６）
図１１は本参考例６の回路構成図を示し、基本的な回路構成、動作は参考例５の図１０と同様で、図１１では、図１０の抵抗Ｒ１、Ｒ２を各々微小な抵抗値（例えば１０ｍΩ）を有する抵抗Ｒ３、Ｒ４からなる電流検出部Ｈ５、Ｈ６に置き換え、駆動信号生成部Ｅ１、Ｅ２を各々オペアンプＯＰ１、ＯＰ２からなる駆動信号生成部Ｅ３、Ｅ４に置き換えた点が異なる。前記以外の回路構成、動作については参考例５の図１０と同様なので省略する。
【００６１】
本参考例では、ＦＥＴＱ１、Ｑ２に各々直列に接続された抵抗Ｒ３、Ｒ４の抵抗値を微小な抵抗値（例えば１０ｍΩ）とすることで、参考例５に比べて抵抗Ｒ３、Ｒ４での損失を減らしている。しかし抵抗Ｒ３、Ｒ４の抵抗値を小さくしたことで抵抗Ｒ３、Ｒ４両端の電圧も小さくなるため、抵抗Ｒ３、Ｒ４両端の電圧を各々オペアンプＯＰ１、ＯＰ２の反転入力端子と非反転入力端子とに入力し、オペアンプＯＰ１、ＯＰ２で抵抗Ｒ３、Ｒ４の各両端電圧を、ＦＥＴＱ１、Ｑ２を十分駆動できる電圧にまで差動増幅し、前記差動増幅したオペアンプＯＰ１、ＯＰ２の出力をＦＥＴ素子Ｐ１、Ｐ２の駆動信号とする。
【００６２】
このように本参考例では、電流検知部Ｈ５、Ｈ６での損失を下げることができる。
【００６３】
（参考例７）
図１２は参考例７の回路構成図を示す。基本的な回路構成、動作は参考例３の図７とほぼ同様で、図１２では図７の電流検知部Ｈ１、Ｈ２を各々、１次コイルＬ４、Ｌ５と２次コイルＬ６、Ｌ７からなるカレントトランスＣＴ１、ＣＴ２の２次コイルＬ６、Ｌ７に並列に抵抗Ｒ５、Ｒ６を各々接続し、前記２次コイルＬ６、Ｌ７に直列にダイオードＤ３、Ｄ４を各々接続し、ダイオードＤ３、Ｄ４を介して抵抗Ｒ５、Ｒ６に並列にコンデンサＣ６、Ｃ７、抵抗Ｒ７、Ｒ８及び定電圧ダイオードＺＤ１、ＺＤ２を各々接続した電流検知部Ｈ７、Ｈ８に置き換えた点と、図７の駆動信号生成部Ｅ１、Ｅ２を各々ダイオードＤ３、Ｄ４に直列に接続した増幅器ＡＭＰ１、ＡＭＰ２からなる駆動信号生成部Ｅ５、Ｅ６に置き換えた点とが異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００６４】
カレントトランスＣＴ１、ＣＴ２の各１次コイルＬ４、Ｌ５に流れる電流をカレントトランスＣＴ１、ＣＴ２の各２次コイルＬ６、Ｌ７で検出し、抵抗Ｒ５、Ｒ６の両端に各々電圧を発生させ、前記電圧はダイオードＤ３、Ｄ４で各々半波整流される。コンデンサＣ６、Ｃ７はノイズカット用であり、抵抗Ｒ７、Ｒ８はコンデンサＣ６、Ｃ７に蓄積された電荷を放出してＡＭＰ１、２の入力信号の立下りを急峻にする。また、定電圧ダイオードＺＤ１、ＺＤ２は増幅器ＡＭＰ１、２の入力に増幅器ＡＭＰ１、２の定格電圧を超えた電圧が入力されないように半波整流した電圧を一定電圧でクランプする。
【００６５】
そして、カレントトランスＣＴ１、ＣＴ２の２次コイルＬ６、Ｌ７の出力電流は小さいためにＦＥＴ素子Ｐ１、Ｐ２を駆動できないので、増幅器ＡＭＰ１、ＡＭＰ２で増幅し、前記増幅した駆動信号でＦＥＴＱ１、Ｑ２を駆動する。
【００６６】
このように本参考例によれば、ＦＥＴＱ１、Ｑ２を流れる電流を検出でき、前記検出信号を用いてＦＥＴＱ１、Ｑ２の駆動信号を生成することで参考例２同様にＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６７】
（参考例８）
図１３の回路構成図を用いて参考例８を説明する。基本的な回路構成、動作は参考例７の図１２とほぼ同様で、図１３では、図１２の増幅器ＡＭＰ１、ＡＭＰ２を、比較器ＣＰ１、ＣＰ２と比較器ＣＰ１、ＣＰ２の反転入力端子に基準電圧源Ｅ１、Ｅ２を各々接続した比較回路に置き換えた点が異なる。前記以外の回路構成、動作については参考例７の図１２と同様なので省略する。
【００６８】
本参考例では、ダイオードＤ３、Ｄ４で半波整流されたカレントトランスＣＴ１、ＣＴ２の各２次コイルＬ６、Ｌ７の出力を各々比較器ＣＰ１、ＣＰ２の非反転入力端子に接続し、基準電圧源Ｅ１、Ｅ２を各々比較器ＣＰ１、ＣＰ２の反転入力端子に接続して、基準電圧源Ｅ１、Ｅ２の基準電圧を適切に設定することで、ＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６９】
図１４は、本参考例におけるＦＥＴＱ１を流れる電流波形Ｓ９と、基準電圧源Ｅ１の基準電圧Ｍ１と、比較器ＣＰ１の出力波形Ｓ１０を示しており、前記波形Ｓ９が前記基準電圧Ｍ１を超えると前記波形Ｓ１０はＨレベルとなり、前記波形Ｓ９が前記基準電圧Ｍ１より下がると前記波形Ｓ１０はＬレベルとなる。したがって、基準電圧Ｍ１を適切に設定することで比較器ＣＰ１の出力波形Ｓ１０がＨレベルの区間を広くできる。ＦＥＴＱ２についても同様である。
【００７０】
即ちＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００７１】
（実施形態１）
図１３の回路構成図を用いて実施形態１を説明する。基本的な回路構成、動作については参考例８と同様なので省略する。
【００７２】
同期整流を行うためにオンしていたＦＥＴ素子Ｐ１を有するＦＥＴＱ１の電流は、負荷整合用コンデンサＣ６のために２次コイルＬ２に発生する誘導起電力に応じてなめらかに電流値が減少していく。また次の半サイクルの同期整流を行うためにオンするＦＥＴ素子Ｐ２を有するＦＥＴＱ２も同様にコンデンサＣ６のために、ＦＥＴＱ１に流れる電流がゼロになる前に寄生ダイオードＤ２を介して電流が流れ始める。そのため、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンする可能性があり、整流が行われなくなる可能性がある。
【００７３】
そこで本実施形態では、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴ素子Ｐ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴ素子Ｐ１をオンにする駆動信号を比較器ＣＰ１から出力する。
【００７４】
このように、本実施形態によれば、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７５】
（実施形態２）
図１３の回路構成図を用いて実施形態２を説明する。基本的な回路構成、動作については実施形態１と同様なので省略する。
【００７６】
実施形態１で説明したように、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴ素子Ｐ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴ素子Ｐ１をオンにする駆動信号を比較器ＣＰ１から出力すれば、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることなくなり、整流損失を減らせる。
【００７７】
そこで、本実施形態では図１３の回路構成においてカレントトランスＣＴ１、ＣＴ２で検出した各検出信号をダイオードＤ３、Ｄ４で半波整流した出力電圧、即ち定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を比較器ＣＰ１、ＣＰ２の非反転入力端子に入力し、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時の定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を基準電圧とする基準電圧源Ｅ１、Ｅ２を比較器ＣＰ１、ＣＰ２の反転入力端子に入力に各々接続して、比較器ＣＰ１、ＣＰ２の出力をＦＥＴ素子Ｐ１、Ｐ２の各駆動信号とすることで、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７８】
図１５は、本実施形態におけるＦＥＴＱ１を流れる電流波形Ｓ１１、基準電圧源Ｅ１の基準電圧Ｍ２、比較器ＣＰ１の出力波形Ｓ１２と、ＦＥＴＱ２を流れる電流波形Ｓ１３、基準電圧源Ｅ２の基準電圧Ｍ３、比較器ＣＰ２の出力波形Ｓ１４とを示す。ＦＥＴＱ１を流れる電流波形Ｓ１１の大きさとＦＥＴＱ２を流れる電流波形Ｓ１３の大きさとが等しくなる時間ｔ４において比較器ＣＰ１の出力をＬにしてＦＥＴ素子Ｐ１をオフにし、比較器ＣＰ２の出力をＨにしてＦＥＴ素子Ｐ２をオンにすることでＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７９】
（実施形態３）
図１２の回路構成図を用いて実施形態３を説明する。基本的な回路構成、動作については参考例７と同様なので省略する。
【００８０】
実施形態１で説明したように、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴＱ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴＱ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴＱ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴＱ１をオンにする駆動信号を比較器ＣＰ１から出力すれば、ＦＥＴＱ１、Ｑ２が同時にオンすることがなくなり、整流損失を減らせる。
【００８１】
そこで、本実施形態では図１２の回路構成においてＦＥＴＱ１、Ｑ２に流れる電流が等しくなるときに、カレントトランスＣＴ１、ＣＴ２で検出した各検出信号をダイオードＤ３、Ｄ４で半波整流した出力電圧、即ち定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を増幅器ＡＭＰ１、２で各々増幅したＦＥＴ素子Ｐ１、Ｐ２の各駆動信号が、ＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧になるように、カレントトランスＣＴ１の１次コイルＬ４と２次コイルＬ６との巻線比及び、カレントトランスＣＴ２の１次コイルＬ５と２次コイルＬ７との巻線比を設定する。
【００８２】
図１６は、本実施形態におけるＦＥＴ素子Ｐ１の駆動信号波形Ｓ１５、ＦＥＴＱ１を流れる電流波形Ｓ１６、定電圧ダイオードＺＤ１のクランプ電圧Ｎ１と、ＦＥＴ素子Ｐ２の駆動信号波形Ｓ１７、ＦＥＴＱ２を流れる電流波形Ｓ１８、定電圧ダイオードＺＤ２のクランプ電圧Ｎ２と、ＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋとを示している。ＦＥＴＱ１を流れる電流波形Ｓ１６の大きさとＦＥＴＱ２を流れる電流波形Ｓ１８の大きさとが等しくなる時間ｔ５において、ＦＥＴ素子Ｐ１の駆動信号波形Ｓ１５がＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋより下がってＦＥＴ素子Ｐ１はオフになり、ＦＥＴ素子Ｐ２の駆動信号波形Ｓ１７がＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋを超えてＦＥＴ素子Ｐ２はオンになることでＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８３】
なお、前記波形Ｓ１５、Ｓ１７は定電圧電圧ダイオードＺＤ１、ＺＤ２のクランプ電圧Ｎ１、Ｎ２にクランプされる。
【００８４】
（参考例９）
図１に示す回路構成図のように、１つの同期整流用ＦＥＴＱ１を用いて半波整流を行う場合、ＦＥＴＱ１での整流損失を小さくするためにはＦＥＴＱ１に電流が流れる整流サイクル中にできるだけ長い間ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンにする必要がある。
【００８５】
図１の電流検出部Ｈ１と駆動信号生成部Ｅ１とを、図１３の電流検出部Ｈ９と駆動信号生成部Ｅ７に各々置き換えて、駆動信号生成部Ｅ７の比較器ＣＰ１の反転入力端子に接続している基準電圧源Ｅ１の基準電圧を０Ｖ付近にすることで、比較器ＣＰ１は前記整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１をオンにする駆動信号を出力して、ＦＥＴＱ１での整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８６】
上記以外の回路構成、動作については、参考例１及び８で説明しているので省略する。
【００８７】
（参考例１０）
図１に示す回路構成図のように、１つの同期整流用ＦＥＴＱ１を用いて半波整流を行う場合、ＦＥＴＱ１での整流損失を小さくするためにはＦＥＴＱ１に電流が流れる整流サイクル中にできるだけ長い間ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンにする必要がある。
【００８８】
図１の電流検出部Ｈ１と駆動信号生成部Ｅ１とを、図１２の電流検出部Ｈ７と駆動信号生成部Ｅ５に各々置き換えて、電流検出部Ｈ７のカレントトランスＣＴ１の１次コイルＬ４と２次コイルＬ５の巻数比を大きくすることで、カレントトランスＣＴ１の１次コイルＬ４に流れる電流が小さい時でも２次コイルＬ５の誘起電圧が大きくなり、ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンできる駆動信号が増幅器ＡＭＰ１から出力される。したがって、整流素子Ｐ１は前記整流サイクル中にできるだけ長い間オンになり、ＦＥＴＱ１での整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８９】
上記以外の回路構成、動作については、参考例１及び７で説明しているので省略する。
【００９０】
【発明の効果】
請求項１の発明は、直流電源を供給する電源部と、前記直流電源を高周波電源に変換するインバータ部と、前記インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能なトランスの前記１次コイルとで構成される１次側回路と、前記２次コイルと、前記２次コイルに並列に接続される負荷整合用コンデンサ及び前記２次コイルの出力電圧を整流する整流部とで構成される２次側回路とを有する非接触電力伝達装置において、前記トランスの２次コイルはセンタータップを備え、スイッチング素子及び前記スイッチング素子に並列に逆接続されたダイオードとからなる第１，第２の同期整流要素を具備して、前記トランスの２次コイルのセンタータップではない両出力端に直列に且つ互いに逆方向に接続する前記第１，第２の同期整流要素の前記トランスの２次コイルに接続していない各他端同士を接続して全波整流部を構成した前記整流部と、前記第１，第２の同期整流要素に流れる電流を検出する電流検知部と、先に導通し整流を終了しつつある前記第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき前記第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第１の同期整流要素のスイッチング素子をオフにする駆動信号を出力する第１の駆動信号生成部と、前記第２の同期整流要素のスイッチング素子をオンにする駆動信号を出力する第２の駆動信号生成部とを有することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。また、全波整流することで半波整流よりも損失が少なく効率の良い整流を行えるという効果がある。さらに、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９１】
請求項２の発明は、請求項１の発明において、一つの前記電流検知部の検出信号より前記第１の同期整流要素のスイッチング素子の駆動信号を生成し、前記第２の同期整流要素のスイッチング素子の駆動信号は前記第１の同期整流要素のスイッチング素子の駆動信号の反転信号とすることを特徴とし、駆動信号生成部の簡素化を図ることができ、低コスト化、小型化ができるという効果がある。
【００９２】
請求項３の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した電流検出用抵抗からなり、前記電流検出用抵抗の両端に発生する電圧に基づいて前記駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、簡単な回路構成で電流検知部を構成できるという効果がある。
【００９３】
請求項４の発明は、請求項３の発明において、前記電流検出用抵抗の抵抗値は、前記電流検出用抵抗に流れる電流に対して発生する前記電流検出用抵抗の両端の電圧が前記駆動信号生成部にて前記同期整流要素のスイッチング素子を駆動できる電圧にまで増幅できる最小の電圧になる抵抗値であることを特徴とし、電流検知部での損失を減らすことができるという効果がある。
【００９４】
請求項５の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した１次コイル及び２次コイルとからなるカレントトランスと、前記カレントトランスの２次コイルの両端に並列に接続した抵抗と、前記抵抗の両端間の電圧を整流するために前記カレントトランスの２次コイルに直列に接続した整流ダイオードとから構成され、前記整流ダイオードから出力される前記電流検知部の出力に基づいて駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らすことができるという効果がある。
【００９５】
請求項６の発明は、請求項１乃至５いづれかの発明において、前記駆動信号生成部は、前記電流検知部の出力と基準電圧とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９６】
請求項７の発明は、請求項１乃至６いづれか記載の発明において、前記第１及び第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻における前記電流検知部の出力電圧と同じ電圧である基準電圧と、前記電流検知部の検出信号とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９７】
請求項８の発明は、請求項１乃至６いづれか記載の発明において、前記第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第２の同期整流要素のスイッチング素子をオンにできる電圧にまで増幅した駆動信号を出力することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９８】
請求項９の発明は、請求項１乃至８いづれか記載の発明において、前記インバータ部は、スイッチング素子を有するハーフブリッジのインバータからなり、前記スイッチング素子はゼロボルトスイッチングを行うことを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の参考例１，９，１０の回路構成を示す図である。
【図２】 本発明の参考例１のＦＥＴに流れる電流波形を示す図である。
【図３】 本発明の参考例２の回路構成を示す図である。
【図４】 本発明の参考例２の回路動作を示す図である。
【図５】 本発明の参考例２のＦＥＴ素子のスイッチング動作を示す図である。
【図６】 本発明の参考例２の回路構成を示す図である。
【図７】 本発明の参考例３の回路構成を示す図である。
【図８】 本発明の参考例３の回路構成を示す図である。
【図９】 本発明の参考例４の回路構成を示す図である。
【図１０】 本発明の参考例５の回路構成を示す図である。
【図１１】 本発明の参考例６の回路構成を示す図である。
【図１２】 本発明の実施形態３、参考例７の回路構成を示す図である。
【図１３】 本発明の実施形態１，２、参考例８の回路構成を示す図である。
【図１４】 本発明の参考例８のスイッチング動作を示す図である。
【図１５】 本発明の実施形態２のスイッチング動作を示す図である。
【図１６】 本発明の実施形態３のスイッチング動作を示す図である。
【符号の説明】
Ａ 電源部
Ｂ インバータ部
Ｃ１ コンデンサ
Ｄ１ 寄生ダイオード
Ｅ１ 駆動信号生成部
Ｆ 平滑部
Ｇ１ １次側回路
Ｇ２ ２次側回路
Ｈ１ 電流検知部
Ｌ１ １次コイル
Ｌ２ ２次コイル
Ｐ１ ＦＥＴ素子
Ｑ１ ＦＥＴ
Ｔ１ トランス
【発明の属する技術分野】
本発明は、非接触電力伝達装置に関するものである。
【０００２】
【従来の技術】
非接触電力技術を応用して実用化されている例は、シェーバーや電動歯ブラシ等の充電用途であり、数Ｗ程度の低出力に限られていた。そして、２次側回路の整流方式としては、ダイオード整流方式が用いられてきた。
【０００３】
【発明が解決しようとする課題】
分離着脱式トランスによる磁気誘導を利用した非接触・無接点の電力伝送技術は、その金属接点レスという特徴により感電の根本的対策を施せることから、水まわりの電源としての用途が注目されつつある。安全で安心できる電源として使用するために、出力電圧が低電圧であるとともに機器の効率も低下せず、車用において既に実績のある１２Ｖ程度の電源でなおかつ、いろいろな機器が使用できるよう５０Ｗ以上の高出力化が必要となった。しかし、低電圧で高出力化を行うに従い出力電流も大きくなり、従来非接触給電装置の２次側回路で使用されているダイオード整流方式では整流損失が大きくなりダイオード等の放熱板のサイズも大きくなり実用的なサイズに収められないという問題が発生した。
【０００４】
そこで従来から出力電圧が５Ｖ以下のスイッチング電源の整流部の損失低減に使用されている同期整流技術を非接触電力伝達装置に適用することを検討した。同期整流技術とは、同期整流用スイッチング素子としてＦＥＴのスイッチング素子とＦＥＴの寄生ダイオードを使い、整流するサイクルに応じてＦＥＴのスイッチング素子をスイッチングさせてＦＥＴのスイッチング素子を介して整流電流を流すことで、ＦＥＴの低いオン抵抗を利用して整流部の損失を低減させる技術である。勿論、寄生ダイオードを内蔵しているＦＥＴの代わりに、スイッチング素子とスイッチング素子に並列に逆方向のダイオードを接続しても同じ動作をする。
【０００５】
非接触電力伝達装置は、直流電源を供給する電源部と、直流電源を高周波電源に変換するインバータ部と、インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能な分離着脱式トランスの１次コイルとで構成される１次側回路と、２次コイルと、２次コイルに並列に接続される負荷整合用コンデンサ及び２次コイルの出力電圧を整流する整流部とで構成される２次側回路とからなっている。この時２次側に取り出せる有効電力を最大にして回路全体の効率を上げ、分離着脱式トランスの小型化を図るために、分離着脱式トランスの１次コイルと２次コイルとの間の漏れ磁束による漏れインダクタンスと２次コイルに並列に接続する負荷整合用コンデンサとにより回路全体の力率を改善している。
【０００６】
ところが、前記負荷整合用コンデンサによる負荷整合を行うと、前記２次コイルの出力波形はスイッチング電源の２次コイル出力波形とは異なり、正弦波状あるいはさらに歪んだ波形となる、そのために、巻線間電圧あるいは補助巻線を利用した従来の同期整流用スイッチング素子の駆動信号生成方式では同期整流用スイッチング素子のオン時間が短いため整流効率が悪く、ダイオード整流方式より効率を上げることができなかった。
【０００７】
本発明は、上記事由に鑑みてなされたものであり、その目的は、２次側回路の整流効率を上げた非接触電力伝達装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明は、直流電源を供給する電源部と、前記直流電源を高周波電源に変換するインバータ部と、前記インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能なトランスの前記１次コイルとで構成される１次側回路と、前記２次コイルと、前記２次コイルに並列に接続される負荷整合用コンデンサ及び前記２次コイルの出力電圧を整流する整流部とで構成される２次側回路とを有する非接触電力伝達装置において、前記トランスの２次コイルはセンタータップを備え、スイッチング素子及び前記スイッチング素子に並列に逆接続されたダイオードとからなる第１，第２の同期整流要素を具備して、前記トランスの２次コイルのセンタータップではない両出力端に直列に且つ互いに逆方向に接続する前記第１，第２の同期整流要素の前記トランスの２次コイルに接続していない各他端同士を接続して全波整流部を構成した前記整流部と、前記第１，第２の同期整流要素に流れる電流を検出する電流検知部と、先に導通し整流を終了しつつある前記第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき前記第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第１の同期整流要素のスイッチング素子をオフにする駆動信号を出力する第１の駆動信号生成部と、前記第２の同期整流要素のスイッチング素子をオンにする駆動信号を出力する第２の駆動信号生成部とを有することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。また、全波整流することで半波整流よりも損失が少なく効率の良い整流を行える。さらに、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【０００９】
請求項２の発明は、請求項１の発明において、一つの前記電流検知部の検出信号より前記第１の同期整流要素のスイッチング素子の駆動信号を生成し、前記第２の同期整流要素のスイッチング素子の駆動信号は前記第１の同期整流要素のスイッチング素子の駆動信号の反転信号とすることを特徴とし、駆動信号生成部の簡素化を図ることができ、低コスト化、小型化ができる。
【００１０】
請求項３の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した電流検出用抵抗からなり、前記電流検出用抵抗の両端に発生する電圧に基づいて前記駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、簡単な回路構成で電流検知部を構成できる。
【００１１】
請求項４の発明は、請求項３の発明において、前記電流検出用抵抗の抵抗値は、前記電流検出用抵抗に流れる電流に対して発生する前記電流検出用抵抗の両端の電圧が前記駆動信号生成部にて前記同期整流要素のスイッチング素子を駆動できる電圧にまで増幅できる最小の電圧になる抵抗値であることを特徴とし、電流検知部での損失を減らすことができる。
【００１２】
請求項５の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した１次コイル及び２次コイルとからなるカレントトランスと、前記カレントトランスの２次コイルの両端に並列に接続した抵抗と、前記抵抗の両端間の電圧を整流するために前記カレントトランスの２次コイルに直列に接続した整流ダイオードとから構成され、前記整流ダイオードから出力される前記電流検知部の出力に基づいて駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らすことができる。
【００１３】
請求項６の発明は、請求項１乃至５いづれかの発明において、前記駆動信号生成部は、前記電流検知部の出力と基準電圧とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１４】
請求項７の発明は、請求項１乃至６いづれかの発明において、前記第１及び第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻における前記電流検知部の出力電圧と同じ電圧である基準電圧と、前記電流検知部の検出信号とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１５】
請求項８の発明は、請求項１乃至６いづれかにおいて、前記第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第２の同期整流要素のスイッチング素子をオンにできる電圧にまで増幅した駆動信号を出力することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１６】
請求項９の発明は、請求項１乃至８いづれか記載の発明において、前記インバータ部は、スイッチング素子を有するハーフブリッジのインバータからなり、前記スイッチング素子はゼロボルトスイッチングを行うことを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１８】
（参考例１）
図１は参考例１の回路構成を示す。電源部Ａとインバータ部ＢとトランスＴ１の１次コイルＬ１とで１次側回路Ｇ１を構成し、トランスＴ１の２次コイルＬ２と負荷整合用コンデンサＣ１と同期整流要素を構成するＦＥＴＱ１と電流検知部Ｈ１と駆動信号生成部Ｅ１と平滑部Ｆとで２次回路Ｇ２を構成する。
【００１９】
電源部Ａは直流電力をインバータ部Ｂに供給し、インバータ部Ｂで高周波電力に変換され、前記高周波電力はトランスＴ１の１次コイルＬ１に供給される。トランスＴ１の２次コイルＬ２は、電磁結合により１次コイルＬ１より電力を受電し、２次コイルＬ２両端の電圧はＦＥＴＱ１で半波整流され、半波整流された電圧は平滑部Ｆで平滑されて直流電圧を出力する。
【００２０】
トランスＴ１の１次コイルＬ１と２次コイルＬ２とはお互いに絶縁物により所定のギャップ長だけ離間し、分離脱着できる構成になっている。
【００２１】
２次コイルＬ２に並列に接続されるコンデンサＣ１は負荷整合用であり、２次側回路Ｇ２で取り出せる有効電力を最大にして１次側回路Ｇ１から２次側回路Ｇ２への電力伝達の効率を上げている。
【００２２】
次に本参考例の同期整流動作について説明する。
【００２３】
ＦＥＴＱ１は、ＦＥＴ素子Ｐ１とＦＥＴ素子Ｐ１に並列に逆方向に接続された寄生ダイオードＤ１とからなっている。ＦＥＴＱ１に直列に接続された電流検知部Ｈ１はＦＥＴＱ１に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ１に出力する。駆動信号生成部Ｅ１は、電流検知部Ｈ１からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ１をオンにする駆動信号を出力し、電流検知部Ｈ１からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ１をオフにする駆動信号を出力する。
【００２４】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導された起電力の極性が、ＦＥＴＱ１の寄生ダイオードＤ１の順方向と合致した時に寄生ダイオードＤ１には順方向電流が流れ、前記順方向電流を電流検知部Ｈ１で検出し、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値を超えるとＦＥＴ素子Ｐ１にオン信号を出力してＦＥＴ素子Ｐ１はオンする。
【００２５】
ＦＥＴ素子Ｐ１がオンすると当初寄生ダイオードＤ１を流れていた電流は寄生ダイオードＤ１に比べてＦＥＴ素子Ｐ１のほうが抵抗が小さいので、ＦＥＴ素子Ｐ１のオン抵抗を介してＦＥＴＱ１のソースからドレイン方向に流れる。この時、ＦＥＴＱ１に整流電流が流れるサイクル中にＦＥＴ素子のオン時間をできるだけ長くしたほうが、ＦＥＴＱ１での損失を小さくでき、整流損失を減らすことができる。
【００２６】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導される起電力が変化して２次コイルＬ２に誘導される起電力が小さくなると電流検知部Ｈ１から出力される検出信号も小さくなり、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値より下がるとＦＥＴ素子Ｐ１にオフ信号を出力してＦＥＴ素子Ｐ１はオフする。
【００２７】
さらに、２次コイルＬ２に誘導される起電力の極性が反転するとＦＥＴ素子Ｐ１の寄生ダイオードＤ１には逆方向の電圧がかかるため、再び２次コイルＬ２に誘導された起電力の極性が反転するまでは寄生ダイオードＤ１には電流は流れず、平滑部Ｆの入力は半波整流波形となる。半波整流出力は平滑部Ｆで平滑される。
【００２８】
図２は、本参考例のＦＥＴＱ１に流れる電流波形Ｓ１を示し、前記電流波形Ｓ１はなだらかに立ち上がり歪んだ波形となる。
【００２９】
この同期整流時の損失は、前記電流波形Ｓ１がＦＥＴ素子Ｐ１のオンしきい値Ｋを超えてＦＥＴ素子Ｐ１がオフからオンになる時間をｔ１、前記電流波形Ｓ１がＦＥＴ素子Ｐ１のオンしきい値Ｋより下がりＦＥＴ素子Ｐ１がオンからオフになる時間をｔ２、前記電流波形Ｓ１が０になる時間をｔ３、前記同期整流時のＦＥＴ素子Ｐ１のオン抵抗をＲｏｎ、ＦＥＴＱ１を流れる電流をＩ、寄生ダイオードＤ１の順方向電圧をＶｆとすると、一周期での総損失Ｗは、下記数１のように表される。
【００３０】
【数１】
このように、ＦＥＴＱ１に流れる電流を検出し、前記検出信号に同期した信号でＦＥＴ素子Ｐ１を駆動すれば、ＦＥＴＱ１の寄生ダイオードＤ１に電流が流れる時間を短くすることができ、ＦＥＴＱ１での損失を低減できる。その結果、放熱板のサイズを小さくできるため、２次側回路Ｇ２を小型化できる。
【００３２】
（参考例２）
図３は参考例２の回路構成を示す。電源部Ａ、インバータ部Ｂ、トランスＴ１の１次コイルＬ１からなる１次側回路Ｇ１の構成、動作は参考例１と同様なので省略する。
【００３３】
トランスＴ１の２次コイルＬ２は出力端子が３つあるセンタータップ方式となっており、２次コイルＬ２両端の端子１及び３とセンタータップ端子２の３つの端子を有し、２次コイルＬ２の端子１−端子３間に並列に負荷整合用のコンデンサＣ１を接続する。２次コイルＬ２の端子１に直列に電流検知部Ｈ１を介して同期整流要素を構成するＦＥＴＱ１のドレインを接続し、２次コイルＬ２の端子３に直列に電流検知部Ｈ３を介して同期整流要素を構成するＦＥＴＱ２のドレインを接続する。ＦＥＴＱ１、Ｑ２の各ソースは互いに接続し、平滑コンデンサＣ８の負極側に接続し、２次コイルＬ２の端子３は、チョークコイルＬ３を介して平滑コンデンサＣ８の正極側に接続する。
【００３４】
次に、本参考例の動作について説明する。ＦＥＴＱ１は、ＦＥＴ素子Ｐ１とＦＥＴ素子Ｐ１に並列に逆方向の接続された寄生ダイオードＤ１とからなっている。ＦＥＴＱ１に直列に接続された電流検知部Ｈ１はＦＥＴＱ１に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ１に出力する。駆動信号生成部Ｅ１は、電流検知部Ｈ１からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ１をオンにする駆動信号を出力し、電流検知部Ｈ１からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ１をオフにする駆動信号を出力する。
【００３５】
同様にＦＥＴＱ２は、ＦＥＴ素子Ｐ２とＦＥＴ素子Ｐ２に並列に逆方向の接続れた寄生ダイオードＤ２とからなっている。ＦＥＴＱ２に直列に接続された電流検知部Ｈ２はＦＥＴＱ２に流れる電流を検出し、前記検出信号を駆動信号生成部Ｅ２に出力する。駆動信号生成部Ｅ２は、電流検知部Ｈ２からの検出信号が所定のしきい値以上であればＦＥＴ素子Ｐ２をオンにする駆動信号を出力し、電流検知部Ｈ２からの信号が所定のしきい値以下であればＦＥＴ素子Ｐ２をオフにする駆動信号を出力する。
【００３６】
電磁誘導によって１次コイルＬ１から２次コイルＬ２の端子２−１間に誘導される起電力の極性が、ＦＥＴＱ１の寄生ダイオードＤ１の順方向と合致した時に寄生ダイオードＤ１に順方向電流が流れ、前記順方向電流を電流検知部Ｈ１にて検出し、駆動信号生成部Ｅ１は電流検知部Ｈ１の検出信号が前記しきい値を超えるとＦＥＴ素子Ｐ１にオン信号を出力してＦＥＴ素子Ｐ１はオンする。
ＦＥＴ素子Ｐ１がオンすると当初寄生ダイオードＤ１を流れていた電流は寄生ダイオードＤ１に比べてＦＥＴ素子Ｐ１のほうが抵抗が小さいので、ＦＥＴ素子Ｐ１のオン抵抗を介してＦＥＴＱ１のソースからドレイン方向に流れる。この時、参考例１同様、ＦＥＴＱ１に整流電流が流れるサイクル中にＦＥＴ素子のオン時間をできるだけ長くしたほうが、ＦＥＴＱ１での損失を小さくでき、整流損失を減らすことができる。
【００３７】
電磁誘導によって１次コイルＬ１から２次コイルＬ２に誘導される起電力が変化して２次コイルＬ２に誘導される起電力が小さくなると電流検知部Ｈ１から出力される検出信号も小さくなり、駆動信号生成部Ｅ１は電流検知部Ｈ１からの検出信号が前記しきい値より下がるとＦＥＴ素子Ｐ１にオフ信号を出力してＦＥＴ素子Ｐ１はオフする。
【００３８】
さらに、２次コイルＬ２に誘導された起電力の極性が反転するとＦＥＴ素子Ｐ１の寄生ダイオードＤ１には逆方向の電圧がかかるため、再び２次コイルＬ２に誘導された起電力の極性が反転するまで寄生ダイオードＤ１には電流は流れない。
【００３９】
一方この時、電磁誘導によって１次コイルＬ１から２次コイルＬ２の端子２−３間に誘導された起電力の極性は、ＦＥＴＱ２の寄生ダイオードＤ２の順方向と合致しているため、寄生ダイオードＤ２に順方向電流が流れ、ＦＥＴＱ２、ＦＥＴ素子Ｐ２、寄生ダイオードＤ２、電流検知部Ｈ２、駆動信号生成部Ｅ２は前記ＦＥＴＱ１、ＦＥＴ素子Ｐ１、寄生ダイオードＤ１、電流検知部Ｈ１、駆動信号生成部Ｅ１と同様の前記動作を行う。
【００４０】
前記動作を繰り返して、ＦＥＴＱ１、Ｑ２のソースと２次コイルＬ２の端子２間の電圧には全波整流された電圧が生じ、チョークコイルＬ３と平滑コンデンサＣ８とで平滑される。
【００４１】
図４は、２次コイルＬ２の端子１−３間の誘導起電力波形Ｓ２と、２次コイルＬ２を流れる電流波形Ｓ３と、ＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを示している。負荷整合用のコンデンサＣ１の影響で、２次コイルＬ２の電流波形Ｓ３は歪んだ波形になり、２次コイルＬ２の端子１−３間に誘起する電圧波形Ｓ２は一定区間０Ｖである区間を挟んで正負に振動した波形となる。そのため、従来の補助巻線や２次コイル間電圧を利用したＦＥＴの駆動方式ではＦＥＴＱ１、Ｑ２のオンしきい値Ｋと前記電圧波形Ｓ２とを比較すると、ＦＥＴの駆動信号は波形Ｓ４のようになり、ＦＥＴＱ１及びＱ２をオンする時間が短いため整流効率が上がらない。
【００４２】
しかし、図５に示す様にＦＥＴＱ１を流れる電流波形Ｓ５とＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを比較し、またＦＥＴＱ２を流れる電流波形Ｓ６とＦＥＴＱ１、Ｑ２のオンしきい値Ｋとを比較することで、ＦＥＴＱ１、Ｑ２の駆動信号は各々波形Ｓ７、Ｓ８のようになり、図４の波形Ｓ４に比べてＦＥＴＱ１、Ｑ２のＦＥＴ素子Ｐ１、Ｐ２のオン時間が長くなる。したがって、ＦＥＴ素子Ｐ１、Ｐ２に整流電流が流れる時間が長くなり、整流効率が上がる。
【００４３】
また本参考例に示す２次コイルがセンタータップ方式であるトランスＴ１を用いた全波整流回路と参考例１に示す半波整流回路とを比較すると、同じ出力電流を流す場合、全波整流回路は半波整流回路に比べてＦＥＴに流す電流の最大値を小さくできる。ＦＥＴ素子Ｐ１，Ｐ２がオンした時の損失は電流の２乗に比例するので、本参考例では、ＦＥＴ素子Ｐ１，Ｐ２に流す電流を半波整流回路に比べて小さくでき、損失を減らすことができる。
【００４４】
なお、図６に示す回路構成の様に、負荷整合用のコンデンサＣ１を２次コイルＬ２の端子１−端子２間に並列に接続し、負荷整合用のコンデンサＣ９を２次コイルＬ２の端子２−端子３間に並列に接続した場合も図４の負荷整合用のコンデンサＣ１と同様の効果が得られる。さらに、前記コンデンサＣ１をＦＥＴＱ１に並列に接続し、前記コンデンサＣ９をＦＥＴＱ２並列に接続しても同様の効果が得られる。
【００４５】
なお、図１において負荷整合用コンデンサＣ１をＦＥＴＱ１に並列に接続しても同様の効果が得られる。
【００４６】
（参考例３）
図７は参考例３の回路構成を示し、交流電源を直流電源に変換する電源部Ａと電源部Ａからの直流入力を高周波電源に変換するインバータ部Ｂと、インバータ部Ｂの制御回路Ｊと、インバータ部Ｂから高周波電源を供給されるトランスＴ１の１次コイルＬ１とから１次側回路Ｇ１は構成され、トランスＴ１のセンタータップ式の２次コイルＬ２と、負荷整合用コンデンサＣ１と、電流検知部Ｈ１，Ｈ２と、駆動信号生成部Ｅ１，Ｅ２と、ＦＥＴＱ１，Ｑ２とチョークコイルＬ３と、平滑コンデンサＣ８とで構成される２次側回路Ｇ２とからなっている。
【００４７】
２次側回路Ｇ２の構成、動作は参考例２の図３と同様なので説明は省略する。
【００４８】
１次側回路Ｇ１の構成、動作について説明する。電源部Ａは、交流電源Ｖｓと交流電源Ｖｓを全波整流する整流器Ｄ３とから構成され、インバータ部Ｂは整流器Ｄ３の出力端に並列に接続されたコンデンサＣ２、Ｃ３の直列回路と、整流器Ｄ３の出力端に並列に接続されたスイッチング素子Ｑ３、Ｑ４の直列回路と、スイッチング素子Ｑ３、Ｑ４に各々並列に接続されたコンデンサＣ４，Ｃ５とからなるハーフブリッジインバータ回路で構成され、制御回路Ｊはスイッチング素子Ｑ３，Ｑ４のスイッチング動作を制御するための電子回路から構成され、トランスＴ１の１次コイルＬ１の一端はコンデンサＣ１、Ｃ２の中点に接続され、他端はスイッチング素子Ｑ１、Ｑ２の中点に接続される。
【００４９】
整流器Ｄ３で全波整流された電圧はコンデンサＣ２、Ｃ３で分圧され、スイッチング素子Ｑ３，Ｑ４は制御回路Ｊからの一定のデッドタイムを持った駆動信号により交互にオン・オフして１次コイルＬ１に高周波電圧を印加する。
【００５０】
また、スイッチング素子Ｑ３、Ｑ４に並列に接続されたコンデンサＣ４，Ｃ５により、スイッチング素子Ｑ３，Ｑ４のスイッチング動作をゼロ電圧スイッチング動作とすることができ、スイッチング素子Ｑ３、Ｑ４でのスイッチング損失を減少させることができる。
【００５１】
またスイッチング素子Ｑ３、Ｑ４の駆動信号は一定のデッドタイムを持っているので、トランスＴ１の２次コイルＬ２の端子１−端子３間の電圧は図４の波形Ｓ２のようになるため、参考例２と同様に電流検出回路Ｈ１、Ｈ２の検出信号から生成した駆動信号でＦＥＴＱ１、Ｑ２による同期整流を行えば、参考例２同様に２次側回路Ｇ２の整流損失も減少できる。
【００５２】
また、図８に示す回路構成のようにトランスＴ１の１次コイルＬ１に並列にコンデンサＣ４を接続した場合も、図７の回路同様にゼロ電圧スイッチングを行える。前記以外の図８の回路の構成、動作は図７の回路の構成、動作と同様なので説明は省略する。
【００５３】
このように本参考例によれば、２次側回路Ｇ２だけでなく、１次側回路Ｇ１での損失を減らして、回路全体の効率を上げて回路全体の小型化ができる。
【００５４】
（参考例４）
図９は参考例４の回路構成を示す。基本的な回路構成、動作は参考例３の図７と同様で、ＦＥＴ素子Ｐ１の駆動信号生成部Ｅ１の駆動信号を反転器ＩＮＶ１を介して反転させた信号をＦＥＴ素子Ｐ２の駆動信号とした点が図７に示す回路構成と異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００５５】
図９に示す回路構成図のように、トランスＴ１の２次コイルＬ２にセンタータップ方式を用いた同期整流回路では、ＦＥＴＱ１、Ｑ２に交互に電流が流れるようにＦＥＴＱ１、Ｑ２の駆動信号を制御するため、ＦＥＴＱ１、Ｑ２の各駆動信号は、一方の駆動信号の反転信号となる。そこで、ＦＥＴＱ１の駆動信号生成部Ｅ１の駆動信号を反転器ＩＮＶ１を介して反転させた信号をＦＥＴＱ２の駆動信号としてＦＥＴＱ２を駆動することで、ＦＥＴＱ２の駆動回路の簡素化を図ることができ、低コスト化、小型化ができる。
【００５６】
なお、２次側回路Ｇ２の整流回路として、同期整流を用いたフォワード方式を採用した場合にも、２つの整流及び転流用スイッチング素子にたいしても同様に応用できる。
【００５７】
（参考例５）
図１０は参考例５の回路構成図を示す。基本的な回路構成、動作は参考例３の図７とほぼ同様で、図１０では、図７の電流検知部Ｈ１、Ｈ２を、各々ＦＥＴＱ１、Ｑ２に直列に接続した抵抗Ｒ１、Ｒ２からなる電流検知部Ｈ３、Ｈ４に置き換えた点が異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００５８】
本参考例では、ＦＥＴＱ１、Ｑ２に各々直列に接続された抵抗Ｒ１、Ｒ２の両端には各々ＦＥＴＱ１、Ｑ２に流れる電流に比例した電圧が発生する。前記抵抗Ｒ１、Ｒ２の各両端電圧を駆動信号生成部Ｅ１、Ｅ２に各々入力し、駆動信号生成部Ｅ１、Ｅ２は、抵抗Ｒ１、Ｒ２の各両端電圧が所定のしきい値以上であればＦＥＴ素子Ｐ１、Ｐ２を各々オンにする駆動信号を出力し、抵抗Ｒ１、Ｒ２の各両端電圧が所定のしきい値以下であればＦＥＴ素子Ｐ１、Ｐ２を各々オフにする駆動信号を出力する。
【００５９】
このように本参考例によれば、簡単な方法でＦＥＴＱ１、Ｑ２の電流を検出でき、前記検出信号を用いてＦＥＴＱ１、Ｑ２の駆動信号を生成することで参考例２同様にＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６０】
（参考例６）
図１１は本参考例６の回路構成図を示し、基本的な回路構成、動作は参考例５の図１０と同様で、図１１では、図１０の抵抗Ｒ１、Ｒ２を各々微小な抵抗値（例えば１０ｍΩ）を有する抵抗Ｒ３、Ｒ４からなる電流検出部Ｈ５、Ｈ６に置き換え、駆動信号生成部Ｅ１、Ｅ２を各々オペアンプＯＰ１、ＯＰ２からなる駆動信号生成部Ｅ３、Ｅ４に置き換えた点が異なる。前記以外の回路構成、動作については参考例５の図１０と同様なので省略する。
【００６１】
本参考例では、ＦＥＴＱ１、Ｑ２に各々直列に接続された抵抗Ｒ３、Ｒ４の抵抗値を微小な抵抗値（例えば１０ｍΩ）とすることで、参考例５に比べて抵抗Ｒ３、Ｒ４での損失を減らしている。しかし抵抗Ｒ３、Ｒ４の抵抗値を小さくしたことで抵抗Ｒ３、Ｒ４両端の電圧も小さくなるため、抵抗Ｒ３、Ｒ４両端の電圧を各々オペアンプＯＰ１、ＯＰ２の反転入力端子と非反転入力端子とに入力し、オペアンプＯＰ１、ＯＰ２で抵抗Ｒ３、Ｒ４の各両端電圧を、ＦＥＴＱ１、Ｑ２を十分駆動できる電圧にまで差動増幅し、前記差動増幅したオペアンプＯＰ１、ＯＰ２の出力をＦＥＴ素子Ｐ１、Ｐ２の駆動信号とする。
【００６２】
このように本参考例では、電流検知部Ｈ５、Ｈ６での損失を下げることができる。
【００６３】
（参考例７）
図１２は参考例７の回路構成図を示す。基本的な回路構成、動作は参考例３の図７とほぼ同様で、図１２では図７の電流検知部Ｈ１、Ｈ２を各々、１次コイルＬ４、Ｌ５と２次コイルＬ６、Ｌ７からなるカレントトランスＣＴ１、ＣＴ２の２次コイルＬ６、Ｌ７に並列に抵抗Ｒ５、Ｒ６を各々接続し、前記２次コイルＬ６、Ｌ７に直列にダイオードＤ３、Ｄ４を各々接続し、ダイオードＤ３、Ｄ４を介して抵抗Ｒ５、Ｒ６に並列にコンデンサＣ６、Ｃ７、抵抗Ｒ７、Ｒ８及び定電圧ダイオードＺＤ１、ＺＤ２を各々接続した電流検知部Ｈ７、Ｈ８に置き換えた点と、図７の駆動信号生成部Ｅ１、Ｅ２を各々ダイオードＤ３、Ｄ４に直列に接続した増幅器ＡＭＰ１、ＡＭＰ２からなる駆動信号生成部Ｅ５、Ｅ６に置き換えた点とが異なる。前記以外の回路構成、動作については参考例３の図７と同様なので省略する。
【００６４】
カレントトランスＣＴ１、ＣＴ２の各１次コイルＬ４、Ｌ５に流れる電流をカレントトランスＣＴ１、ＣＴ２の各２次コイルＬ６、Ｌ７で検出し、抵抗Ｒ５、Ｒ６の両端に各々電圧を発生させ、前記電圧はダイオードＤ３、Ｄ４で各々半波整流される。コンデンサＣ６、Ｃ７はノイズカット用であり、抵抗Ｒ７、Ｒ８はコンデンサＣ６、Ｃ７に蓄積された電荷を放出してＡＭＰ１、２の入力信号の立下りを急峻にする。また、定電圧ダイオードＺＤ１、ＺＤ２は増幅器ＡＭＰ１、２の入力に増幅器ＡＭＰ１、２の定格電圧を超えた電圧が入力されないように半波整流した電圧を一定電圧でクランプする。
【００６５】
そして、カレントトランスＣＴ１、ＣＴ２の２次コイルＬ６、Ｌ７の出力電流は小さいためにＦＥＴ素子Ｐ１、Ｐ２を駆動できないので、増幅器ＡＭＰ１、ＡＭＰ２で増幅し、前記増幅した駆動信号でＦＥＴＱ１、Ｑ２を駆動する。
【００６６】
このように本参考例によれば、ＦＥＴＱ１、Ｑ２を流れる電流を検出でき、前記検出信号を用いてＦＥＴＱ１、Ｑ２の駆動信号を生成することで参考例２同様にＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６７】
（参考例８）
図１３の回路構成図を用いて参考例８を説明する。基本的な回路構成、動作は参考例７の図１２とほぼ同様で、図１３では、図１２の増幅器ＡＭＰ１、ＡＭＰ２を、比較器ＣＰ１、ＣＰ２と比較器ＣＰ１、ＣＰ２の反転入力端子に基準電圧源Ｅ１、Ｅ２を各々接続した比較回路に置き換えた点が異なる。前記以外の回路構成、動作については参考例７の図１２と同様なので省略する。
【００６８】
本参考例では、ダイオードＤ３、Ｄ４で半波整流されたカレントトランスＣＴ１、ＣＴ２の各２次コイルＬ６、Ｌ７の出力を各々比較器ＣＰ１、ＣＰ２の非反転入力端子に接続し、基準電圧源Ｅ１、Ｅ２を各々比較器ＣＰ１、ＣＰ２の反転入力端子に接続して、基準電圧源Ｅ１、Ｅ２の基準電圧を適切に設定することで、ＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００６９】
図１４は、本参考例におけるＦＥＴＱ１を流れる電流波形Ｓ９と、基準電圧源Ｅ１の基準電圧Ｍ１と、比較器ＣＰ１の出力波形Ｓ１０を示しており、前記波形Ｓ９が前記基準電圧Ｍ１を超えると前記波形Ｓ１０はＨレベルとなり、前記波形Ｓ９が前記基準電圧Ｍ１より下がると前記波形Ｓ１０はＬレベルとなる。したがって、基準電圧Ｍ１を適切に設定することで比較器ＣＰ１の出力波形Ｓ１０がＨレベルの区間を広くできる。ＦＥＴＱ２についても同様である。
【００７０】
即ちＦＥＴＱ１、Ｑ２に電流が流れる各整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１、Ｐ２をオンにして、整流損失を減らすことができる。
【００７１】
（実施形態１）
図１３の回路構成図を用いて実施形態１を説明する。基本的な回路構成、動作については参考例８と同様なので省略する。
【００７２】
同期整流を行うためにオンしていたＦＥＴ素子Ｐ１を有するＦＥＴＱ１の電流は、負荷整合用コンデンサＣ６のために２次コイルＬ２に発生する誘導起電力に応じてなめらかに電流値が減少していく。また次の半サイクルの同期整流を行うためにオンするＦＥＴ素子Ｐ２を有するＦＥＴＱ２も同様にコンデンサＣ６のために、ＦＥＴＱ１に流れる電流がゼロになる前に寄生ダイオードＤ２を介して電流が流れ始める。そのため、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンする可能性があり、整流が行われなくなる可能性がある。
【００７３】
そこで本実施形態では、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴ素子Ｐ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴ素子Ｐ１をオンにする駆動信号を比較器ＣＰ１から出力する。
【００７４】
このように、本実施形態によれば、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７５】
（実施形態２）
図１３の回路構成図を用いて実施形態２を説明する。基本的な回路構成、動作については実施形態１と同様なので省略する。
【００７６】
実施形態１で説明したように、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴ素子Ｐ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴ素子Ｐ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴ素子Ｐ１をオンにする駆動信号を比較器ＣＰ１から出力すれば、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることなくなり、整流損失を減らせる。
【００７７】
そこで、本実施形態では図１３の回路構成においてカレントトランスＣＴ１、ＣＴ２で検出した各検出信号をダイオードＤ３、Ｄ４で半波整流した出力電圧、即ち定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を比較器ＣＰ１、ＣＰ２の非反転入力端子に入力し、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時の定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を基準電圧とする基準電圧源Ｅ１、Ｅ２を比較器ＣＰ１、ＣＰ２の反転入力端子に入力に各々接続して、比較器ＣＰ１、ＣＰ２の出力をＦＥＴ素子Ｐ１、Ｐ２の各駆動信号とすることで、ＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７８】
図１５は、本実施形態におけるＦＥＴＱ１を流れる電流波形Ｓ１１、基準電圧源Ｅ１の基準電圧Ｍ２、比較器ＣＰ１の出力波形Ｓ１２と、ＦＥＴＱ２を流れる電流波形Ｓ１３、基準電圧源Ｅ２の基準電圧Ｍ３、比較器ＣＰ２の出力波形Ｓ１４とを示す。ＦＥＴＱ１を流れる電流波形Ｓ１１の大きさとＦＥＴＱ２を流れる電流波形Ｓ１３の大きさとが等しくなる時間ｔ４において比較器ＣＰ１の出力をＬにしてＦＥＴ素子Ｐ１をオフにし、比較器ＣＰ２の出力をＨにしてＦＥＴ素子Ｐ２をオンにすることでＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００７９】
（実施形態３）
図１２の回路構成図を用いて実施形態３を説明する。基本的な回路構成、動作については参考例７と同様なので省略する。
【００８０】
実施形態１で説明したように、ＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴＱ１をオフにする駆動信号を比較器ＣＰ１から出力し、それまでオフしていたＦＥＴＱ２をオンにする駆動信号を比較器ＣＰ２から出力する。また、逆の半サイクルも同様にＦＥＴＱ１、Ｑ２に流れる各電流が等しくなった時にそれまでオンしていたＦＥＴＱ２をオフにする駆動信号を比較器ＣＰ２から出力し、それまでオフしていたＦＥＴＱ１をオンにする駆動信号を比較器ＣＰ１から出力すれば、ＦＥＴＱ１、Ｑ２が同時にオンすることがなくなり、整流損失を減らせる。
【００８１】
そこで、本実施形態では図１２の回路構成においてＦＥＴＱ１、Ｑ２に流れる電流が等しくなるときに、カレントトランスＣＴ１、ＣＴ２で検出した各検出信号をダイオードＤ３、Ｄ４で半波整流した出力電圧、即ち定電圧ダイオードＺＤ１、ＺＤ２の各出力電圧を増幅器ＡＭＰ１、２で各々増幅したＦＥＴ素子Ｐ１、Ｐ２の各駆動信号が、ＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧になるように、カレントトランスＣＴ１の１次コイルＬ４と２次コイルＬ６との巻線比及び、カレントトランスＣＴ２の１次コイルＬ５と２次コイルＬ７との巻線比を設定する。
【００８２】
図１６は、本実施形態におけるＦＥＴ素子Ｐ１の駆動信号波形Ｓ１５、ＦＥＴＱ１を流れる電流波形Ｓ１６、定電圧ダイオードＺＤ１のクランプ電圧Ｎ１と、ＦＥＴ素子Ｐ２の駆動信号波形Ｓ１７、ＦＥＴＱ２を流れる電流波形Ｓ１８、定電圧ダイオードＺＤ２のクランプ電圧Ｎ２と、ＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋとを示している。ＦＥＴＱ１を流れる電流波形Ｓ１６の大きさとＦＥＴＱ２を流れる電流波形Ｓ１８の大きさとが等しくなる時間ｔ５において、ＦＥＴ素子Ｐ１の駆動信号波形Ｓ１５がＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋより下がってＦＥＴ素子Ｐ１はオフになり、ＦＥＴ素子Ｐ２の駆動信号波形Ｓ１７がＦＥＴ素子Ｐ１、Ｐ２を十分オンできる電圧Ｋを超えてＦＥＴ素子Ｐ２はオンになることでＦＥＴ素子Ｐ１、Ｐ２が同時にオンすることがなくなり、整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８３】
なお、前記波形Ｓ１５、Ｓ１７は定電圧電圧ダイオードＺＤ１、ＺＤ２のクランプ電圧Ｎ１、Ｎ２にクランプされる。
【００８４】
（参考例９）
図１に示す回路構成図のように、１つの同期整流用ＦＥＴＱ１を用いて半波整流を行う場合、ＦＥＴＱ１での整流損失を小さくするためにはＦＥＴＱ１に電流が流れる整流サイクル中にできるだけ長い間ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンにする必要がある。
【００８５】
図１の電流検出部Ｈ１と駆動信号生成部Ｅ１とを、図１３の電流検出部Ｈ９と駆動信号生成部Ｅ７に各々置き換えて、駆動信号生成部Ｅ７の比較器ＣＰ１の反転入力端子に接続している基準電圧源Ｅ１の基準電圧を０Ｖ付近にすることで、比較器ＣＰ１は前記整流サイクル中にできるだけ長い間ＦＥＴ素子Ｐ１をオンにする駆動信号を出力して、ＦＥＴＱ１での整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８６】
上記以外の回路構成、動作については、参考例１及び８で説明しているので省略する。
【００８７】
（参考例１０）
図１に示す回路構成図のように、１つの同期整流用ＦＥＴＱ１を用いて半波整流を行う場合、ＦＥＴＱ１での整流損失を小さくするためにはＦＥＴＱ１に電流が流れる整流サイクル中にできるだけ長い間ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンにする必要がある。
【００８８】
図１の電流検出部Ｈ１と駆動信号生成部Ｅ１とを、図１２の電流検出部Ｈ７と駆動信号生成部Ｅ５に各々置き換えて、電流検出部Ｈ７のカレントトランスＣＴ１の１次コイルＬ４と２次コイルＬ５の巻数比を大きくすることで、カレントトランスＣＴ１の１次コイルＬ４に流れる電流が小さい時でも２次コイルＬ５の誘起電圧が大きくなり、ＦＥＴＱ１のＦＥＴ素子Ｐ１をオンできる駆動信号が増幅器ＡＭＰ１から出力される。したがって、整流素子Ｐ１は前記整流サイクル中にできるだけ長い間オンになり、ＦＥＴＱ１での整流損失を減らせて放熱板を含む２次側回路Ｇ２を小型化できる。
【００８９】
上記以外の回路構成、動作については、参考例１及び７で説明しているので省略する。
【００９０】
【発明の効果】
請求項１の発明は、直流電源を供給する電源部と、前記直流電源を高周波電源に変換するインバータ部と、前記インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能なトランスの前記１次コイルとで構成される１次側回路と、前記２次コイルと、前記２次コイルに並列に接続される負荷整合用コンデンサ及び前記２次コイルの出力電圧を整流する整流部とで構成される２次側回路とを有する非接触電力伝達装置において、前記トランスの２次コイルはセンタータップを備え、スイッチング素子及び前記スイッチング素子に並列に逆接続されたダイオードとからなる第１，第２の同期整流要素を具備して、前記トランスの２次コイルのセンタータップではない両出力端に直列に且つ互いに逆方向に接続する前記第１，第２の同期整流要素の前記トランスの２次コイルに接続していない各他端同士を接続して全波整流部を構成した前記整流部と、前記第１，第２の同期整流要素に流れる電流を検出する電流検知部と、先に導通し整流を終了しつつある前記第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき前記第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第１の同期整流要素のスイッチング素子をオフにする駆動信号を出力する第１の駆動信号生成部と、前記第２の同期整流要素のスイッチング素子をオンにする駆動信号を出力する第２の駆動信号生成部とを有することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。また、全波整流することで半波整流よりも損失が少なく効率の良い整流を行えるという効果がある。さらに、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９１】
請求項２の発明は、請求項１の発明において、一つの前記電流検知部の検出信号より前記第１の同期整流要素のスイッチング素子の駆動信号を生成し、前記第２の同期整流要素のスイッチング素子の駆動信号は前記第１の同期整流要素のスイッチング素子の駆動信号の反転信号とすることを特徴とし、駆動信号生成部の簡素化を図ることができ、低コスト化、小型化ができるという効果がある。
【００９２】
請求項３の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した電流検出用抵抗からなり、前記電流検出用抵抗の両端に発生する電圧に基づいて前記駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、簡単な回路構成で電流検知部を構成できるという効果がある。
【００９３】
請求項４の発明は、請求項３の発明において、前記電流検出用抵抗の抵抗値は、前記電流検出用抵抗に流れる電流に対して発生する前記電流検出用抵抗の両端の電圧が前記駆動信号生成部にて前記同期整流要素のスイッチング素子を駆動できる電圧にまで増幅できる最小の電圧になる抵抗値であることを特徴とし、電流検知部での損失を減らすことができるという効果がある。
【００９４】
請求項５の発明は、請求項１または２の発明において、前記電流検知部は、前記同期整流要素に直列に接続した１次コイル及び２次コイルとからなるカレントトランスと、前記カレントトランスの２次コイルの両端に並列に接続した抵抗と、前記抵抗の両端間の電圧を整流するために前記カレントトランスの２次コイルに直列に接続した整流ダイオードとから構成され、前記整流ダイオードから出力される前記電流検知部の出力に基づいて駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らすことができるという効果がある。
【００９５】
請求項６の発明は、請求項１乃至５いづれかの発明において、前記駆動信号生成部は、前記電流検知部の出力と基準電圧とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９６】
請求項７の発明は、請求項１乃至６いづれか記載の発明において、前記第１及び第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻における前記電流検知部の出力電圧と同じ電圧である基準電圧と、前記電流検知部の検出信号とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９７】
請求項８の発明は、請求項１乃至６いづれか記載の発明において、前記第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第２の同期整流要素のスイッチング素子をオンにできる電圧にまで増幅した駆動信号を出力することを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【００９８】
請求項９の発明は、請求項１乃至８いづれか記載の発明において、前記インバータ部は、スイッチング素子を有するハーフブリッジのインバータからなり、前記スイッチング素子はゼロボルトスイッチングを行うことを特徴とし、２次側回路の整流損失を減らして、整流部の放熱板のサイズを小さくでき、回路全体の効率を上げることができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の参考例１，９，１０の回路構成を示す図である。
【図２】 本発明の参考例１のＦＥＴに流れる電流波形を示す図である。
【図３】 本発明の参考例２の回路構成を示す図である。
【図４】 本発明の参考例２の回路動作を示す図である。
【図５】 本発明の参考例２のＦＥＴ素子のスイッチング動作を示す図である。
【図６】 本発明の参考例２の回路構成を示す図である。
【図７】 本発明の参考例３の回路構成を示す図である。
【図８】 本発明の参考例３の回路構成を示す図である。
【図９】 本発明の参考例４の回路構成を示す図である。
【図１０】 本発明の参考例５の回路構成を示す図である。
【図１１】 本発明の参考例６の回路構成を示す図である。
【図１２】 本発明の実施形態３、参考例７の回路構成を示す図である。
【図１３】 本発明の実施形態１，２、参考例８の回路構成を示す図である。
【図１４】 本発明の参考例８のスイッチング動作を示す図である。
【図１５】 本発明の実施形態２のスイッチング動作を示す図である。
【図１６】 本発明の実施形態３のスイッチング動作を示す図である。
【符号の説明】
Ａ 電源部
Ｂ インバータ部
Ｃ１ コンデンサ
Ｄ１ 寄生ダイオード
Ｅ１ 駆動信号生成部
Ｆ 平滑部
Ｇ１ １次側回路
Ｇ２ ２次側回路
Ｈ１ 電流検知部
Ｌ１ １次コイル
Ｌ２ ２次コイル
Ｐ１ ＦＥＴ素子
Ｑ１ ＦＥＴ
Ｔ１ トランス
Claims (9)
- 直流電源を供給する電源部と、前記直流電源を高周波電源に変換するインバータ部と、前記インバータ部から高周波電力を供給される１次コイルと１次コイルから受電した電力を出力する２次コイルとが分離可能なトランスの前記１次コイルとで構成される１次側回路と、前記２次コイルと、前記２次コイルに並列に接続される負荷整合用コンデンサ及び前記２次コイルの出力電圧を整流する整流部とで構成される２次側回路とを有する非接触電力伝達装置において、
前記トランスの２次コイルはセンタータップを備え、
スイッチング素子及び前記スイッチング素子に並列に逆接続されたダイオードとからなる第１，第２の同期整流要素を具備して、前記トランスの２次コイルのセンタータップではない両出力端に直列に且つ互いに逆方向に接続する前記第１，第２の同期整流要素の前記トランスの２次コイルに接続していない各他端同士を接続して全波整流部を構成した前記整流部と、
前記第１，第２の同期整流要素に流れる電流を検出する電流検知部と、
先に導通し整流を終了しつつある前記第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき前記第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第１の同期整流要素のスイッチング素子をオフにする駆動信号を出力する第１の駆動信号生成部と、前記第２の同期整流要素のスイッチング素子をオンにする駆動信号を出力する第２の駆動信号生成部とを有する
ことを特徴とする非接触電力伝達装置。 - 一つの前記電流検知部の検出信号より前記第１の同期整流要素のスイッチング素子の駆動信号を生成し、前記第２の同期整流要素のスイッチング素子の駆動信号は前記第１の同期整流要素のスイッチング素子の駆動信号の反転信号とすることを特徴とする請求項１記載の非接触電力伝達装置。
- 前記電流検知部は、前記同期整流要素に直列に接続した電流検出用抵抗からなり、前記電流検出用抵抗の両端に発生する電圧に基づいて前記駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とする請求項１または２記載の非接触電力伝達装置。
- 前記電流検出用抵抗の抵抗値は、前記電流検出用抵抗に流れる電流に対して発生する前記電流検出用抵抗の両端の電圧が前記駆動信号生成部にて前記同期整流要素のスイッチング素子を駆動できる電圧にまで増幅できる最小の電圧になる抵抗値であることを特徴とする請求項３記載の非接触電力伝達装置。
- 前記電流検知部は、前記同期整流要素に直列に接続した１次コイル及び２次コイルとからなるカレントトランスと、前記カレントトランスの２次コイルの両端に並列に接続した抵抗と、前記抵抗の両端間の電圧を整流するために前記カレントトランスの２次コイルに直列に接続した整流ダイオードとから構成され、前記整流ダイオードから出力される前記電流検知部の出力に基づいて駆動信号生成部にて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とする請求項１または２記載の非接触電力伝達装置。
- 前記駆動信号生成部は、前記電流検知部の出力と基準電圧とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とする請求項１乃至５いづれか記載の非接触電力伝達装置。
- 前記第１及び第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻における前記電流検知部の出力電圧と同じ電圧である基準電圧と、前記電流検知部の検出信号とを比較し、前記比較結果に基づいて前記同期整流要素のスイッチング素子の駆動信号を生成することを特徴とする請求項１乃至６いづれか記載の非接触電力伝達装置。
- 前記第２の駆動信号生成部は、先に導通し整流を終了しつつある第１の同期整流要素を流れる電流値と、次の整流のために導通を行うべき第２の同期整流要素のダイオードに流れ始める電流値とが相等しくなる時刻に、前記第２の同期整流要素のスイッチング素子をオンにできる電圧にまで増幅した駆動信号を出力することを特徴とする請求項１乃至６いづれか記載の非接触電力伝達装置。
- 前記インバータ部は、スイッチング素子を有するハーフブリッジのインバータからなり、前記スイッチング素子はゼロボルトスイッチングを行うことを特徴とする請求項１乃至８いづれか記載の非接触電力伝達装置。
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