JP4117101B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化にともない、金属配線の配線幅が小さくなる傾向にある。このため、マイグレーションによるアルミニウム配線の断線やヒロックを防止するために、アルミニウムに銅を０.５％ 程度含有させる方法が一般的に用いられている。しかし、アルミニウム配線に銅を含有した場合、銅原子が析出することがある。析出箇所としては、粒界や、隣接導電体層と主配線層の界面付近があるが、特に、隣接導電体層と主配線層の界面付近での析出物が大きくなった場合には、エッチングの際に、析出物がエッチングされずに残る場合があり、配線間隔が狭い場合には隣接する配線間で短路（ショート）不良の原因となってしまう。特に今後の配線構造では、配線幅だけではなく配線間隔も小さくなる傾向にあるため、短絡不良の問題は深刻となり得る。そこで、高い温度においてアルミニウム膜を成膜することによって銅をアルミニウム中に固溶させた後、冷却時に銅が析出しないように急冷する方法が、例えば特開平８−１８６１７５号公報などにおいて提案されている。
【０００３】
【発明が解決しようとする課題】
配線間の短路不良を防止するうえで、銅を含有したアルミニウム配線を前記の急冷処理を用いて形成する方法は、配線間隔が０.４μｍ 以下になった場合には十分でない。配線間の短路不良を防止するには、特に隣接導電体層とアルミニウム配線層との界面付近の銅の析出を抑えなければならない。
【０００４】
そこで、本発明の目的は、短絡を起こしにくい配線構造を有する半導体装置を提供することにある。また、本発明の他の目的は、信頼性の高い半導体装置を提供することにある。本発明の他の目的は、歩留りの高い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線が隣接導電体層と主配線層との積層構造を有し、前記主配線層が主構成元素の他に添加元素を含有し、前記隣接導電体層が前記主配線層の主構成元素と前記添加元素の下地基板への拡散を防止する材料で形成され、前記主配線層中の添加元素の濃度が、該隣接導電体層と主配線層との界面に近づくに従って低くなっていることを一つの特徴としている。
【０００６】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線がチタンまたは窒化チタンを主構成材料とする隣接導電体層とアルミニウムを主構成材料とする主配線層との積層構造を有し、前記主配線層に添加元素として銅が含有され、前記主配線層中の銅の濃度が隣接導電体層と主配線層との界面に近づくに従って低くなっていることを一つの特徴としている。
【０００７】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線が隣接導電体層と主配線層との積層構造を有し、前記主配線層が少なくとも２層以上の積層構造を有し、前記主配線層を構成する層の少なくとも一層が主構成元素の他に添加元素を含有し、前記主配線層の積層構造を構成する層のうち前記隣接導電体層と接触する層の添加元素の濃度が前記主配線層を構成する他の層の添加元素の濃度より低濃度であることを一つの特徴としている。
【０００８】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線がチタンまたは窒化チタンを主構成材料とする隣接導電体層とアルミニウムを主構成材料とする主配線層との積層構造を有し、前記主配線層が少なくとも２層以上の積層構造を有し、前記主配線層を構成する層の少なくとも一層が銅を０.４％ 以上の濃度で含有し、前記主配線層の積層構造を構成する層のうち前記隣接導電体層と接触する層が、銅を０％以上０.２％ 以下の濃度で含む層であることを一つの特徴としている。
【０００９】
また本発明の半導体装置の製造方法は、半導体基板の一主面側に隣接導電体材料層と主配線材料層とからなる配線材料層を形成し、パターニングして配線を形成する半導体装置の製造方法において、上記隣接導電体材料層を物理的気相成長法で成膜後、主配線材料層をする工程が、添加元素を含まないか低濃度の添加元素を含む配線材料層を物理的気相成長法で成膜後、高濃度に添加元素を含む配線材料を物理的気相成長法で成膜で成膜することを一つの特徴としている。
【００１０】
また本発明の半導体装置の製造方法は、半導体基板の一主面側に主構成材料がチタンまたは窒化チタンである隣接導電体材料層と、主構成材料がアルミニウムであり添加元素が銅である主配線材料層とからなる配線材料層を形成し、パターニングして配線を形成する半導体装置の製造方法において、上記隣接導電体材料層を物理的気相成長法で成膜後、主配線材料層をする工程が、銅を０％以上０.２％ 含有する配線材料層を物理的気相成長法で成膜後、銅を０.４％ 以上含有する配線材料層を物理的気相成長法で成膜することを一つの特徴としている。
【００１１】
隣接導電体層と主配線層との界面付近の添加元素の濃度が低くなっているため、この界面付近に発生する析出物の発生を抑えることができるため隣接する配線間で短路を起こしにくい配線構造が得られ、本発明の目的が達成される。
【００１２】
さらに、短路を起こしにくい配線構造を有する半導体装置が得られることによって、信頼性の高い半導体装置を提供することができ、かつ歩留まりの高い半導体装置を提供することができ、本発明の目的が達成される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図に示した実施例により詳細に説明する。
【００１４】
まず、本発明における第一の実施例である半導体装置における主要部分の断面構造を図１に示す。本実施例の半導体装置は、図１に示すように、シリコン基板１の上に拡散層２，３，４，５が形成され、この上にゲート絶縁膜６，７およびゲート電極８，９が形成されることによってＭＯＳ(Metal Oxide Semiconductor）トランジスタが構成されている。ゲート絶縁膜６，７は、例えばシリコン酸化膜あるいは窒化珪素膜であり、ゲート電極８，９は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。ＭＯＳトランジスタは、例えばシリコン酸化膜からなる素子分離膜１０によって分離されている。前記ゲート電極８，９の上部および側壁には例えばシリコン酸化膜からなる絶縁膜１１，１２が形成されている。ＭＯＳトランジスタの上部全面には、例えばＢＰＳＧ(Boron−Doped Phospho Silicate Glass）膜やＳＯＧ(Spin On Glass）膜、あるいは化学気相蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜等からなる絶縁膜１３が形成されている。
【００１５】
絶縁膜１３にはコンタクトホールが形成されており、拡散防止用の隣接導電体膜１００１ａに被覆された主導電体１００１ｂ，隣接導電体膜１００２ａに被覆された主導電体１００２ｂそして隣接導電体膜１００３ａに被覆された主導電体１００３ｂからなるプラグ１００１，１００２，１００３が形成され、それぞれ拡散層２，３，４に接続されている。このプラグを通じて、拡散防止用の隣接導電体膜１０１ａ，１０１ｄに被覆された主導電体膜１４と、拡散防止用の隣接導電体膜１０２ａ，１０２ｄに被覆された主導電体膜１５からなる第一積層配線（配線）１０１，１０２が拡散層にそれぞれ接続されている。
【００１６】
ここで、上記主導電体膜１４はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃと、添加元素を含まないかあるいは主導電体膜１０１ｃの濃度より低い濃度で添加元素を含む主導電体膜１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体膜１０１ａと接している。また、上記主導電体膜１５も同様に、マイグレーションを防止する添加元素を高濃度に含む主導電体膜１０２ｃと、添加元素を含まないかあるいは主導電体膜１０２ｃの濃度より低い濃度で添加元素を含む主導電体膜１０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜１０２ａと接している。すなわち、主配線層中の添付元素の濃度が、隣接導電体層と主配線層との界面に近づくに従って低くなっている（Ｏを含む）。この場合、界面に接して（面して）、添加元素の濃度が低い主導電体膜１０２ｂが形成される。
【００１７】
上記第一積層配線１０１，１０２は、例えば隣接導電体膜１０１ａ，１０２ａをスパッタ法等により成膜した後、添加元素を含まないかあるいは低濃度の添加元素を含む主導電体膜１０１ｂ，１０２ｂをスパッタ法等により形成し、この上にマイグレーションを防止する添加元素を含む主導電体膜１０１ｃ，１０２ｃを形成し、さらにこの上に隣接導電体膜１０１ｂ，１０２ｂをスパッタ法等により形成してから、エッチングによって配線パターンをつくることにより得られる。
【００１８】
本発明の半導体装置における配線構造は、主導電体膜１４，１５の隣接導電体膜１０１ａ，１０２ａとの界面における添加元素の濃度が低い主導電体膜１０１ｂ，１０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、上記のエッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が狭い場合においても隣接する配線間で短絡することがない。
【００１９】
また、第一積層配線１０１，１０２の上には、絶縁膜１７が形成され、この絶縁膜１７の上部には第二積層配線２０２が形成されており、上記絶縁膜１７に形成されたコンタクトホールに形成されたプラグ２００１を通して、上記第一積層配線１０１は第二積層配線２０２と接続されている。
【００２０】
ここで、上記プラグ２００１は、拡散防止用の隣接導電体膜２００１ａと導電体２００１ｂから形成されている。また、第二積層配線２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２ｄと主導電体膜１８から形成され、上記主導電体膜１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜２０２ｃと、添加元素を含まないかあるいは主導電体膜２０２ｃの濃度より低い濃度で添加元素を含む主導電体膜２０２ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０２ａと接している。
【００２１】
上記第二積層配線２０２は、例えば、隣接導電体膜２０２ａをスパッタ法等により成膜した後、添加元素を含まないかあるいは低濃度の添加元素を含む主導電体膜２０２ｂをスパッタ法等により形成し、この上にマイグレーションを防止する添加元素を含む主導電体膜２０２ｃを形成し、さらにこの上に隣接導電体膜２０２ｄをスパッタ法等により形成してから、エッチングによって配線パターンをつくることにより得られる。
【００２２】
図２は、本発明における第一の実施例である半導体装置の主要部分の断面構造である図１における第一積層配線１０１，１０２、第二積層配線２０２およびプラグ１００１，１００２，１００３，２００１の平面パターンの例を示した図であり、図１は、図２の断面Ａ−Ａ′を示している。ただし、図１には、配線以外に絶縁膜とＭＯＳトランジスタの構成部分も示してある。また、Ｄ１，Ｄ２，Ｄ３，Ｄ４は、それぞれ配線１０１と配線１０２，配線２０１と配線２０２，配線２０２と配線２０３，配線２０３と配線２０４の間隔を示す。また配線２０１，２０３，２０４は配線２０２と同様に拡散防止用の隣接導電体膜によって被覆され、マイグレーションを防止する添加元素を含有する主導電体と添加元素が含まれていないか低濃度に含む導電体で構成されている。
【００２３】
本発明の半導体装置における配線構造は、主導電体膜１８の隣接導電体膜２０２ａとの界面において添加元素の濃度が低い主導電体膜２０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、上記のエッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が狭い場合においても隣接する配線間で短路することがない。
【００２４】
また図１における主導電体膜１４はマイグレーションを防止する添加元素を含む主導電体膜１０１ｃと添加元素を含まないか低濃度の添加元素を含む主導電体膜１０１ｂとの２層で構成されているが、図には示さないが、主導電体膜１０１ｃと主導電体膜１０１ｂとの間に他の導電体膜を有し、３層以上の膜で構成されても良い。このことは、主導電体膜１５，１８についても同様である。
【００２５】
プラグ１００１，１００２，１００３，２００１を構成している隣接導電体膜１００１ａ，１００２ａ，１００３ａ，２００１ａの主構成材料は、例えばチタン，窒化チタンであり、導電体１００１ｂ，１００２ｂ，１００３ｂ，２００１ｂの主構成材料は、例えばタングステンである。
【００２６】
また、第一積層配線や第二積層配線における主導電体膜１４，１５，１８の主構成材料は、例えばアルミニウムであり、この場合マイグレーション耐性を強くするための添加元素は例えば銅とすれば良い。また、主導電体膜１０１ｃ，１０２ｃ，２０２ｃの添加元素の濃度は０.５％ であり、主導電体膜１０１ｂ，１０２ｂ，２０２ｂの添加元素の濃度は０％以上０.２％ 以下である。本実施例では、隣接導電体膜１０１ａと主導電体膜１４との界面、隣接導電体膜１０２ａと主導電体膜１５との界面、そして、隣接導電体膜２０２ａと主導電体膜１８との界面に、添加元素を含まないか低濃度に含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が０.４μｍ 以下の場合でも短絡することがない。
【００２７】
次に、第二の実施例として、銅含有アルミニウム配線において、隣接導電体層との界面付近の銅の含有量を下げたことによる銅の析出防止効果について説明するため、分子動力学シミュレーションによる解析例を示す。分子動力学シミュレーションとは、例えばジャーナルオブアプライドフィジックス(Journal of Applied Physics）の第５４巻（１９８３年発行）の４８６４ページから４８７８ページまでに記述されているように、原子間ポテンシャルを通して各原子に働く力を計算し、この力を基にニュートンの運動方程式を解くことによって各時刻における各原子の位置を算出する方法である。
【００２８】
なお、本実施例では、上記の分子動力学法に電荷移動を取り入れて異種元素間の相互作用を計算することにより、以下の関係を求めることができた。
【００２９】
窒化チタン膜上に銅をＸ％含有したアルミニウム合金層をＹｎｍの厚さで堆積させ、さらにその上に銅を０.５％ 含有したアルミニウム層を堆積させた多層膜について、温度を５００Ｋに設定して銅が析出するシミュレーションを行い、析出速度Ｖの銅濃度Ｘ，厚さＹの依存性を解析した。その結果を図３に示す。図３では、銅をＸ＝０.５％ 添加した場合の析出速度をＶCu0.5%として結果を示した。シミュレーションにおける析出速度は、アルミニウム結晶中の銅原子の集まった部分に銅原子がさらに集まる速度を意味し、単位時間に集まる銅原子の個数で定義される。図３からわかるように、銅の濃度Ｘを低くすることにより析出速度の比Ｖ／ＶCu0.5%が減少することがわかる。また、銅が低濃度の膜の厚さが厚いほど析出速度の比Ｖ／ＶCu0.5%が減少し、銅の析出を防止する効果が顕著となり、５ｎｍ以上で効果はほぼ飽和する。これより、アルミニウム配線と隣接導電体層との界面において、銅の濃度を低くすることによって銅の析出を抑えることができることがわかる。アルミニウム配線の隣接導電体層との界面において、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜厚５ｎｍ以上で存在すれば、銅の析出を顕著に抑えることができることがわかる。
【００３０】
しかし、アルミニウム配線のマイグレーション耐性を高めるために添加している銅の濃度を低くし、銅が低濃度の膜厚を厚くすることによって、マイグレーション耐性が弱くなってしまうことが考えられる。そこで、アルミニウムの拡散係数Ｄの銅濃度Ｘ，厚さＹの依存性を解析した。その結果を図４に示す。図４では、銅をＸ＝０.５％ 添加した場合のアルミニウムの拡散係数をＤCu0.5%として結果を示した。図からわかるように銅の濃度Ｘが低く、配線の厚さＹが厚くなるほどアルミニウムの拡散係数が大きくなってしまいマイグレーション耐性が弱くなってしまうことがわかる。しかし、厚さＹが４０ｎｍ以下であれば銅が低濃度であってもアルミニウムの拡散係数をほぼ抑えられることがわかる。
【００３１】
以上のことから、窒化チタン膜と銅０.５％ 含有アルミニウム配線との間に、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜厚５ｎｍ以上４０ｎｍ以下で存在すれば、アルミニウムのマイグレーションを防止し、かつ銅の析出を顕著に抑えることができることがわかる。
【００３２】
以上の効果は、５００Ｋ以外の場合でも同様に示すことができる。温度が３５０Ｋ以下になると銅の析出は本シミュレーションでは確認できないほど遅くなった。また、５５０Ｋ以上の高温になると固溶しやすくなるため、析出は起こりにくくなる。以上より、３５０Ｋから５５０Ｋの間の温度が最も析出しやすい温度といえる。したがって、析出を防止するためには、銅の含有量が低い領域を設けることと、５５０Ｋ以上で成膜した後で急冷して３５０Ｋ以下に温度を下げる方法を組み合わせることが、より好ましい。ここでは、自然放置する場合に比べて早く冷却することを急冷と呼ぶ。急冷には、例えば冷却用のガスや流体を用いる。また、急冷する前に十分に固溶した状態を実現するために、原子堆積が終了した後、例えば５秒以上高温状態に保ってから急冷するのが好ましい。急冷した後で、エッチング等によって配線パターンを形成する前に熱処理を行う場合には、銅の析出を防止するために、５５０Ｋ以上の高温で熱処理を行うのが好ましく、冷却させる際には、急冷するのが好ましい。
【００３３】
次に、本発明における第三の実施例である半導体装置における主要部分の断面構造を図５に示す。第三の実施例の第一の実施例との違いは、第一積層配線，第二積層配線において、主導電体膜１４，１５，１８の構成が、膜の内部にマイグレーションを防止する添加元素が高濃度に含まれ、隣接導電体膜１０１ａ，１０２ａ，２０２ａとの界面付近において添加元素の濃度が低濃度になっている点である。他は同じ構成としている。これにより、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡することがない。
【００３４】
次に、本発明における第四の実施例である半導体装置における主要部分の断面構造を図６に示す。第三の実施例の第一の実施例との違いは、第一積層配線，第二積層配線において、主導電体膜１４，１５，１８のバリア膜となる隣接導電体膜１０１ａ，１０２ａ，２０２ａの外側にさらに別のバリア膜となる隣接導電体膜１０１ｅ，１０２ｅ，２０２ｅが形成されている点である。図には示さないが、さらに外側に一層以上の別のバリア膜が形成されていてもよい。また、主導電体膜１４，１５，１８のバリア膜の層数は同じでなくてもよい。主導電体膜１４，１５，１８はマイグレーションを防止する添加元素を高濃度に含む主電導体膜１０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないかあるいは低濃度に含む主電導体膜１０１ｂ，１０２ｂ，２０２ｂとで形成されており、これより、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡することがない。
【００３５】
次に、本発明における第五の実施例である半導体装置における主要部分の断面構造を図７に示す。第五の実施例の第一の実施例との違いは、第一積層配線１０１，１０２とプラグ１００１，１００２，１００３とが同じ工程で例えばスパッタ法等の物理的成膜法により形成され、第二第二積層配線２０２とプラグ２００１とが同じ工程で例えばスパッタ法等の物理的成膜法により形成されている点である。
【００３６】
ここでプラグ１００１，１００２と第一積層配線１０１、ならびにプラグ１００３と第一積層配線１０２は、それぞれ拡散防止用の隣接導電体膜１０１ａ，１０１ｄ、ならびに１０２ａ，１０２ｄとこれらに被覆された主導電体膜１４，１５からなる。さらに、上記主導電体膜１４はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃと、添加元素を含まないかあるいは主導電体膜１０１ｃの濃度より低い濃度で添加元素に含む主導電体膜１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体膜１０１ａと接している。また、上記主導電体膜１５も同様に、マイグレーションを防止する添加元素を高濃度に含む主導電体膜１０２ｃと、添加元素を含まないかあるいは主導電体膜１０２ｃの濃度より低い濃度で添加元素に含む主導電体膜１０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜１０２ａと接している。
【００３７】
また、プラグ２００１と第二第二積層配線２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２ｄとこれらに被覆された主導電体膜１８からなる。さらに、上記主導電体膜１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜２０２ｃと、添加元素を含まないかあるいは主導電体膜２０２ｃの濃度より低い濃度で添加元素に含む主導電体膜２０２ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０２ａと接している。
【００３８】
主導電体膜１４，１５，１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないかあるいは低濃度に含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂとで形成されており、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ以下の場合でも短絡することがない。
【００３９】
また、第三の実施例で示した図５の隣接導電体膜や、第五の実施例で示した図７の隣接導電体膜は、第四の実施例で示した図６の隣接導電体膜のように２層以上で形成しても良い。また、第五の実施例で示した図７の配線を構成する主導電体膜は、第三の実施例で示した図５の配線を構成する主導電体膜のように１層で形成され、隣接導電体膜との界面付近において添加元素の濃度を低濃度としても良い。
【００４０】
また、上記の各実施例で示した第一配線と第二配線の構造を組み合わせた配線構造で第一配線と第二配線を構成しても良く、第二配線の上部にさらに第三の配線等を上記各実施例で示した配線の構成で形成しても良い。
【００４１】
【発明の効果】
本発明によれば、短絡を起こしにくい配線構造を有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。また、歩留りの高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明における第一の実施例である半導体装置の主要部の断面図である。
【図２】図１における配線およびプラグの平面パターンの例を示した図である。
【図３】本発明の第二の実施例に係る、アルミニウム配線中の銅の析出速度と銅濃度との関係を示した図。
【図４】本発明の第二の実施例に係る、アルミニウム配線中のアルミニウムの拡散係数と銅濃度との関係を示した図。
【図５】本発明における第三の実施例である半導体装置の主要部の断面図である。
【図６】本発明における第四の実施例である半導体装置の主要部の断面図である。
【図７】本発明における第五の実施例である半導体装置の主要部の断面図である。
【符号の説明】
１…シリコン基板、２，３，４，５…拡散層、６，７…ゲート絶縁膜、８，９…ゲート電極、１０…素子分離膜、１１，１２，１３，１６，１７，１９…絶縁膜、１００１，１００２，１００３，２００１…プラグ、１０１，１０２…第一積層配線、２０１…配線、２０２…第二積層配線、２０３，２０４…配線、１００１ａ，１００２ａ，１００３ａ，１０１ａ，１０１ｄ，１０１ｅ，１０２ａ，１０２ｄ，１０２ｅ，２０２ａ，２０２ｄ，２０２ｅ…隣接導電体膜、１０１ｂ，１０２ｂ，２０２ｂ…低濃度の添加元素を含む主導電体膜、１０１ｃ，１０２ｃ，２０２ｃ…高濃度の添加元素を含む主導電体膜、１４，１５，１８…主導電体膜、Ｄ１，Ｄ２，Ｄ３，Ｄ４…配線間隔。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化にともない、金属配線の配線幅が小さくなる傾向にある。このため、マイグレーションによるアルミニウム配線の断線やヒロックを防止するために、アルミニウムに銅を０.５％ 程度含有させる方法が一般的に用いられている。しかし、アルミニウム配線に銅を含有した場合、銅原子が析出することがある。析出箇所としては、粒界や、隣接導電体層と主配線層の界面付近があるが、特に、隣接導電体層と主配線層の界面付近での析出物が大きくなった場合には、エッチングの際に、析出物がエッチングされずに残る場合があり、配線間隔が狭い場合には隣接する配線間で短路（ショート）不良の原因となってしまう。特に今後の配線構造では、配線幅だけではなく配線間隔も小さくなる傾向にあるため、短絡不良の問題は深刻となり得る。そこで、高い温度においてアルミニウム膜を成膜することによって銅をアルミニウム中に固溶させた後、冷却時に銅が析出しないように急冷する方法が、例えば特開平８−１８６１７５号公報などにおいて提案されている。
【０００３】
【発明が解決しようとする課題】
配線間の短路不良を防止するうえで、銅を含有したアルミニウム配線を前記の急冷処理を用いて形成する方法は、配線間隔が０.４μｍ 以下になった場合には十分でない。配線間の短路不良を防止するには、特に隣接導電体層とアルミニウム配線層との界面付近の銅の析出を抑えなければならない。
【０００４】
そこで、本発明の目的は、短絡を起こしにくい配線構造を有する半導体装置を提供することにある。また、本発明の他の目的は、信頼性の高い半導体装置を提供することにある。本発明の他の目的は、歩留りの高い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線が隣接導電体層と主配線層との積層構造を有し、前記主配線層が主構成元素の他に添加元素を含有し、前記隣接導電体層が前記主配線層の主構成元素と前記添加元素の下地基板への拡散を防止する材料で形成され、前記主配線層中の添加元素の濃度が、該隣接導電体層と主配線層との界面に近づくに従って低くなっていることを一つの特徴としている。
【０００６】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線がチタンまたは窒化チタンを主構成材料とする隣接導電体層とアルミニウムを主構成材料とする主配線層との積層構造を有し、前記主配線層に添加元素として銅が含有され、前記主配線層中の銅の濃度が隣接導電体層と主配線層との界面に近づくに従って低くなっていることを一つの特徴としている。
【０００７】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線が隣接導電体層と主配線層との積層構造を有し、前記主配線層が少なくとも２層以上の積層構造を有し、前記主配線層を構成する層の少なくとも一層が主構成元素の他に添加元素を含有し、前記主配線層の積層構造を構成する層のうち前記隣接導電体層と接触する層の添加元素の濃度が前記主配線層を構成する他の層の添加元素の濃度より低濃度であることを一つの特徴としている。
【０００８】
また本発明の半導体装置は、半導体基板と、前記半導体基板の一主面側に形成された配線とを有し、前記配線がチタンまたは窒化チタンを主構成材料とする隣接導電体層とアルミニウムを主構成材料とする主配線層との積層構造を有し、前記主配線層が少なくとも２層以上の積層構造を有し、前記主配線層を構成する層の少なくとも一層が銅を０.４％ 以上の濃度で含有し、前記主配線層の積層構造を構成する層のうち前記隣接導電体層と接触する層が、銅を０％以上０.２％ 以下の濃度で含む層であることを一つの特徴としている。
【０００９】
また本発明の半導体装置の製造方法は、半導体基板の一主面側に隣接導電体材料層と主配線材料層とからなる配線材料層を形成し、パターニングして配線を形成する半導体装置の製造方法において、上記隣接導電体材料層を物理的気相成長法で成膜後、主配線材料層をする工程が、添加元素を含まないか低濃度の添加元素を含む配線材料層を物理的気相成長法で成膜後、高濃度に添加元素を含む配線材料を物理的気相成長法で成膜で成膜することを一つの特徴としている。
【００１０】
また本発明の半導体装置の製造方法は、半導体基板の一主面側に主構成材料がチタンまたは窒化チタンである隣接導電体材料層と、主構成材料がアルミニウムであり添加元素が銅である主配線材料層とからなる配線材料層を形成し、パターニングして配線を形成する半導体装置の製造方法において、上記隣接導電体材料層を物理的気相成長法で成膜後、主配線材料層をする工程が、銅を０％以上０.２％ 含有する配線材料層を物理的気相成長法で成膜後、銅を０.４％ 以上含有する配線材料層を物理的気相成長法で成膜することを一つの特徴としている。
【００１１】
隣接導電体層と主配線層との界面付近の添加元素の濃度が低くなっているため、この界面付近に発生する析出物の発生を抑えることができるため隣接する配線間で短路を起こしにくい配線構造が得られ、本発明の目的が達成される。
【００１２】
さらに、短路を起こしにくい配線構造を有する半導体装置が得られることによって、信頼性の高い半導体装置を提供することができ、かつ歩留まりの高い半導体装置を提供することができ、本発明の目的が達成される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図に示した実施例により詳細に説明する。
【００１４】
まず、本発明における第一の実施例である半導体装置における主要部分の断面構造を図１に示す。本実施例の半導体装置は、図１に示すように、シリコン基板１の上に拡散層２，３，４，５が形成され、この上にゲート絶縁膜６，７およびゲート電極８，９が形成されることによってＭＯＳ(Metal Oxide Semiconductor）トランジスタが構成されている。ゲート絶縁膜６，７は、例えばシリコン酸化膜あるいは窒化珪素膜であり、ゲート電極８，９は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。ＭＯＳトランジスタは、例えばシリコン酸化膜からなる素子分離膜１０によって分離されている。前記ゲート電極８，９の上部および側壁には例えばシリコン酸化膜からなる絶縁膜１１，１２が形成されている。ＭＯＳトランジスタの上部全面には、例えばＢＰＳＧ(Boron−Doped Phospho Silicate Glass）膜やＳＯＧ(Spin On Glass）膜、あるいは化学気相蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜等からなる絶縁膜１３が形成されている。
【００１５】
絶縁膜１３にはコンタクトホールが形成されており、拡散防止用の隣接導電体膜１００１ａに被覆された主導電体１００１ｂ，隣接導電体膜１００２ａに被覆された主導電体１００２ｂそして隣接導電体膜１００３ａに被覆された主導電体１００３ｂからなるプラグ１００１，１００２，１００３が形成され、それぞれ拡散層２，３，４に接続されている。このプラグを通じて、拡散防止用の隣接導電体膜１０１ａ，１０１ｄに被覆された主導電体膜１４と、拡散防止用の隣接導電体膜１０２ａ，１０２ｄに被覆された主導電体膜１５からなる第一積層配線（配線）１０１，１０２が拡散層にそれぞれ接続されている。
【００１６】
ここで、上記主導電体膜１４はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃと、添加元素を含まないかあるいは主導電体膜１０１ｃの濃度より低い濃度で添加元素を含む主導電体膜１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体膜１０１ａと接している。また、上記主導電体膜１５も同様に、マイグレーションを防止する添加元素を高濃度に含む主導電体膜１０２ｃと、添加元素を含まないかあるいは主導電体膜１０２ｃの濃度より低い濃度で添加元素を含む主導電体膜１０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜１０２ａと接している。すなわち、主配線層中の添付元素の濃度が、隣接導電体層と主配線層との界面に近づくに従って低くなっている（Ｏを含む）。この場合、界面に接して（面して）、添加元素の濃度が低い主導電体膜１０２ｂが形成される。
【００１７】
上記第一積層配線１０１，１０２は、例えば隣接導電体膜１０１ａ，１０２ａをスパッタ法等により成膜した後、添加元素を含まないかあるいは低濃度の添加元素を含む主導電体膜１０１ｂ，１０２ｂをスパッタ法等により形成し、この上にマイグレーションを防止する添加元素を含む主導電体膜１０１ｃ，１０２ｃを形成し、さらにこの上に隣接導電体膜１０１ｂ，１０２ｂをスパッタ法等により形成してから、エッチングによって配線パターンをつくることにより得られる。
【００１８】
本発明の半導体装置における配線構造は、主導電体膜１４，１５の隣接導電体膜１０１ａ，１０２ａとの界面における添加元素の濃度が低い主導電体膜１０１ｂ，１０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、上記のエッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が狭い場合においても隣接する配線間で短絡することがない。
【００１９】
また、第一積層配線１０１，１０２の上には、絶縁膜１７が形成され、この絶縁膜１７の上部には第二積層配線２０２が形成されており、上記絶縁膜１７に形成されたコンタクトホールに形成されたプラグ２００１を通して、上記第一積層配線１０１は第二積層配線２０２と接続されている。
【００２０】
ここで、上記プラグ２００１は、拡散防止用の隣接導電体膜２００１ａと導電体２００１ｂから形成されている。また、第二積層配線２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２ｄと主導電体膜１８から形成され、上記主導電体膜１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜２０２ｃと、添加元素を含まないかあるいは主導電体膜２０２ｃの濃度より低い濃度で添加元素を含む主導電体膜２０２ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０２ａと接している。
【００２１】
上記第二積層配線２０２は、例えば、隣接導電体膜２０２ａをスパッタ法等により成膜した後、添加元素を含まないかあるいは低濃度の添加元素を含む主導電体膜２０２ｂをスパッタ法等により形成し、この上にマイグレーションを防止する添加元素を含む主導電体膜２０２ｃを形成し、さらにこの上に隣接導電体膜２０２ｄをスパッタ法等により形成してから、エッチングによって配線パターンをつくることにより得られる。
【００２２】
図２は、本発明における第一の実施例である半導体装置の主要部分の断面構造である図１における第一積層配線１０１，１０２、第二積層配線２０２およびプラグ１００１，１００２，１００３，２００１の平面パターンの例を示した図であり、図１は、図２の断面Ａ−Ａ′を示している。ただし、図１には、配線以外に絶縁膜とＭＯＳトランジスタの構成部分も示してある。また、Ｄ１，Ｄ２，Ｄ３，Ｄ４は、それぞれ配線１０１と配線１０２，配線２０１と配線２０２，配線２０２と配線２０３，配線２０３と配線２０４の間隔を示す。また配線２０１，２０３，２０４は配線２０２と同様に拡散防止用の隣接導電体膜によって被覆され、マイグレーションを防止する添加元素を含有する主導電体と添加元素が含まれていないか低濃度に含む導電体で構成されている。
【００２３】
本発明の半導体装置における配線構造は、主導電体膜１８の隣接導電体膜２０２ａとの界面において添加元素の濃度が低い主導電体膜２０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、上記のエッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が狭い場合においても隣接する配線間で短路することがない。
【００２４】
また図１における主導電体膜１４はマイグレーションを防止する添加元素を含む主導電体膜１０１ｃと添加元素を含まないか低濃度の添加元素を含む主導電体膜１０１ｂとの２層で構成されているが、図には示さないが、主導電体膜１０１ｃと主導電体膜１０１ｂとの間に他の導電体膜を有し、３層以上の膜で構成されても良い。このことは、主導電体膜１５，１８についても同様である。
【００２５】
プラグ１００１，１００２，１００３，２００１を構成している隣接導電体膜１００１ａ，１００２ａ，１００３ａ，２００１ａの主構成材料は、例えばチタン，窒化チタンであり、導電体１００１ｂ，１００２ｂ，１００３ｂ，２００１ｂの主構成材料は、例えばタングステンである。
【００２６】
また、第一積層配線や第二積層配線における主導電体膜１４，１５，１８の主構成材料は、例えばアルミニウムであり、この場合マイグレーション耐性を強くするための添加元素は例えば銅とすれば良い。また、主導電体膜１０１ｃ，１０２ｃ，２０２ｃの添加元素の濃度は０.５％ であり、主導電体膜１０１ｂ，１０２ｂ，２０２ｂの添加元素の濃度は０％以上０.２％ 以下である。本実施例では、隣接導電体膜１０１ａと主導電体膜１４との界面、隣接導電体膜１０２ａと主導電体膜１５との界面、そして、隣接導電体膜２０２ａと主導電体膜１８との界面に、添加元素を含まないか低濃度に含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂを有しているので、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が０.４μｍ 以下の場合でも短絡することがない。
【００２７】
次に、第二の実施例として、銅含有アルミニウム配線において、隣接導電体層との界面付近の銅の含有量を下げたことによる銅の析出防止効果について説明するため、分子動力学シミュレーションによる解析例を示す。分子動力学シミュレーションとは、例えばジャーナルオブアプライドフィジックス(Journal of Applied Physics）の第５４巻（１９８３年発行）の４８６４ページから４８７８ページまでに記述されているように、原子間ポテンシャルを通して各原子に働く力を計算し、この力を基にニュートンの運動方程式を解くことによって各時刻における各原子の位置を算出する方法である。
【００２８】
なお、本実施例では、上記の分子動力学法に電荷移動を取り入れて異種元素間の相互作用を計算することにより、以下の関係を求めることができた。
【００２９】
窒化チタン膜上に銅をＸ％含有したアルミニウム合金層をＹｎｍの厚さで堆積させ、さらにその上に銅を０.５％ 含有したアルミニウム層を堆積させた多層膜について、温度を５００Ｋに設定して銅が析出するシミュレーションを行い、析出速度Ｖの銅濃度Ｘ，厚さＹの依存性を解析した。その結果を図３に示す。図３では、銅をＸ＝０.５％ 添加した場合の析出速度をＶCu0.5%として結果を示した。シミュレーションにおける析出速度は、アルミニウム結晶中の銅原子の集まった部分に銅原子がさらに集まる速度を意味し、単位時間に集まる銅原子の個数で定義される。図３からわかるように、銅の濃度Ｘを低くすることにより析出速度の比Ｖ／ＶCu0.5%が減少することがわかる。また、銅が低濃度の膜の厚さが厚いほど析出速度の比Ｖ／ＶCu0.5%が減少し、銅の析出を防止する効果が顕著となり、５ｎｍ以上で効果はほぼ飽和する。これより、アルミニウム配線と隣接導電体層との界面において、銅の濃度を低くすることによって銅の析出を抑えることができることがわかる。アルミニウム配線の隣接導電体層との界面において、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜厚５ｎｍ以上で存在すれば、銅の析出を顕著に抑えることができることがわかる。
【００３０】
しかし、アルミニウム配線のマイグレーション耐性を高めるために添加している銅の濃度を低くし、銅が低濃度の膜厚を厚くすることによって、マイグレーション耐性が弱くなってしまうことが考えられる。そこで、アルミニウムの拡散係数Ｄの銅濃度Ｘ，厚さＹの依存性を解析した。その結果を図４に示す。図４では、銅をＸ＝０.５％ 添加した場合のアルミニウムの拡散係数をＤCu0.5%として結果を示した。図からわかるように銅の濃度Ｘが低く、配線の厚さＹが厚くなるほどアルミニウムの拡散係数が大きくなってしまいマイグレーション耐性が弱くなってしまうことがわかる。しかし、厚さＹが４０ｎｍ以下であれば銅が低濃度であってもアルミニウムの拡散係数をほぼ抑えられることがわかる。
【００３１】
以上のことから、窒化チタン膜と銅０.５％ 含有アルミニウム配線との間に、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜厚５ｎｍ以上４０ｎｍ以下で存在すれば、アルミニウムのマイグレーションを防止し、かつ銅の析出を顕著に抑えることができることがわかる。
【００３２】
以上の効果は、５００Ｋ以外の場合でも同様に示すことができる。温度が３５０Ｋ以下になると銅の析出は本シミュレーションでは確認できないほど遅くなった。また、５５０Ｋ以上の高温になると固溶しやすくなるため、析出は起こりにくくなる。以上より、３５０Ｋから５５０Ｋの間の温度が最も析出しやすい温度といえる。したがって、析出を防止するためには、銅の含有量が低い領域を設けることと、５５０Ｋ以上で成膜した後で急冷して３５０Ｋ以下に温度を下げる方法を組み合わせることが、より好ましい。ここでは、自然放置する場合に比べて早く冷却することを急冷と呼ぶ。急冷には、例えば冷却用のガスや流体を用いる。また、急冷する前に十分に固溶した状態を実現するために、原子堆積が終了した後、例えば５秒以上高温状態に保ってから急冷するのが好ましい。急冷した後で、エッチング等によって配線パターンを形成する前に熱処理を行う場合には、銅の析出を防止するために、５５０Ｋ以上の高温で熱処理を行うのが好ましく、冷却させる際には、急冷するのが好ましい。
【００３３】
次に、本発明における第三の実施例である半導体装置における主要部分の断面構造を図５に示す。第三の実施例の第一の実施例との違いは、第一積層配線，第二積層配線において、主導電体膜１４，１５，１８の構成が、膜の内部にマイグレーションを防止する添加元素が高濃度に含まれ、隣接導電体膜１０１ａ，１０２ａ，２０２ａとの界面付近において添加元素の濃度が低濃度になっている点である。他は同じ構成としている。これにより、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡することがない。
【００３４】
次に、本発明における第四の実施例である半導体装置における主要部分の断面構造を図６に示す。第三の実施例の第一の実施例との違いは、第一積層配線，第二積層配線において、主導電体膜１４，１５，１８のバリア膜となる隣接導電体膜１０１ａ，１０２ａ，２０２ａの外側にさらに別のバリア膜となる隣接導電体膜１０１ｅ，１０２ｅ，２０２ｅが形成されている点である。図には示さないが、さらに外側に一層以上の別のバリア膜が形成されていてもよい。また、主導電体膜１４，１５，１８のバリア膜の層数は同じでなくてもよい。主導電体膜１４，１５，１８はマイグレーションを防止する添加元素を高濃度に含む主電導体膜１０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないかあるいは低濃度に含む主電導体膜１０１ｂ，１０２ｂ，２０２ｂとで形成されており、これより、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡することがない。
【００３５】
次に、本発明における第五の実施例である半導体装置における主要部分の断面構造を図７に示す。第五の実施例の第一の実施例との違いは、第一積層配線１０１，１０２とプラグ１００１，１００２，１００３とが同じ工程で例えばスパッタ法等の物理的成膜法により形成され、第二第二積層配線２０２とプラグ２００１とが同じ工程で例えばスパッタ法等の物理的成膜法により形成されている点である。
【００３６】
ここでプラグ１００１，１００２と第一積層配線１０１、ならびにプラグ１００３と第一積層配線１０２は、それぞれ拡散防止用の隣接導電体膜１０１ａ，１０１ｄ、ならびに１０２ａ，１０２ｄとこれらに被覆された主導電体膜１４，１５からなる。さらに、上記主導電体膜１４はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃと、添加元素を含まないかあるいは主導電体膜１０１ｃの濃度より低い濃度で添加元素に含む主導電体膜１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体膜１０１ａと接している。また、上記主導電体膜１５も同様に、マイグレーションを防止する添加元素を高濃度に含む主導電体膜１０２ｃと、添加元素を含まないかあるいは主導電体膜１０２ｃの濃度より低い濃度で添加元素に含む主導電体膜１０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜１０２ａと接している。
【００３７】
また、プラグ２００１と第二第二積層配線２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２ｄとこれらに被覆された主導電体膜１８からなる。さらに、上記主導電体膜１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜２０２ｃと、添加元素を含まないかあるいは主導電体膜２０２ｃの濃度より低い濃度で添加元素に含む主導電体膜２０２ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０２ａと接している。
【００３８】
主導電体膜１４，１５，１８はマイグレーションを防止する添加元素を高濃度に含む主導電体膜１０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないかあるいは低濃度に含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂとで形成されており、図１に示した第一の実施例の半導体装置と同様の効果が得られ、前記界面付近における析出物の発生を抑えることができ、エッチングによる配線のパターニングの際に析出物がエッチングされずに残ることがなく、配線間隔Ｄ１が０.４μｍ以下の場合でも短絡することがない。
【００３９】
また、第三の実施例で示した図５の隣接導電体膜や、第五の実施例で示した図７の隣接導電体膜は、第四の実施例で示した図６の隣接導電体膜のように２層以上で形成しても良い。また、第五の実施例で示した図７の配線を構成する主導電体膜は、第三の実施例で示した図５の配線を構成する主導電体膜のように１層で形成され、隣接導電体膜との界面付近において添加元素の濃度を低濃度としても良い。
【００４０】
また、上記の各実施例で示した第一配線と第二配線の構造を組み合わせた配線構造で第一配線と第二配線を構成しても良く、第二配線の上部にさらに第三の配線等を上記各実施例で示した配線の構成で形成しても良い。
【００４１】
【発明の効果】
本発明によれば、短絡を起こしにくい配線構造を有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。また、歩留りの高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明における第一の実施例である半導体装置の主要部の断面図である。
【図２】図１における配線およびプラグの平面パターンの例を示した図である。
【図３】本発明の第二の実施例に係る、アルミニウム配線中の銅の析出速度と銅濃度との関係を示した図。
【図４】本発明の第二の実施例に係る、アルミニウム配線中のアルミニウムの拡散係数と銅濃度との関係を示した図。
【図５】本発明における第三の実施例である半導体装置の主要部の断面図である。
【図６】本発明における第四の実施例である半導体装置の主要部の断面図である。
【図７】本発明における第五の実施例である半導体装置の主要部の断面図である。
【符号の説明】
１…シリコン基板、２，３，４，５…拡散層、６，７…ゲート絶縁膜、８，９…ゲート電極、１０…素子分離膜、１１，１２，１３，１６，１７，１９…絶縁膜、１００１，１００２，１００３，２００１…プラグ、１０１，１０２…第一積層配線、２０１…配線、２０２…第二積層配線、２０３，２０４…配線、１００１ａ，１００２ａ，１００３ａ，１０１ａ，１０１ｄ，１０１ｅ，１０２ａ，１０２ｄ，１０２ｅ，２０２ａ，２０２ｄ，２０２ｅ…隣接導電体膜、１０１ｂ，１０２ｂ，２０２ｂ…低濃度の添加元素を含む主導電体膜、１０１ｃ，１０２ｃ，２０２ｃ…高濃度の添加元素を含む主導電体膜、１４，１５，１８…主導電体膜、Ｄ１，Ｄ２，Ｄ３，Ｄ４…配線間隔。
Claims (3)
- 半導体基板と、前記半導体基板の一主面側に形成された配線と、アルミニウムを主構成材料とする主配線層とこれに隣接する隣接導電体層との積層構造と、を有し、前記主配線層が少なくとも銅を含有する２層以上の積層構造を有する半導体装置において、前記主配線層の積層構造を構成する層の少なくとも一層が銅の濃度を高く、前記主配線層の積層構造を構成する層のうち前記隣接導電体層と接触する層が銅の濃度を低くされ、銅を０％以上（０を含まず）０ . ２％ 以下の濃度で含み、膜厚が５ｎｍ以上４０ｎｍ以下の層であることを特徴とする半導体装置。
- 請求項１において、前記一層は銅の濃度が０．４％以上であることを特徴とする半導体装置。
- 半導体基板の一主面側に隣接導電体材料層と、主構成材料がアルミニウムであり添加元素が銅である主配線材料層とからなる配線材料層を形成し、パターニングして配線を形成する半導体装置の製造方法において、前記隣接導電体材料層を物理的気相成長法で成膜後、該隣接導電体層上に、０％以上（０を含まず）０ . ２％ 含有し、膜厚が５ｎｍ以上４０ｎｍ以下の配線材料層を物理的気相成長法で成膜し、当該配線材料層上に、銅を０ . ４％ 以上含有する配線材料層を物理的気相成長法で成膜して主配線材料層を形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260107A JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
| US09/941,616 US6545362B2 (en) | 2000-08-30 | 2001-08-30 | Semiconductor device and method of manufacturing the same |
| US10/390,413 US7241685B2 (en) | 2000-08-30 | 2003-03-18 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260107A JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002075997A JP2002075997A (ja) | 2002-03-15 |
| JP4117101B2 true JP4117101B2 (ja) | 2008-07-16 |
Family
ID=18748167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000260107A Expired - Fee Related JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6545362B2 (ja) |
| JP (1) | JP4117101B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762501B1 (en) * | 2003-04-14 | 2004-07-13 | Texas Instruments Incorporated | Low stress integrated circuit copper interconnect structures |
| WO2004095585A1 (ja) * | 2003-04-18 | 2004-11-04 | Genusion Inc. | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| JP3808866B2 (ja) * | 2003-12-05 | 2006-08-16 | 株式会社東芝 | 半導体装置 |
| KR100875161B1 (ko) * | 2007-06-26 | 2008-12-22 | 주식회사 동부하이텍 | 금속 절연체 금속 캐패시터 제조 방법 |
| EP2823079B1 (en) | 2012-02-23 | 2023-02-22 | Treadstone Technologies, Inc. | Corrosion resistant and electrically conductive surface of metal |
| JP2018137344A (ja) * | 2017-02-22 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655213B2 (ja) * | 1991-10-14 | 1997-09-17 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| KR0126457B1 (ko) * | 1992-01-08 | 1997-12-26 | 기타오카 다카시 | 집적회로, 그 제조방법 및 그 박막형성장치 |
| US5350484A (en) * | 1992-09-08 | 1994-09-27 | Intel Corporation | Method for the anisotropic etching of metal films in the fabrication of interconnects |
| JP2723023B2 (ja) * | 1993-12-27 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5736002A (en) * | 1994-08-22 | 1998-04-07 | Sharp Microelectronics Technology, Inc. | Methods and equipment for anisotropic, patterned conversion of copper into selectively removable compounds and for removal of same |
| JPH08186175A (ja) | 1994-12-28 | 1996-07-16 | Sony Corp | 半導体装置の配線形成方法及び成膜装置 |
| JPH08191104A (ja) * | 1995-01-11 | 1996-07-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE69637333T2 (de) * | 1995-06-27 | 2008-10-02 | International Business Machines Corp. | Kupferlegierungen für Chipverbindungen und Herstellungsverfahren |
| JP3443219B2 (ja) * | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| US5981000A (en) * | 1997-10-14 | 1999-11-09 | International Business Machines Corporation | Method for fabricating a thermally stable diamond-like carbon film |
| US6555465B2 (en) * | 1997-12-05 | 2003-04-29 | Yamaha Corp. | Multi-layer wiring structure of integrated circuit and manufacture of multi-layer wiring |
| JP3211950B2 (ja) * | 1998-01-19 | 2001-09-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4221100B2 (ja) * | 1999-01-13 | 2009-02-12 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4044236B2 (ja) * | 1999-03-11 | 2008-02-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3917355B2 (ja) * | 2000-09-21 | 2007-05-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6762501B1 (en) * | 2003-04-14 | 2004-07-13 | Texas Instruments Incorporated | Low stress integrated circuit copper interconnect structures |
-
2000
- 2000-08-30 JP JP2000260107A patent/JP4117101B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-30 US US09/941,616 patent/US6545362B2/en not_active Expired - Fee Related
-
2003
- 2003-03-18 US US10/390,413 patent/US7241685B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020036350A1 (en) | 2002-03-28 |
| US7241685B2 (en) | 2007-07-10 |
| US20030170980A1 (en) | 2003-09-11 |
| JP2002075997A (ja) | 2002-03-15 |
| US6545362B2 (en) | 2003-04-08 |
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| JPH08181139A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041108 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080130 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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