JP2891237B2 - Ｓｏｉ構造の半導体装置およびその製造方法 - Google Patents
Ｓｏｉ構造の半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその
製造方法に関する。
その製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ構造は、酸素イオンのイオン注入
を用いたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法、シリコン基板の
貼り合わせ法等のＳＯＩ形成技術を用いて、絶縁体層上
に、単結晶シリコン層を形成したものである。
を用いたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法、シリコン基板の
貼り合わせ法等のＳＯＩ形成技術を用いて、絶縁体層上
に、単結晶シリコン層を形成したものである。
【０００３】ＳＯＩ構造の半導体基板上に形成されたＭ
ＯＳトランジスタは、単結晶シリコン層の厚さにより、
厚膜ＳＯＩ構造のＭＯＳトランジスタと、薄膜ＳＯＩ構
造のＭＯＳトランジスタに分類される。ここで、厚膜Ｓ
ＯＩ構造の単結晶シリコン層の膜厚は、例えば約１００
００×１０-8ｃｍ（１０００ｎｍ）以上であり、薄膜Ｓ
ＯＩ構造の単結晶シリコン層の膜厚は、例えば約３００
〜２０００×１０-8ｃｍ程度である。
ＯＳトランジスタは、単結晶シリコン層の厚さにより、
厚膜ＳＯＩ構造のＭＯＳトランジスタと、薄膜ＳＯＩ構
造のＭＯＳトランジスタに分類される。ここで、厚膜Ｓ
ＯＩ構造の単結晶シリコン層の膜厚は、例えば約１００
００×１０-8ｃｍ（１０００ｎｍ）以上であり、薄膜Ｓ
ＯＩ構造の単結晶シリコン層の膜厚は、例えば約３００
〜２０００×１０-8ｃｍ程度である。
【０００４】この薄膜ＳＯＩ構造のＭＯＳトランジスタ
は、低寄生容量、低接合リーク電流、完全素子分離、お
よび耐ソフトエラー等の特徴を有しており、半導体集積
回路の高速化、低消費電力化、高密度化、および高信頼
性化を可能とする技術として注目されている。
は、低寄生容量、低接合リーク電流、完全素子分離、お
よび耐ソフトエラー等の特徴を有しており、半導体集積
回路の高速化、低消費電力化、高密度化、および高信頼
性化を可能とする技術として注目されている。
【０００５】しかし、薄膜ＳＯＩ構造のＭＯＳトランジ
スタには、上述したような利点がある半面、基板浮遊効
果という問題がある。薄膜ＳＯＩ構造では、チャネル領
域の電位が固定されないため、ドレイン領域近傍のイン
パクトイオン化現象で発生した余剰キャリアがチャネル
領域下部に蓄積する。基板浮遊効果とは、このチャネル
領域に蓄積する余剰キャリアにより、ドレイン破壊電圧
が低下したり、電流電圧特性にキンクが生じたりすると
いった問題が引き起こされるものである。
スタには、上述したような利点がある半面、基板浮遊効
果という問題がある。薄膜ＳＯＩ構造では、チャネル領
域の電位が固定されないため、ドレイン領域近傍のイン
パクトイオン化現象で発生した余剰キャリアがチャネル
領域下部に蓄積する。基板浮遊効果とは、このチャネル
領域に蓄積する余剰キャリアにより、ドレイン破壊電圧
が低下したり、電流電圧特性にキンクが生じたりすると
いった問題が引き起こされるものである。
【０００６】そこで、従来、チャネル領域と電気的に接
続されたボディコンタント領域から余剰キャリアを引き
抜くことで、基板浮遊効果を抑制する方法が提案されて
いる。
続されたボディコンタント領域から余剰キャリアを引き
抜くことで、基板浮遊効果を抑制する方法が提案されて
いる。
【０００７】この種のボディコンタクト領域を用いる方
法の一つとして、図８及び図９に示すようなＳＯＩ構造
の半導体装置が提案されている。図８は、この半導体装
置の平面図、図９（Ａ）、図９（Ｂ）はそれぞれ図８の
Ｂ−Ｂ′線、Ｃ−Ｃ′線に沿った断面図である。
法の一つとして、図８及び図９に示すようなＳＯＩ構造
の半導体装置が提案されている。図８は、この半導体装
置の平面図、図９（Ａ）、図９（Ｂ）はそれぞれ図８の
Ｂ−Ｂ′線、Ｃ−Ｃ′線に沿った断面図である。
【０００８】以下、図８及び図９に基づき、従来提案さ
れている半導体装置の構造を説明する。なお、図８の左
右方向を「チャネル長方向」と呼び、チャネル長方向と
直交する方向を「チャネル幅方向」と呼ぶこととする。
れている半導体装置の構造を説明する。なお、図８の左
右方向を「チャネル長方向」と呼び、チャネル長方向と
直交する方向を「チャネル幅方向」と呼ぶこととする。
【０００９】図８及び図９を参照すると、半導体基板１
０１の上には第１の絶縁体層１０２が形成されている。
第１の絶縁体層１０２の上には、単結晶シリコン層に所
定の濃度の不純物を導入して形成された第１導電型のチ
ャネル領域１０３、第２導電型のソース／ドレイン領域
１０４、１０５が設けられており、チャネル領域１０３
の上に形成された第２の絶縁体層（ゲート絶縁膜）１０
６、ゲート電極１０７ともにＭＯＳトランジスタを構成
している。
０１の上には第１の絶縁体層１０２が形成されている。
第１の絶縁体層１０２の上には、単結晶シリコン層に所
定の濃度の不純物を導入して形成された第１導電型のチ
ャネル領域１０３、第２導電型のソース／ドレイン領域
１０４、１０５が設けられており、チャネル領域１０３
の上に形成された第２の絶縁体層（ゲート絶縁膜）１０
６、ゲート電極１０７ともにＭＯＳトランジスタを構成
している。
【００１０】また、通常のＭＯＳトランジスタと同様
に、ソース／ドレイン領域１０４、１０５はゲート電極
のサイドウォール絶縁体層１０８の形成後に、イオン注
入によってチャネル領域１０３とは離間されて形成され
ており、チャネル領域１０３とソース／ドレイン領域１
０４、１０５の間には、ホットキャリア劣化を抑制する
ためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ；低濃度ドレイン）領域１０９として第２導電型の半
導体層が形成されている。ＬＤＤ領域１０９は、ソース
／ドレイン領域１０４、１０５よりも低い不純物濃度を
有する。
に、ソース／ドレイン領域１０４、１０５はゲート電極
のサイドウォール絶縁体層１０８の形成後に、イオン注
入によってチャネル領域１０３とは離間されて形成され
ており、チャネル領域１０３とソース／ドレイン領域１
０４、１０５の間には、ホットキャリア劣化を抑制する
ためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ；低濃度ドレイン）領域１０９として第２導電型の半
導体層が形成されている。ＬＤＤ領域１０９は、ソース
／ドレイン領域１０４、１０５よりも低い不純物濃度を
有する。
【００１１】さらに、図８及び図９を参照して、この半
導体装置は、ソース／ドレイン領域１０４をＬＤＤ領域
１０９とで挟むようにして第１の絶縁体層１０２上に設
けられた第３の絶縁体層１１０と、第３の絶縁体層１１
０をソース／ドレイン領域１０４とで挟むようにして第
１の絶縁体層１０２上に設けられた第１導電型の単結晶
シリコン層からなるボデイコンタクト領域１１１と、第
１の絶縁体層１０２上であってチャネル領域１０３、ソ
ース／ドレイン領域１０４、１０５のチャネル幅方向の
端部にチャネル長方向に沿うように設けられてチャネル
領域１０３とボディコンタクト領域１１１とを電気的に
接続する第１導電型の単結晶シリコン層からなる所定の
経路１１２と、を有している。
導体装置は、ソース／ドレイン領域１０４をＬＤＤ領域
１０９とで挟むようにして第１の絶縁体層１０２上に設
けられた第３の絶縁体層１１０と、第３の絶縁体層１１
０をソース／ドレイン領域１０４とで挟むようにして第
１の絶縁体層１０２上に設けられた第１導電型の単結晶
シリコン層からなるボデイコンタクト領域１１１と、第
１の絶縁体層１０２上であってチャネル領域１０３、ソ
ース／ドレイン領域１０４、１０５のチャネル幅方向の
端部にチャネル長方向に沿うように設けられてチャネル
領域１０３とボディコンタクト領域１１１とを電気的に
接続する第１導電型の単結晶シリコン層からなる所定の
経路１１２と、を有している。
【００１２】ボディコンタクト領域１１１はチャネル領
域１０３よりも高い不純物濃度を有しており、所定の経
路１１２はチャネル領域１０３と同一、またはチャネル
領域１０３よりも高く、且つ、ボディコンタクト領域１
１１よりも低い、不純物濃度を有している。
域１０３よりも高い不純物濃度を有しており、所定の経
路１１２はチャネル領域１０３と同一、またはチャネル
領域１０３よりも高く、且つ、ボディコンタクト領域１
１１よりも低い、不純物濃度を有している。
【００１３】チャネル領域１０３、ソース／ドレイン領
域１０４、１０５、ＬＤＤ領域１０９、第３の絶縁体層
１１０、ボディコンタクト領域１１１、所定の経路１１
２からなる素子領域は、第１の絶縁体層１０２上に設け
られた素子分離用の絶縁体層１１３によって囲まれてい
る。
域１０４、１０５、ＬＤＤ領域１０９、第３の絶縁体層
１１０、ボディコンタクト領域１１１、所定の経路１１
２からなる素子領域は、第１の絶縁体層１０２上に設け
られた素子分離用の絶縁体層１１３によって囲まれてい
る。
【００１４】素子全体は、層間絶縁膜１１４で覆われて
おり、ソース／ドレイン領域１０４、１０５、ゲート電
極１０７はそれぞれコンタクト配線１１５、１１６、１
１７を介して層間絶縁膜１１４上に設けられた配線層１
１８、１１９、１２０に接続されている。またボディコ
ンタクト領域１１１は、コンタクト配線１２１を介し
て、層間絶縁膜１１４上に設けられた配線層１２２に接
続されている。
おり、ソース／ドレイン領域１０４、１０５、ゲート電
極１０７はそれぞれコンタクト配線１１５、１１６、１
１７を介して層間絶縁膜１１４上に設けられた配線層１
１８、１１９、１２０に接続されている。またボディコ
ンタクト領域１１１は、コンタクト配線１２１を介し
て、層間絶縁膜１１４上に設けられた配線層１２２に接
続されている。
【００１５】このような構成を有するＳＯＩ構造の半導
体装置では、インパクトイオン化現象でチャネル領域１
０３内で発生した発生した余剰キャリアが、所定の経路
１１２、ボディコンタクト領域１１１、コンタクト配線
１２１、配線層１２２を介して外部に引き抜かれる。こ
のため、前述した基板浮遊効果による種々の問題の発生
を防ぐことができる。
体装置では、インパクトイオン化現象でチャネル領域１
０３内で発生した発生した余剰キャリアが、所定の経路
１１２、ボディコンタクト領域１１１、コンタクト配線
１２１、配線層１２２を介して外部に引き抜かれる。こ
のため、前述した基板浮遊効果による種々の問題の発生
を防ぐことができる。
【００１６】なお、図８に示した半導体装置では、不純
物濃度の高いボディコンタクト領域１１１とソース／ド
レイン領域１０４の間に第３の絶縁体層１１０が設けら
れているため、ボディコンタクト領域１１１とソース／
ドレイン領域１０４が接することによる接合耐圧の低下
を防ぐことができる。
物濃度の高いボディコンタクト領域１１１とソース／ド
レイン領域１０４の間に第３の絶縁体層１１０が設けら
れているため、ボディコンタクト領域１１１とソース／
ドレイン領域１０４が接することによる接合耐圧の低下
を防ぐことができる。
【００１７】
【発明が解決しようとする課題】薄膜ＳＯＩ構造のＭＯ
Ｓトランジスタでは、チャネル領域やソース／ドレイン
領域を形成する単結晶シリコン層を薄く形成するほど、
サブスレッショルド特性の向上や短チャネル効果の抑制
に効果がある。一方、単結晶シリコン層を薄くするほ
ど、ソース／ドレイン領域の電気抵抗が大きくなり、Ｌ
ＳＩの高速化を妨げる。
Ｓトランジスタでは、チャネル領域やソース／ドレイン
領域を形成する単結晶シリコン層を薄く形成するほど、
サブスレッショルド特性の向上や短チャネル効果の抑制
に効果がある。一方、単結晶シリコン層を薄くするほ
ど、ソース／ドレイン領域の電気抵抗が大きくなり、Ｌ
ＳＩの高速化を妨げる。
【００１８】そこで、従来、ソース／ドレイン領域の少
なくとも一部分を金属シリサイド化することによって、
ソース／ドレイン領域の低抵抗化をはかる方法が提案さ
れている。
なくとも一部分を金属シリサイド化することによって、
ソース／ドレイン領域の低抵抗化をはかる方法が提案さ
れている。
【００１９】この金属シリサイド化されたソース／ドレ
イン領域は、一般的に、次のような製造方法により形成
される。
イン領域は、一般的に、次のような製造方法により形成
される。
【００２０】まず、通常の方法に従ってゲート電極およ
びソース／ドレイン領域を形成する。
びソース／ドレイン領域を形成する。
【００２１】次に、スパッタリング法等により全面に高
融点金属薄膜あるいは準貴金属薄膜を形成する。
融点金属薄膜あるいは準貴金属薄膜を形成する。
【００２２】その後熱処理および選択エッチングを施す
ことにより、単結晶シリコン層の表面に金属シリサイド
層をする。このとき、ゲート電極を多結晶シリコンで形
成し、サイドウォール絶縁体層を用いることによって、
ゲート電極上とソース／ドレイン領域上に、自己整合的
（ｓｅｌｆ−ａｌｉｇｎ）に、金属シリサイド層を形成
すれば、いわゆるサリサイド構造となる。
ことにより、単結晶シリコン層の表面に金属シリサイド
層をする。このとき、ゲート電極を多結晶シリコンで形
成し、サイドウォール絶縁体層を用いることによって、
ゲート電極上とソース／ドレイン領域上に、自己整合的
（ｓｅｌｆ−ａｌｉｇｎ）に、金属シリサイド層を形成
すれば、いわゆるサリサイド構造となる。
【００２３】しかしながら、この金属シリサイド化によ
るソース／ドレイン領域の低抵抗化を、図８に示した従
来のＳＯＩ構造の半導体装置に適用しようとすると、次
のような問題が発生する。
るソース／ドレイン領域の低抵抗化を、図８に示した従
来のＳＯＩ構造の半導体装置に適用しようとすると、次
のような問題が発生する。
【００２４】すなわち、前述したような方法で金属シリ
サイド層を形成すると、図８及び図９に示した薄膜ＳＯ
Ｉ構造において、同一の単結晶シリコン層から形成され
ている、ソース／ドレイン領域１０４、１０５、所定の
経路１１２、およびボディコンタクト領域１１１がすべ
て金属シリサイド化され、電気的に短絡してしまい、Ｍ
ＯＳトランジスタの機能を果たさなくなってしまう。
サイド層を形成すると、図８及び図９に示した薄膜ＳＯ
Ｉ構造において、同一の単結晶シリコン層から形成され
ている、ソース／ドレイン領域１０４、１０５、所定の
経路１１２、およびボディコンタクト領域１１１がすべ
て金属シリサイド化され、電気的に短絡してしまい、Ｍ
ＯＳトランジスタの機能を果たさなくなってしまう。
【００２５】このように、図８及び図９を参照して説明
したＳＯＩ構造の半導体装置に、前述したような方法で
金属シリサイド層を形成した状態を示したのが、図１０
及び図１１である。図１０は、図８の構造を、サリサイ
ド化した半導体装置の平面図、図１１は、図１０のＢ−
Ｂ′線に沿った断面図である。
したＳＯＩ構造の半導体装置に、前述したような方法で
金属シリサイド層を形成した状態を示したのが、図１０
及び図１１である。図１０は、図８の構造を、サリサイ
ド化した半導体装置の平面図、図１１は、図１０のＢ−
Ｂ′線に沿った断面図である。
【００２６】図１０に示すとおり、従来の金属シリサイ
ド層の形成方法では、同一の単結晶シリコン層から形成
されているソース／ドレイン領域１０４、１０５、所定
の経路１１２、およびボディコンタクト領域１１１が、
金属シリサイド層１２３、１２４によって電気的に短絡
してしまう。また図１０の構造では、ゲート電極上に形
成される金属シリサイド層１２５のみが、サイドウォー
ル絶縁体層１０８により他の領域とは分離される。
ド層の形成方法では、同一の単結晶シリコン層から形成
されているソース／ドレイン領域１０４、１０５、所定
の経路１１２、およびボディコンタクト領域１１１が、
金属シリサイド層１２３、１２４によって電気的に短絡
してしまう。また図１０の構造では、ゲート電極上に形
成される金属シリサイド層１２５のみが、サイドウォー
ル絶縁体層１０８により他の領域とは分離される。
【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ソース／ドレイ
ン領域とボディコンタクト領域が短絡することなく、ソ
ース／ドレイン領域を金属シリサイド化してソース／ド
レイン領域の低抵抗化を実現するＳＯＩ構造の半導体装
置、およびその製造方法を提供することにある。
てなされたものであって、その目的は、ソース／ドレイ
ン領域とボディコンタクト領域が短絡することなく、ソ
ース／ドレイン領域を金属シリサイド化してソース／ド
レイン領域の低抵抗化を実現するＳＯＩ構造の半導体装
置、およびその製造方法を提供することにある。
【００２８】また、本発明の他の目的は、上記のＳＯＩ
構造の半導体装置をゲートアレイ化したＳＯＩ構造の半
導体ゲートアレイを提供することにある。
構造の半導体装置をゲートアレイ化したＳＯＩ構造の半
導体ゲートアレイを提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成する本発
明は、次のようなＳＯＩ構造の半導体装置およびその製
造方法を提供する。
明は、次のようなＳＯＩ構造の半導体装置およびその製
造方法を提供する。
【００３０】すなわち、本発明の半導体装置は、第１の
絶縁体層と、該第１の絶縁体層上の単結晶シリコン層に
形成されたＭＯＳトランジスタとを含むＳＯＩ構造の半
導体装置であって、前記ＭＯＳトランジスタが、所定方
向に一定のチャネル長を有すると共に前記所定方向に対
して直交する方向に一定のチャネル幅を有するように前
記第１の絶縁体層上に形成された第１導電型のチャネル
領域と、前記チャネル領域を挟むように前記絶縁体層上
に形成された第２導電型のソース領域およびドレイン領
域と、前記チャネル領域上に形成された第２の絶縁体層
と、該第２の絶縁体層上に形成されたゲート電極と、前
記ソース領域および前記ドレイン領域の少なくとも１方
に隣接して設けられ、前記チャネル領域の前記チャネル
幅方向に平行に、且つ前記第１の絶縁体上に形成された
第３の絶縁体層と、前記ソース領域およびドレイン領域
と同一面上において前記チャネル領域に接続されるよう
に設けられ、前記チャネル長方向に延びる所定の経路
と、前記ソース領域およびドレイン領域の少なくとも一
方と前記第３の絶縁体層を挾持するように設けられると
共に前記所定の経路を介して前記チャネル領域と電気的
に接続されたボディコンタクト領域とを有するＳＯＩ構
造の半導体装置において、前記所定の経路上を覆うよう
に設けられ、前記チャネル方向に延びる第４の絶縁体層
と、前記ソース領域および前記ドレイン領域の一部を覆
うように設けられ、前記第４の絶縁体層の側壁に形成さ
れた第５の絶縁体層とを有しており、前記第４の絶縁体
層と前記第５の絶縁体層で覆われた領域を除く前記ソー
ス領域、前記ドレイン領域、前記ゲート電極、および前
記ボディコンタクト領域の一部あるいはすべてに金属シ
リサイド層が形成されていることを特徴としたものであ
る。
絶縁体層と、該第１の絶縁体層上の単結晶シリコン層に
形成されたＭＯＳトランジスタとを含むＳＯＩ構造の半
導体装置であって、前記ＭＯＳトランジスタが、所定方
向に一定のチャネル長を有すると共に前記所定方向に対
して直交する方向に一定のチャネル幅を有するように前
記第１の絶縁体層上に形成された第１導電型のチャネル
領域と、前記チャネル領域を挟むように前記絶縁体層上
に形成された第２導電型のソース領域およびドレイン領
域と、前記チャネル領域上に形成された第２の絶縁体層
と、該第２の絶縁体層上に形成されたゲート電極と、前
記ソース領域および前記ドレイン領域の少なくとも１方
に隣接して設けられ、前記チャネル領域の前記チャネル
幅方向に平行に、且つ前記第１の絶縁体上に形成された
第３の絶縁体層と、前記ソース領域およびドレイン領域
と同一面上において前記チャネル領域に接続されるよう
に設けられ、前記チャネル長方向に延びる所定の経路
と、前記ソース領域およびドレイン領域の少なくとも一
方と前記第３の絶縁体層を挾持するように設けられると
共に前記所定の経路を介して前記チャネル領域と電気的
に接続されたボディコンタクト領域とを有するＳＯＩ構
造の半導体装置において、前記所定の経路上を覆うよう
に設けられ、前記チャネル方向に延びる第４の絶縁体層
と、前記ソース領域および前記ドレイン領域の一部を覆
うように設けられ、前記第４の絶縁体層の側壁に形成さ
れた第５の絶縁体層とを有しており、前記第４の絶縁体
層と前記第５の絶縁体層で覆われた領域を除く前記ソー
ス領域、前記ドレイン領域、前記ゲート電極、および前
記ボディコンタクト領域の一部あるいはすべてに金属シ
リサイド層が形成されていることを特徴としたものであ
る。
【００３１】また、本発明の半導体装置の製造方法は、
第１の絶縁体層と、該第１の絶縁体層上の単結晶シリコ
ン層に形成されたＭＯＳトランジスタとを含むＳＯＩ構
造の半導体装置の製造方法であって、前記ＭＯＳトラン
ジスタが、所定方向に一定のチャネル長を有すると共に
前記所定方向に対して直交する方向に一定のチャネル幅
を有するように前記第１の絶縁体層上に形成された第１
導電型のチャネル領域と、前記チャネル領域を挟むよう
に前記絶縁体層上に形成された第２導電型のソース領域
およびドレイン領域と、前記チャネル領域上に形成され
た第２の絶縁体層と、該第２の絶縁体層上に形成された
ゲート電極と、前記ソース領域および前記ドレイン領域
の少なくとも１方に隣接して設けられ、前記チャネル領
域の前記チャネル幅方向に平行に、且つ前記第１の絶縁
体上に形成された第３の絶縁体層と、前記ソース領域お
よびドレイン領域と同一面上において前記チャネル領域
に接続されるように設けられ、前記チャネル長方向に延
びる所定の経路と、前記ソース領域およびドレイン領域
の少なくとも一方と前記第３の絶縁体層を挾持するよう
に設けられると共に前記所定の経路を介して前記チャネ
ル領域と電気的に接続されたボディコンタクト領域とを
有するＳＯＩ構造の半導体装置の製造方法において、前
記第１の絶縁体層上の前記単結晶シリコン層に前記チャ
ネル領域、前記所定の経路を形成し、前記第２の絶縁体
層、前記ゲート電極、および前記第３の絶縁体層を形成
した後、前記所定の経路を覆うように前記チャネル方向
に延びる第４の絶縁体層を形成する工程と、前記ゲート
電極と前記第４の絶縁体層とをマスクとする不純物イオ
ン注入および活性化熱処理により、前記単結晶シリコン
層に前記ソース領域、前記ドレイン領域を形成する工程
と、全面に絶縁膜を堆積させてエッチバックすることに
より、前記ソース領域および前記ドレイン領域の一部を
覆うように、前記第４の絶縁体層の側壁に第５の絶縁体
層を形成する工程と、全面に高融点金属あるいは準貴金
属を堆積させた後、熱処理および選択エッチングを施す
ことにより、前記第４の絶縁体層および前記第５の絶縁
体層に覆われた部分を除く前記ソース領域、前記ドレイ
ン領域の上に選択的に金属シリサイド層を形成する工程
とを含むことを特徴としたものである。
第１の絶縁体層と、該第１の絶縁体層上の単結晶シリコ
ン層に形成されたＭＯＳトランジスタとを含むＳＯＩ構
造の半導体装置の製造方法であって、前記ＭＯＳトラン
ジスタが、所定方向に一定のチャネル長を有すると共に
前記所定方向に対して直交する方向に一定のチャネル幅
を有するように前記第１の絶縁体層上に形成された第１
導電型のチャネル領域と、前記チャネル領域を挟むよう
に前記絶縁体層上に形成された第２導電型のソース領域
およびドレイン領域と、前記チャネル領域上に形成され
た第２の絶縁体層と、該第２の絶縁体層上に形成された
ゲート電極と、前記ソース領域および前記ドレイン領域
の少なくとも１方に隣接して設けられ、前記チャネル領
域の前記チャネル幅方向に平行に、且つ前記第１の絶縁
体上に形成された第３の絶縁体層と、前記ソース領域お
よびドレイン領域と同一面上において前記チャネル領域
に接続されるように設けられ、前記チャネル長方向に延
びる所定の経路と、前記ソース領域およびドレイン領域
の少なくとも一方と前記第３の絶縁体層を挾持するよう
に設けられると共に前記所定の経路を介して前記チャネ
ル領域と電気的に接続されたボディコンタクト領域とを
有するＳＯＩ構造の半導体装置の製造方法において、前
記第１の絶縁体層上の前記単結晶シリコン層に前記チャ
ネル領域、前記所定の経路を形成し、前記第２の絶縁体
層、前記ゲート電極、および前記第３の絶縁体層を形成
した後、前記所定の経路を覆うように前記チャネル方向
に延びる第４の絶縁体層を形成する工程と、前記ゲート
電極と前記第４の絶縁体層とをマスクとする不純物イオ
ン注入および活性化熱処理により、前記単結晶シリコン
層に前記ソース領域、前記ドレイン領域を形成する工程
と、全面に絶縁膜を堆積させてエッチバックすることに
より、前記ソース領域および前記ドレイン領域の一部を
覆うように、前記第４の絶縁体層の側壁に第５の絶縁体
層を形成する工程と、全面に高融点金属あるいは準貴金
属を堆積させた後、熱処理および選択エッチングを施す
ことにより、前記第４の絶縁体層および前記第５の絶縁
体層に覆われた部分を除く前記ソース領域、前記ドレイ
ン領域の上に選択的に金属シリサイド層を形成する工程
とを含むことを特徴としたものである。
【００３２】さらに、本発明は、上記のＳＯＩ構造の半
導体装置をゲートアレイ化したＳＯＩ構造の半導体ゲー
トアレイを提供する。
導体装置をゲートアレイ化したＳＯＩ構造の半導体ゲー
トアレイを提供する。
【００３３】すなわち、本発明に係るＳＯＩ構造の半導
体ゲートアレイは、第１の絶縁体層と、該第１の絶縁体
層上の単結晶シリコン層に複数形成されたＭＯＳトラン
ジスタとを含むＳＯＩ構造の半導体ゲートアレイであっ
て、前記各ＭＯＳトランジスタが、所定方向に一定のチ
ャネル長を有すると共に前記所定方向に対して直交する
方向に一定のチャネル幅を有するように前記第１の絶縁
体層上に形成された第１導電型のチャネル領域と、前記
チャネル領域を挟むように前記絶縁体層上に形成された
第２導電型のソース領域およびドレイン領域と、前記チ
ャネル領域上に形成された第２の絶縁体層と、該第２の
絶縁体層上に形成されたゲート電極と、前記ソース領域
および前記ドレイン領域の少なくとも１方に隣接して設
けられ、前記チャネル領域の前記チャネル幅方向に平行
に、且つ前記第１の絶縁体上に形成された第３の絶縁体
層と、前記ソース領域およびドレイン領域と同一面上に
おいて前記チャネル領域に接続されるように設けられ、
前記チャネル長方向に延びる所定の経路と、前記ソース
領域およびドレイン領域の少なくとも一方と前記第３の
絶縁体層を挾持するように設けられると共に前記所定の
経路を介して前記チャネル領域と電気的に接続されたボ
ディコンタクト領域とを有しており、且つ複数のＭＯＳ
トランジスタが前記ボディコンタクト領域を共有してい
るＳＯＩ構造の半導体ゲートアレイにおいて、前記所定
の経路上を覆うように設けられ、前記チャネル方向に延
びる第４の絶縁体層と、前記ソース領域および前記ドレ
イン領域の一部を覆うように設けられ、前記第４の絶縁
体層の側壁に形成された第５の絶縁体層とを有してお
り、前記第４の絶縁体層と前記第５の絶縁体層で覆われ
た領域を除く前記ソース領域、前記ドレイン領域、前記
ゲート電極、および前記ボディコンタクト領域の一部あ
るいはすべてに金属シリサイド層が形成されていること
を特徴としたものである。
体ゲートアレイは、第１の絶縁体層と、該第１の絶縁体
層上の単結晶シリコン層に複数形成されたＭＯＳトラン
ジスタとを含むＳＯＩ構造の半導体ゲートアレイであっ
て、前記各ＭＯＳトランジスタが、所定方向に一定のチ
ャネル長を有すると共に前記所定方向に対して直交する
方向に一定のチャネル幅を有するように前記第１の絶縁
体層上に形成された第１導電型のチャネル領域と、前記
チャネル領域を挟むように前記絶縁体層上に形成された
第２導電型のソース領域およびドレイン領域と、前記チ
ャネル領域上に形成された第２の絶縁体層と、該第２の
絶縁体層上に形成されたゲート電極と、前記ソース領域
および前記ドレイン領域の少なくとも１方に隣接して設
けられ、前記チャネル領域の前記チャネル幅方向に平行
に、且つ前記第１の絶縁体上に形成された第３の絶縁体
層と、前記ソース領域およびドレイン領域と同一面上に
おいて前記チャネル領域に接続されるように設けられ、
前記チャネル長方向に延びる所定の経路と、前記ソース
領域およびドレイン領域の少なくとも一方と前記第３の
絶縁体層を挾持するように設けられると共に前記所定の
経路を介して前記チャネル領域と電気的に接続されたボ
ディコンタクト領域とを有しており、且つ複数のＭＯＳ
トランジスタが前記ボディコンタクト領域を共有してい
るＳＯＩ構造の半導体ゲートアレイにおいて、前記所定
の経路上を覆うように設けられ、前記チャネル方向に延
びる第４の絶縁体層と、前記ソース領域および前記ドレ
イン領域の一部を覆うように設けられ、前記第４の絶縁
体層の側壁に形成された第５の絶縁体層とを有してお
り、前記第４の絶縁体層と前記第５の絶縁体層で覆われ
た領域を除く前記ソース領域、前記ドレイン領域、前記
ゲート電極、および前記ボディコンタクト領域の一部あ
るいはすべてに金属シリサイド層が形成されていること
を特徴としたものである。
【００３４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、半導体基板（図２の１）の上に第１の
絶縁体層（図２の２）、チャネル領域（図２の３）、ソ
ース／ドレイン領域（図２の４、５）、第２の絶縁体層
（ゲート絶縁膜）（図２の６）、ゲート電極（図２の
７）、サイドウォール絶縁体層（図２の８）、ＬＤＤ領
域（図２の９）、第３の絶縁体層（図２の１０）、ボデ
ィコンタクト領域（図２の１１）が形成され、またチャ
ネル領域（図２の３）とボディコンタクト領域（図２の
１１）とを電気的に接続する所定の経路（図２の１２）
が形成されており、チャネル領域（図２の３）、ソース
／ドレイン領域（図２の４、５）、第３の絶縁体層（図
２の１０）、ボディコンタクト領域（図２の１１）、所
定の経路（図２の１２）からなる素子領域は、第１の絶
縁体層（図２の２）上に設けられた素子分離用の絶縁体
層（図２の１３）によって囲まれている。所定の経路
（図２の１２）の上には、チャネル長方向に延びる第４
の絶縁体層（図２の１４）が設けられており、その側壁
にはソース／ドレイン領域の上を一部覆うように第５の
絶縁体層（図２の１５）が設けられている。
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、半導体基板（図２の１）の上に第１の
絶縁体層（図２の２）、チャネル領域（図２の３）、ソ
ース／ドレイン領域（図２の４、５）、第２の絶縁体層
（ゲート絶縁膜）（図２の６）、ゲート電極（図２の
７）、サイドウォール絶縁体層（図２の８）、ＬＤＤ領
域（図２の９）、第３の絶縁体層（図２の１０）、ボデ
ィコンタクト領域（図２の１１）が形成され、またチャ
ネル領域（図２の３）とボディコンタクト領域（図２の
１１）とを電気的に接続する所定の経路（図２の１２）
が形成されており、チャネル領域（図２の３）、ソース
／ドレイン領域（図２の４、５）、第３の絶縁体層（図
２の１０）、ボディコンタクト領域（図２の１１）、所
定の経路（図２の１２）からなる素子領域は、第１の絶
縁体層（図２の２）上に設けられた素子分離用の絶縁体
層（図２の１３）によって囲まれている。所定の経路
（図２の１２）の上には、チャネル長方向に延びる第４
の絶縁体層（図２の１４）が設けられており、その側壁
にはソース／ドレイン領域の上を一部覆うように第５の
絶縁体層（図２の１５）が設けられている。
【００３５】さらに、第４の絶縁体層（図２の１４）、
第５の絶縁体層（図２の１５）で覆われた領域を除くソ
ース／ドレイン領域（図２の４、５）の上、ゲート電極
（図２の７）の上、およびボディコンタクト領域（図２
の１１）の上には、金属シリサイド層（図２の１６、１
７、１８、１９）がそれぞれ形成されている。
第５の絶縁体層（図２の１５）で覆われた領域を除くソ
ース／ドレイン領域（図２の４、５）の上、ゲート電極
（図２の７）の上、およびボディコンタクト領域（図２
の１１）の上には、金属シリサイド層（図２の１６、１
７、１８、１９）がそれぞれ形成されている。
【００３６】上記構成の本発明の実施の形態の半導体装
置の製造方法は、その好ましい実施の形態において、
（ａ）第１の絶縁体層上の単結晶シリコン層に、チャネ
ル領域、所定の経路を形成し、第２の絶縁体層、ゲート
電極、および第３の絶縁体層を形成した後、所定の経路
を覆うように前記チャネル方向に延びる第４の絶縁体層
（図４（ｄ）の１４）を形成する工程と、（ｂ）ゲート
電極と第４の絶縁体層とをマスクとする不純物イオン注
入（図４（ｅ）参照）、および活性化熱処理により、単
結晶シリコン層にソース領域、ドレイン領域（図４
（ｆ）の５）を形成する工程と、（ｃ）全面に絶縁膜を
堆積させてエッチバックすることにより、ソース領域お
よびドレイン領域の一部を覆うように、第４の絶縁体層
の側壁に第５の絶縁体層（図５（ｈ）の１５）を形成す
る工程と、（ｄ）全面に高融点金属あるいは準貴金属を
堆積させた後、熱処理および選択エッチングを施すこと
により、第４の絶縁体層および前記第５の絶縁体層に覆
われた部分を除くソース領域、ドレイン領域の上に選択
的に金属シリサイド層（図６（ｊ）の１７参照）を形成
する工程と、を含む。
置の製造方法は、その好ましい実施の形態において、
（ａ）第１の絶縁体層上の単結晶シリコン層に、チャネ
ル領域、所定の経路を形成し、第２の絶縁体層、ゲート
電極、および第３の絶縁体層を形成した後、所定の経路
を覆うように前記チャネル方向に延びる第４の絶縁体層
（図４（ｄ）の１４）を形成する工程と、（ｂ）ゲート
電極と第４の絶縁体層とをマスクとする不純物イオン注
入（図４（ｅ）参照）、および活性化熱処理により、単
結晶シリコン層にソース領域、ドレイン領域（図４
（ｆ）の５）を形成する工程と、（ｃ）全面に絶縁膜を
堆積させてエッチバックすることにより、ソース領域お
よびドレイン領域の一部を覆うように、第４の絶縁体層
の側壁に第５の絶縁体層（図５（ｈ）の１５）を形成す
る工程と、（ｄ）全面に高融点金属あるいは準貴金属を
堆積させた後、熱処理および選択エッチングを施すこと
により、第４の絶縁体層および前記第５の絶縁体層に覆
われた部分を除くソース領域、ドレイン領域の上に選択
的に金属シリサイド層（図６（ｊ）の１７参照）を形成
する工程と、を含む。
【００３７】
【実施例】本発明のＳＯＩ構造の半導体装置およびその
製造方法、また本発明のＳＯＩ構造の半導体ゲートアレ
イの各実施例について、図面を参照して以下に詳細に説
明する。
製造方法、また本発明のＳＯＩ構造の半導体ゲートアレ
イの各実施例について、図面を参照して以下に詳細に説
明する。
【００３８】［実施例１］図１および図２は、本発明の
第１の実施例に係るＳＯＩ構造の半導体装置の構成を示
す図である。
第１の実施例に係るＳＯＩ構造の半導体装置の構成を示
す図である。
【００３９】図１は、本発明の第１の実施例を示す平面
図、図２（ａ）、図２（ｂ）はそれぞれ図１のＢ−Ｂ′
線、Ｃ−Ｃ′線に沿う断面図である。図１に基づき、本
発明の第１の実施例であるＳＯＩ構造の半導体装置の構
成を説明する。なお、図１の左右方向を「チャネル長方
向」と呼び、チャネル長方向と直交する方向を「チャネ
ル幅方向」と呼ぶこととする。
図、図２（ａ）、図２（ｂ）はそれぞれ図１のＢ−Ｂ′
線、Ｃ−Ｃ′線に沿う断面図である。図１に基づき、本
発明の第１の実施例であるＳＯＩ構造の半導体装置の構
成を説明する。なお、図１の左右方向を「チャネル長方
向」と呼び、チャネル長方向と直交する方向を「チャネ
ル幅方向」と呼ぶこととする。
【００４０】図１及び図２を参照すると、この第１の実
施例において、半導体基板１の上には第１の絶縁体層２
が形成されている。第１の絶縁体層２の上には、単結晶
シリコン層に所定の濃度の不純物を導入して形成された
第１導電型のチャネル領域３、第２導電型のソース／ド
レイン領域４、５が設けられており、チャネル領域３の
上に形成された第２の絶縁体層（ゲート絶縁膜）６、ゲ
ート電極７とともにＭＯＳトランジスタを構成してい
る。
施例において、半導体基板１の上には第１の絶縁体層２
が形成されている。第１の絶縁体層２の上には、単結晶
シリコン層に所定の濃度の不純物を導入して形成された
第１導電型のチャネル領域３、第２導電型のソース／ド
レイン領域４、５が設けられており、チャネル領域３の
上に形成された第２の絶縁体層（ゲート絶縁膜）６、ゲ
ート電極７とともにＭＯＳトランジスタを構成してい
る。
【００４１】また通常のＭＯＳトランジスタと同様に、
ソース／ドレイン領域４、５はゲート電極のサイドウォ
ール絶縁体層８の形成後に、イオン注入によってチャネ
ル領域とは離間されて形成されており、チャネル領域３
とソース／ドレイン領域４、５の間には、ホットキャリ
ア劣化を抑制するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域９として第２導電型の半導体
層が形成される。ＬＤＤ領域９は、ソース／ドレイン領
域４、５よりも低い不純物濃度を有する。
ソース／ドレイン領域４、５はゲート電極のサイドウォ
ール絶縁体層８の形成後に、イオン注入によってチャネ
ル領域とは離間されて形成されており、チャネル領域３
とソース／ドレイン領域４、５の間には、ホットキャリ
ア劣化を抑制するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域９として第２導電型の半導体
層が形成される。ＬＤＤ領域９は、ソース／ドレイン領
域４、５よりも低い不純物濃度を有する。
【００４２】さらに、この第１の実施例の半導体装置
は、ソース／ドレイン領域４をＬＤＤ領域９とで挟むよ
うにして第１の絶縁体層２上に設けられた第３の絶縁体
層１０と、第３の絶縁体層１０をソース／ドレイン領域
４とで挟むようにして第１の絶縁体層２上に設けられた
第１導電型の単結晶シリコン層からなるボディコンタク
ト領域１１と、第１の絶縁体層２上であってチャネル領
域３、ソース／ドレイン領域４、５のチャネル幅方向の
端部にチャネル長方向に沿うように設けられてチャネル
領域３とボディコンタクト領域１１とを電気的に接続す
る第１導電型の単結晶シリコン層からなる所定の経路１
２と、を有している。
は、ソース／ドレイン領域４をＬＤＤ領域９とで挟むよ
うにして第１の絶縁体層２上に設けられた第３の絶縁体
層１０と、第３の絶縁体層１０をソース／ドレイン領域
４とで挟むようにして第１の絶縁体層２上に設けられた
第１導電型の単結晶シリコン層からなるボディコンタク
ト領域１１と、第１の絶縁体層２上であってチャネル領
域３、ソース／ドレイン領域４、５のチャネル幅方向の
端部にチャネル長方向に沿うように設けられてチャネル
領域３とボディコンタクト領域１１とを電気的に接続す
る第１導電型の単結晶シリコン層からなる所定の経路１
２と、を有している。
【００４３】ボディコンタクト領域１１はチャネル領域
３よりも高い不純物濃度を有しており、所定の経路１２
はチャネル領域３と同一、またはチャネル領域３よりも
高くボディコンタクト領域１１よりも低い不純物濃度を
有している。
３よりも高い不純物濃度を有しており、所定の経路１２
はチャネル領域３と同一、またはチャネル領域３よりも
高くボディコンタクト領域１１よりも低い不純物濃度を
有している。
【００４４】チャネル領域３、ソース／ドレイン領域
４、５、第３の絶縁体層１０、ボディコンタクト領域１
１、所定の経路１２からなる素子領域は、第１の絶縁体
層２上に設けられた素子分離用の絶縁体層１３によって
囲まれている。
４、５、第３の絶縁体層１０、ボディコンタクト領域１
１、所定の経路１２からなる素子領域は、第１の絶縁体
層２上に設けられた素子分離用の絶縁体層１３によって
囲まれている。
【００４５】所定の経路１２の上には、チャネル方向に
延びる第４の絶縁体層１４が設けられており、その側壁
にはソース／ドレイン領域の上を一部覆うように第５の
絶縁体層１５が設けられている。
延びる第４の絶縁体層１４が設けられており、その側壁
にはソース／ドレイン領域の上を一部覆うように第５の
絶縁体層１５が設けられている。
【００４６】さらに、第４の絶縁体層１４、第５の絶縁
体層１５で覆われた領域を除くソース／ドレイン領域
４、５の上、ゲート電極７の上、およびボディコンタク
ト領域１１の上には、金属シリサイド層１６、１７、１
８、１９がそれぞれ形成されている。ここで、金属シリ
サイド層としては、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ等
を用いればよい。
体層１５で覆われた領域を除くソース／ドレイン領域
４、５の上、ゲート電極７の上、およびボディコンタク
ト領域１１の上には、金属シリサイド層１６、１７、１
８、１９がそれぞれ形成されている。ここで、金属シリ
サイド層としては、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ等
を用いればよい。
【００４７】素子全体は層間絶縁膜２０で覆われてお
り、ソース／ドレイン領域４、５、ゲート電極７はそれ
ぞれ金属シリサイド層１６、１７、１８およびコンタク
ト配線２１、２２、２３を介して、層間絶縁膜２０上に
設けられた配線層２４、２５、２６に接続されている。
り、ソース／ドレイン領域４、５、ゲート電極７はそれ
ぞれ金属シリサイド層１６、１７、１８およびコンタク
ト配線２１、２２、２３を介して、層間絶縁膜２０上に
設けられた配線層２４、２５、２６に接続されている。
【００４８】またボディコンタクト領域１１は、金属シ
リサイド層１９およびコンタクト配線２７を介して、層
間絶縁膜２０上に設けられた配線層２８に接続されてい
る。
リサイド層１９およびコンタクト配線２７を介して、層
間絶縁膜２０上に設けられた配線層２８に接続されてい
る。
【００４９】この第１の実施例の半導体装置では、イン
パクトイオン化現象でチャネル領域３内で発生した発生
した余剰キャリアが、所定の経路１２、ボディコンタク
ト領域１１、コンタクト領域２７、配線層２８を介して
外部に引き抜かれる。従って、前述した基板浮遊効果に
よる種々の問題の発生を防ぐことができる。
パクトイオン化現象でチャネル領域３内で発生した発生
した余剰キャリアが、所定の経路１２、ボディコンタク
ト領域１１、コンタクト領域２７、配線層２８を介して
外部に引き抜かれる。従って、前述した基板浮遊効果に
よる種々の問題の発生を防ぐことができる。
【００５０】また、図１及び図２を参照して、この第１
の実施例の半導体装置では、不純物濃度の高いボディコ
ンタクト領域１１とソース／ドレイン領域４の間に第３
の絶縁体層１０が設けられているため、ボディコンタク
ト領域１１とソース／ドレイン領域４が接することによ
る接合耐圧の低下を防ぐことができる。加えて、所定の
経路１２はボディコンタクト領域１１よりも低い不純物
濃度を有しているため、ソース／ドレイン領域４、５と
所定の経路１２が接することによる接合耐圧の低下もな
い。
の実施例の半導体装置では、不純物濃度の高いボディコ
ンタクト領域１１とソース／ドレイン領域４の間に第３
の絶縁体層１０が設けられているため、ボディコンタク
ト領域１１とソース／ドレイン領域４が接することによ
る接合耐圧の低下を防ぐことができる。加えて、所定の
経路１２はボディコンタクト領域１１よりも低い不純物
濃度を有しているため、ソース／ドレイン領域４、５と
所定の経路１２が接することによる接合耐圧の低下もな
い。
【００５１】さらに、ソース／ドレイン領域４、５、ゲ
ート電極７、およびボディコンタクト領域１１の表面に
は金属シリサイド層１６、１７、１８、１９が形成され
ており、これらの領域の寄生抵抗が低減されている。そ
して、ソース／ドレイン領域４、５と所定の経路１２と
の間にはｐｎ接合で分離されており、金属シリサイド層
１６、１７を介して電気的に短絡することはない。
ート電極７、およびボディコンタクト領域１１の表面に
は金属シリサイド層１６、１７、１８、１９が形成され
ており、これらの領域の寄生抵抗が低減されている。そ
して、ソース／ドレイン領域４、５と所定の経路１２と
の間にはｐｎ接合で分離されており、金属シリサイド層
１６、１７を介して電気的に短絡することはない。
【００５２】［実施例２］本発明の第２の実施例は、Ｓ
ＯＩ構造の半導体装置の製造方法に関するものである。
図３乃至図６は、本発明の第２の実施例の半導体装置の
製造方法を説明するための工程断面図であり、図１の半
導体装置を製造する場合について、図１のＢ−Ｂ′線に
沿った断面を、その各製造工程順に模式的に示したもの
である。図３乃至図６を参照して、本発明の第２の実施
例であるＳＯＩ構造の半導体装置の製造方法を、製造工
程順に説明する。
ＯＩ構造の半導体装置の製造方法に関するものである。
図３乃至図６は、本発明の第２の実施例の半導体装置の
製造方法を説明するための工程断面図であり、図１の半
導体装置を製造する場合について、図１のＢ−Ｂ′線に
沿った断面を、その各製造工程順に模式的に示したもの
である。図３乃至図６を参照して、本発明の第２の実施
例であるＳＯＩ構造の半導体装置の製造方法を、製造工
程順に説明する。
【００５３】図３（ａ）に示すように、半導体基板１の
上に第１の絶縁体層２が、さらに第１の絶縁体層２の上
に単結晶シリコン層２９が形成されたいわゆるＳＯＩ基
板の上に、素子分離用の絶縁体層１３および第３の絶縁
体層（図示しない）を形成する。
上に第１の絶縁体層２が、さらに第１の絶縁体層２の上
に単結晶シリコン層２９が形成されたいわゆるＳＯＩ基
板の上に、素子分離用の絶縁体層１３および第３の絶縁
体層（図示しない）を形成する。
【００５４】次に、図３（ｂ）に示すように、リソグラ
フィー工程によりフォトレジスト３０をパターニング
し、イオン注入を行って、所定の経路１２を形成する。
同様にして、所定のイオン注入を行いチャネル領域（図
示しない）を形成する。
フィー工程によりフォトレジスト３０をパターニング
し、イオン注入を行って、所定の経路１２を形成する。
同様にして、所定のイオン注入を行いチャネル領域（図
示しない）を形成する。
【００５５】また、通常の方法により第２の絶縁体層
（ゲート絶縁膜）、ゲート電極、ＬＤＤ領域、およびゲ
ート電極のサイドウォール絶縁体層を形成する（図示し
ない）。
（ゲート絶縁膜）、ゲート電極、ＬＤＤ領域、およびゲ
ート電極のサイドウォール絶縁体層を形成する（図示し
ない）。
【００５６】その後、図３（ｃ）、図４（ｄ）に示すよ
うに、全体に絶縁体層３１を堆積し、フォトリソグラフ
ィー工程およびエッチング工程を経て、所定の経路１２
を覆うような第４の絶縁体層１４を形成する。
うに、全体に絶縁体層３１を堆積し、フォトリソグラフ
ィー工程およびエッチング工程を経て、所定の経路１２
を覆うような第４の絶縁体層１４を形成する。
【００５７】ここで、絶縁体層３１（図３（ｃ）参照）
としては、シリコン酸化膜を、プラズマＣＶＤ法等によ
って堆積させればよい。
としては、シリコン酸化膜を、プラズマＣＶＤ法等によ
って堆積させればよい。
【００５８】次に、図４（ｅ）に示すように、ソース／
ドレイン領域を形成するための不純物イオンの注入を行
う。このとき不純物イオンが注入される領域は、第４の
絶縁体層１４、ゲート電極のサイドウォール、第３の絶
縁体層または素子分離用の絶縁体層１３で囲まれた領域
となる。このとき、ソース／ドレインを形成しない領
域、たとえばボディコンタクト領域上はフォトレジスト
３２でマスクされる。
ドレイン領域を形成するための不純物イオンの注入を行
う。このとき不純物イオンが注入される領域は、第４の
絶縁体層１４、ゲート電極のサイドウォール、第３の絶
縁体層または素子分離用の絶縁体層１３で囲まれた領域
となる。このとき、ソース／ドレインを形成しない領
域、たとえばボディコンタクト領域上はフォトレジスト
３２でマスクされる。
【００５９】続いて所定の熱処理を行うことにより、注
入された不純物イオンが活性化され、図４（ｆ）に示す
ように、ソース／ドレイン領域５が形成される。このと
き、ソース／ドレイン領域５と所定の経路１２の境界に
はｐｎ接合が形成される。
入された不純物イオンが活性化され、図４（ｆ）に示す
ように、ソース／ドレイン領域５が形成される。このと
き、ソース／ドレイン領域５と所定の経路１２の境界に
はｐｎ接合が形成される。
【００６０】なお、ボディコンタクト領域形成の工程
は、特に図示しないが、ＮＭＯＳトランジスタのボディ
コンタクト領域は、ＰＭＯＳトランジスタのソース／ド
レイン領域の形成と同じイオン注入で、またＰＭＯＳト
ランジスタのボディコンタクト領域はＮＭＯＳトランジ
スタのソース／ドレイン領域の形成と同じイオン注入工
程でそれぞれ形成すればよい。
は、特に図示しないが、ＮＭＯＳトランジスタのボディ
コンタクト領域は、ＰＭＯＳトランジスタのソース／ド
レイン領域の形成と同じイオン注入で、またＰＭＯＳト
ランジスタのボディコンタクト領域はＮＭＯＳトランジ
スタのソース／ドレイン領域の形成と同じイオン注入工
程でそれぞれ形成すればよい。
【００６１】次に、図５（ｇ）に示すように、再び全面
に絶縁体層３３を堆積する。
に絶縁体層３３を堆積する。
【００６２】続いて、この絶縁体層３３をエッチバック
して、図５（ｈ）に示すような第５の絶縁体層１５を形
成する。
して、図５（ｈ）に示すような第５の絶縁体層１５を形
成する。
【００６３】絶縁体層３３としては、シリコン酸化膜を
減圧ＣＶＤ法等により堆積させればよい。またエッチバ
ックは、例えばＳＦ6およびＣＣｌ2Ｆ2系のガスを使用
した反応性イオンエッチングを行えばよい。
減圧ＣＶＤ法等により堆積させればよい。またエッチバ
ックは、例えばＳＦ6およびＣＣｌ2Ｆ2系のガスを使用
した反応性イオンエッチングを行えばよい。
【００６４】この後、図５（ｉ）に示すように、全面に
金属層３４をスパッタリング法等により形成する。
金属層３４をスパッタリング法等により形成する。
【００６５】さらに所定の熱処理工程および選択エッチ
ング工程を経て、ソース／ドレイン領域５の表面に、図
６（ｊ）に示すような金属シリサイド層１７が選択的に
形成される。このとき、ボディコンタクト領域上、およ
びゲート電極上にも金属シリサイド層が形成される（図
示しない）。
ング工程を経て、ソース／ドレイン領域５の表面に、図
６（ｊ）に示すような金属シリサイド層１７が選択的に
形成される。このとき、ボディコンタクト領域上、およ
びゲート電極上にも金属シリサイド層が形成される（図
示しない）。
【００６６】ここで、金属シリサイド層としては、金属
層３４として、Ｔｉ、Ｃｏ、Ｎｉ等を用いることによ
り、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ等が形成される。
また、金属シリサイド層１７を形成するための熱処理と
しては、まず１回目のアニールで準安定なシリサイド層
を形成し、未反応の半属層３４を選択的に除去した後、
２回目のアニールを行う、２ステップアニール法を用い
てもよい。またこれらのアニールは、好ましくは、雰囲
気制御性に優れたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）法を用いるとよい。
層３４として、Ｔｉ、Ｃｏ、Ｎｉ等を用いることによ
り、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ等が形成される。
また、金属シリサイド層１７を形成するための熱処理と
しては、まず１回目のアニールで準安定なシリサイド層
を形成し、未反応の半属層３４を選択的に除去した後、
２回目のアニールを行う、２ステップアニール法を用い
てもよい。またこれらのアニールは、好ましくは、雰囲
気制御性に優れたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）法を用いるとよい。
【００６７】その後、層間絶縁膜２０、コンタクト配線
２２および配線層２５を形成して、図６（ｋ）に示すよ
うなＳＯＩ構造の半導体装置が得られる。
２２および配線層２５を形成して、図６（ｋ）に示すよ
うなＳＯＩ構造の半導体装置が得られる。
【００６８】以上述べた製造方法では、金属シリサイド
層１７がソース／ドレイン領域５よりも自己整合的に小
さく形成されるため、金属シリサイド層１７がソース／
ドレイン領域５と所定の経路１２の境界のｐｎ接合部分
に達することがなく、ソース／ドレイン領域５と所定の
経路１２はｐｎ接合で常に分離される。
層１７がソース／ドレイン領域５よりも自己整合的に小
さく形成されるため、金属シリサイド層１７がソース／
ドレイン領域５と所定の経路１２の境界のｐｎ接合部分
に達することがなく、ソース／ドレイン領域５と所定の
経路１２はｐｎ接合で常に分離される。
【００６９】［実施例３］本発明の第３の実施例は、Ｓ
ＯＩ構造の半導体ゲートアレイ装置に関するものであ
り、図７に示される構成を有している。
ＯＩ構造の半導体ゲートアレイ装置に関するものであ
り、図７に示される構成を有している。
【００７０】図７は、本発明の第３の実施例を示す平面
図であり、第１の実施例のＳＯＩ構造の半導体装置をア
レイ状に配列したものである。
図であり、第１の実施例のＳＯＩ構造の半導体装置をア
レイ状に配列したものである。
【００７１】以下、図７を参照して、本発明の第３の実
施例であるＳＯＩ構造の半導体ゲートアレイの構成を説
明する。なお、図７の左右方向を「チャネル幅方向」と
呼び、チャネル幅方向と直交する方向を「チャネル長方
向」と呼ぶこととする。
施例であるＳＯＩ構造の半導体ゲートアレイの構成を説
明する。なお、図７の左右方向を「チャネル幅方向」と
呼び、チャネル幅方向と直交する方向を「チャネル長方
向」と呼ぶこととする。
【００７２】図７の構成では、４つのＭＯＳトランジス
タが一つのボディコンタクト領域（図７ではボディコン
タクト領域上の金属シリサイド層１９を図示）を共有し
ている。
タが一つのボディコンタクト領域（図７ではボディコン
タクト領域上の金属シリサイド層１９を図示）を共有し
ている。
【００７３】またチャネル長方向に配列されたすべての
ＭＯＳトランジスタが、所定の経路上を覆う第４の絶縁
体層１４、その側壁の第５の絶縁体層１５、およびボデ
ィ領域の余剰電荷を引き抜くための配線層２８を共有し
ている。
ＭＯＳトランジスタが、所定の経路上を覆う第４の絶縁
体層１４、その側壁の第５の絶縁体層１５、およびボデ
ィ領域の余剰電荷を引き抜くための配線層２８を共有し
ている。
【００７４】なお、図７の半導体ゲートアレイは、図１
のＳＯＩ構造の半導体装置を配列したものであるから、
図２（Ａ）、図２（Ｂ）と同様の断面構造を持つ。
のＳＯＩ構造の半導体装置を配列したものであるから、
図２（Ａ）、図２（Ｂ）と同様の断面構造を持つ。
【００７５】ここで、図７では、図面の簡略化のために
ＭＯＳトランジスタをチャネル長方向にのみ配列したも
のを示しているが、チャネル幅方向にも同様に配列され
ることはいうまでもない。
ＭＯＳトランジスタをチャネル長方向にのみ配列したも
のを示しているが、チャネル幅方向にも同様に配列され
ることはいうまでもない。
【００７６】このようにＭＯＳトランジスタをアレイ状
に配列した場合でも、インパクトイオン化現象でチャネ
ル領域内に発生した発生した余剰キャリアは、所定の経
路１２、ボディコンタクト領域、金属シリサイド層１
９、コンタクト配線２７、配線層２８を介して外部に引
き抜かれる。従って、前述した基板浮遊効果による種々
の問題の発生を防ぐことができる。
に配列した場合でも、インパクトイオン化現象でチャネ
ル領域内に発生した発生した余剰キャリアは、所定の経
路１２、ボディコンタクト領域、金属シリサイド層１
９、コンタクト配線２７、配線層２８を介して外部に引
き抜かれる。従って、前述した基板浮遊効果による種々
の問題の発生を防ぐことができる。
【００７７】また、図７に示した半導体ゲートアレイで
は、不純物濃度の高いボディコンタクト領域とソース／
ドレイン領域の間に第３の絶縁体層１０が設けられてい
るため、ボディコンタクト領域とソース／ドレイン領域
が接することによる接合耐圧の低下を防ぐことができ
る。加えて、所定の経路１２はボディコンタクト領域よ
りも低い不純物濃度を有しているため、ソース／ドレイ
ン領域と所定の経路１２が接することによる接合耐圧の
低下もない。
は、不純物濃度の高いボディコンタクト領域とソース／
ドレイン領域の間に第３の絶縁体層１０が設けられてい
るため、ボディコンタクト領域とソース／ドレイン領域
が接することによる接合耐圧の低下を防ぐことができ
る。加えて、所定の経路１２はボディコンタクト領域よ
りも低い不純物濃度を有しているため、ソース／ドレイ
ン領域と所定の経路１２が接することによる接合耐圧の
低下もない。
【００７８】さらに、ソース／ドレイン領域、ゲート領
域、およびボディコンタクト領域の表面には金属シリサ
イド層１６、１７、１８、１９が形成されており、これ
らの領域の寄生抵抗が低減されている。ソース／ドレイ
ン領域と所定の経路１２との間はｐｎ接合で分離されて
おり、金属シリサイド層１６、１７を介して電気的に短
絡することはない。
域、およびボディコンタクト領域の表面には金属シリサ
イド層１６、１７、１８、１９が形成されており、これ
らの領域の寄生抵抗が低減されている。ソース／ドレイ
ン領域と所定の経路１２との間はｐｎ接合で分離されて
おり、金属シリサイド層１６、１７を介して電気的に短
絡することはない。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
ソース／ドレイン領域とボディコンタクト領域が短絡す
ることなく、ソース／ドレイン領域を金属シリサイド化
してソース／ドレイン領域の低抵抗化を実現するＳＯＩ
構造の半導体装置を得ることができる。
ソース／ドレイン領域とボディコンタクト領域が短絡す
ることなく、ソース／ドレイン領域を金属シリサイド化
してソース／ドレイン領域の低抵抗化を実現するＳＯＩ
構造の半導体装置を得ることができる。
【００８０】また、本発明によれば、上記のＳＯＩ構造
の半導体装置をゲートアレイ化したＳＯＩ構造の半導体
ゲートアレイを得ることができる。
の半導体装置をゲートアレイ化したＳＯＩ構造の半導体
ゲートアレイを得ることができる。
【図１】本発明の第１の実施例のＳＯＩ構造の半導体装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図２】本発明の第１の実施例のＳＯＩ構造の半導体装
置の構成を示す図であり、（Ａ）は図１ののＢ−Ｂ′
線、（Ｂ）は図１のＣ−Ｃ′線に沿った断面図である。
置の構成を示す図であり、（Ａ）は図１ののＢ−Ｂ′
線、（Ｂ）は図１のＣ−Ｃ′線に沿った断面図である。
【図３】本発明の第２の実施例のＳＯＩ構造の半導体装
置の製造方法について、工程順に示す断面図である。
置の製造方法について、工程順に示す断面図である。
【図４】本発明の第２の実施例のＳＯＩ構造の半導体装
置の製造方法について、工程順に示す断面図である。
置の製造方法について、工程順に示す断面図である。
【図５】本発明の第２の実施例のＳＯＩ構造の半導体装
置の製造方法について、工程順に示す断面図である。
置の製造方法について、工程順に示す断面図である。
【図６】本発明の第２の実施例のＳＯＩ構造の半導体装
置の製造方法について、工程順に示す断面図である。
置の製造方法について、工程順に示す断面図である。
【図７】本発明の第３の実施例のＳＯＩ構造の半導体ゲ
ートアレイの構成を示す平面図である。
ートアレイの構成を示す平面図である。
【図８】従来のＳＯＩ構造の半導体装置の構成を示す平
面図である。
面図である。
【図９】従来のＳＯＩ構造の半導体装置の構成を示す図
であり、（Ａ）は図８のＢ−Ｂ′線、（Ｂ）は図８のＣ
−Ｃ′線に沿った断面図である。
であり、（Ａ）は図８のＢ−Ｂ′線、（Ｂ）は図８のＣ
−Ｃ′線に沿った断面図である。
【図１０】別の従来のＳＯＩ構造の半導体装置の構成を
示す平面図である。
示す平面図である。
【図１１】図１０のＢ−Ｂ′線に沿った断面図である。
１ 半導体基板 ２ 第１の絶縁体層 ３ チャネル領域 ４ ソース／ドレイン領域 ５ ソース／ドレイン領域 ６ 第２の絶縁体層（ゲート絶縁膜） ７ ゲート電極 ８ サイドウォール絶縁体層 ９ ＬＤＤ領域 １０ 第３の絶縁体層 １１ ボディコンタクト領域 １２ 所定の経路 １３ 素子分離用の絶縁体層 １４ 第４の絶縁体層 １５ 第５の絶縁体層 １６ 金属シリサイド層 １７ 金属シリサイド層 １８ 金属シリサイド層 １９ 金属シリサイド層 ２０ 層間絶縁膜 ２１ コンタクト配線 ２２ コンタクト配線 ２３ コンタクト配線 ２４ 配線層 ２５ 配線層 ２６ 配線層 ２７ コンタクト配線 ２８ 配線層 ２９ 単結晶シリコン層 ３０ フォトレジスト ３１ 絶縁体層 ３２ フォトレジスト ３３ 絶縁体層 ３４ 金属層 １０１ 半導体基板 １０２ 第１の絶縁体層 １０３ チャネル領域 １０４ ソース／ドレイン領域 １０５ ソース／ドレイン領域 １０６ 第２の絶縁体層（ゲート絶縁膜） １０７ ゲート電極 １０８ サイドウォール絶縁体層 １０９ ＬＤＤ領域 １１０ 第３の絶縁体層 １１１ ボディコンタクト領域 １１２ 所定の経路 １１３ 素子分離用の絶縁体層 １１４ 層間絶縁膜 １１５ コンタクト配線 １１６ コンタクト配線 １１７ コンタクト配線 １１８ 配線層 １１９ 配線層 １２０ 配線層 １２１ コンタクト配線 １２２ 配線層 １２３ 金属シリサイド層 １２４ 金属シリサイド層 １２５ 金属シリサイド層
Claims (4)
- 【請求項１】基板と、前記基板上に形成された絶縁層
と、該絶縁層上の単結晶シリコン層に形成されたＭＯＳ
トランジスタと、を含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造の半導体装置であって、 前記ＭＯＳトランジスタのチャネル領域と、前記単結晶
シリコン層に設けられるボディコンタクト領域と、を接
続するための所定の経路を覆う絶縁層を備え、前記所定
の経路を覆う絶縁層の側壁部のサイドウォール絶縁層
が、前記ＭＯＳトランジスタのソース及びドレイン領域
の一部を覆い、 前記ソース領域、前記ドレイン領域の前記絶縁層及びサ
イドウォール絶縁層で覆われた領域以外の領域、及び前
記ボディコンタクト領域に金属シリサイド層が形成され
ており、前記ソース／ドレイン領域と前記所定の経路と
の間は電気的に分離されている、ことを特徴とするＳＯ
Ｉ構造の半導体装置。 - 【請求項２】第１の絶縁体層と、該第１の絶縁体層上の
単結晶シリコン層に形成されたＭＯＳトランジスタと、
を含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）構造の半導体装置であって、 前記ＭＯＳトランジスタが、所定方向に一定のチャネル
長を有すると共に、前記所定方向に対して直交する方向
に一定のチャネル幅を有するように、前記第１の絶縁体
層上に形成された第１導電型のチャネル領域と、 前記チャネル領域を挟むように前記絶縁体層上に形成さ
れた第２導電型のソース領域およびドレイン領域と、 前記チャネル領域上に形成された第２の絶縁体層と、 該第２の絶縁体層上に形成されたゲート電極と、 前記ソース領域および前記ドレイン領域の少なくとも１
方に隣接して設けられ、前記チャネル領域の前記チャネ
ル幅方向に平行に、且つ、前記第１の絶縁体層上に形成
された第３の絶縁体層と、 前記ソース領域およびドレイン領域と同一面上におい
て、前記チャネル領域に接続されるように設けられ、前
記チャネル長方向に延在する所定の経路と、 前記ソース領域およびドレイン領域の少なくとも一方と
前記第３の絶縁体層を挾持するように設けられると共
に、前記所定の経路を介して前記チャネル領域と電気的
に接続されたボディコンタクト領域と、 を有するＳＯＩ構造の半導体装置において、 前記所定の経路上を覆うように設けられ、前記チャネル
方向に延びる第４の絶縁体層と、 前記ソース領域および前記ドレイン領域の一部を覆うよ
うに設けられ、前記第４の絶縁体層の側壁に形成された
第５の絶縁体層と、 を有しており、 前記第４の絶縁体層と前記第５の絶縁体層で覆われた領
域を除く前記ソース領域、前記ドレイン領域、前記ゲー
ト電極、および前記ボディコンタクト領域の一部あるい
はすべてに、金属シリサイド層が形成されている、 ことを特徴とするＳＯＩ構造の半導体装置。 - 【請求項３】第１の絶縁体層と、該第１の絶縁体層上の
単結晶シリコン層に形成されたＭＯＳトランジスタと、
を含むＳＯＩ構造の半導体装置であって、 前記ＭＯＳトランジスタが、所定方向に一定のチャネル
長を有すると共に、前記所定方向に対して直交する方向
に一定のチャネル幅を有するように前記第１の絶縁体層
上に形成された第１導電型のチャネル領域と、 前記チャネル領域を挟むように前記絶縁体層上に形成さ
れた第２導電型のソース領域およびドレイン領域と、 前記チャネル領域上に形成された第２の絶縁体層と、 該第２の絶縁体層上に形成されたゲート電極と、 前記ソース領域および前記ドレイン領域の少なくとも１
方に隣接して設けられ、前記チャネル領域の前記チャネ
ル幅方向に平行に、且つ前記第１の絶縁体上に形成され
た第３の絶縁体層と、 前記ソース領域およびドレイン領域と同一面上において
前記チャネル領域に接続されるように設けられ、前記チ
ャネル長方向に延びる所定の経路と、 前記ソース領域およびドレイン領域の少なくとも一方と
前記第３の絶縁体層を挾持するように設けられると共
に、前記所定の経路を介して前記チャネル領域と電気的
に接続されたボディコンタクト領域と、 を有するＳＯＩ構造の半導体装置の製造方法において、 （ａ）前記第１の絶縁体層上の前記単結晶シリコン層
に、前記チャネル領域、前記所定の経路を形成し、前記
第２の絶縁体層、前記ゲート電極、および前記第３の絶
縁体層を形成した後、前記所定の経路を覆うように前記
チャネル方向に延びる第４の絶縁体層を形成する工程
と、 （ｂ）前記ゲート電極と前記第４の絶縁体層とをマスク
とする不純物イオン注入および活性化熱処理により、前
記単結晶シリコン層に前記ソース領域、前記ドレイン領
域を形成する工程と、 （ｃ）全面に絶縁膜を堆積させてエッチバックすること
により、前記ソース領域および前記ドレイン領域の一部
を覆うように、前記第４の絶縁体層の側壁に第５の絶縁
体層を形成する工程と、 （ｄ）全面に高融点金属あるいは準貴金属を堆積させた
後、熱処理および選択エッチングを施すことにより、前
記第４の絶縁体層および前記第５の絶縁体層に覆われた
部分を除く前記ソース領域、前記ドレイン領域の上に選
択的に金属シリサイド層を形成する工程と、 を含むことを特徴とするＳＯＩ構造の半導体装置の製造
方法。 - 【請求項４】第１の絶縁体層と、該第１の絶縁体層上の
単結晶シリコン層に複数形成されたＭＯＳトランジスタ
とを含むＳＯＩ構造の半導体ゲートアレイであって、 前記各ＭＯＳトランジスタが、所定方向に一定のチャネ
ル長を有すると共に、前記所定方向に対して直交する方
向に一定のチャネル幅を有するように前記第１の絶縁体
層上に形成された第１導電型のチャネル領域と、 前記チャネル領域を挟むように前記絶縁体層上に形成さ
れた第２導電型のソース領域およびドレイン領域と、 前記チャネル領域上に形成された第２の絶縁体層と、 該第２の絶縁体層上に形成されたゲート電極と、 前記ソース領域および前記ドレイン領域の少なくとも１
方に隣接して設けられ、前記チャネル領域の前記チャネ
ル幅方向に平行に、且つ前記第１の絶縁体上に形成され
た第３の絶縁体層と、 前記ソース領域およびドレイン領域と同一面上において
前記チャネル領域に接続されるように設けられ、前記チ
ャネル長方向に延びる所定の経路と、 前記ソース領域およびドレイン領域の少なくとも一方と
前記第３の絶縁体層を挾持するように設けられると共
に、前記所定の経路を介して前記チャネル領域と電気的
に接続されたボディコンタクト領域と、 を有しており、且つ、 複数のＭＯＳトランジスタが前記ボディコンタクト領域
を共有しているＳＯＩ構造の半導体ゲートアレイにおい
て、 前記所定の経路上を覆うように設けられ、前記チャネル
方向に延びる第４の絶縁体層と、 前記ソース領域および前記ドレイン領域の一部を覆うよ
うに設けられ、前記第４の絶縁体層の側壁に形成された
第５の絶縁体層と、 を有しており、 前記第４の絶縁体層と前記第５の絶縁体層で覆われた領
域を除く前記ソース領域、前記ドレイン領域、前記ゲー
ト電極、および前記ボディコンタクト領域の一部あるい
はすべてに金属シリサイド層が形成されている、 ことを特徴とするＳＯＩ構造の半導体ゲートアレイ。
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