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JP4117002B2 - 薄膜トランジスタ基板および表示デバイス - Google Patents

薄膜トランジスタ基板および表示デバイス Download PDF

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Description

本発明は、薄膜トランジスタ基板および表示デバイスに関するものであり、特に、半導体や液晶ディスプレイの如きアクティブマトリックス型のフラットパネルディスプレイ、反射膜、光学部品等に使用される新規な薄膜トランジスタ基板と表示デバイスに関するものである。
例えばアクティブマトリックス型の液晶表示デバイスは、図１に示す通り、薄膜トランジスタ（ＴＦＴ）４をスイッチング素子とし、透明電極（画素電極）５と、ゲート配線およびソース・ドレイン配線等の配線部６を備えたＴＦＴ基板（ＴＦＴアレイ基板）１と、該ＴＦＴ基板１に対して所定の間隔をおいて対向配置され共通電極７を備えた対向基板２と、ＴＦＴ基板１と対向基板２との間に充填された液晶層３からなる。
前記透明電極５には、例えば酸化インジウム（Ｉｎ２Ｏ３）に酸化スズ（ＳｎＯ）を１０質量％程度含有させたＩＴＯ膜や、酸化インジウム（Ｉｎ２Ｏ３）に酸化亜鉛（ＺｎＯ）を１０質量％程度含有させたＩＺＯ膜が用いられる。
透明電極５に電気的に接続される配線部６を含む前記図１の領域Ａを拡大したものを図２に例示する。この図２におけるゲート配線２６には、ＭｏやＣｒの単層膜またはＡｌ−Ｎｄ等のアルミニウム合金膜と、高融点金属［モリブデン（Ｍｏ）やクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）等］との積層配線構造が従来より採用されている。またソース配線２８やドレイン配線２９（以下、これらを「ソース・ドレイン配線」と総称する）には、純アルミニウム（Ａｌ）の単層膜と上記高融点金属との積層配線構造が従来より採用されている（例えば、特許文献１、特許文献２、特許文献３等）。
上記高融点金属を積層させる理由は次の通りである。即ち、前記透明電極（ＩＴＯ膜）５と、ソース・ドレイン配線を構成する純アルミニウム膜やＡｌ−Ｎｄ等のアルミニウム合金膜を直接接続させると、アルミニウムが酸化して高抵抗の酸化アルミニウムが、透明電極と上記純アルミニウム膜やＡｌ−Ｎｄ等のアルミニウム合金膜との接触界面に形成され、信号線と透明電極５の間のコンタクト抵抗が上昇して画面の表示品位が低下する。
これは、アルミニウムが非常に酸化され易い元素であり大気中でアルミニウム酸化被膜が容易に形成され易く、特に、金属酸化物からなる透明電極５の成膜に用いられる酸素や成膜時に発生する酸素により、上記高抵抗のアルミニウム酸化被膜が容易に形成されることによる。
そこで上記問題を解決すべく、バリアメタル（高融点金属）が、アルミニウム合金配線（合金膜）の表面の酸化を防ぎ、アルミニウム合金配線（合金膜）と透明電極の良好なコンタクトを可能にする効果があるとして従来より積層材料に用いられてきた。
ところが、上記バリアメタルを介在させた構造を形成するには、バリアメタルを形成する工程を追加する必要があり、またゲート配線やソース・ドレイン配線の成膜に用いられるスパッタ装置に、バリアメタル用の成膜チャンバを余分に装備する必要がある。しかし量産による液晶パネル等のコストダウンが進むにつれて、上記バリアメタル形成に伴う製造コストの増加や生産性の悪化が問題になっており、近年では、バリアメタルを省略できる電極材料および製造プロセスが求められている。そこで本発明者らは、上記バリアメタルの形成工程を簡略化して配線部に透明電極を直接接続させることの可能な、配線用のアルミニウム合金膜を既に提案している（特許文献４）。
ところで、ゲート配線２６の次に形成されるゲート絶縁膜２７の成膜温度は、薄膜トランジスタのアレイ形成工程中で最も高く、上記ゲート配線２６は高温の熱履歴を受ける。従って該ゲート配線２６には、後工程で形成されるソース・ドレイン配線（２８，２９）よりも優れた耐熱性が求められる。このため、ゲート配線２６には、ソース・ドレイン配線（２８，２９）よりも耐熱性の高いアルミニウム合金や上記高融点金属がしばしば用いられてきた（特許文献５）。
しかし、合金成分量の多いアルミニウム合金や上記高融点金属は、優れた耐熱性を確保できる一方、配線材料の電気抵抗率が高いといった問題がある。
図３は、アルミニウム合金膜に加わる温度（熱処理温度）と電気抵抗率の関係を示したものであるが、この図３に示す様に、電気抵抗率は温度に依存し、温度が高いほど電気抵抗率は低下する。これは、成膜時に基板を加熱すると、アルミニウム合金膜中の合金成分が低温で析出すると共に、アルミニウムの再結晶化が進むためである。
高温に曝されるゲート配線２６を構成するアルミニウム合金膜として、耐熱性を高めるべく合金成分量を増加させたものを用いても、ゲート絶縁膜２７形成時の高温状態で、上記図３に示される様に電気抵抗率が低下するが、高温に曝されないソース・ドレイン配線（２８，２９）に上記アルミニウム合金や上記高融点金属を採用すると、電気抵抗を小さくすることができない。そこで、上記ソース・ドレイン配線（２８，２９）の材料には、耐熱性よりも電気抵抗率に重点を置いた材料が検討されてきた。
しかし、ゲート配線とソース・ドレイン配線のそれぞれに異なる材料を用いると、複数の配線材料と複雑な装置を用いる必要があり、液晶ディスプレイ等のより効率的な量産に応えられない。従って、製造プロセスのより簡略化された薄膜トランジスタ基板の実現が望まれている。
特開平４−２０９３０号公報 特開平６−１２５０３号公報 特開２００１−３５０１５９号公報 特開２００４−２１４６０６号公報 特開平７−４５５５５号公報
本発明はこの様な事情に鑑みてなされたものであって、その目的は、ソース・ドレイン配線を構成するアルミニウム合金膜と透明電極が直接接続され、該ソース・ドレイン配線とゲート配線の特性が共に良好なものであって、大幅に簡略化されたプロセスで製造することのできる薄膜トランジスタ基板と、該薄膜トランジスタ基板を備えた表示デバイスを提供することにある。
本発明に係る薄膜トランジスタ基板とは、ゲート配線と、これに直交配置されたソース配線及びドレイン配線を有する薄膜トランジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であるところに特徴を有する。
上記薄膜トランジスタ基板の好ましい形態は、前記単層アルミニウム合金膜が、合金成分として、
Ｘ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種を０．１〜６原子％（以下、ａｔ％と記すことがある）含むと共に、
Ｙ１（Ｙ１＝Ｎｄ、Ｙ、Ｆｅ、Ｃｏ）よりなる群から選択される１種以上を下記式（１）の範囲内で含み、残部がアルミニウムおよび不可避不純物のものである。
０．１≦（ＣＸ＋１０ＣＹ１）≦６ …（１）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ１：アルミニウム合金中のＹ１の含有量（単位：ａｔ％）］
上記薄膜トランジスタ基板の別の好ましい形態は、前記単層アルミニウム合金膜が、合金成分として、
Ｘ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種を０．１〜６ａｔ％含むと共に、
Ｙ２（Ｙ２＝Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ）よりなる群から選択される１種以上を下記式（２）の範囲内で含み、残部がアルミニウムおよび不可避不純物のものである。
０．１≦（ＣＸ＋１５ＣＹ２）≦６ …（２）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ２：アルミニウム合金中のＹ２の含有量（単位：ａｔ％）］
上記薄膜トランジスタ基板の更に別の好ましい形態は、前記単層アルミニウム合金膜が、合金成分として、
Ｘ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種を０．１〜６ａｔ％含むと共に、
Ｙ３（Ｙ３＝Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｍ、Ｅｕ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）よりなる群から選択される１種以上を下記式（３）の範囲内で含み、残部がアルミニウムおよび不可避不純物のものである。
０．１≦（ＣＸ＋５ＣＹ３）≦６ …（３）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ３：アルミニウム合金中のＹ３の含有量（単位：ａｔ％）］
上記薄膜トランジスタ基板の更に別の好ましい形態は、前記単層アルミニウム合金膜が、合金成分として、
Ｘ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種を０．１〜６ａｔ％含むと共に、Ｍｇを下記式（４）の範囲内で含み、残部がアルミニウムおよび不可避不純物のものである。
０．１≦（ＣＸ＋２ＣＭｇ）≦６ …（４）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＭｇ：アルミニウム合金中のＭｇの含有量（単位：ａｔ％）］
前記単層アルミニウム合金膜は、合金成分として、特にＮｉを０．１ａｔ％以上含むものが好ましい。また本発明は、上記薄膜トランジスタ基板を備えた表示デバイスも含むものである。
尚、本発明でいう「単層アルミニウム合金膜」とは、ＭｏやＣｒ、Ｔｉ、Ｗを主成分とする高融点金属からなるバリアメタル層が積層されておらず、アルミニウム合金膜のみからなる構造をいうものとする。また、上記「同一」とは、ソース・ドレイン配線を形成するアルミニウム合金膜の組成とゲート配線を形成するアルミニウム合金膜の組成を対比した場合に、第２成分の含有量（ａｔ％）、第３成分を含む場合には更に第３成分の含有量（ａｔ％）の、有効数字１桁が合致し、有効数字２桁目以降を許容範囲として含むことをいう。
本発明によれば、ソース・ドレイン配線を構成するアルミニウム合金膜と透明電極の直接接続された構造において、該ソース・ドレイン配線とゲート配線を同一組成の単層アルミニウム合金配線とすることができる。従って、上記ゲート配線とソース・ドレイン配線の形成に用いる材料の共通化を図ることができ、薄膜トランジスタやこれを備えた表示デバイスを、大幅に簡略化された工程で製造することができる。
本発明者らは、ソース・ドレイン配線を構成する単層アルミニウム合金膜と透明電極を直接コンタクトさせた構造の薄膜トランジスタ（以下「ＴＦＴ」ということがある）基板やこれを備えた表示デバイスを、例えば液晶ディスプレイ等の高表示品位といった特性を維持しつつ、より簡略化された工程で製造すべく鋭意研究を行った。
まず本発明者らは、薄膜トランジスタ製造工程における現状の製造条件と、上記ゲート配線やソース・ドレイン配線を構成する単層アルミニウム合金膜の要求特性について改めて検討を行った。上記製造工程では、ゲート配線の上層に形成するゲート絶縁膜の形成工程で、薄膜トランジスタの動作特性を満足する膜質のものを得るべく成膜温度を３００〜３５０℃とすることが必要である。このことからゲート配線を構成する単層アルミニウム合金膜には、３５０℃での耐熱性と共に、３５０℃で電気抵抗率が十分低下することが特性として必要となる。
一方、上記ソース・ドレイン配線の場合、該ソース・ドレイン配線を形成後、その上層に形成する保護膜の成膜温度は、成膜技術の改良により低温化する方向にある。例えば保護膜として一般的なＳｉＮ膜は、２５０℃の成膜温度で形成しても十分に良質のものを得ることができる。従って、ソース・ドレイン配線を構成する単層アルミニウム合金膜は、耐熱性として２５０℃での耐熱性が確保されていれば問題ないが、代わりに２５０℃の加熱で電気抵抗率が十分低下することが重要な特性として要求される。
そこで本発明者らは、ゲート配線とソース・ドレイン配線を構成する単層アルミニウム合金膜に、薄膜トランジスタの製造工程における高温プロセスに耐え得るだけの耐熱性と低電気抵抗率を併せ持つアルミニウム合金を採用すれば、ゲート配線とソース・ドレイン配線を構成する単層アルミニウム合金膜の材料の共通化が可能となり、液晶パネル等の高表示品位を維持しつつ、ＴＦＴ基板の製造工程を大幅に簡略化できることを見出した。
本発明の薄膜トランジスタ基板は、上記ゲート配線を構成する単層アルミニウム合金膜と、上記ソース・ドレイン配線を構成する単層アルミニウム合金膜に、同一組成のものを用いればよく、該単層アルミニウム合金膜の組成まで厳密に規定するものではないが、ゲート配線とソース・ドレイン配線の両配線に適用できる上記耐熱性と低電気抵抗率を示す単層アルミニウム合金膜を容易に得るには、下記に示す組成のものとすることが推奨される。
即ち、前記単層アルミニウム合金膜は、合金成分として、まず、Ｘ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種（以下「元素Ｘ」または単に「Ｘ」ということがある）を０．１〜６ａｔ％含むものがよい。
上記元素Ｘは、透明電極と直接接触させたときのコンタクト抵抗を低減するのに有効な成分だからである。例えば液晶ディスプレイの表示品位をより高めるべく、低コンタクト抵抗（１０μｍ角のコンタクトホールにてコンタクト抵抗が２００Ω以下）を実現させるには、上記元素Ｘを０．１ａｔ％以上含むものがよい。一方、２５０℃で３０分間の熱処理を施した場合に、アルミニウム合金膜の電気抵抗率が７μΩ・ｃｍ以下を示す様にするには、上記元素Ｘの含有量を６ａｔ％以下とするのがよい。特に、上記元素ＸとしてＮｉを０．１ａｔ％以上含むものが、低コンタクト抵抗性と共により優れた耐熱性を示すので好ましい。
上記元素Ｘを規定量含み、更に第３元素として下記の元素を含み、残部アルミニウムおよび不可避不純物であるものが、耐熱性と低電気抵抗率、および低コンタクト抵抗性を容易に実現できるのでより好ましい。上記不可避不純物としては、酸素、窒素、炭素、アルゴン等が挙げられ、これらは合計で０．１ａｔ％以下である。
上記第３元素としては、Ｙ１（Ｙ１＝Ｎｄ、Ｙ、Ｆｅ、Ｃｏ）よりなる群から選択される１種以上（以下「元素Ｙ１」または単に「Ｙ１」ということがある）を、下記式（１）の範囲内で含むものがよい。
０．１≦（ＣＸ＋１０ＣＹ１）≦６ …（１）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ１：アルミニウム合金中のＹ１の含有量（単位：ａｔ％）］
ゲート配線に必要な耐熱性を得るには、アルミニウム合金中のＸの含有量（単位：ａｔ％）をＣＸ、アルミニウム合金中のＹ１の含有量（単位：ａｔ％）をＣＹ１とした場合に「ＣＸ＋１０ＣＹ１」が０．１ａｔ％以上となるように、上記元素Ｙ１を含むことが好ましい。
一方、上記元素Ｙ１の含有量が過剰になると、２５０℃（ソース・ドレイン配線の熱処理温度）では電気抵抗率が十分に低下しない。アルミニウム合金膜に２５０℃で３０分間の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が７μΩ・ｃｍ以下を示す様にするには、上記「ＣＸ＋１０ＣＹ１」が６ａｔ％以下となるよう上記元素Ｙ１を含有させるのがよい。
また別の第３元素として、Ｙ２（Ｙ２＝Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ）よりなる群から選択される１種以上（以下「元素Ｙ２」または単に「Ｙ２」ということがある）を、下記式（２）の範囲内で含むものが挙げられる。
０．１≦（ＣＸ＋１５ＣＹ２）≦６ …（２）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ２：アルミニウム合金中のＹ２の含有量（単位：ａｔ％）］
ゲート配線に必要な耐熱性を得るには、アルミニウム合金中のＸの含有量（単位：ａｔ％）をＣＸ、アルミニウム合金中のＹ２の含有量（単位：ａｔ％）をＣＹ２とした場合に「ＣＸ＋１５ＣＹ２」が０．１ａｔ％以上となるように、上記元素Ｙ２を含むことが好ましい。
一方、上記元素Ｙ２の含有量が過剰になると、２５０℃（ソース・ドレイン配線の熱処理温度）では電気抵抗率が十分に低下しない。アルミニウム合金膜に２５０℃で３０分間の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が７μΩ・ｃｍ以下を示す様にするには、上記「ＣＸ＋１５ＣＹ２」が６ａｔ％以下となるよう上記元素Ｙ２を含有させるのがよい。
更に別の第３元素として、Ｙ３（Ｙ３＝Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｍ、Ｅｕ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）よりなる群から選択される１種以上（以下「元素Ｙ３」または単に「Ｙ３」ということがある）を、下記式（３）の範囲内で含むものが挙げられる。
０．１≦（ＣＸ＋５ＣＹ３）≦６ …（３）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＹ３：アルミニウム合金中のＹ３の含有量（単位：ａｔ％）］
ゲート配線に必要な耐熱性を得るには、アルミニウム合金中のＸの含有量（単位：ａｔ％）をＣＸ、アルミニウム合金中のＹ３の含有量（単位：ａｔ％）をＣＹ３とした場合に「ＣＸ＋５ＣＹ３」が０．１ａｔ％以上となるように、上記元素Ｙ３を含むことが好ましい。
一方、上記元素Ｙ３の含有量が過剰になると、２５０℃（ソース・ドレイン配線の熱処理温度）では電気抵抗率が十分に低下しない。アルミニウム合金膜に２５０℃で３０分間の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が７μΩ・ｃｍ以下を示す様にするには、上記「ＣＸ＋５ＣＹ３」が６ａｔ％以下となる範囲で上記元素Ｙ３を含有させるのがよい。
また更に別の第３元素として、Ｍｇを下記式（４）の範囲内で含むものが挙げられる。
０．１≦（ＣＸ＋２ＣＭｇ）≦６ …（４）
［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：ａｔ％）
ＣＭｇ：アルミニウム合金中のＭｇの含有量（単位：ａｔ％）］
ゲート配線に必要な耐熱性を得るには、アルミニウム合金中のＸの含有量（単位：ａｔ％）をＣＸ、アルミニウム合金中のＭｇの含有量（単位：ａｔ％）をＣＭｇとした場合に「ＣＸ＋２ＣＭｇ」が０．１ａｔ％以上となるように、上記Ｍｇを含むことが好ましい。
一方、上記Ｍｇの含有量が過剰になると、２５０℃（ソース・ドレイン配線の熱処理温度）では電気抵抗率が十分に低下しない。アルミニウム合金膜に２５０℃で３０分間の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が７μΩ・ｃｍ以下を示す様にするには、上記「ＣＸ＋２ＣＭｇ」が６ａｔ％以下となる範囲で上記Ｍｇを含有させるのがよい。
３成分系のアルミニウム合金膜としては、特に、元素ＸとしてＮｉを０．１原子％以上含むと共に、上記第３元素（Ｙ１、Ｙ２、Ｙ３またはＭｇ）を含むものが、耐熱性、低電気抵抗率および低コンタクト抵抗等の特性により優れているので好ましい。
上記３成分系のアルミニウム合金膜として具体的には、例えばＡｌ−Ｎｉ−ＮｄやＡｌ−Ｎｉ−Ｌａからなるものが挙げられる。例えばＡｌ−２ａｔ％Ｎｉ−０．２ａｔ％ＮｄやＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａの単層アルミニウム合金膜は、３５０℃で３０分間の真空熱処理を施した後でも、ヒロックやボイドの発生密度がスペックとして設けられた１×１０９個／ｍ２以下に抑えられる。
また、上記単層アルミニウム合金膜を３５０℃で熱処理後に測定した電気抵抗率（測定方法は後述する実施例の通りである）は、
Ａｌ−２ａｔ％Ｎｉ−０．２ａｔ％Ｎｄ…３．８μΩ・ｃｍ、
Ａｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ…４．０μΩ・ｃｍ
とＡｌ−２ａｔ％Ｎｄ（４．２μΩ・ｃｍ）に比較して小さめである。
一方、２５０℃で３０分間の真空熱処理を施した後は、当然ながらヒロックやボイドの発生密度はほぼ皆無である。また上記熱処理後に測定した電気抵抗率は、
Ａｌ−２ａｔ％Ｎｉ−０．２ａｔ％Ｎｄ…５．７μΩ・ｃｍ、
Ａｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ…４．９μΩ・ｃｍ
とＡｌ−２ａｔ％Ｎｄ（１１．５μΩ・ｃｍ）に比較して十分に小さい。このことから、上記例示のアルミニウム合金膜は、ゲート配線とソース・ドレイン配線を構成する材料の共通化に適していることがわかる。
次に、本発明のＴＦＴ基板（ＴＦＴアレイ基板）の製造工程の一例を概略的に示した図４〜１１に基づいて説明するが、本発明は、上記ゲート配線とソース・ドレイン配線を有するＴＦＴ基板の製造方法まで限定するものでない。尚、下記説明では、スイッチング素子として形成される薄膜トランジスタとして、水素化アモルファスシリコンを半導体層として用いたアモルファスシリコンＴＦＴを例として挙げる。また、ゲート配線およびソース・ドレイン配線を構成する単層アルミニウム合金膜として、Ａｌ−Ｎｉ−Ｌａ合金膜を形成する場合について例示しているが、これに限定されるわけではない。
まず、ガラス基板１ａに、スパッタリングにより膜厚２００ｎｍのＡｌ−Ｎｉ−Ｌａ合金膜を成膜し、次に、該Ａｌ−Ｎｉ−Ｌａ合金膜をパターニングして図４に示す通りゲート配線２６を形成する。このとき、ゲート絶縁膜のカバレッジが良くなるように、上記Ａｌ−Ｎｉ−Ｌａ合金膜は約３０°〜７０°のテーパ状にエッチングする。
次に、図５に示す様に、プラズマＣＶＤ法により、ゲート絶縁膜２７として膜厚３００ｎｍの窒化シリコン膜（ＳｉＮＸ）を成膜温度３５０℃で形成する。そして膜厚５０ｎｍの水素化アモルファスシリコン膜（ａ−Ｓｉ：Ｈ）と膜厚３００ｎｍの窒化シリコン膜（ＳｉＮＸ）を３２０℃で成膜する。
続いて図６に示す様に、上記窒化シリコン膜を、ゲート配線をマスクとした裏面露光によりパターニングし、チャネル保護膜を形成する。更に図７に示す様に、リンをドーピングした膜厚５０ｎｍのｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ：Ｈ）を３２０℃で成膜し、水素化アモルファスシリコン膜とｎ＋型水素化アモルファスシリコン膜をパターニングする。
そして図８に示す様に、膜厚３００ｎｍのＡｌ−Ｎｉ−Ｌａ合金膜を成膜し、パターニングすることによってソース・ドレイン配線（２８、２９）を形成する。更に、ソース・ドレイン配線（２８、２９）をマスクとしてチャネル保護膜上のｎ＋型水素化アモルファスシリコン膜を除去する。
次に図９に示す様に、プラズマＣＶＤ装置で窒化シリコン膜を膜厚３００ｎｍ成膜し、保護膜３０を形成する。この時の成膜温度は２５０℃で行う。そしてこの保護膜３０をパターニングし、ドライエッチングにより保護膜３０にコンタクトホール３２を形成する。この時、保護膜３０のエッチング完了後も連続してエッチングを行い、時間換算で５０％のオーバーエッチングを行う。
更に図１０に示す様に、酸素プラズマによるアッシングを行う。この後にフォトレジスト３１を剥離液で剥離し、膜厚４０ｎｍのＩＴＯ膜を成膜する。その後、パターニングにより、図１１に示す様に透明電極５を形成すると同時に、パネル端部のゲート配線とＴＡＢとの接触部分にＴＡＢ電極を形成し、ＴＦＴ基板（ＴＦＴアレイ基板）を完成する。
この製造工程に従って形成されたＴＦＴアレイ基板は、前記図１１に示す通り透明電極（ＩＴＯ膜）５とドレイン配線２９が直接コンタクトされている。更にゲート配線２６とソース・ドレイン配線（２８，２９）が共通の材料で形成されている。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
純Ａｌスパッタリングターゲット（サイズ：直径１０１．６ｍｍ×厚さ５ｍｍ）に、下記表１に示す各合金元素のチップ（サイズ：５ｍｍ×５ｍｍ×厚さ１ｍｍ）を配置した複合スパッタリングターゲットと、スパッタリング装置（島津製作所製「ＨＳＭ−５５２」）を使用し、ＤＣマグネトロンスパッタリング法（背圧：０．２７×１０−３Ｐａ以下、Ａｒガス圧：０．２７Ｐａ、Ａｒガス流量：３０ｓｃｃｍ、スパッタパワー：ＤＣ２００Ｗ、極間距離：５０．４ｍｍ、基板温度：室温）によって、ガラス基板（コーニング社製の＃１７３７、サイズは、電気抵抗率と耐熱性の評価用が直径５０．８ｍｍ×厚さ０．７ｍｍ、コンタクト抵抗率評価用が直径１０１．６ｍｍ×厚さ０．７ｍｍ）上に、下記表１〜４に示す純アルミニウムまたはアルミニウム合金の薄膜（膜厚３００ｎｍ）を形成した。
そして、これら評価用薄膜の合金組成をＩＣＰ（Inductively Coupled Plasma）発光分析法またはＩＣＰ質量分析法によって調べると共に、下記の方法で耐熱性の評価と、電気抵抗率およびコンタクト抵抗率の測定を行った。
［耐熱性］
フォトレジストとして東京応化製の「ＴＳＭＲ８９００」、フォトレジスト現像液として同社製の「ＮＭＤ−Ｗ」を用いたフォトリソグラフィー（工程：フォトレジスト塗布→プリベーキング→露光→ＰＥＢ→フォトレジスト現像→水洗→乾燥→ポストベーク）と、リン酸：硝酸：水＝７５：５：２０（体積比）の混酸からなるウェットエッチャントを用いたウェットエッチング（工程：ウェットエッチング→水洗→乾燥→フォトレジスト剥離→乾燥）を行って、評価用の純アルミニウム膜と各アルミニウム合金膜に、線幅／線間隔＝１０μｍ／１０μｍのストライプパターンを形成した。
その後、純アルミニウム膜と各アルミニウム合金膜に対して、３５０℃または２５０℃で３０分間の真空熱処理（真空度：０．２７×１０−３Ｐａ以下）を施し、熱処理後の配線表面に発生する突起状欠陥のヒロックを光学顕微鏡で観察してヒロック密度を求めた。そして、ヒロック密度が１×１０９個／ｍ２以下のものを耐熱性が良好である（○）と評価し、その中でも特にヒロック密度が１×１０８個／ｍ２以下と小さいものを、耐熱性により優れている（◎）と評価した。一方、ヒロック密度が１×１０９個／ｍ２を超えるものを耐熱性に劣る（×）と評価した。
［電気抵抗率］
ガラス基板（コーニング社製の＃１７３７、サイズは直径５０．８ｍｍ×厚さ０．７ｍｍ）上に形成された純アルミニウム膜と各アルミニウム合金膜を、フォトリソグラフィーとウェットエッチングにより線幅１００μｍ、線長１０ｍｍの電気抵抗評価用パターンに加工した。この際、ウェットエッチャントとしては、リン酸：硝酸：水＝７５：５：２０（体積比）の混酸からなる混合液を用いた。そして、真空熱処理炉により３５０℃または２５０℃で３０分間の真空熱処理（真空度：０．２７×１０−３Ｐａ以下）を施し、この真空熱処理の前後で、夫々の電気抵抗を直流四探針法により室温で測定した。
そして、上記電気抵抗率が５．０μΩ・ｃｍ以下のものを電気抵抗がより小さい（◎）と評価し、上記電気抵抗率が５．０μΩ・ｃｍ超え７．０μΩ・ｃｍ以下であるものを電気抵抗が小さい（○）と評価し、上記電気抵抗率が７．０μΩ・ｃｍを超えるものを電気抵抗が大きい（×）と評価した。
［コンタクト抵抗率］
ガラス基板（コーニング社製の＃１７３７、サイズは直径１００ｍｍ×厚さ０．７ｍｍ）上に形成された純アルミニウム膜と各アルミニウム合金膜に、フォトリソグラフィーとウェットエッチングを施してケルビンパターンを形成した。その際、ウェットエッチャントとしては、リン酸：硝酸：水＝７５：５：２０（体積比）の混酸からなる混合液を用いた。そして、枚様式ＣＶＤ装置によりＳｉＮを成膜し、ＩＣＰ型ドライエッチャーを用いてドライエッチングによりＳｉＮにコンタクトホール（１０μｍ角：１個）を形成した。その後、ＲＦマグネトロンスパッタリング法によりＩＴＯ膜（膜厚２００ｎｍ）を成膜し、該ＩＴＯ膜にフォトリソグラフィーとウェットエッチングを施してケルビンパターンを形成した。この時、ウェットエッチャントとしては、関東化学製のＩＴＯエッチング液（ＩＴＯ−０７Ｎ）を使用した。
コンタクト抵抗率の測定は、四端子法によって行い、Ａｌ合金／ＩＴＯ界面のコンタクト部分での電圧降下分からコンタクト抵抗値を測定し、既知のコンタクトホール面積とコンタクト抵抗値から単位面積当たりのコンタクト抵抗率を算出した。
そして、上記コンタクト抵抗率が１．０×１０−４Ω・ｃｍ２未満のものをコンタクト抵抗がより小さい（◎）と評価し、上記コンタクト抵抗率が１．０×１０−４Ω・ｃｍ２以上１．０×１０−３Ω・ｃｍ２未満のものをコンタクト抵抗が小さい（○）と評価し、上記コンタクト抵抗率が１．０×１０−３Ω・ｃｍ２以上のものをコンタクト抵抗が大きい（×）と評価した。
これらの結果を表１〜４に示す。
表１〜４から次のように考察することができる。即ち、本発明で推奨される成分を満足するアルミニウム合金膜は、純アルミニウム膜よりも優れた高温での耐熱性と、低電気抵抗率、更にはＩＴＯとの低コンタクト抵抗率を兼備できていることがわかる。
特に、アルミニウムをベースに第２元素としてＸ（Ｘ＝Ｎｉ、Ａｇ、Ｚｎ、Ｃｕ、Ｇｅ）よりなる群から選択される少なくとも１種を添加すると共に、Ｎｄ、Ｌａ等の第３元素を推奨される範囲内で添加して３成分系としたものは、熱処理温度３５０℃と高温の場合の優れた耐熱性、熱処理温度が２５０℃の場合の低電気抵抗率、およびＩＴＯとの低コンタクト抵抗率が容易に達成されていることから、ゲート配線とソース・ドレイン配線の両配線の材料に最適であることがわかる。
本発明に係るＴＦＴ基板が適用される液晶ディスプレイ基板と液晶表示デバイスの構成を例示する概略断面拡大説明図である。 前記図１における領域Ａの概略拡大図である。 アルミニウム合金膜に加わる温度（熱処理温度）と電気抵抗率の関係を示すグラフである。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 上記図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
符号の説明
１ ＴＦＴ基板（ＴＦＴアレイ基板）
１ａ ガラス基板
２ 対向基板（対向電極）
３ 液晶層
４ 薄膜トランジスタ（ＴＦＴ）
５ 透明電極（画素電極、ＩＴＯ膜）
６ 配線部
７ 共通電極
８ カラーフィルタ
９ 遮光膜
１０ 偏光板
１１ 配向膜
１２ ＴＡＢテープ
１３ ドライバ回路
１４ 制御回路
１５ スペーサー
１６ シール材
１７ 保護膜
１８ 拡散板
１９ プリズムシート
２０ 導光板
２１ 反射板
２２ バックライト
２３ 保持フレーム
２４ プリント基板
２５ 走査線
２６ ゲート配線
２７ ゲート絶縁膜
２８ ソース配線
２９ ドレイン配線
３０ 保護膜（窒化シリコン膜）
３１ フォトレジスト
３２ コンタクトホール

Claims (5)

  1. ゲート配線とこれに直交配置されたソース配線及びドレイン配線と、該ドレイン配線と直接接続する透明電極とを有する薄膜トランジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であり、
    前記ゲート配線を構成する単層アルミニウム合金膜のヒロック密度が１×１０ ９ 個／ｍ ２ 以下であり、
    前記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の電気抵抗率が、７．０μΩ・ｃｍ以下であり、前記ドレイン配線と前記透明電極との間のコンタクト抵抗率が、１．０×１０−３Ω・ｃｍ２未満であり、
    前記単層アルミニウム合金膜は、合金成分として、
    Ｘ（Ｘ＝Ｎｉ）を０．１〜６原子％含むと共に、
    Ｙ１（Ｙ１＝Ｎｄ、Ｙ、Ｆｅ、Ｃｏ）よりなる群から選択される１種以上を下記式（１）の範囲内で含み、
    残部がアルミニウムおよび不可避不純物であることを特徴とする薄膜トランジスタ基板。
    ０．１≦（ＣＸ＋１０ＣＹ１）≦６ …（１）
    ［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：原子％）
    ＣＹ１：アルミニウム合金中のＹ１の含有量（単位：原子％）］
  2. ゲート配線とこれに直交配置されたソース配線及びドレイン配線と、該ドレイン配線と直接接続する透明電極とを有する薄膜トランジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であり、
    前記ゲート配線を構成する単層アルミニウム合金膜のヒロック密度が１×１０ ９ 個／ｍ ２ 以下であり、
    前記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の電気抵抗率が、７．０μΩ・ｃｍ以下であり、前記ドレイン配線と前記透明電極との間のコンタクト抵抗率が、１．０×１０−３Ω・ｃｍ２未満であり、
    前記単層アルミニウム合金膜は、合金成分として、
    Ｘ（Ｘ＝Ｎｉ）を０．１〜６原子％含むと共に、
    Ｙ２（Ｙ２＝Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ）よりなる群から選択される１種以上を下記式（２）の範囲内で含み、
    残部がアルミニウムおよび不可避不純物である薄膜トランジスタ基板。
    ０．１≦（ＣＸ＋１５ＣＹ２）≦６ …（２）
    ［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：原子％）
    ＣＹ２：アルミニウム合金中のＹ２の含有量（単位：原子％）］
  3. ゲート配線とこれに直交配置されたソース配線及びドレイン配線と、該ドレイン配線と直接接続する透明電極とを有する薄膜トランジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であり、
    前記ゲート配線を構成する単層アルミニウム合金膜のヒロック密度が１×１０ ９ 個／ｍ ２ 以下であり、
    前記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の電気抵抗率が、７．０μΩ・ｃｍ以下であり、前記ドレイン配線と前記透明電極との間のコンタクト抵抗率が、１．０×１０−３Ω・ｃｍ２未満であり、
    前記単層アルミニウム合金膜は、合金成分として、
    Ｘ（Ｘ＝Ｎｉ）を０．１〜６原子％含むと共に、
    Ｙ３（Ｙ３＝Ｌａ、Ｇｄ）よりなる群から選択される１種以上を下記式（３）の範囲内で含み、
    残部がアルミニウムおよび不可避不純物である薄膜トランジスタ基板。
    ０．１≦（ＣＸ＋５ＣＹ３）≦６ …（３）
    ［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：原子％）
    ＣＹ３：アルミニウム合金中のＹ３の含有量（単位：原子％）］
  4. ゲート配線とこれに直交配置されたソース配線及びドレイン配線と、該ドレイン配線と直接接続する透明電極とを有する薄膜トランジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であり、
    前記ゲート配線を構成する単層アルミニウム合金膜のヒロック密度が１×１０ ９ 個／ｍ ２ 以下であり、
    前記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の電気抵抗率が、７．０μΩ・ｃｍ以下であり、前記ドレイン配線と前記透明電極との間のコンタクト抵抗率が、１．０×１０−３Ω・ｃｍ２未満であり、
    前記単層アルミニウム合金膜は、合金成分として、
    Ｘ（Ｘ＝Ｎｉ）を０．１〜６原子％含むと共に、
    Ｍｇを下記式（４）の範囲内で含み、
    残部がアルミニウムおよび不可避不純物である薄膜トランジスタ基板。
    ０．１≦（ＣＸ＋２ＣＭｇ）≦６ …（４）
    ［但し、ＣＸ：アルミニウム合金中のＸの含有量（単位：原子％）
    ＣＭｇ：アルミニウム合金中のＭｇの含有量（単位：原子％）］
  5. 前記請求項１〜４のいずれかに記載の薄膜トランジスタ基板を備えた表示デバイス。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010053A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置およびスパッタリングターゲット
JP2009076536A (ja) 2007-09-19 2009-04-09 Mitsubishi Electric Corp Ａｌ合金膜、電子デバイス及び電気光学表示装置用アクティブマトリックス基板
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP4469913B2 (ja) * 2008-01-16 2010-06-02 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
JP2009282504A (ja) * 2008-03-31 2009-12-03 Kobe Steel Ltd 表示デバイス
CN101918888B (zh) * 2008-03-31 2013-07-31 株式会社神户制钢所 显示装置、其制造方法及溅射靶
WO2009131169A1 (ja) * 2008-04-23 2009-10-29 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP2009282514A (ja) * 2008-04-24 2009-12-03 Kobe Steel Ltd 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP5368806B2 (ja) * 2009-01-13 2013-12-18 株式会社神戸製鋼所 表示装置用Ａｌ合金膜および表示装置
JP2010134458A (ja) * 2008-11-05 2010-06-17 Kobe Steel Ltd 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP5357515B2 (ja) * 2008-11-05 2013-12-04 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
US20110198602A1 (en) * 2008-11-05 2011-08-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Aluminum alloy film for display device, display device, and sputtering target
KR101156428B1 (ko) * 2009-06-01 2012-06-18 삼성모바일디스플레이주식회사 유기 발광 소자
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR101361303B1 (ko) * 2009-07-27 2014-02-11 가부시키가이샤 고베 세이코쇼 배선 구조 및 배선 구조를 구비한 표시 장치
JP5235011B2 (ja) * 2009-11-16 2013-07-10 株式会社神戸製鋼所 有機ｅｌディスプレイ用の反射アノード電極
JP5179604B2 (ja) * 2010-02-16 2013-04-10 株式会社神戸製鋼所 表示装置用Ａｌ合金膜
KR101641620B1 (ko) * 2010-08-11 2016-07-22 삼성디스플레이 주식회사 박막 트랜지스터 및 그를 포함하는 박막 트랜지스터 표시판
JP2012069808A (ja) * 2010-09-24 2012-04-05 Casio Comput Co Ltd 薄膜トランジスタ基板の製造方法
KR101824537B1 (ko) 2010-10-01 2018-03-15 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 디스플레이
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
US20130115779A1 (en) * 2011-11-09 2013-05-09 Intermolecular, Inc. Conical Sleeves For Reactors
US20160345425A1 (en) * 2014-02-07 2016-11-24 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Wiring film for flat panel display
CN106771726B (zh) * 2016-12-02 2019-10-22 深圳市华星光电技术有限公司 测试组件及其监控显示面板电性特性的方法、显示面板
WO2020031404A1 (ja) 2018-08-08 2020-02-13 株式会社ニコン トランジスタの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2813234B2 (ja) 1990-05-16 1998-10-22 日本電信電話株式会社 配線構造
JP3195837B2 (ja) 1992-12-15 2001-08-06 松下電器産業株式会社 液晶表示装置およびその製造方法
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
USRE41975E1 (en) * 1995-10-12 2010-11-30 Kabushiki Kaisha Toshiba Interconnector line of thin film, sputter target for forming the wiring film and electronic component using the same
KR100323297B1 (ko) 1998-05-15 2002-02-04 구마모토 마사히로 투명도전막
JP2001350159A (ja) 2000-06-06 2001-12-21 Hitachi Ltd 液晶表示装置及びその製造方法
US6459464B1 (en) * 2000-08-14 2002-10-01 Kabushiki Kaisha Advanced Display Liquid crystal display device with reduced weighting trace defects
JP2002299630A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ＭｏＷ／ＡｌまたはＡｌ合金／ＭｏＷの積層薄膜を用いた薄膜トランジスタおよび薄膜トランジスタアレイとその製造方法
JP2002368202A (ja) 2001-06-07 2002-12-20 Canon Inc 半導体装置、撮像装置、放射線検出装置及び放射線検出システム
JP4783525B2 (ja) * 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法

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