JP4090337B2 - 半導体レーザ素子および半導体レーザ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体レーザ素子および半導体レーザ素子の製造方法に関し、特に、素子分離領域を挟むように第１半導体レーザ素子部および第２半導体レーザ素子部が形成された半導体レーザ素子および半導体レーザ素子の製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＤ（コンパクトディスク）とＤＶＤ（デジタル多用途ディスク）をともに再生することが可能な光ディスクシステムが知られている。このような光ディスクシステムでは、光源として、ＣＤ用の赤外光（波長〜７９０ｎｍ）とＤＶＤ用の赤色光（波長〜６６０ｎｍ）とを同一素子で出射することが可能な多波長半導体レーザが用いられる。このような多波長半導体レーザとしては、同一素子内に２種類の半導体レーザチップをハイブリッドに集積した素子と、１チップ内に複数の半導体レーザをモノリシックに集積した集積型半導体レーザとが知られている。しかし、２種類の半導体レーザチップを同一素子内にハイブリッドに集積した素子では、ビーム間隔のばらつきなどの問題があるため、従来では、１チップ内に複数の半導体レーザをモノリシックに集積した集積型半導体レーザ（たとえば、特許文献１および特許文献２）を用いることが主流になっている。
【０００３】
上記特許文献１には、基板の一部に達する素子分離溝を隔てて複数の半導体レーザ素子部がモノリシックに集積された集積型半導体レーザ素子が開示されている。
【０００４】
図２１は、従来の基板の一部に達する素子分離溝を隔てて複数の半導体レーザ素子部がモノリシックに集積された集積型半導体レーザ素子を示した断面図である。まず、図２１を参照して、従来の集積型半導体レーザ素子では、基板１０１上に、基板１０１の一部に達する素子分離溝１５０を挟むように、第１半導体レーザ層１０２および第２半導体レーザ層１０３が形成されている。第１半導体レーザ層１０２は、赤外光を発振するためのものであり、第２半導体レーザ層１０３は、赤色光を発振するためのものである。第１半導体レーザ層１０２のリッジ部１０２ａおよび第２半導体レーザ層１０３のリッジ部１０３ａの側面を覆うように、電流ブロック層として機能する半導体埋め込み層１０４が形成されている。半導体埋め込み層１０４上には、リッジ部１０２ａの上面上およびリッジ部１０３ａの上面上にそれぞれ接触するように、２つのコンタクト層１０５が形成されている。２つのコンタクト層１０５上には、それぞれ、表面電極１０６が形成されている。また、基板１０１の裏面上には、裏面電極１０７が形成されている。
【０００５】
図２２〜図３１は、図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２１〜図３１を参照して、従来の集積型半導体レーザ素子の製造プロセスについて説明する。
【０００６】
まず、図２２に示すように、基板１０１上の全面に第１半導体レーザ層１０２を形成した後、第１半導体レーザ層１０２上の所定領域にレジスト１０８を形成する。レジスト１０８をマスクとして第１半導体レーザ層１０２をエッチングすることによって、第１半導体レーザ層１０２の不要部分を除去する。これにより、図２３に示されるような形状が得られる。この後、レジスト１０８を除去する。
【０００７】
次に、図２４に示すように、基板１０１および第１半導体レーザ層１０２を覆うように、第２半導体レーザ層１０３を形成する。そして、第２半導体レーザ層１０３上の所定領域に、レジスト１０９を形成する。レジスト１０９をマスクとして、第２半導体レーザ層１０３をエッチングすることによって、第２半導体レーザ層１０３の不要部分を除去する。これにより、図２５に示されるような、第１半導体レーザ層１０２と第２半導体レーザ層１０３とが所定の間隔を隔てて形成された形状が得られる。この後、レジスト１０９を除去する。
【０００８】
次に、図２６に示すように、第１半導体レーザ層１０２上および第２半導体レーザ層１０３上のリッジ部が形成される領域に、絶縁膜１１０を形成する。絶縁膜１１０をマスクとして、第１半導体レーザ層１０２および第２半導体レーザ層１０３をエッチングすることによって、図２７に示されるような、リッジ部１０２ａおよび１０３ａをそれぞれ形成する。
【０００９】
この後、図２８に示すように、絶縁膜１１０をマスクとして、電流ブロック層となる半導体埋め込み層１０４を成長させる。この後、半導体埋め込み層１０４上の所定領域にレジスト１１１を形成する。そして、レジスト１１１をマスクとして、絶縁膜１１０をエッチングすることによって、絶縁膜１１０を除去する。これにより、図２９に示されるような形状が得られる。この後、レジスト１１１を除去する。
【００１０】
次に、図３０に示すように、全面にコンタクト層１０５を形成した後、コンタクト層１０５上の所定領域にレジスト１１２を形成する。そして、レジスト１１２をマスクとして、素子分離のためのエッチングを行うことによって、図３１に示されるような、基板１０１の一部にまで達する素子分離溝１５０を形成する。この素子分離溝１５０の形成によって、半導体埋め込み層１０４およびコンタクト層１０５は左右に分離される。これにより、第１半導体レーザ層１０２上および第２半導体レーザ層上に、それぞれ、半導体埋め込み層１０４およびコンタクト層１０５が形成された構造が形成される。この後、レジスト１１２を除去する。
【００１１】
最後に、図２１に示したように、２つのコンタクト層１０５上に、それぞれ、表面電極１０６を形成する。また、基板１０１の裏面上に、裏面電極１０７を形成する。このようにして、従来の集積型半導体レーザ素子が製造される。
【００１２】
【特許文献１】
特開２００２−１２４７３４号公報
【特許文献２】
特開２００１−２４４５７３号公報
【発明が解決しようとする課題】
しかしながら、図２１に示した従来の集積型半導体レーザ素子では、基板１０１の一部にまで達する素子分離溝１５０を形成しているために、チップ化する際のへき開工程で分離溝に沿って割れてしまうという不都合がある。また、素子分離溝１５０の表面が絶縁されていないため、素子分離領域において、短絡不良やリーク電流が発生するという不都合もある。
【００１３】
そこで、素子分離領域における短絡不良やリーク電流の発生を抑制するために、素子分離溝１５０の表面に沿って絶縁膜を形成することも考えられる。しかし、絶縁膜を形成する工程を新たに追加する必要があるので、製造プロセスが複雑化するという問題点がある。
【００１４】
また、上記特許文献２には、素子分離部が基板の一部にまでは達しないとともに、リッジ部の埋め込み部と素子分離部とに絶縁膜が形成された構造が開示されている。この特許文献２に開示された構造では、素子分離部が基板の一部にまで達しないので、チップ化する際のへき開工程で分離溝に沿って割れてしまうという不都合を抑制することが可能である。また、リッジ部の埋め込み部と素子分離部とを共通の絶縁膜により形成しているため、素子分離部に絶縁膜を形成する工程を新たに追加する必要がない。そして、この素子分離部の絶縁膜により素子分離領域におけるリーク電流や短絡不良が抑制される。
【００１５】
しかしながら、上記特許文献２の構造のように、リッジ部の埋め込み部を絶縁膜により形成した場合、絶縁膜は光閉じ込め特性が不十分であるので、レーザ発振の横モードの安定性が十分でなくなるという不都合がある。このため、電流−光出力特性にキンクが発生しやすいという問題点がある。また、上記特許文献２の構造では、素子分離領域に形成された絶縁膜が剥離する場合があるという問題点もある。すなわち、上記特許文献２の構造では、絶縁膜の埋め込み部上にｐ電極が形成されているものの、ｐ電極と絶縁膜との密着性が十分ではない場合がある。この場合には、素子分離領域に形成された絶縁膜が剥離するという問題点が発生する。
【００１６】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、絶縁膜形成工程を新たに追加することなく、素子分離領域における短絡不良やリーク電流の発生を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を容易に製造し得る半導体レーザ素子の製造方法を提供することである。
【００１７】
この発明のもう１つの目的は、素子分離領域における短絡不良やリーク電流の発生を抑制するとともに、絶縁膜の剥離を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を提供することである。
【００１８】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子の製造方法は、基板上に、素子分離領域を挟むように、第１半導体レーザ素子部および第２半導体レーザ素子部を形成する工程と、第１半導体レーザ素子部の第１リッジ部が形成される領域上、第２半導体レーザ素子部の第２リッジ部が形成される領域上、および、素子分離領域をそれぞれ覆うように、絶縁膜を形成する工程と、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部をエッチングすることによって、それぞれ、第１リッジ部および第２リッジ部を形成する工程と、その後、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部の所定領域に、半導体埋め込み層を成長させる工程とを備えている。
【００１９】
この第１の局面による半導体レーザ素子の製造方法では、上記のように、第１半導体レーザ素子部の第１リッジ部が形成される領域上、第２半導体レーザ素子部の第２リッジ部が形成される領域上、および、素子分離領域をそれぞれ覆うように、絶縁膜を同時に形成した後、その絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部をエッチングすることにより、それぞれ、第１リッジ部および第２リッジ部を形成することによって、素子分離領域を覆う絶縁膜が、リッジ部を形成する際のエッチングマスクとなる絶縁膜と同時に形成されるので、新たな工程を追加することなく、素子分離領域に絶縁膜を形成することができる。これにより、新たな工程を追加することなく、素子分離領域を覆う絶縁膜により、素子分離領域における短絡不良を防止することができるとともに、素子分離領域におけるリーク電流を低減することができる。また、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部の所定領域に、半導体埋め込み層を成長させることによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。したがって、この第１の局面では、絶縁膜形成工程を新たに追加することなく、素子分離領域における短絡不良やリーク電流の発生を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を容易に製造することができる。
【００２０】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、半導体埋め込み層を成長させる工程は、絶縁膜の端部の下面および上面を覆うように、半導体埋め込み層を成長させる工程を含む。このように構成すれば、半導体埋め込み層の形成時に、半導体埋め込み層により絶縁膜の端部が取り囲まれた構造が形成されるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜が剥離するのを有効に抑制することができる。
【００２１】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、
半導体埋め込み層を成長させる工程の後、絶縁膜のうち、第１リッジ部および第２リッジ部の上面上に位置する絶縁膜を除去する工程と、その後、素子分離領域に位置する絶縁膜をマスクとして、第１リッジ部の上面および第２リッジ部の上面にそれぞれ接触する第１半導体コンタクト層および第２半導体コンタクト層を成長させる工程とをさらに備える。このように構成すれば、容易に、第１半導体コンタクト層および第２半導体コンタクト層を形成することができる。
【００２２】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、 半導体埋め込み層を成長させる工程の後、絶縁膜のうち、第１リッジ部の上面上および第２リッジ部の上面上に位置する絶縁膜を除去する工程と、その後、第１リッジ部の上面および第２リッジ部の上面にそれぞれ接触するように、金属層からなる第１電極層および第２電極層を形成する工程とをさらに備える。このように構成すれば、発熱発生部である第１リッジ部および第２リッジ部にそれぞれ直接接触するように、半導体層よりも放熱特性の良好な金属層からなる第１電極層および第２電極層を形成することができるので、第１リッジ部および第２リッジ部上に半導体コンタクト層を介して第１電極層および第２電極層を形成する場合に比べて、放熱特性をより向上させることができる。
【００２３】
この発明の第２の局面による半導体レーザ素子は、基板上に、素子分離領域を挟むように形成された第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、素子分離領域に形成された絶縁膜と、第１リッジ部および第２リッジ部の側面を覆うとともに、素子分離領域に形成された絶縁膜の端部の上面および下面を覆うように形成された半導体埋め込み層とを備えている。
【００２４】
この第２の局面による半導体レーザ素子では、上記のように、素子分離領域に絶縁膜を設けることによって、素子分離領域における短絡不良を防止することができるとともに、素子分離領域におけるリーク電流を低減することができる。また、第１リッジ部および第２リッジ部の側面を覆う半導体埋め込み層を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。また、絶縁膜の端部の上面および下面を覆うように半導体埋め込み層を形成することによって、半導体埋め込み層により絶縁膜の端部が取り囲まれた構造になるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜が剥離するのを有効に抑制することができる。したがって、この第２の局面では、素子分離領域における短絡不良やリーク電流の発生を抑制するとともに、絶縁膜の剥離を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を得ることができる。
【００２５】
上記第２の局面による半導体レーザ素子において、好ましくは、第１リッジ部および第２リッジ部の上面に接触するようにそれぞれ形成された金属層からなる第１電極層および第２電極層をさらに備える。このように構成すれば、発熱発生部である第１リッジ部および第２リッジ部にそれぞれ直接接触するように、半導体層よりも放熱特性の良好な金属層からなる第１電極層および第２電極層を形成することができるので、第１リッジ部および第２リッジ部上に半導体コンタクト層を介して第１電極層および第２電極層を形成する場合に比べて、放熱特性をより向上させることができる。
【００２６】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２７】
（第１実施形態）
図１は、本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。まず、図１を参照して、この第１実施形態による集積型半導体レーザ素子では、７９０ｎｍ帯（赤外光）半導体レーザと、６６０ｎｍ帯（赤色光）半導体レーザとがモノリシックに集積されている。具体的には、ｎ型ＧａＡｓ基板１上に、発振波長７９０ｎｍ（赤外光）に対応するダブルへテロ構造を有するとともに、凸型突起部（リッジ部２ａ）を有する第１半導体レーザ層２が形成されている。また、第１半導体レーザ層２と、素子分離領域５０を挟むように所定の間隔を隔てて、発振波長６６０ｎｍ（赤色光）に対応するダブルへテロ構造を有するとともに、凸型突起部（リッジ部３ａ）を有する第２半導体レーザ層３が形成されている。第１半導体レーザ層２は、赤外光を発振するためのものであり、第２半導体レーザ層３は、赤色光を発振するためのものである。
【００２８】
なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。また、第１半導体レーザ層２は、本発明の「第１半導体レーザ素子部」の一例であり、第２半導体レーザ層３は、本発明の「第２半導体レーザ素子部」の一例である。また、リッジ部２ａは、本発明の「第１リッジ部」の一例であり、リッジ部３ａは、本発明の「第２リッジ部」の一例である。
【００２９】
図２は、図１に示した第１実施形態による集積型半導体レーザ素子の第１半導体レーザ層の詳細構造を示した断面図であり、図３は、図１に示した第１実施形態による集積型半導体レーザ素子の第２半導体レーザ層の詳細を示した断面図である。まず、第１半導体レーザ層２は、図２に示すように、約１．５μｍの厚みを有するｎ型Ａｌ0.45Ｇａ0.55Ａｓからなるｎ型クラッド層２１と、ＭＱＷ発光層２２と、約０．２μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第１クラッド層２３と、約２０ｎｍの厚みを有するＡｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４と、約１μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第２クラッド層２５と、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層２６とを含んでいる。
【００３０】
また、ＭＷＱ発光層２２は、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｎ側光ガイド層２２ａと、約７ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなる４つの障壁層２２ｂおよび約７ｎｍの厚みを有するＡｌ0.1Ｇａ0.9Ａｓからなる５つの井戸層２２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｐ側光ガイド層２２ｄとから構成される。
【００３１】
また、第２半導体レーザ層３は、図３に示すように、約１．５μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３１と、ＭＱＷ発光層３２と、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第１クラッド層３３と、約５０ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４と、約１μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第２クラッド層３５と、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐからなるキャップ層３６とを含んでいる。
【００３２】
また、ＭＱＷ発光層３２は、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｎ側光ガイド層３２ａと、約６ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなる２つの障壁層３２ｂおよび約６ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなる３つの井戸層３２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｐ側光ガイド層３２ｄとから構成されている。
【００３３】
ここで、第１実施形態では、素子分離領域５０における第１半導体レーザ層２の側面と第２半導体レーザ層３の側面とｎ型ＧａＡｓ基板１の上面とを覆うように、約０．２μｍの厚みを有するＳｉＯ2膜からなる絶縁膜８が形成されている。また、第１半導体レーザ層２のリッジ部２ａの側面および第２半導体レーザ層３のリッジ部３ａの側面を覆うように、約１μｍの厚みを有するｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４が形成されている。また、第１実施形態では、半導体埋め込み層４が、素子分離領域５０の絶縁膜８の両方の端部の上面および下面を覆うように形成されている。
【００３４】
また、半導体埋め込み層４上には、リッジ部２ａおよび３ａにそれぞれ接触するように、約１．５μｍの厚みを有するｐ型ＧａＡｓからなる２つのｐ型コンタクト層５が形成されている。なお、この２つのｐ型コンタクト層５は、それぞれ、本発明の「第１半導体コンタクト層」および「第２半導体コンタクト層」の一例である。２つのｐ型コンタクト層５上には、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極６が形成されている。この２つのｐ型コンタクト層５上に形成された２つのｐ側電極６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７が形成されている。
【００３５】
第１実施形態による集積型半導体レーザ素子では、上記のように、素子分離領域５０に絶縁膜８を設けることによって、素子分離領域５０における短絡不良を防止することができるとともに、素子分離領域５０におけるリーク電流を低減することができる。また、リッジ部２ａおよび３ａの側面を覆うｎ型ＧａＡｓからなる半導体埋め込み層４を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。また、素子分離領域５０に形成された絶縁膜８の両方の端部の上面および下面を覆うように半導体埋め込み層４を形成することによって、半導体埋め込み層４により絶縁膜８の端部が取り囲まれた構造になるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜８が剥離するのを有効に抑制することができる。
【００３６】
図４〜図１２は、図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。以下、図１〜図１２を参照して、第１実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００３７】
まず、図４に示すように、ｎ型ＧａＡｓ基板１上の全面に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法を用いて、ＡｌＧａＡｓ系半導体で構成される発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する第１半導体レーザ層２を形成する。具体的には、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上の全面に、図２に示すように、約１．５μｍの厚みを有するｎ型Ａｌ0.45Ｇａ0.55Ａｓからなるｎ型クラッド層２１と、ＭＱＷ発光層２２と、約０．２μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第１クラッド層２３と、約２０ｎｍの厚みを有するＡｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４と、約１μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第２クラッド層２５と、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層２６とを順次成長させる。
【００３８】
なお、ＭＱＷ発光層２２を形成する際には、ＭＯＣＶＤ法を用いて、図２に示すように、ｎ型クラッド層２１上に、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｎ側光ガイド層２２ａと、約７ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなる４つの障壁層２２ｂおよび約７ｎｍの厚みを有するＡｌ0.1Ｇａ0.9Ａｓからなる５つの井戸層２２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｐ側光ガイド層２２ｄとを順次成長させる。
【００３９】
この後、図４に示すように、第１半導体レーザ層２上の所定領域にレジスト９を形成する。そして、レジスト９をマスクとして、第１半導体レーザ層２を、リン酸と過酸化水素水との混合液を用いてウェットエッチングすることによって、図５に示されるような形状が得られる。この後、レジスト９を除去する。
【００４０】
次に、図６に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上および第１半導体レーザ層２上に、ＡｌＧａＩｎＰ系半導体で構成される発振波長６６０ｎｍ（赤色）に対応するダブルへテロ構造を有する第２半導体レーザ層３を形成する。具体的には、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上および第１半導体レーザ層２上に、図３に示したように、約１．５μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３１と、ＭＱＷ発光層３２と、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第１クラッド層３３と、約５０ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４と、約１μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第２クラッド層３５と、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐからなるキャップ層３６とを順次成長させる。
【００４１】
なお、ＭＱＷ発光層３２を形成する際には、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｎ側光ガイド層３２ａと、約６ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなる２つの障壁層３２ｂおよび約６ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなる３つの井戸層３２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｐ側光ガイド層３２ｄとを順次成長させる。
【００４２】
この後、図６に示したように、第２半導体レーザ層３上の所定領域にレジスト１０を形成する。その後、レジスト１０をマスクとして、第２半導体レーザ層３を、臭化水素酸と塩酸と水との混合液によりウェットエッチングすることによって、図７に示されるような、素子分離領域５０を隔てて第１半導体レーザ層２と第２半導体レーザ層３とが形成された構造が得られる。この後、レジスト１０を除去する。
【００４３】
次に、図８に示すように、リッジ部形成領域および素子分離領域５０に、プラズマＣＶＤ法を用いて、ＳｉＯ2膜からなる絶縁膜８を約０．２μｍの厚みで形成する。
【００４４】
次に、図９に示すように、この絶縁膜８をマスクとして、まず、ＡｌＧａＩｎＰ系半導体をエッチングしないエッチャント（リン酸と過酸化水素水との混合液）を用いて、ＡｌＧａＡｓ系半導体からなる第１半導体レーザ層２を、Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４（図２参照）をエッチングストッパとしてウェットエッチングする。これにより、第１半導体レーザ層２にリッジ部２ａを形成する。続いて、絶縁膜８をマスクとして、ＡｌＧａＡｓ系半導体をエッチングしないエッチャント（臭化水素酸と水との混合液）を用いて、ＡｌＧａＩｎＰ系半導体からなる第２半導体レーザ層３を、Ｉｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４をエッチングストッパとしてウェットエッチングする。これにより、第２半導体レーザ層３にリッジ部３ａを形成する。
【００４５】
次に、図１０に示すように、ＭＯＣＶＤ法を用いて、絶縁膜８をマスクとして、素子分離領域５０とリッジ部２ａ、３ａの上面とを除く領域に、ｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４を約１μｍの厚みで選択的に形成する。この際、絶縁膜８の上部両端部近傍では、絶縁膜８の下面のみならず上面にも半導体埋め込み層４が横方向成長により形成される。この後、リッジ部２ａおよび３ａに位置する絶縁膜８以外の領域上に、レジスト１１を形成する。レジスト１１をマスクとして、リッジ部２ａおよび３ａに位置する絶縁膜８をフッ酸によりウェットエッチングすることにより除去する。これにより、図１１に示されるような形状が得られる。この後、レジスト１１を除去する。
【００４６】
次に、図１２に示すように、ＭＯＣＶＤ法を用いて、第１半導体レーザ層２のリッジ部２ａと、第２半導体レーザ層３のリッジ部３ａとに、それぞれ接触するｐ型ＧａＡｓからなるｐ型コンタクト層５を約１．５μｍの厚みで成長させる。
【００４７】
最後に、図１に示したように、蒸着法を用いて、第１半導体レーザ層２の上方に位置するｐ型コンタクト層５上および第２半導体レーザ層３の上方に位置するｐ型コンタクト層５上に、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極６を形成する。そして、ｎ型ＧａＡｓ基板１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７を形成する。このようにして、第１実施形態による集積型半導体レーザ素子が製造される。
【００４８】
第１実施形態による集積型半導体レーザ素子の製造プロセスでは、上記のように、素子分離領域５０を覆う絶縁膜８を、リッジ部２ａおよび３ａを形成する際のエッチングマスクとなる絶縁膜８と同時に形成することによって、新たな工程を追加することなく、素子分離領域５０に絶縁膜８を形成することができる。これにより、新たな工程を追加することなく、素子分離領域５０を覆う絶縁膜８により、素子分離領域５０における短絡不良を防止することができるとともに、素子分離領域５０におけるリーク電流を低減することができる。
【００４９】
また、絶縁膜８をマスクとして半導体埋め込み層４を横方向に選択成長させることによって、半導体埋め込み層４の形成時に、容易に、素子分離領域５０に位置する絶縁膜８の両方の端部の上面および下面を覆う半導体埋め込み層４を形成することができる。これにより、製造プロセスを複雑化させることなく、素子分離領域５０に位置する絶縁膜８の剥離を有効に抑制することができる。
【００５０】
（第２実施形態）
図１３は、本発明の第２実施形態による集積型半導体レーザ素子を示した断面図である。図１３を参照して、この第２実施形態では、上記第１実施形態と異なり、リッジ部２ａおよび３ａの上面に直接接触するようにｐ側電極１６を形成する場合について説明する。なお、第２実施形態のｐ側電極１６以外の各層の組成および膜厚ならびに構造は、第１実施形態と同様である。
【００５１】
この第２実施形態では、半導体埋め込み層４上に、発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する第１半導体レーザ層２のリッジ部２ａと、発振波長６６０ｎｍ（赤色）に対応するダブルへテロ構造を有する第２半導体レーザ層３のリッジ部３ａとに、直接接触するように、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１６が形成されている。この２つのｐ側電極１６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｐ側電極１６とリッジ部２ａおよび３ａとの接触部の両側部には、空洞部１７が形成されている。
【００５２】
第２実施形態による集積型半導体レーザ素子の製造プロセスとしては、まず、図４〜図１１に示した第１実施形態と同様のプロセスを用いて、図１１に示した構造を形成する。この後、レジスト１１を除去する。そして、図１３に示すように、蒸着法を用いて、半導体埋め込み層４上の所定領域に、リッジ部２ａおよび３ａの上面に直接接触するように、ＣｒＡｕ層とＡｕ層とからなるｐ側電極１６を形成する。このとき、蒸着法は、方向性があるため、ｐ側電極１６とリッジ部２ａおよび３ａとの接触部の両側部には、ｐ側電極１６は形成されずに空洞部１７が形成される。この後、ｎ型ＧａＡｓ基板１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７を形成する。これにより、第２実施形態による集積型半導体レーザ素子が製造される。
【００５３】
第２実施形態では、上記のように、リッジ部２ａおよび３ａの上面にそれぞれ直接接触するように、半導体層よりも放熱特性の格段に優れた金属層からなるｐ側電極１６を形成することによって、発熱発生部であるリッジ部２ａおよび３ａ上に半導体からなるｐ型コンタクト層を介してｐ側電極を形成する第１実施形態に比べて、放熱特性をより向上させることができる。
【００５４】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００５５】
（第３実施形態）
図１４は、本発明の第３実施形態による集積型半導体レーザ素子を示した断面図である。図１４を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、同じ種類の半導体レーザをモノリシックに複数個集積した集積型半導体レーザ素子について説明する。
【００５６】
具体的には、この第３実施形態による集積型半導体レーザ素子では、図１４に示すように、ｎ型ＧａＡｓ基板４１上に、発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有するとともに、所定の間隔を隔ててリッジ部４２ａおよび４２ｂを有する２つの半導体レーザ素子部を含む半導体レーザ層４２が形成されている。この半導体レーザ層４２は、図２に示した第１実施形態による第１半導体レーザ層２と同様の組成および膜厚を有する各層からなる。また、隣接するリッジ部４２ａと４２ｂとの間に位置する素子分離領域６０には、凸部４２ｃが形成されている。なお、ｎ型ＧａＡｓ基板４１は、本発明の「基板」の一例である。また、半導体レーザ層４２の２つの半導体レーザ素子部は、それぞれ、本発明の「第１半導体レーザ素子部」および「第２半導体レーザ素子部」の一例である。また、リッジ部４２ａは、本発明の「第１リッジ部」の一例であり、リッジ部４２ｂは、本発明の「第２リッジ部」の一例である。
【００５７】
ここで、第３実施形態では、素子分離領域６０に位置する凸部４２ｃの上面上には、約０．２μｍの厚みを有するＳｉＯ2膜からなる絶縁膜４８が形成されている。また、リッジ部４２ａ、４２ｂおよび凸部４２ｃの側面を覆うように、約１μｍの厚みを有するｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４４が形成されている。この半導体埋め込み層４４は、絶縁膜４８の両端部の上面および下面を覆うように形成されている。
【００５８】
また、半導体埋め込み層４４上には、リッジ部４２ａおよび４２ｂの上面にそれぞれ接触するように、約１．５μｍの厚みを有するｐ型ＧａＡｓからなる２つのｐ型コンタクト層４５が形成されている。なお、この２つのｐ型コンタクト層４５は、それぞれ、本発明の「第１半導体コンタクト層」および「第２半導体コンタクト層」の一例である。この２つのｐ型コンタクト層４５は、素子分離領域６０で分離されている。また、リッジ部４２ａの上方に位置するｐ型コンタクト層４５上と、リッジ部４２ｂの上方に位置するｐ型コンタクト層４５上とには、それぞれ、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極４６が形成されている。この２つのｐ型コンタクト層４５上に形成される２つのｐ側電極４６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。そして、ｎ型ＧａＡｓ基板４１の裏面上には、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７が形成されている。
【００５９】
第３実施形態では、上記のように、複数の同じ赤外半導体レーザ素子部が素子分離領域６０を隔てて隣接して形成される場合に、素子分離領域６０に絶縁膜４８を形成することによって、ｐ型コンタクト層４５と半導体レーザ層４２の凸部４２ｃとが接触するのを防止することができるので、リーク電流を低減することができる。また、リッジ部４２ａおよび４２ｂの側面を覆う半導体埋め込み層４４を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるとともに、電流−光出力特性にキンクが発生するのを抑制することができる。また、絶縁膜４８の両端部の上面および下面を覆うように半導体埋め込み層４４を形成することによって、半導体埋め込み層４４により絶縁膜４８の端部が取り囲まれた構造になるので、絶縁膜の上面上の一部のみに電極が形成される従来の構造と異なり、絶縁膜４８が剥離するのを抑制することができる。
【００６０】
図１５〜図１９は、図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。以下、図１４〜図１９を参照して、第３実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００６１】
まず、図１５に示すように、ｎ型ＧａＡｓ基板４１上に、ＭＯＣＶＤ法を用いて、図２に示した構造を有するＡｌＧａＡｓ系半導体で構成される半導体レーザ層４２を形成する。その後、プラズマＣＶＤ法を用いて、半導体レーザ層４２上のリッジ形成領域および素子分離領域に、ＳｉＯ2膜からなる絶縁膜４８を約０．２μｍの厚みで形成する。この絶縁膜４８をマスクとして、リン酸と過酸化水素水との混合液を用いて、ＡｌＧａＡｓ系半導体からなる半導体レーザ層４２を、Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４（図２参照）をエッチングストッパとしてウェットエッチングする。これにより、図１６に示されるような、リッジ部４２ａおよび４２ｂと、凸部４２ｃとを形成する。
【００６２】
次に、図１７に示すように、絶縁膜４８をマスクとして、素子分離領域６０とリッジ部４２ａ、４３ａの上面とを除く領域に、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４４を約１μｍの厚みで成長させる。この時、半導体埋め込み層４４の横方向成長によって、素子分離領域６０に位置する絶縁膜４８の両端部の上面および下面が半導体埋め込み層４４によって囲まれた形状が形成される。この後、リッジ部４２ａおよび４２ｂ上に位置する絶縁膜４８が形成される領域以外の領域を覆うように、レジスト４９を形成する。
【００６３】
次に、レジスト４９をマスクとして、リッジ部４２ａおよび４２ｂ上に位置する絶縁膜４８を、フッ酸によるウェットエッチングにより除去することにより、図１８に示されるような形状が得られる。この後、レジスト４９を除去する。
【００６４】
次に、図１９に示すように、ＭＯＣＶＤ法を用いて、半導体埋め込み層４４上に、リッジ部４２ａおよび４２ｂにそれぞれ接触するように、ｐ型ＧａＡｓ層からなるｐ型コンタクト層４５を約１．５μｍの厚みで成長させる。
【００６５】
最後に、図１４に示したように、リッジ部４２ａ上に位置するｐ型コンタクト層４５上と、リッジ部４２ｂ上に位置するｐ型コンタクト層４５上とに、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極４６を形成する。そして、ｎ型ＧａＡｓ基板４１の裏面上に、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７を形成する。
【００６６】
第３実施形態による製造プロセスでは、上記のように、素子分離領域６０を覆う絶縁膜４８を、リッジ部４２ａおよび４２ｂを形成する際のエッチングマスクとなる絶縁膜４８と同時に形成することによって、新たな工程を追加することなく、素子分離領域６０に絶縁膜４８を形成することができる。これにより、新たな工程を追加することなく、素子分離領域６０に形成される絶縁膜４８によって、ｐ型コンタクト層４５と半導体レーザ層４２の凸部４２ｃとが接触するのが防止されるので、リーク電流が発生するのを抑制することができる。また、絶縁膜４８をマスクとして、半導体埋め込み層４４を横方向成長させることによって、素子分離領域６０に位置する絶縁膜４８の両端部の上面および下面が半導体埋め込み層４４によって埋め込まれた構造になるので、製造プロセスを複雑化させることなく、素子分離領域６０の絶縁膜４８が剥離するのを有効に抑制することができる。
【００６７】
（第４実施形態）
図２０は、本発明の第４実施形態による集積型半導体レーザ素子を示した断面図である。図２０を参照して、この第４実施形態では、上記第３実施形態において、リッジ部４２ａおよび４２ｂの上面に直接接触するように、ｐ側電極５６を形成した場合の例について説明する。第４実施形態のｐ側電極５６以外の各層の組成および膜厚ならびに構造は、第３実施形態と同様である。
【００６８】
この第４実施形態による集積型半導体レーザ素子では、発光波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する半導体レーザ層４２のリッジ部４２ａおよび４２ｂの上面に直接接触するとともに、半導体埋め込み層４４上に延びるように、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極５６が形成されている。この２つのｐ側電極５６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｐ側電極５６とリッジ部４２ａおよび４２ｂとの接触部の両側部には、空洞部５７が形成されている。
【００６９】
この第４実施形態による集積型半導体レーザ素子の製造プロセスとしては、まず、図１５〜図１８に示した第３実施形態の製造プロセスと同様のプロセスを用いて、図１８に示した構造を形成する。その後、レジスト４９を除去する。そして、図２０に示すように、蒸着法を用いて、半導体埋め込み層４４上に、リッジ部４２ａおよび４２ｂの上面にそれぞれ接触するように、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極５６を形成する。このとき、蒸着法は、方向性があるため、ｐ側電極５６とリッジ部４２ａおよび４２ｂとの接触部の両側部には、ｐ側電極５６は形成されずに空洞部５７が形成される。この後、ｎ型ＧａＡｓ基板４１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７を形成する。これにより、第４実施形態による集積型半導体レーザ素子が製造される。
【００７０】
この第４実施形態では、上記のように、リッジ部４２ａおよび４２ｂの上面にそれぞれ直接接触するように、半導体層よりも放熱特性の格段に優れた金属層からなるｐ側電極５６を形成することによって、発熱発生部であるリッジ部４２ａおよび４２ｂ上に半導体からなるｐ型コンタクト層を介してｐ側電極を形成する第３実施形態に比べて、放熱特性をより向上させることができる。
【００７１】
なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。
【００７２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７３】
たとえば、上記実施形態では、電流ブロック層として機能する半導体埋め込み層の材料として、レーザ発振波長に対して光吸収層としても機能するＧａＡｓを用いたが、本発明はこれに限らず、光吸収層として機能しないＩｎＡｌＰやＡｌ組成の高いＡｌＧａＡｓ（たとえば、Ａｌ組成８０％以上）、または、これらを含む積層材料により半導体埋め込み層を形成するようにしてもよい。これにより、光損失の少ない高効率な集積型半導体レーザ素子を得ることができる。
【００７４】
また、上記第３実施形態および第４実施形態では、７９０ｎｍ帯の発振波長（赤外）を有する複数の半導体レーザ素子部をモノリシックに集積した例について説明したが、本発明はこれに限らず、６６０ｎｍ帯の発振波長（赤色）を有する複数の半導体レーザ素子部をモノリシックに集積する場合にも適用可能である。
【００７５】
また、上記実施形態では、素子分離領域に形成する絶縁膜として、ＳｉＯ2膜を用いたが、本発明はこれに限らず、ＳｉＮやＴｉＯ2などの他の絶縁膜を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積型半導体レーザ素子を示した断面図である。
【図２】図１に示した第１実施形態による集積型半導体レーザ素子の第１半導体レーザ層の詳細構造を示した断面図である。
【図３】図１に示した第１実施形態による集積型半導体レーザ素子の第２半導体レーザ層の詳細構造を示した断面図である。
【図４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】本発明の第２実施形態による集積型半導体レーザ素子を示した断面図である。
【図１４】本発明の第３実施形態による集積型半導体レーザ素子を示した断面図である。
【図１５】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１６】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１７】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１８】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１９】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２０】本発明の第４実施形態による集積型半導体レーザ素子を示した断面図である。
【図２１】従来の集積型半導体レーザ素子を示した断面図である。
【図２２】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２３】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２４】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２５】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２６】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２７】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２８】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２９】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３０】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３１】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【符号の説明】
１、４１ ｎ型ＧａＡｓ基板（基板）
２ 第１半導体レーザ層（第１半導体レーザ素子部）
３ 第２半導体レーザ層（第２半導体レーザ素子部）
２ａ、４２ａ リッジ部（第１リッジ部）
３ａ、４２ｂ リッジ部（第２リッジ部）
５、４５ ｐ型コンタクト層（第１半導体コンタクト層、第２半導体コンタクト層）
６、１６、４６、５６ ｐ側電極（第１電極層、第２電極層）
８、４８ 絶縁膜
４２ 半導体レーザ層
４７ ｎ側電極
【発明の属する技術分野】
この発明は、半導体レーザ素子および半導体レーザ素子の製造方法に関し、特に、素子分離領域を挟むように第１半導体レーザ素子部および第２半導体レーザ素子部が形成された半導体レーザ素子および半導体レーザ素子の製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＤ（コンパクトディスク）とＤＶＤ（デジタル多用途ディスク）をともに再生することが可能な光ディスクシステムが知られている。このような光ディスクシステムでは、光源として、ＣＤ用の赤外光（波長〜７９０ｎｍ）とＤＶＤ用の赤色光（波長〜６６０ｎｍ）とを同一素子で出射することが可能な多波長半導体レーザが用いられる。このような多波長半導体レーザとしては、同一素子内に２種類の半導体レーザチップをハイブリッドに集積した素子と、１チップ内に複数の半導体レーザをモノリシックに集積した集積型半導体レーザとが知られている。しかし、２種類の半導体レーザチップを同一素子内にハイブリッドに集積した素子では、ビーム間隔のばらつきなどの問題があるため、従来では、１チップ内に複数の半導体レーザをモノリシックに集積した集積型半導体レーザ（たとえば、特許文献１および特許文献２）を用いることが主流になっている。
【０００３】
上記特許文献１には、基板の一部に達する素子分離溝を隔てて複数の半導体レーザ素子部がモノリシックに集積された集積型半導体レーザ素子が開示されている。
【０００４】
図２１は、従来の基板の一部に達する素子分離溝を隔てて複数の半導体レーザ素子部がモノリシックに集積された集積型半導体レーザ素子を示した断面図である。まず、図２１を参照して、従来の集積型半導体レーザ素子では、基板１０１上に、基板１０１の一部に達する素子分離溝１５０を挟むように、第１半導体レーザ層１０２および第２半導体レーザ層１０３が形成されている。第１半導体レーザ層１０２は、赤外光を発振するためのものであり、第２半導体レーザ層１０３は、赤色光を発振するためのものである。第１半導体レーザ層１０２のリッジ部１０２ａおよび第２半導体レーザ層１０３のリッジ部１０３ａの側面を覆うように、電流ブロック層として機能する半導体埋め込み層１０４が形成されている。半導体埋め込み層１０４上には、リッジ部１０２ａの上面上およびリッジ部１０３ａの上面上にそれぞれ接触するように、２つのコンタクト層１０５が形成されている。２つのコンタクト層１０５上には、それぞれ、表面電極１０６が形成されている。また、基板１０１の裏面上には、裏面電極１０７が形成されている。
【０００５】
図２２〜図３１は、図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２１〜図３１を参照して、従来の集積型半導体レーザ素子の製造プロセスについて説明する。
【０００６】
まず、図２２に示すように、基板１０１上の全面に第１半導体レーザ層１０２を形成した後、第１半導体レーザ層１０２上の所定領域にレジスト１０８を形成する。レジスト１０８をマスクとして第１半導体レーザ層１０２をエッチングすることによって、第１半導体レーザ層１０２の不要部分を除去する。これにより、図２３に示されるような形状が得られる。この後、レジスト１０８を除去する。
【０００７】
次に、図２４に示すように、基板１０１および第１半導体レーザ層１０２を覆うように、第２半導体レーザ層１０３を形成する。そして、第２半導体レーザ層１０３上の所定領域に、レジスト１０９を形成する。レジスト１０９をマスクとして、第２半導体レーザ層１０３をエッチングすることによって、第２半導体レーザ層１０３の不要部分を除去する。これにより、図２５に示されるような、第１半導体レーザ層１０２と第２半導体レーザ層１０３とが所定の間隔を隔てて形成された形状が得られる。この後、レジスト１０９を除去する。
【０００８】
次に、図２６に示すように、第１半導体レーザ層１０２上および第２半導体レーザ層１０３上のリッジ部が形成される領域に、絶縁膜１１０を形成する。絶縁膜１１０をマスクとして、第１半導体レーザ層１０２および第２半導体レーザ層１０３をエッチングすることによって、図２７に示されるような、リッジ部１０２ａおよび１０３ａをそれぞれ形成する。
【０００９】
この後、図２８に示すように、絶縁膜１１０をマスクとして、電流ブロック層となる半導体埋め込み層１０４を成長させる。この後、半導体埋め込み層１０４上の所定領域にレジスト１１１を形成する。そして、レジスト１１１をマスクとして、絶縁膜１１０をエッチングすることによって、絶縁膜１１０を除去する。これにより、図２９に示されるような形状が得られる。この後、レジスト１１１を除去する。
【００１０】
次に、図３０に示すように、全面にコンタクト層１０５を形成した後、コンタクト層１０５上の所定領域にレジスト１１２を形成する。そして、レジスト１１２をマスクとして、素子分離のためのエッチングを行うことによって、図３１に示されるような、基板１０１の一部にまで達する素子分離溝１５０を形成する。この素子分離溝１５０の形成によって、半導体埋め込み層１０４およびコンタクト層１０５は左右に分離される。これにより、第１半導体レーザ層１０２上および第２半導体レーザ層上に、それぞれ、半導体埋め込み層１０４およびコンタクト層１０５が形成された構造が形成される。この後、レジスト１１２を除去する。
【００１１】
最後に、図２１に示したように、２つのコンタクト層１０５上に、それぞれ、表面電極１０６を形成する。また、基板１０１の裏面上に、裏面電極１０７を形成する。このようにして、従来の集積型半導体レーザ素子が製造される。
【００１２】
【特許文献１】
特開２００２−１２４７３４号公報
【特許文献２】
特開２００１−２４４５７３号公報
【発明が解決しようとする課題】
しかしながら、図２１に示した従来の集積型半導体レーザ素子では、基板１０１の一部にまで達する素子分離溝１５０を形成しているために、チップ化する際のへき開工程で分離溝に沿って割れてしまうという不都合がある。また、素子分離溝１５０の表面が絶縁されていないため、素子分離領域において、短絡不良やリーク電流が発生するという不都合もある。
【００１３】
そこで、素子分離領域における短絡不良やリーク電流の発生を抑制するために、素子分離溝１５０の表面に沿って絶縁膜を形成することも考えられる。しかし、絶縁膜を形成する工程を新たに追加する必要があるので、製造プロセスが複雑化するという問題点がある。
【００１４】
また、上記特許文献２には、素子分離部が基板の一部にまでは達しないとともに、リッジ部の埋め込み部と素子分離部とに絶縁膜が形成された構造が開示されている。この特許文献２に開示された構造では、素子分離部が基板の一部にまで達しないので、チップ化する際のへき開工程で分離溝に沿って割れてしまうという不都合を抑制することが可能である。また、リッジ部の埋め込み部と素子分離部とを共通の絶縁膜により形成しているため、素子分離部に絶縁膜を形成する工程を新たに追加する必要がない。そして、この素子分離部の絶縁膜により素子分離領域におけるリーク電流や短絡不良が抑制される。
【００１５】
しかしながら、上記特許文献２の構造のように、リッジ部の埋め込み部を絶縁膜により形成した場合、絶縁膜は光閉じ込め特性が不十分であるので、レーザ発振の横モードの安定性が十分でなくなるという不都合がある。このため、電流−光出力特性にキンクが発生しやすいという問題点がある。また、上記特許文献２の構造では、素子分離領域に形成された絶縁膜が剥離する場合があるという問題点もある。すなわち、上記特許文献２の構造では、絶縁膜の埋め込み部上にｐ電極が形成されているものの、ｐ電極と絶縁膜との密着性が十分ではない場合がある。この場合には、素子分離領域に形成された絶縁膜が剥離するという問題点が発生する。
【００１６】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、絶縁膜形成工程を新たに追加することなく、素子分離領域における短絡不良やリーク電流の発生を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を容易に製造し得る半導体レーザ素子の製造方法を提供することである。
【００１７】
この発明のもう１つの目的は、素子分離領域における短絡不良やリーク電流の発生を抑制するとともに、絶縁膜の剥離を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を提供することである。
【００１８】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子の製造方法は、基板上に、素子分離領域を挟むように、第１半導体レーザ素子部および第２半導体レーザ素子部を形成する工程と、第１半導体レーザ素子部の第１リッジ部が形成される領域上、第２半導体レーザ素子部の第２リッジ部が形成される領域上、および、素子分離領域をそれぞれ覆うように、絶縁膜を形成する工程と、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部をエッチングすることによって、それぞれ、第１リッジ部および第２リッジ部を形成する工程と、その後、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部の所定領域に、半導体埋め込み層を成長させる工程とを備えている。
【００１９】
この第１の局面による半導体レーザ素子の製造方法では、上記のように、第１半導体レーザ素子部の第１リッジ部が形成される領域上、第２半導体レーザ素子部の第２リッジ部が形成される領域上、および、素子分離領域をそれぞれ覆うように、絶縁膜を同時に形成した後、その絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部をエッチングすることにより、それぞれ、第１リッジ部および第２リッジ部を形成することによって、素子分離領域を覆う絶縁膜が、リッジ部を形成する際のエッチングマスクとなる絶縁膜と同時に形成されるので、新たな工程を追加することなく、素子分離領域に絶縁膜を形成することができる。これにより、新たな工程を追加することなく、素子分離領域を覆う絶縁膜により、素子分離領域における短絡不良を防止することができるとともに、素子分離領域におけるリーク電流を低減することができる。また、絶縁膜をマスクとして、第１半導体レーザ素子部および第２半導体レーザ素子部の所定領域に、半導体埋め込み層を成長させることによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。したがって、この第１の局面では、絶縁膜形成工程を新たに追加することなく、素子分離領域における短絡不良やリーク電流の発生を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を容易に製造することができる。
【００２０】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、半導体埋め込み層を成長させる工程は、絶縁膜の端部の下面および上面を覆うように、半導体埋め込み層を成長させる工程を含む。このように構成すれば、半導体埋め込み層の形成時に、半導体埋め込み層により絶縁膜の端部が取り囲まれた構造が形成されるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜が剥離するのを有効に抑制することができる。
【００２１】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、
半導体埋め込み層を成長させる工程の後、絶縁膜のうち、第１リッジ部および第２リッジ部の上面上に位置する絶縁膜を除去する工程と、その後、素子分離領域に位置する絶縁膜をマスクとして、第１リッジ部の上面および第２リッジ部の上面にそれぞれ接触する第１半導体コンタクト層および第２半導体コンタクト層を成長させる工程とをさらに備える。このように構成すれば、容易に、第１半導体コンタクト層および第２半導体コンタクト層を形成することができる。
【００２２】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、 半導体埋め込み層を成長させる工程の後、絶縁膜のうち、第１リッジ部の上面上および第２リッジ部の上面上に位置する絶縁膜を除去する工程と、その後、第１リッジ部の上面および第２リッジ部の上面にそれぞれ接触するように、金属層からなる第１電極層および第２電極層を形成する工程とをさらに備える。このように構成すれば、発熱発生部である第１リッジ部および第２リッジ部にそれぞれ直接接触するように、半導体層よりも放熱特性の良好な金属層からなる第１電極層および第２電極層を形成することができるので、第１リッジ部および第２リッジ部上に半導体コンタクト層を介して第１電極層および第２電極層を形成する場合に比べて、放熱特性をより向上させることができる。
【００２３】
この発明の第２の局面による半導体レーザ素子は、基板上に、素子分離領域を挟むように形成された第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、素子分離領域に形成された絶縁膜と、第１リッジ部および第２リッジ部の側面を覆うとともに、素子分離領域に形成された絶縁膜の端部の上面および下面を覆うように形成された半導体埋め込み層とを備えている。
【００２４】
この第２の局面による半導体レーザ素子では、上記のように、素子分離領域に絶縁膜を設けることによって、素子分離領域における短絡不良を防止することができるとともに、素子分離領域におけるリーク電流を低減することができる。また、第１リッジ部および第２リッジ部の側面を覆う半導体埋め込み層を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。また、絶縁膜の端部の上面および下面を覆うように半導体埋め込み層を形成することによって、半導体埋め込み層により絶縁膜の端部が取り囲まれた構造になるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜が剥離するのを有効に抑制することができる。したがって、この第２の局面では、素子分離領域における短絡不良やリーク電流の発生を抑制するとともに、絶縁膜の剥離を抑制し、かつ、レーザ発振の横モードの安定性を向上させることが可能な半導体レーザ素子を得ることができる。
【００２５】
上記第２の局面による半導体レーザ素子において、好ましくは、第１リッジ部および第２リッジ部の上面に接触するようにそれぞれ形成された金属層からなる第１電極層および第２電極層をさらに備える。このように構成すれば、発熱発生部である第１リッジ部および第２リッジ部にそれぞれ直接接触するように、半導体層よりも放熱特性の良好な金属層からなる第１電極層および第２電極層を形成することができるので、第１リッジ部および第２リッジ部上に半導体コンタクト層を介して第１電極層および第２電極層を形成する場合に比べて、放熱特性をより向上させることができる。
【００２６】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２７】
（第１実施形態）
図１は、本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。まず、図１を参照して、この第１実施形態による集積型半導体レーザ素子では、７９０ｎｍ帯（赤外光）半導体レーザと、６６０ｎｍ帯（赤色光）半導体レーザとがモノリシックに集積されている。具体的には、ｎ型ＧａＡｓ基板１上に、発振波長７９０ｎｍ（赤外光）に対応するダブルへテロ構造を有するとともに、凸型突起部（リッジ部２ａ）を有する第１半導体レーザ層２が形成されている。また、第１半導体レーザ層２と、素子分離領域５０を挟むように所定の間隔を隔てて、発振波長６６０ｎｍ（赤色光）に対応するダブルへテロ構造を有するとともに、凸型突起部（リッジ部３ａ）を有する第２半導体レーザ層３が形成されている。第１半導体レーザ層２は、赤外光を発振するためのものであり、第２半導体レーザ層３は、赤色光を発振するためのものである。
【００２８】
なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。また、第１半導体レーザ層２は、本発明の「第１半導体レーザ素子部」の一例であり、第２半導体レーザ層３は、本発明の「第２半導体レーザ素子部」の一例である。また、リッジ部２ａは、本発明の「第１リッジ部」の一例であり、リッジ部３ａは、本発明の「第２リッジ部」の一例である。
【００２９】
図２は、図１に示した第１実施形態による集積型半導体レーザ素子の第１半導体レーザ層の詳細構造を示した断面図であり、図３は、図１に示した第１実施形態による集積型半導体レーザ素子の第２半導体レーザ層の詳細を示した断面図である。まず、第１半導体レーザ層２は、図２に示すように、約１．５μｍの厚みを有するｎ型Ａｌ0.45Ｇａ0.55Ａｓからなるｎ型クラッド層２１と、ＭＱＷ発光層２２と、約０．２μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第１クラッド層２３と、約２０ｎｍの厚みを有するＡｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４と、約１μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第２クラッド層２５と、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層２６とを含んでいる。
【００３０】
また、ＭＷＱ発光層２２は、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｎ側光ガイド層２２ａと、約７ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなる４つの障壁層２２ｂおよび約７ｎｍの厚みを有するＡｌ0.1Ｇａ0.9Ａｓからなる５つの井戸層２２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｐ側光ガイド層２２ｄとから構成される。
【００３１】
また、第２半導体レーザ層３は、図３に示すように、約１．５μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３１と、ＭＱＷ発光層３２と、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第１クラッド層３３と、約５０ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４と、約１μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第２クラッド層３５と、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐからなるキャップ層３６とを含んでいる。
【００３２】
また、ＭＱＷ発光層３２は、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｎ側光ガイド層３２ａと、約６ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなる２つの障壁層３２ｂおよび約６ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなる３つの井戸層３２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｐ側光ガイド層３２ｄとから構成されている。
【００３３】
ここで、第１実施形態では、素子分離領域５０における第１半導体レーザ層２の側面と第２半導体レーザ層３の側面とｎ型ＧａＡｓ基板１の上面とを覆うように、約０．２μｍの厚みを有するＳｉＯ2膜からなる絶縁膜８が形成されている。また、第１半導体レーザ層２のリッジ部２ａの側面および第２半導体レーザ層３のリッジ部３ａの側面を覆うように、約１μｍの厚みを有するｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４が形成されている。また、第１実施形態では、半導体埋め込み層４が、素子分離領域５０の絶縁膜８の両方の端部の上面および下面を覆うように形成されている。
【００３４】
また、半導体埋め込み層４上には、リッジ部２ａおよび３ａにそれぞれ接触するように、約１．５μｍの厚みを有するｐ型ＧａＡｓからなる２つのｐ型コンタクト層５が形成されている。なお、この２つのｐ型コンタクト層５は、それぞれ、本発明の「第１半導体コンタクト層」および「第２半導体コンタクト層」の一例である。２つのｐ型コンタクト層５上には、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極６が形成されている。この２つのｐ型コンタクト層５上に形成された２つのｐ側電極６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７が形成されている。
【００３５】
第１実施形態による集積型半導体レーザ素子では、上記のように、素子分離領域５０に絶縁膜８を設けることによって、素子分離領域５０における短絡不良を防止することができるとともに、素子分離領域５０におけるリーク電流を低減することができる。また、リッジ部２ａおよび３ａの側面を覆うｎ型ＧａＡｓからなる半導体埋め込み層４を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるので、電流−光出力特性にキンクが発生するのを抑制することができる。また、素子分離領域５０に形成された絶縁膜８の両方の端部の上面および下面を覆うように半導体埋め込み層４を形成することによって、半導体埋め込み層４により絶縁膜８の端部が取り囲まれた構造になるので、絶縁膜の上面の一部上のみに電極が形成される従来の構造と異なり、絶縁膜８が剥離するのを有効に抑制することができる。
【００３６】
図４〜図１２は、図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。以下、図１〜図１２を参照して、第１実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００３７】
まず、図４に示すように、ｎ型ＧａＡｓ基板１上の全面に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法を用いて、ＡｌＧａＡｓ系半導体で構成される発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する第１半導体レーザ層２を形成する。具体的には、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上の全面に、図２に示すように、約１．５μｍの厚みを有するｎ型Ａｌ0.45Ｇａ0.55Ａｓからなるｎ型クラッド層２１と、ＭＱＷ発光層２２と、約０．２μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第１クラッド層２３と、約２０ｎｍの厚みを有するＡｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４と、約１μｍの厚みを有するｐ型Ａｌ0.45Ｇａ0.55Ａｓからなるｐ型第２クラッド層２５と、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層２６とを順次成長させる。
【００３８】
なお、ＭＱＷ発光層２２を形成する際には、ＭＯＣＶＤ法を用いて、図２に示すように、ｎ型クラッド層２１上に、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｎ側光ガイド層２２ａと、約７ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなる４つの障壁層２２ｂおよび約７ｎｍの厚みを有するＡｌ0.1Ｇａ0.9Ａｓからなる５つの井戸層２２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有するＡｌ0.35Ｇａ0.65Ａｓからなるｐ側光ガイド層２２ｄとを順次成長させる。
【００３９】
この後、図４に示すように、第１半導体レーザ層２上の所定領域にレジスト９を形成する。そして、レジスト９をマスクとして、第１半導体レーザ層２を、リン酸と過酸化水素水との混合液を用いてウェットエッチングすることによって、図５に示されるような形状が得られる。この後、レジスト９を除去する。
【００４０】
次に、図６に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上および第１半導体レーザ層２上に、ＡｌＧａＩｎＰ系半導体で構成される発振波長６６０ｎｍ（赤色）に対応するダブルへテロ構造を有する第２半導体レーザ層３を形成する。具体的には、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上および第１半導体レーザ層２上に、図３に示したように、約１．５μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３１と、ＭＱＷ発光層３２と、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第１クラッド層３３と、約５０ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４と、約１μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｐ型第２クラッド層３５と、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐからなるキャップ層３６とを順次成長させる。
【００４１】
なお、ＭＱＷ発光層３２を形成する際には、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｎ側光ガイド層３２ａと、約６ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなる２つの障壁層３２ｂおよび約６ｎｍの厚みを有するＩｎ0.5Ｇａ0.5Ｐからなる３つの井戸層３２ｃが交互に積層されたＭＱＷ活性層と、約５０ｎｍの厚みを有する（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなるｐ側光ガイド層３２ｄとを順次成長させる。
【００４２】
この後、図６に示したように、第２半導体レーザ層３上の所定領域にレジスト１０を形成する。その後、レジスト１０をマスクとして、第２半導体レーザ層３を、臭化水素酸と塩酸と水との混合液によりウェットエッチングすることによって、図７に示されるような、素子分離領域５０を隔てて第１半導体レーザ層２と第２半導体レーザ層３とが形成された構造が得られる。この後、レジスト１０を除去する。
【００４３】
次に、図８に示すように、リッジ部形成領域および素子分離領域５０に、プラズマＣＶＤ法を用いて、ＳｉＯ2膜からなる絶縁膜８を約０．２μｍの厚みで形成する。
【００４４】
次に、図９に示すように、この絶縁膜８をマスクとして、まず、ＡｌＧａＩｎＰ系半導体をエッチングしないエッチャント（リン酸と過酸化水素水との混合液）を用いて、ＡｌＧａＡｓ系半導体からなる第１半導体レーザ層２を、Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４（図２参照）をエッチングストッパとしてウェットエッチングする。これにより、第１半導体レーザ層２にリッジ部２ａを形成する。続いて、絶縁膜８をマスクとして、ＡｌＧａＡｓ系半導体をエッチングしないエッチャント（臭化水素酸と水との混合液）を用いて、ＡｌＧａＩｎＰ系半導体からなる第２半導体レーザ層３を、Ｉｎ0.5Ｇａ0.5Ｐからなるエッチングストップ層３４をエッチングストッパとしてウェットエッチングする。これにより、第２半導体レーザ層３にリッジ部３ａを形成する。
【００４５】
次に、図１０に示すように、ＭＯＣＶＤ法を用いて、絶縁膜８をマスクとして、素子分離領域５０とリッジ部２ａ、３ａの上面とを除く領域に、ｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４を約１μｍの厚みで選択的に形成する。この際、絶縁膜８の上部両端部近傍では、絶縁膜８の下面のみならず上面にも半導体埋め込み層４が横方向成長により形成される。この後、リッジ部２ａおよび３ａに位置する絶縁膜８以外の領域上に、レジスト１１を形成する。レジスト１１をマスクとして、リッジ部２ａおよび３ａに位置する絶縁膜８をフッ酸によりウェットエッチングすることにより除去する。これにより、図１１に示されるような形状が得られる。この後、レジスト１１を除去する。
【００４６】
次に、図１２に示すように、ＭＯＣＶＤ法を用いて、第１半導体レーザ層２のリッジ部２ａと、第２半導体レーザ層３のリッジ部３ａとに、それぞれ接触するｐ型ＧａＡｓからなるｐ型コンタクト層５を約１．５μｍの厚みで成長させる。
【００４７】
最後に、図１に示したように、蒸着法を用いて、第１半導体レーザ層２の上方に位置するｐ型コンタクト層５上および第２半導体レーザ層３の上方に位置するｐ型コンタクト層５上に、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極６を形成する。そして、ｎ型ＧａＡｓ基板１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７を形成する。このようにして、第１実施形態による集積型半導体レーザ素子が製造される。
【００４８】
第１実施形態による集積型半導体レーザ素子の製造プロセスでは、上記のように、素子分離領域５０を覆う絶縁膜８を、リッジ部２ａおよび３ａを形成する際のエッチングマスクとなる絶縁膜８と同時に形成することによって、新たな工程を追加することなく、素子分離領域５０に絶縁膜８を形成することができる。これにより、新たな工程を追加することなく、素子分離領域５０を覆う絶縁膜８により、素子分離領域５０における短絡不良を防止することができるとともに、素子分離領域５０におけるリーク電流を低減することができる。
【００４９】
また、絶縁膜８をマスクとして半導体埋め込み層４を横方向に選択成長させることによって、半導体埋め込み層４の形成時に、容易に、素子分離領域５０に位置する絶縁膜８の両方の端部の上面および下面を覆う半導体埋め込み層４を形成することができる。これにより、製造プロセスを複雑化させることなく、素子分離領域５０に位置する絶縁膜８の剥離を有効に抑制することができる。
【００５０】
（第２実施形態）
図１３は、本発明の第２実施形態による集積型半導体レーザ素子を示した断面図である。図１３を参照して、この第２実施形態では、上記第１実施形態と異なり、リッジ部２ａおよび３ａの上面に直接接触するようにｐ側電極１６を形成する場合について説明する。なお、第２実施形態のｐ側電極１６以外の各層の組成および膜厚ならびに構造は、第１実施形態と同様である。
【００５１】
この第２実施形態では、半導体埋め込み層４上に、発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する第１半導体レーザ層２のリッジ部２ａと、発振波長６６０ｎｍ（赤色）に対応するダブルへテロ構造を有する第２半導体レーザ層３のリッジ部３ａとに、直接接触するように、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１６が形成されている。この２つのｐ側電極１６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｐ側電極１６とリッジ部２ａおよび３ａとの接触部の両側部には、空洞部１７が形成されている。
【００５２】
第２実施形態による集積型半導体レーザ素子の製造プロセスとしては、まず、図４〜図１１に示した第１実施形態と同様のプロセスを用いて、図１１に示した構造を形成する。この後、レジスト１１を除去する。そして、図１３に示すように、蒸着法を用いて、半導体埋め込み層４上の所定領域に、リッジ部２ａおよび３ａの上面に直接接触するように、ＣｒＡｕ層とＡｕ層とからなるｐ側電極１６を形成する。このとき、蒸着法は、方向性があるため、ｐ側電極１６とリッジ部２ａおよび３ａとの接触部の両側部には、ｐ側電極１６は形成されずに空洞部１７が形成される。この後、ｎ型ＧａＡｓ基板１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極７を形成する。これにより、第２実施形態による集積型半導体レーザ素子が製造される。
【００５３】
第２実施形態では、上記のように、リッジ部２ａおよび３ａの上面にそれぞれ直接接触するように、半導体層よりも放熱特性の格段に優れた金属層からなるｐ側電極１６を形成することによって、発熱発生部であるリッジ部２ａおよび３ａ上に半導体からなるｐ型コンタクト層を介してｐ側電極を形成する第１実施形態に比べて、放熱特性をより向上させることができる。
【００５４】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００５５】
（第３実施形態）
図１４は、本発明の第３実施形態による集積型半導体レーザ素子を示した断面図である。図１４を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、同じ種類の半導体レーザをモノリシックに複数個集積した集積型半導体レーザ素子について説明する。
【００５６】
具体的には、この第３実施形態による集積型半導体レーザ素子では、図１４に示すように、ｎ型ＧａＡｓ基板４１上に、発振波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有するとともに、所定の間隔を隔ててリッジ部４２ａおよび４２ｂを有する２つの半導体レーザ素子部を含む半導体レーザ層４２が形成されている。この半導体レーザ層４２は、図２に示した第１実施形態による第１半導体レーザ層２と同様の組成および膜厚を有する各層からなる。また、隣接するリッジ部４２ａと４２ｂとの間に位置する素子分離領域６０には、凸部４２ｃが形成されている。なお、ｎ型ＧａＡｓ基板４１は、本発明の「基板」の一例である。また、半導体レーザ層４２の２つの半導体レーザ素子部は、それぞれ、本発明の「第１半導体レーザ素子部」および「第２半導体レーザ素子部」の一例である。また、リッジ部４２ａは、本発明の「第１リッジ部」の一例であり、リッジ部４２ｂは、本発明の「第２リッジ部」の一例である。
【００５７】
ここで、第３実施形態では、素子分離領域６０に位置する凸部４２ｃの上面上には、約０．２μｍの厚みを有するＳｉＯ2膜からなる絶縁膜４８が形成されている。また、リッジ部４２ａ、４２ｂおよび凸部４２ｃの側面を覆うように、約１μｍの厚みを有するｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４４が形成されている。この半導体埋め込み層４４は、絶縁膜４８の両端部の上面および下面を覆うように形成されている。
【００５８】
また、半導体埋め込み層４４上には、リッジ部４２ａおよび４２ｂの上面にそれぞれ接触するように、約１．５μｍの厚みを有するｐ型ＧａＡｓからなる２つのｐ型コンタクト層４５が形成されている。なお、この２つのｐ型コンタクト層４５は、それぞれ、本発明の「第１半導体コンタクト層」および「第２半導体コンタクト層」の一例である。この２つのｐ型コンタクト層４５は、素子分離領域６０で分離されている。また、リッジ部４２ａの上方に位置するｐ型コンタクト層４５上と、リッジ部４２ｂの上方に位置するｐ型コンタクト層４５上とには、それぞれ、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極４６が形成されている。この２つのｐ型コンタクト層４５上に形成される２つのｐ側電極４６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。そして、ｎ型ＧａＡｓ基板４１の裏面上には、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７が形成されている。
【００５９】
第３実施形態では、上記のように、複数の同じ赤外半導体レーザ素子部が素子分離領域６０を隔てて隣接して形成される場合に、素子分離領域６０に絶縁膜４８を形成することによって、ｐ型コンタクト層４５と半導体レーザ層４２の凸部４２ｃとが接触するのを防止することができるので、リーク電流を低減することができる。また、リッジ部４２ａおよび４２ｂの側面を覆う半導体埋め込み層４４を形成することによって、絶縁膜からなる埋め込み層を形成する場合に比べて、光閉じ込め特性を向上させることができる。これにより、レーザ発振の横モードの安定性を向上させることができるとともに、電流−光出力特性にキンクが発生するのを抑制することができる。また、絶縁膜４８の両端部の上面および下面を覆うように半導体埋め込み層４４を形成することによって、半導体埋め込み層４４により絶縁膜４８の端部が取り囲まれた構造になるので、絶縁膜の上面上の一部のみに電極が形成される従来の構造と異なり、絶縁膜４８が剥離するのを抑制することができる。
【００６０】
図１５〜図１９は、図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。以下、図１４〜図１９を参照して、第３実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００６１】
まず、図１５に示すように、ｎ型ＧａＡｓ基板４１上に、ＭＯＣＶＤ法を用いて、図２に示した構造を有するＡｌＧａＡｓ系半導体で構成される半導体レーザ層４２を形成する。その後、プラズマＣＶＤ法を用いて、半導体レーザ層４２上のリッジ形成領域および素子分離領域に、ＳｉＯ2膜からなる絶縁膜４８を約０．２μｍの厚みで形成する。この絶縁膜４８をマスクとして、リン酸と過酸化水素水との混合液を用いて、ＡｌＧａＡｓ系半導体からなる半導体レーザ層４２を、Ａｌ0.7Ｇａ0.3Ａｓからなるエッチングストップ層２４（図２参照）をエッチングストッパとしてウェットエッチングする。これにより、図１６に示されるような、リッジ部４２ａおよび４２ｂと、凸部４２ｃとを形成する。
【００６２】
次に、図１７に示すように、絶縁膜４８をマスクとして、素子分離領域６０とリッジ部４２ａ、４３ａの上面とを除く領域に、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓからなる電流ブロック層として機能する半導体埋め込み層４４を約１μｍの厚みで成長させる。この時、半導体埋め込み層４４の横方向成長によって、素子分離領域６０に位置する絶縁膜４８の両端部の上面および下面が半導体埋め込み層４４によって囲まれた形状が形成される。この後、リッジ部４２ａおよび４２ｂ上に位置する絶縁膜４８が形成される領域以外の領域を覆うように、レジスト４９を形成する。
【００６３】
次に、レジスト４９をマスクとして、リッジ部４２ａおよび４２ｂ上に位置する絶縁膜４８を、フッ酸によるウェットエッチングにより除去することにより、図１８に示されるような形状が得られる。この後、レジスト４９を除去する。
【００６４】
次に、図１９に示すように、ＭＯＣＶＤ法を用いて、半導体埋め込み層４４上に、リッジ部４２ａおよび４２ｂにそれぞれ接触するように、ｐ型ＧａＡｓ層からなるｐ型コンタクト層４５を約１．５μｍの厚みで成長させる。
【００６５】
最後に、図１４に示したように、リッジ部４２ａ上に位置するｐ型コンタクト層４５上と、リッジ部４２ｂ上に位置するｐ型コンタクト層４５上とに、それぞれ、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極４６を形成する。そして、ｎ型ＧａＡｓ基板４１の裏面上に、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７を形成する。
【００６６】
第３実施形態による製造プロセスでは、上記のように、素子分離領域６０を覆う絶縁膜４８を、リッジ部４２ａおよび４２ｂを形成する際のエッチングマスクとなる絶縁膜４８と同時に形成することによって、新たな工程を追加することなく、素子分離領域６０に絶縁膜４８を形成することができる。これにより、新たな工程を追加することなく、素子分離領域６０に形成される絶縁膜４８によって、ｐ型コンタクト層４５と半導体レーザ層４２の凸部４２ｃとが接触するのが防止されるので、リーク電流が発生するのを抑制することができる。また、絶縁膜４８をマスクとして、半導体埋め込み層４４を横方向成長させることによって、素子分離領域６０に位置する絶縁膜４８の両端部の上面および下面が半導体埋め込み層４４によって埋め込まれた構造になるので、製造プロセスを複雑化させることなく、素子分離領域６０の絶縁膜４８が剥離するのを有効に抑制することができる。
【００６７】
（第４実施形態）
図２０は、本発明の第４実施形態による集積型半導体レーザ素子を示した断面図である。図２０を参照して、この第４実施形態では、上記第３実施形態において、リッジ部４２ａおよび４２ｂの上面に直接接触するように、ｐ側電極５６を形成した場合の例について説明する。第４実施形態のｐ側電極５６以外の各層の組成および膜厚ならびに構造は、第３実施形態と同様である。
【００６８】
この第４実施形態による集積型半導体レーザ素子では、発光波長７９０ｎｍ（赤外）に対応するダブルへテロ構造を有する半導体レーザ層４２のリッジ部４２ａおよび４２ｂの上面に直接接触するとともに、半導体埋め込み層４４上に延びるように、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極５６が形成されている。この２つのｐ側電極５６は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、ｐ側電極５６とリッジ部４２ａおよび４２ｂとの接触部の両側部には、空洞部５７が形成されている。
【００６９】
この第４実施形態による集積型半導体レーザ素子の製造プロセスとしては、まず、図１５〜図１８に示した第３実施形態の製造プロセスと同様のプロセスを用いて、図１８に示した構造を形成する。その後、レジスト４９を除去する。そして、図２０に示すように、蒸着法を用いて、半導体埋め込み層４４上に、リッジ部４２ａおよび４２ｂの上面にそれぞれ接触するように、下から上に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極５６を形成する。このとき、蒸着法は、方向性があるため、ｐ側電極５６とリッジ部４２ａおよび４２ｂとの接触部の両側部には、ｐ側電極５６は形成されずに空洞部５７が形成される。この後、ｎ型ＧａＡｓ基板４１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板４１の裏面側から、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極４７を形成する。これにより、第４実施形態による集積型半導体レーザ素子が製造される。
【００７０】
この第４実施形態では、上記のように、リッジ部４２ａおよび４２ｂの上面にそれぞれ直接接触するように、半導体層よりも放熱特性の格段に優れた金属層からなるｐ側電極５６を形成することによって、発熱発生部であるリッジ部４２ａおよび４２ｂ上に半導体からなるｐ型コンタクト層を介してｐ側電極を形成する第３実施形態に比べて、放熱特性をより向上させることができる。
【００７１】
なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。
【００７２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７３】
たとえば、上記実施形態では、電流ブロック層として機能する半導体埋め込み層の材料として、レーザ発振波長に対して光吸収層としても機能するＧａＡｓを用いたが、本発明はこれに限らず、光吸収層として機能しないＩｎＡｌＰやＡｌ組成の高いＡｌＧａＡｓ（たとえば、Ａｌ組成８０％以上）、または、これらを含む積層材料により半導体埋め込み層を形成するようにしてもよい。これにより、光損失の少ない高効率な集積型半導体レーザ素子を得ることができる。
【００７４】
また、上記第３実施形態および第４実施形態では、７９０ｎｍ帯の発振波長（赤外）を有する複数の半導体レーザ素子部をモノリシックに集積した例について説明したが、本発明はこれに限らず、６６０ｎｍ帯の発振波長（赤色）を有する複数の半導体レーザ素子部をモノリシックに集積する場合にも適用可能である。
【００７５】
また、上記実施形態では、素子分離領域に形成する絶縁膜として、ＳｉＯ2膜を用いたが、本発明はこれに限らず、ＳｉＮやＴｉＯ2などの他の絶縁膜を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積型半導体レーザ素子を示した断面図である。
【図２】図１に示した第１実施形態による集積型半導体レーザ素子の第１半導体レーザ層の詳細構造を示した断面図である。
【図３】図１に示した第１実施形態による集積型半導体レーザ素子の第２半導体レーザ層の詳細構造を示した断面図である。
【図４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】本発明の第２実施形態による集積型半導体レーザ素子を示した断面図である。
【図１４】本発明の第３実施形態による集積型半導体レーザ素子を示した断面図である。
【図１５】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１６】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１７】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１８】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１９】図１４に示した第３実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２０】本発明の第４実施形態による集積型半導体レーザ素子を示した断面図である。
【図２１】従来の集積型半導体レーザ素子を示した断面図である。
【図２２】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２３】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２４】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２５】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２６】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２７】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２８】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２９】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３０】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３１】図２１に示した従来の集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【符号の説明】
１、４１ ｎ型ＧａＡｓ基板（基板）
２ 第１半導体レーザ層（第１半導体レーザ素子部）
３ 第２半導体レーザ層（第２半導体レーザ素子部）
２ａ、４２ａ リッジ部（第１リッジ部）
３ａ、４２ｂ リッジ部（第２リッジ部）
５、４５ ｐ型コンタクト層（第１半導体コンタクト層、第２半導体コンタクト層）
６、１６、４６、５６ ｐ側電極（第１電極層、第２電極層）
８、４８ 絶縁膜
４２ 半導体レーザ層
４７ ｎ側電極
Claims (6)
- 基板上に、素子分離領域を挟むように、第１半導体レーザ素子部および第２半導体レーザ素子部を形成する工程と、
前記第１半導体レーザ素子部の第１リッジ部が形成される領域上、前記第２半導体レーザ素子部の第２リッジ部が形成される領域上、および、前記素子分離領域をそれぞれ覆うように、絶縁膜を同時に形成する工程と、
前記絶縁膜をマスクとして、前記第１半導体レーザ素子部および前記第２半導体レーザ素子部をエッチングすることによって、それぞれ、前記第１リッジ部および前記第２リッジ部を形成する工程と、
その後、前記絶縁膜をマスクとして、前記第１半導体レーザ素子部および前記第２半導体レーザ素子部の所定領域に、半導体埋め込み層を成長させる工程とを備えた、半導体レーザ素子の製造方法。 - 前記半導体埋め込み層を成長させる工程は、
前記絶縁膜の端部の下面および上面を覆うように、前記半導体埋め込み層を成長させる工程を含む、請求項１に記載の半導体レーザ素子の製造方法。 - 前記半導体埋め込み層を成長させる工程の後、前記絶縁膜のうち、前記第１リッジ部および前記第２リッジ部の上面上に位置する絶縁膜を除去する工程と、
その後、前記素子分離領域に位置する前記絶縁膜をマスクとして、前記第１リッジ部の上面および前記第２リッジ部の上面にそれぞれ接触する第１半導体コンタクト層および第２半導体コンタクト層を成長させる工程とをさらに備える、請求項１または２に記載の半導体レーザ素子の製造方法。 - 前記半導体埋め込み層を成長させる工程の後、前記絶縁膜のうち、前記第１リッジ部の上面上および前記第２リッジ部の上面上に位置する絶縁膜を除去する工程と、
その後、前記第１リッジ部の上面および前記第２リッジ部の上面にそれぞれ接触するように、金属層からなる第１電極層および第２電極層を形成する工程とをさらに備える、請求項１または２に記載の半導体レーザ素子の製造方法。 - 基板上に、素子分離領域を挟むように形成された第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、
前記素子分離領域に形成された絶縁膜と、
前記第１リッジ部および前記第２リッジ部の側面を覆うとともに、前記素子分離領域に形成された絶縁膜の端部の上面および下面を覆うように形成された半導体埋め込み層とを備えた、半導体レーザ素子。 - 前記第１リッジ部および前記第２リッジ部の上面に接触するようにそれぞれ形成された金属層からなる第１電極層および第２電極層をさらに備える、請求項５に記載の半導体レーザ素子。
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