JP4043125B2 - セル処理装置及びａｔｍ交換機及びセル廃棄方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はセル処理装置及びATM交換機及びセル廃棄方法に係わり、特に、ATM(非同期転送モード)を用いた通信分野におけるAALtype2セルを取り扱うセル処理装置及びATM交換機及びセル廃棄方法に関する。
【０００２】
【従来の技術】
ATM伝送では、ATMセルのペイロードに情報を詰め込み、該ATMセルを予め設定したATMコネクションを介して伝送することにより情報の伝送を行う。すなわち、ATMセルのヘッダに宛先情報（VPI/VCI：仮想パス識別子／仮想チャネル識別子）が埋め込まれ、該VPI/VCIに従ってATMセルはATMネットワーク内の所定のATMコネクションを介して伝送され、これによりペイロードに詰め込まれた情報が伝送される。
【０００３】
ところで、移動通信の分野では通信帯域の有効利用を図るため、データを圧縮処理により低ビットレートのデータ形式に変換して伝送する。このような低速ビットレートの情報を標準のATMセルのペイロードに埋め込むと、一つのATMセルのペイロードがデータで満たされるのに時間を要する。このため、データの遅延を生じ、通信の品質低下を招くおそれがある。そこで、低ビットレートの情報を少ない遅延で伝送可能な方式として、AALtype2と呼ばれる多重転送方式が、ITU-T I.363.2により勧告されている。このAALtype2は、移動通信ネットワークで使用されるような低ビットレート情報の転送に適しており、低遅延かつ帯域の有効利用を図ることができる転送方法である。
【０００４】
図５４及び図５５はAALtype2のフォーマット説明図であり、図５６はAALtype2による転送方式の概念図である。図５４に示すように、AALtype2形式のセルは、標準セルヘッダと標準セルペイロードで構成され、標準セルペイロードに１バイトのスタートフィールドSTFと１以上のショートセルがマッピングされる。スタートフィールドSTFは、(1) 最初のショートセル先頭位置を示すポインタ（オフセット値）が格納されるオフセットフィールドOFS、 (2) １ビットシーケンス番号を記憶するフィールドSN、(3) パリティフィールドＰで構成される。
ショートセルは、固定長のショートセルヘッダと可変長のショートセルペイロードで構成され、ショートセルヘッダには、(1) ショートセルコネクションを識別するためのCID（ショートセルコネクション識別子）、(2) ショートセルのペイロード長を示す長さ表示（LI：Length Indicator)、(3) ユーザ・ユーザ識別子UUI等が埋め込まれ、ショートセルペイロードには、上記した低ビットレートの情報が埋め込まれる。尚、LIはショートパケット長より４を引いた数である。
【０００５】
AALtype2セルには、複数個のショートセルが多重化された状態で格納される。このとき、ショートセルの一部が一個のAALtype2セルのペイロードに収まりきらない場合には、図５６に示すように、ショートセルの残りの部分が次のAALtype2セルにマッピングされる（「オーバーラップ」と称する）。そして、AALtype2セルは、ヘッダに格納されたVPI/VCIに従って所定のATMコネクション上を伝送される。
【０００６】
ところで、AALtype2セルをATMコネクションで伝送する場合、以下の問題がある。即ち、AALtype2セルのペイロードには上述のように異なるCIDを持つ複数個のショートセルが多重される。しかし、ATM交換機はATMセル単位でスイッチングするものであるため、個々のショートセル単位でスイッチングを行うことができず、各ショートセルを所望の宛先へ伝送することができない。
そこで、ATM交換機は入力されたAALtype2セルから複数個のショートセルを抽出し、各ショートセルを一つずつペイロードに格納したATM標準セル（「パーシャルフィルセル」と称する）を複数個生成し(図５７参照)、このパーシャルフィルセル毎にATMスイッチでスイッチングを行うことにより、ショートセル単位でのスイッチングを可能にしている。ATMスイッチでスイッチングされたパーシャルフィルセルは該ATMスイッチの出力側に設けられたメモリに一時的に格納され、適宜AAL2typeセル形式に復元されて回線に送出される。この場合、パーシャルフィルセルがメモリに長時間滞留すると、メモリが満杯になって新たなパーシャルフィルセルを記憶できず誤動作が発生する。そこで、メモリの有効利用及び誤動作発生を防止するために、長時間滞留するパーシャルフィルセルを廃棄する制御が必要になる。
【０００７】
図５８はかかるセル遅延廃棄制御を実現する従来の概略構成図である。図中、１０１は空アドレス管理FIFO部、１０２は入力データ、データ到着時刻を空きアドレスに格納すると共に、入力データの到来順を示すチェーンデータ（図示せず）を記憶する入力データ格納メモリ部、１０３は現在時刻を監視する時刻カウンタ部（タイマ）、１０４はチェーン先頭位置を示すレジスタ部、１０５は現在時刻と到着時刻を比較して遅延規定時間を経過したか調べる遅延規定時間比較部、１０６は遅延規定時間を記憶するレジスタ部である。
【０００８】
空アドレス管理FIFO １０１は入力データ格納メモリ部１０２の空きアドレスを管理している。入力データ格納メモリ部１０２は、空アドレス管理FIFOから書き込みアドレスWaddを受け取り、入力データと時刻カウンタ１０３から出力するタイムススタンプ値（現在時刻）とを格納する。尚、格納されたデータは入力順にチェーンデータでつながれる。遅延規定時間比較部１０５は周期的に、(1) チェーン先頭位置レジスタ部１０４がポイントする先頭データの到着時刻と時刻カウンタ部１０３が出力する現在時刻との差分を算出し、(2) 該差分と遅延規定時間レジスタ部１０６に設定されている規定値との大小を比較し、(3) 差分が規定値をオーバしていれば、換言すれば、
(到着時刻+遅延規定時間)≦現在時刻
であれば、長時間滞留しているものとしてデータの廃棄指示を行い、該データを記憶アドレスを空きアドレスにする。以後、先頭データを次の入力順のデータとして上記遅延廃棄処理を繰り返す。
【０００９】
【発明が解決しようとする課題】
ところで、ITU-T勧告I.363.2では、4バイト長から48バイト長の可変長セルをデフォルトとして使用する事となっているが、オプションとして48バイトを超え、最大長67バイト(ショートパケットのペイロード最大長64バイト)までの情報転送を許容している。
図５９は、AALtype2形式での48バイトを超える長さのショートパケットの例を示すもので、（ａ）は64バイトのショートパケットが２セルにオーバラップした場合、(ｂ）は３セルにオーバラップした場合を示している。ATMセルペイロードの１バイト目に設けられたSTF(スタートフィールド)内のOSF(オフセット)は、ショートパケットの先頭がどの位置にあるかを示す為のもので、STFからショートパケット先頭までのオフセットバイト数を表示する。
【００１０】
従来技術では、ショートセルが48バイト以下であることを想定しており、分離装置においてATMスイッチに入力する前にAALtype2セルよりショートセルを１つづつ取り出してパーシャルフィルセルに変換し、各パーシャルフィルセルをATMスイッチに入力するものであった。しかし、ショートセルが48バイトを越えると、パーシャルフィルセルのペイロード長(すなわちATMセルのペイロード長)は１セルあたり48バイトしかないため、分離装置はペイロード長を越える長さを持つショートセルを処理することができない。つまり、従来技術では49バイトから67バイトまでの長さのショートセルを取り扱うことが不可能であった。
又、以上のように従来技術は48バイト超過の入力セルに対応しておらず、しかも、1個のパーシャルフィルセル毎に遅延廃棄処理を行うもので複数のパーシャルフィルセル毎の遅延廃棄処理ができない問題がある。
【００１１】
以上から本発明の目的は、48バイトを越える長さのショートセルを処理できるようにすることである。
本発明の別の目的は、標準ATMセルを処理する既存のATMスイッチをそのまま使用できるようにすることである。
本発明の別の目的は、48バイトを超える長さのショートパケットを２つに分割し、それぞれを第１、第２のATMセル（前半セル、後半セル）のペイロードに収容して伝送する場合、一方のATMセルが転送経路上で廃棄されたことを検出できるようにすることである。
本発明の別の目的は、シーケンス番号、コード番号、誤り検出符号を用いて一方のATMセルが伝送途中で廃棄されたことを検出することである。
本発明の別の目的は、一方のATMセルが伝送途中で廃棄されたとき他方のATMセルに収容された有意データを破棄してデータ伝送の品質管理を行えるようにすることである。
【００１２】
本発明の別の目的は、前半セル到着後、所定時間経過しても後半セルが到着しなければ前半セルをメモリから廃棄してメモリの有効利用を図ると共にデータ伝送の品質管理を行うことである。
本発明の別の目的は、48バイト超過の後半セル到着後、あるいは、48バイト未満のセル到着後、これらのセルに収容されたショートパケットデータが所定時間経過してもメモリから読出されて回線に送出されなければ、メモリから廃棄してメモリの有効利用を図り、かつ、データ伝送の品質管理を行うことである。
【００１３】
【課題を解決するための手段】
本発明のセル処理装置は、１つのATMセルに収容できる長さＬバイト(=48バイト)より大きい長さのショートパケットを２つのATMセルに収容するように分割し、第１のATMセルのペイロード領域に、(1)分割した一方のショートパケット部分と(2)ショートパケットの長さ情報を収容し、第２のATMセルのペイロード領域に第１セルに収容出来なかった残りの有意データを収容し、各ATMセルをATMスイッチに入力する。又、本発明のセル処理装置は、ATMスイッチより出力される第１ATMセルに収容されているショートパケットの長さ情報を参照して、第１、第２のATMセルにそれぞれ収容されているショートパケット部分を抽出し、これらショートパケット部分を用いてＬバイトを越える長さの元のショートパケットを復元し、AALtype2セル形式で回線に送出する。以上により、48バイトを越えるショートセルを処理でき、しかも、既存のATMスイッチを使用することができる。
【００１４】
本発明のセル処理装置において、48バイトを越えるショートセルの分割方法は種々考えられる。第１の分割方法は、(1) 予め設定されている長さの有意データを第１のATMセルに収容し、第２のATMセルに残りの有意データを収容するようにショートパケットを分割し、かつ、(2) 長さ情報を付加し、これにより、第１、第２のATMセルがショートパケットを分割して生成されたセルであるか、及び各セルの有意データ長を識別できるようにすることである。又、第２の分割方法は、(1) 第１セルに48バイトの有意データを収容し、第２セルに残りの有意データを収容するように分割し、かつ、(2) 第１セルの長さ情報LIを０にし、第２セルの長さ情報LIをショートパケット長とすることである。
以上のように分割すれば復元側において、48バイトを越えたショートパケットを分割して生成したセルであるか否か、及び各セルの有意データ長を認識でき、元の48バイトを越えるショートセルを正しく復元することができる。
【００１５】
本発明のセル処理装置では、(1) 第１、第２セルの特定の領域にシーケンス番号情報を付加し、あるいは、(2) 第１、第２セルの特定の領域にセル識別用のコード情報を付加し、あるいは、(3) 第２セルの特定領域にショートパケットの全ての有意データを用いて作成した誤り検出符号を付加する。以上のようにシーケンス番号あるいはコード情報あるいは誤り検出符号を付加することにより、復元側において転送途中でのセル廃棄を検出でき、又、セル廃棄の検出により対となる他方のセルを破棄してデータ伝送の品質を維持できる。
【００１６】
本発明のATM交換機は、(1) １つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを含んだAALtype2セル受信し、該ショートパケットを分割して２つの標準のATMセルに変換する前処理装置、(2) 前記前処理装置から入力する標準のATMセルをそのATMセルヘッダを参照して所定の出方路にスイッチングするATMスイッチ、(3) ATMスイッチの出方路側に設けられ、前記分割されたショートパケットに基づいて作成された２つの標準のATMセルを受信し、これら標準のATMセルを用いて元のＬバイトを越える長さのショートパケットを組み立て、該ショートパケットをAALtype2セル形式で回線に出力する復元装置、を備えている。かかるATM交換機によれば、48バイトを越えるショートセルを処理することができる。
【００１７】
本発明のATM交換機は、前半セル到着後、設定時間経過しても後半セルが到着しなければ、該後半セルは転送途中で廃棄されたものとみなし、対となる前半セルを廃棄する。又、後半セル到着後、設定時間経過しても回線に送出されれなければ到着済みの前半セル及び後半セルを廃棄する。このようにすれば、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持できる。
【００１８】
【発明の実施の形態】
（Ａ）本発明の概略
図１は本発明の概略説明図であり、（ａ）は概略構成図、（ｂ）は64バイト長のショートパケットがAALtype2セル形式で転送され、パーシャルフィルセルに変換され、再びAALtype2セル形式に再変換される概念図を示している。
図１（ａ）において、１は分離処理部で回線よりAALtype2セルAC1,AC2を受信し、ショートパケット(ショートセル)の長さが48バイトを超えるとき、該ショートパケットを２つのパーシャルフィルセルPC1,PC2に分割して送信する。２はATMスイッチ、３は復元処置部であり、ATMスイッチでスイッチングされて入力した２つのパーシャルフィルセルを再び１つのショートパケットに組立て直して回線に出力する。
【００１９】
分離装置１は、AALtype2セルAC1，AC2を受信し、そのときにショートパケット(斜線部)の長さが48バイトを超える場合には(図では64バイト)、1つのショートパケットを2つのパーシャルフィルセルPC1,PC2に分割してATMスイッチ２に入力する。ATMスイッチ２は、標準ATMセルのスイッチングと同様の処理(ATMセルヘッダ、特にVPI、VCIを参照してルーチングする処理)によって、入力したパーシャルフィルセルPC1,PC2を所望の出力ポートにルーチングする。その後、復元処理部３は、パーシャルフィルセル２セル分を再び1つのショートパケットに組立て直して宛先方向の回線に送出する。
【００２０】
すなわち、64バイト長のショートパケットは１つのATMセルのペイロードに入らないため、2セルあるいは3セルにまたがって転送されていくる。分離処理部１はAALtype2形式からパーシャルフィルセル形式に変換してATMスイッチ２に入力する。ATMスイッチ２はパーシャルフィルセル単位にVPIとVCIを参照して所望の出力ポートへと転送する。ここで、通常の48バイト長未満のショートパケットはパーシャルフィルセル１セルにより転送することが可能であるが、48バイトを超える長さのショートパケットの場合には、ATMセル１セルのペイロード(48バイト)では領域が不足する。そのため、２つのパーシャルフィルセルPC1,PC2に分割して送信する。パーシャルフィルセルの受信側に設けられた復元処理部３は、２セルがそろった時点でショートパケットを組み立て、AALtype2セルの形式で回線に出力する。
【００２１】
この場合、２セルに分割したパーシャルフィルセルPC1,PC2が、ATMスイッチ２を経由して再びショートパケットに組み立て直される迄の転送経路で、廃棄される可能性がある。一方が廃棄された場合には元のショートパケットを復元できないため、他方を廃棄する必要がある。そこで、パーシャルフィルセルの廃棄を検出できるように、たとえば２つに分割したパーシャルフィルセルPC1,PC2にシーケンス番号を挿入しておき、該シーケンス番号を参照して２セル分正しく受信できた時点で64バイト長のショートパケットに復元する。しかし、シーケンス番号が連続しない場合には、転送経路で一方のパーシャルフィルセルに廃棄が生じたとして、他方のパーシャルフィルセルを廃棄する。セル廃棄を検出する他の手段として、セルに収容する有意データに対して誤り検出/訂正符号、たとえばBIPを計算してパーシャルフィルセルとともに送信し、受信側で誤りがあればそのパーシャルフィルセルを破棄する方法もある。
【００２２】
以上のように、ATM交換機は、48バイトを超える長さのショートパケットが２以上のAALtype2セルにマッピングされて到来すれば、標準ATMセル単位で処理できるように該ショートパケットを２つのパーシャルフィルセルにセル化し、スイッチング後、２セルに分割したパーシャルフィルセルをAALtype2セルに組立て直して回線に送出する。これにより、48バイトを超える長さのショートパケットのスイッチングが、標準セルを取り扱うATMスイッチを用いて可能となる。
【００２３】
（Ｂ） ショートパケットのパーシャルフィルセル化
以上の概略説明より、本発明では、48バイトを超える長さのショートパケットを２つのパーシャルフィルセルにセル化する必要がある。従って、以下では、パーシャルフィル化方法の各種実施例について説明するが、ショートパケットの長さは便宜上64バイトとする。
【００２４】
（ａ）第１のパーシャルフィルセル化
図２は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第１の実施例説明図である。第１実施例では、第１パーシャルフィルセルPC1のペイロード領域をすべて使用し、残りのデータを第２パーシャルフィルセルPC2により送信する場合である。パーシャルフィルセルPC1のペイロードは48バイトであるため、第１パーシャルフィルセルPC1のペイロードには48バイトのデータをマッピングし、第２のパーシャルフィルセルPC2のペイロードには残りの16バイトのデータをマッピングして送信する。このとき、ショートパケットヘッダSCHに含まれる長さ情報LIは第１パーシャルフィルセルPC1に含まれるため、第１、第２パーシャルフィルセルを再び64バイトのショートパケットSPKTに復元する場合に、該長さ情報LIに基づいて到着した第２パーシャルフィルセルに含まれるショートパケットの長さを判別できる。
【００２５】
（ｂ）第２のパーシャルフィルセル化
図３は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第２の実施例説明図である。第２実施例では、パーシャルフィルセルPC1,PC2内のペイロード領域を32バイトづつ用いて転送する場合の例を示している。この第２実施例では、ショートパケットのバイト長によっていかに分割するかを予め分離処理部と復元処理部との間で決めておく必要がある。
図４はショートパケットの長さ情報LIと分割バイト数の関係を示す一例である。尚、長さ情報LIはショートパケットの長さから４を引いた値である。これは、LIに割り当てたビット数が６ビットであるため、64(=26)バイト迄しか表現できない。そこで、1〜3バイトのショートパケットを禁止し、4〜67バイトの64種類の長さを表現できるようにするためである。
ショートパケット長が49バイト以上になると表に示すように、分割される。例えば、ショートパケット長が49バイトであれば、24バイト/25バイトに分割され、 50バイトであれば、25バイト/25バイトに分割される。
【００２６】
（ｃ）第３のパーシャルフィルセル化
図５は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第３の実施例説明図である。この第３実施例は、図３に示した第２実施例のパーシャルフィルセル分割に加えて、シーケンス番号領域SNA1,SNA2にシーケンス番号を付加したフォーマットに変換して転送する例である。第３実施例では、シーケンス番号領域SNA1,SNA2をパーシャルフィルセルの一番後の領域に配置した例を示しており、例えば第１パーシャルフィルセルPC1には０を、第２パーシャルフィルセルには１をシーケンス番号として付加して送信する。
パーシャルフィルセルの受信側（復元処理部）では、このシーケンス番号を参照して、途中でセルが廃棄されたかどうかを識別することができる。
尚、シーケンス番号に対してビット誤り訂正・検出符号を付加して、信頼性をあげることも可能である。又、シーケンス番号領域SNA1,SNA2は、セル廃棄検出の精度をあげるために複数ビットを使用しても良い。たとえば、３ビットのシーケンス番号を使用すれば、０〜７の値をとることができ、最大７セルまでの廃棄検出が可能となる。更に、シーケンス番号に替えて、第１、第２パーシャルフィルセルを識別できるその他のコード情報を用いることもできる。
【００２７】
（ｄ）第４のパーシャルフィルセル化
図６は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第４の実施例説明図である。この第４実施例は、第１、第２パーシャルフィルセルPC1,PC2の両方に、受信したショートパケットSPKTのショートセルヘッダSCHをそのまま付加しておき、該セルヘッダSCHのうち装置内で未使用の領域(たとえば、S-HEC領域など)をシーケンス番号用のビット領域として使用する例である。
第１、第２のパーシャルフィルセルPC1、PC2をAALtype2セルに戻すときに、S-HEC領域の誤り制御情報を再計算して付加するようにすれば、このS-HEC領域をシーケンス番号用の領域として使用することができる。また、パーシャルフィルセルPC1,PC2のCID領域をAALtype2形式に戻すときに新たなCIDを付け直す場合には、このCID領域を使用してシーケンス番号を転送することもできる。
【００２８】
（ｅ）第５のパーシャルフィルセル化
図７は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第５の実施例説明図である。この第５実施例は、図３に示した第２実施例のパーシャルフィルセル分割に加えて、シーケンス番号情報領域として、パーシャルフィルセルPC1,PC2のATMセルヘッダ領域を使用する場合の例を示している。ATMセルヘッダ内のVPI領域とVCI領域を合計すると28ビットとなり、システムによってはこれらすべての領域を使用しないケースがある。図７の第５実施例では、VPI領域の上位側ビットのうち、システムで未使用となるビットをシーケンス番号情報領域として使用する例を示している。このほか、他の未使用ビットを使用することも可能である。また、ATMセルヘッダ内のHEC領域を使用しても良い。
【００２９】
（ｆ）第６のパーシャルフィルセル化
図８は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第６の実施例説明図である。この第６実施例は、図２に示した第１実施例のパーシャルフィルセル分割ににおいて、誤り検出用の符号を付加して受信側で誤り検出を行うことによってセル廃棄を検出する実施例である。
第６実施例では、誤り検出符号として、BIP-8を使用した場合の例を示している。送信側の分離処理部は、第２パーシャルフィルセルPC2の特定の１バイト領域(例えば最終バイト)をBIP-8用の演算結果記憶領域BIPAとし、64バイト長ショートパケット毎にBIP(Bit Interleaved Parity)を計算して、８ビットの演算結果を該当BIP領域BIPAに格納して送出する。
受信側である復元処理部では、受信したBIPの値と、受信したパーシャルフィルセルのデータを用いてBIP演算した結果とを照合して、誤りがあれば、すなわち、値が一致しなければ、廃棄あるいはビット誤りが生じたものとして、受信したデータのうち完成しないものは廃棄処理する。
【００３０】
(f-1) 第２パーシャルフィルセルPC2が廃棄された場合
第１パーシャルフィルセルPC1到着時に、そのセルのLIを参照することにより、次に到着する第２パーシャルフィルセルPC2に格納されているであろうセルの残りの長さがわかる。廃棄無くして第２パーシャルフィルセルPC2が到着すれば、該第２パーシャルフィルセルPC2に格納されたBIP値と、到着した第１、第２パーシャルフィルセルのデータを用いて計算したBIP値とを照合して正常到着判定を行う。第２パーシャルフィルセルが転送経路で廃棄されると、BIP値が一致することはまずなく、第２パーシャルフィルセルの廃棄あるいはビットエラーが生じたことを検出できる。
【００３１】
(f-2) 第１パーシャルフィルセルが廃棄された場合
第１パーシャルフィルセルが転送途中に廃棄された時は、第２パーシャルフィルセルが最初に到着することとなる。このため、その次のセルが到着したときにBIP計算を行うが、データ列もビット列も元々のデータと異なる箇所で演算するため、BIP値が一致することはまずなく、異常を検出できる。
以上では、BIPを使用したがBIPの代わりに、よりエラー検出度精度が高い他の符号(CRC符号など)を用いることもできる。
【００３２】
（ｇ）第７のパーシャルフィルセル化
図９は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第７実施例説明図である。この第７実施例は、図２の第１実施例と同様にショートパケットSPKTを第１、第２のパーシャルフィルセルPC1,PC2に分割する。そして、その両方にショートパケットヘッダSCHを付加すると共に、各ショートパケットヘッダ内の長さ情報LIを使用して、それぞれの第１、第２パーシャルフィルセルの長さを表示して送信する。ただし、LI=000000は48バイト長を示すものとする。この第７実施例において、ショートパケット長が48バイトを越えれば、第１パーシャルフィルセルPC1の有意データ長を48バイト固定とし、残りの有意データを第２パーシャルフィルセルPC2にマッピングして送信する。
【００３３】
図１０、図１１は、到着ショートパケット長、到着セルのLI、第１セルの有意データ長、第１セルのLI、第２セルの有意データ長、第２セルのLIの関係図表である。到着ショートパケット長が48バイトまでは全有意データは１つのパーシャルフィルセルにマッピングされて送信される。しかし、到着ショートパケット長が48バイトを越えると、先頭48バイトの有意データは第１のパーシャルフィルセルPC1にマッピングされ、LI=000000となり、残りの有意データは第２のパーシャルフィルセルPC2にマッピングされ、LI＝(ショートパケット長−４)となって、送信される。
【００３４】
長さ情報としてのLIの領域は6ビットしかないため、48バイト以内のショートパケットをそのまま分割せずに作成した１つのパーシャルフィルセルと、48バイトを越えて２つのパーシャルフィルセルに分割した各々のセルとを一意に識別することが出来ない。そのため、上記図表の例では使用する可能性の低い４バイトのショートパケットを使用禁止とし、その代わりに「LI=0」であるセルは48バイトを超えたAALtype2セルを２つのセルに分割した第１番目のパーシャルフィルセルであるとし、「LI≧45」であるセルは第２番目のパーシャルフィルセルであるとしている。従って、各パーシャルフィルセルに上記のLIの値を付与することで、第１セル目か、第２セル目かを識別でき、かつショートパケット長が48バイト以下の長さの場合にも48バイト以下のパーシャルフィルセルとして識別が可能である。パーシャルフィルセルの受信側では、受信したパーシャルフィルセルのLIを参照して、LIが1から44の値であれば分割されていないセルであり、LI=0であれば分割された第１セル、LIが45以上であれば分割された第２セルであると判断する。
【００３５】
また、第２パーシャルフィルセルPC2にマッピングされるデータ長は、全体のデータ長が(LI+4)であり、第１パーシャルフィルセルPC1に48バイトがマッピングされるため(LI-44)である。
また、LI=0のセルが連続したことで、転送途中において第２パーシャルフィルセルPC2が廃棄されたことを検出できる。また、LI≧45のセルが連続することで第１パーシャルフィルセルPC1の廃棄を検出できる。
【００３６】
（h）第８のパーシャルフィルセル化
図１２は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第８実施例説明図である。この第８実施例は、図３の第２実施例と同様にショートパケットSPKTを第１、第２のパーシャルフィルセルPC1,PC2に分割する。そして、その両方にショートパケットヘッダSCHを付加すると共に、第１パーシャルフィルセルPC1の長さ情報LIによりショートパケットの全体の長さ情報(=ショートパケット長-4)を表示し、第２セルPC2の長さ情報LIにより第2セルにマッピングするデータ長を表示する。又、第１のパーシャルフィルセルPC1か、第２のパーシャルフィルセルPC2かを識別するためのコード番号を各セルの最終バイトに挿入する。
【００３７】
ショートパケット長が48バイトを越えて第１、第２のパーシャルフィルセルPC1,PC2の２つのセルに分割する場合、第１パーシャルフィルセルPC1に例えば32バイト固定の有意データをマッピングし、残りを第２パーシャルフィルセルPC2にマッピングする。第２パーシャルフィルセルPC2の長さ表示LIは、残りのデータの長さを示すようにし、かつ、第１パーシャルフィルセルPC1か、第２パーシャルフィルセルPC2であるかを識別するためのコードを入れておく。
図１３、図１４は、到着ショートパケット長、到着セルのLI、第１セルの有意データ長、第１セルのLI、第２セルの有意データ長、第２セルのLIの関係図表である。到着ショートパケット長が48バイトまでは全有意データは１つのパーシャルフィルセルにマッピングされて送信される。しかし、到着ショートパケット長が48バイトを越えると、先頭32バイトの有意データは第１のパーシャルフィルセルPC1にマッピングされ、LI＝(ショートパケット長−４)となり、残りの有意データは第２のパーシャルフィルセルPC2にマッピングされ、LI=(残りの有意データ長)となって送信される。
【００３８】
（Ｃ）ATM交換機の全体の構成
図１５は64バイト長ショートセル対応ATM交換機の構成図である。１０はATMスイッチ、１１〜１３はそれぞれ回線インタフェース装置であり、対応する伝送路から入力したAALtype2セルをパーシャルフィルセルに変換して出力すると共にATMスイッチより入力したパーシャルフィルセルに含まれるショートセルを多重して対応する伝送路に送出するものである。各回線インタフェース装置１１〜１３はAALtype2セルをパーシャルフィルセルに変換して出力する分離部１１ａ〜１３ａとパーシャルフィルセルに含まれるショートセルを多重してAALtype2形式で出力する多重部１１ｂ〜１３ｂを備えている。各分離部１１ａ〜１３ａはAALtype2セルをパーシャルフィルセルに変換すると共に、48バイトを越えるショートパケットを２つのパーシャルフィルセルPC1,PC2にしてATMスイッチに送出する機能を備えている。又、各多重部１２は48バイト以下の複数のパーシャルフィルセルに含まれるショートセルを多重すると共に、同一のVPI/VCI値を有する２つのパーシャルフィルセルに含まれるショートパケット部分を用いて48バイトを越えた長さショートパケットを組立てて回線に出力する復元機能を備えている。
【００３９】
回線よりAALtype2セルが入力したとき、該AALtype2セルに48バイト以下の１以上のショートセルが含まれていれば、分離部１１ａ〜１３ａはショートセル毎にパーシャルフィルセルを生成してATMスイッチ１０に入力する。ATMスイッチ１０は各パーシャルフィルセルをそのVPI/VCIを参照して所定の出力ポートにルーチングする。出力側インタフェース装置の多重部１１ｂ〜１３ｂは、各パーシャルフィルセルに含まれるショートセルのうち同一方向のショートセルを多重してAALtype2セルを作成して回線に出力する。
【００４０】
又、回線よりAALtype2セルが入力したとき、該AALtype2セルに48バイトを越えた長さのショートセルが含まれている場合には、分離部１１ａ〜１３ａは２つのパーシャルフィルセルに変換し（VPI/VCIは同一値)、ATMスイッチ１０に入力する。ATMスイッチ１０は各パーシャルフィルセルをそのVPI/VCIを参照して所定の出力ポートにルーチングする。出力側インタフェース装置の多重部１１ｂ〜１３ｂは、VPI/VCI値が同一の２つのパーシャルフィルセルより再び64バイト長ショートパケットを復元し、AALtype2形式で回線に出力する。以上により、標準ATMスイッチを使用して、64バイト長ショートパケット単位のスイッチングが可能となる。
【００４１】
（Ｄ）パーシャルフィルセル化部及びAALtype2セル化部
（a) パーシャルフィルセル化部及びAALtype2セル化部の第１実施例
図１６は図１２で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第１実施例の構成図である。図１２のパーシャルフィルセル化処理では、複数のAALtype2セルに含まれるショートパケットSPKTの長さが48バイトを越えると、第１パーシャルフィルセルPC1に32バイトの有意データを、第２パーシャルフィルセルPC2に残りの有意データをマッピングし、各セルの最終バイトにコード番号を付加する。尚、以下では48バイトを越えるショートパケットを64バイトのショートパケットとして説明する。
【００４２】
AALtype2セルが入力すると、セルバッファ５１は該AALtype2セルを一旦格納する。一時格納する理由は、到着するAALtype2セルの間隔が連続しない場合があり、64バイト分のショートパケットが完成するまでに時間を要するからである。
次に、ショートセル取り出し部５２は、出力セルフレームのタイミング信号に合わせて、セルバッファ５１から同一のVPI/VCIを持つショートセルを順次取り出し、ショートパケットバッファ５３に格納する。また、ショートセル取り出し部５２は、到着セルのVPI/VCI/CIDを抽出し、このVPI/VCI/CIDを用いて変換テーブル５４をアクセスし、パーシャルフィルセルに付加するVPI/VCIを該変換テーブルより読み出しておく。変換テーブル５４には、予め発呼時に到来セルのVPI/VCI/CIDと送出セル（パーシャルフィルセル）に付加するVPI/VCIの対応が記憶されてる。
【００４３】
コード作成部５５は、ショートセル取り出し部５２から入力する到着ショートセルのLIを参照し、LI>45であれば出力するパーシャルフィルセルに付けるコード番号を生成する。すなわち、LIが44以下であればコード番号を作成しないが、LIが45以上であれば、ショートパケット長が48バイトを越えるため、第１パーシャルフィルセルの出力するタイミングに合わせて０を、第２パーシャルフィルセルの出力タイミングに合わせて１を出力する。
LI作成部５６は、ショートパケット長が48バイトを越えるとき(LI≧45)、第２パーシャルフィルセルPC2に付加するショートパケットヘッダのLI値を計算して出力する。到来したショートセルの長さは(LI+4)バイト、第１パーシャルフィルセルPC1で送るデータ長は32バイトであるから、第２パーシャルフィルセルPC2で送るデータ長は(LI-28)バイトである。000000を1バイト長、000001を2バイト長、・・・111111を64バイト長としているから、LI作成部５６は、ショートパケット長が48バイトを越えるとき、(LI-29)の演算を行って、第２パーシャルフィルセルに付加するLIを計算して出力する。
【００４４】
カウンタ５７は53進カウンタであり、セルフレーム信号に同期してクロックを0から52までカウントし、カウント値を出力する。カウント値0〜52はAALtype2セルの1〜53バイトに対応する。選択信号作成部５８はLIとカウント値に従っていずれの入力信号を選択すべきかをセレクタ５９に指示し、セレクタ５９は指示された入力信号を選択してパーシャルフィルセルを出力する。例えば、選択信号作成部５８は、▲１▼LI<45の場合は図１７（ａ）に従って選択信号を出力し、▲２▼LI>44で、第１パーシャルフィルセルPC1を作成出力する場合は図１７（ｂ）に従って選択信号を出力し、▲３▼LI>44で、第２パーシャルフィルセルPC2を作成出力する場合は図１７（ｃ）に従って選択信号を出力する。
【００４５】
48バイト以下の長さのショートパケットをパーシャルフィルセルに変換する時、１つのATMセル(パーシャルフィルセル)のペイロードにショートパケットの全有意データを格納できる。このため、図１７（ａ）に示すように、セレクタ５９は、カウント値が0〜4のとき、(1)を選択してATMセルヘッダを出力し、カウント値が5〜(LI+8)のとき、つまり有意データ長の区間では(2)を選択してショートパケットデータを出力し、カウント値が(LI+9)〜52では(4)を選択して‘0'を出力する。
一方、48バイトを超える長さのショートパケットをパーシャルフィルセルに変換する時、第１パーシャルフィルセルPC1と第２パーシャルフィルセルPC2とで選択信号作成部５８の出力が異なる。
【００４６】
第１パーシャルフィルセルPC1の出力時、図１７（ｂ）に示すように、セレクタ５９は、カウント値が0〜4のときに(1)を選択してATMセルヘッダを出力し、カウント値が5〜36の時に(2)を選択して先頭32バイトのショートパケットデータを出力し、カウント値が37以上になれば(4)を選択して固定値‘0'を出力し、カウント値が52になれば(3)を選択して第１パーシャルフィルセルであることを示すコード番号を出力する。尚、第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダがマッピングされている。
【００４７】
又、第２パーシャルフィルセルPC2の出力時、図１７（c）に示すように、セレクタ５９は、カウント値が0〜4のときに(1)を選択してATMセルヘッダを出力する。次に、3バイトのショートセルヘッダ部分のLIを除く部分に0を、LI部に残りのデータ長を示す数値を出力するために、カウント値が5と7の時に(4)を選択して0を出力し、カウンタが6のときに(5)を選択して第２パーシャルフィルセルPC2のLI値を出力する。又、セレクタ５９は、カウント値が8から(LI-21)までの残りの有意データ長の区間では(2)を選択して残りのショートパケットデータを送出し、(LI-21)+1以上になれば(4)を選択して固定値‘0'を出力し、カウント値が52になれば(3)を選択して第２パーシャルフィルセルであることを示すコード番号を出力する。
【００４８】
図１８は図１６のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の構成図である。
第１、第２の入力セルPC1,PC2が入力すると、制御部６１は各セルのLI値を参照してショートパケット部分を取り出してショートセルバッファに格納する。48バイトを越えるショートパケットは、第１、第２の２つのセルに分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。従って、制御部６１は入力セルのコード番号を確認して48バイトを越えるショートパケットをショートパケットバッファ６２に作成する。
【００４９】
第１、第２の入力セルPC1,PC2の各コード期待値は変換テーブル６３内に格納されているから、制御部６１は入力セルのVPI/VCI値から変換テーブル６３より各コード期待値を求め、該コード期待値に基づいて入力セルの抜けが無いかどうかを判定する。たとえば、制御部６１は第１セルの入力に際して、第１のコード期待値と第１セルに含まれるコード番号を比較し、第２セルの入力に際して、第２のコード期待値と第２セルに含まれるコード番号を比較する。従って、経路途中で1セルの廃棄を生じれば、到着パーシャルフィルセルのコード番号と期待値が異なるため、セル廃棄を検出できる。セル廃棄が生じればショートパケットを完成できないから、既に到着してショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
又、制御部６１は、変換テーブル６３よりコード期待値を読み出すと同時に、AALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力する。又、読出したCIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
【００５０】
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
カウンタ６５は53進カウンタであり、セルフレーム信号に同期してクロックを0から52までカウントし、カウント値を出力する。このカウント値0〜52はAALtype2セルの1〜53バイトに対応する。選択信号作成部６６は、図１８内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。
【００５１】
セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときVPI/VCIを出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が6〜52のときセルデータを出力する。以上により、第１のAALtype2セルが作成、送出される。ついで、同様に、VPI/VCI、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルが作成、送出される。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００５２】
(b) パーシャルフィルセル化部及びAALtype2セル化部の第２実施例
図１９は図２で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第２実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。
第２実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２０（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。すなわち、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のとき、変換テーブル５４から入力するATMセルヘッダ(VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI+8)のとき、すなわち、有意データ長の区間においてショートセルバッファ５３から入力するショートパケットデータを選択し、▲３▼カウント値が(LI+9)〜52のとき‘0'を選択し、これにより、パーシャルフィルセルを作成して出力する。
【００５３】
又、第２実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると、第１パーシャルフィルセルPC1に48バイトの有意データを、第２パーシャルフィルセルPC2に残りの有意データをそれぞれマッピングして出力する。従って、第１パーシャルフィルセルPC1の出力時、図２０（ｂ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜52の時にショートセルバッファ５３から入力する先頭48バイトのショートパケットデータを選択して出力する。この第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダSCHが含まれている。
【００５４】
第２パーシャルフィルセルPC2の出力時、図２０（c）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI-40)の時にショートセルバッファ５３から入力する残りの(LI-44)バイトのショートパケットデータを選択し、▲３▼カウント値が(LI-40)+1〜52の時に固定値‘0'を選択する。
【００５５】
図２１は図１９のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第２実施例構成図であり、図１８の第１実施例と同一部分には同一符号を付している。
第１、第２の入力セルPC1,PC2が入力すると、制御部６１はLI値を参照してショートパケット部分を取り出してショートセルバッファ６２に格納する。48バイトを越えるショートパケットは、第１、第２の２つのセルに分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。すなわち、制御部６１は入力セルに含まれるショートセルヘッダのLI値が45以上であるか否かにより、第１パーシャルフィルセルであるか認識し、第１パーシャルフィルセルであれば、次に受信するセルを第２パーシャルフィルセルであると認識して48バイトを越えるショートパケットをショートセルバッファ６２に作成する。
【００５６】
又、制御部６１はAALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力し、CIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
【００５７】
選択信号作成部６６は、図２１内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときATMヘッダ(VPI/VCI等)を出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が5〜52のときセルデータを出力する。以上により、第１のAALtype2セルを復元して送出することができる。ついで、カウント値に基づいて同様に、VPI/VCI等、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルを復元して送出できる。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００５８】
(c) パーシャルフィルセル化部及びAALtype2セル化部の第３実施例
図２２は図３で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第３実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。
第３実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２３（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。すなわち、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のとき、変換テーブル５４から入力するATMセルヘッダ(VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI+8)のとき、すなわち、有意データ長の区間においてショートセルバッファ５３から入力するショートパケットデータを選択し、▲３▼カウント値が(LI+9)〜52のとき‘0'を選択し、これにより、パーシャルフィルセルを作成して出力する。
【００５９】
又、第３実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると、第１、第２パーシャルフィルセルPC1,PC2にそれぞれ図４で示すバイト数B1,B2の有意データをマッピングして出力する。すなわち、第１パーシャルフィルセルPC1の出力時、図２３（ｂ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(B1+4)の時にショートセルバッファ５３から入力する先頭B1バイトのショートパケットデータを選択し、▲３▼カウント値が(B1+5)〜52に固定値‘0'を選択する。この第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダSCHが含まれている。
第２パーシャルフィルセルPC2の出力時、図２３（ｃ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(B2+4)の時にショートセルバッファ５３から入力する残りB2バイトのショートパケットデータを選択し、▲３▼カウント値が(B2+5)〜52に固定値‘0'を選択する。
【００６０】
図２４は図２２のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第３実施例構成図であり、図１８の第１実施例と同一部分には同一符号を付している。
第１、第２のセルPC1,PC2が入力すると、制御部６１は第１セルのLI値を参照して各セルのペイロードよりショートパケット部分を取り出してショートセルバッファ６２に格納する。48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。制御部６１は第１入力セルPC1に含まれるショートセルヘッダSCHのLI値及び図４のテーブルに基づいて第１、第２入力セルPC1,PC2に含まれるセルバイト数を認識し、各入力セルPC1,PC2よりセルデータを抽出、合成してショートセルバッファ６２に48バイトを越えるショートパケットを作成する。
【００６１】
又、制御部６１はAALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力し、CIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
【００６２】
選択信号作成部６６は、図２４内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときATMヘッダ(VPI/VCI等)を出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が5〜52のときセルデータを出力する。以上により、第１のAALtype2セルを復元して送出することができる。ついで、カウント値に基づいて同様に、VPI/VCI等、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルを復元して送出できる。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００６３】
(d) パーシャルフィルセル化部及びAALtype2セル化部の第４実施例
図２５は図５で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第４実施例の構成図であり、図２２の第３実施例と同一部分には同一符号を付している。第４実施例において、第３実施例と異なる点は、SN付与部５０を設け、シーケンス番号SN(=0,1)を作成して第１、第２パーシャルフィルセルPC1,PC2の52バイト目にそれぞれ付与する点である。
第４実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２６（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第４実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図２６（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図２６（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。
【００６４】
図２７は図２５のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第４実施例構成図であり、図２４の第３実施例と同一部分には同一符号を付している。
第４実施例において第３実施例と異なる点は、廃棄制御する点である。すなわち、48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。第１、第２の入力セルPC1,PC2の各SN期待値は変換テーブル６３内に格納されているから、制御部６１は入力セルのVPI/VCI値から変換テーブル６３より各SN期待値を求め、該SN期待値に基づいて入力セルの抜けが無いかどうかを判定する。たとえば、制御部６１は第１セルPC1の入力に際して、第１のSN期待値と第１セルPC1のシーケンス番号SNを比較し、第２セルPC2の入力に際して、第２のSN期待値と第２セルPC2のシーケンス番号SNを比較する。従って、経路途中でセル廃棄を生じれば、到着パーシャルフィルセルのシーケンス番号SNとSN期待値が異なるため、セル廃棄を検出できる。セル廃棄が生じればショートパケットを完成できないから、既に到着してショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
第４実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第３実施例と同じである。
【００６５】
(ｅ) パーシャルフィルセル化部及びAALtype2セル化部の第５実施例
図２８は図６で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第５実施例の構成図であり、図２５の第４実施例と同一部分には同一符号を付している。第５実施例において、第４実施例と異なる点は、
・第１、第２パーシャルフィルセルPC1,PC2の両方にショートセルヘッダSCHを挿入する点、
・１バイト分のバッファ４１を設け、該バッファにSN付与部５０で作成した１ビットのシーケンス番号SNと、ショートセルヘッダSCHの第３バイト目の上位７ビットとで構成される１バイトデータを記憶する点、
・バッファ４１の内容（シーケンス番号SN）を第１、第２パーシャルフィルセルPC1,PC2のショートセルヘッダSCHのS-HEC部に挿入する点である。
【００６６】
第５実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２９（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第５実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図２９（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図２９（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。
【００６７】
図３０は図２８のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第５実施例構成図であり、図２７の第４実施例と同一部分には同一符号を付している。第５実施例において第４実施例と異なる点は、廃棄制御する際、第１、第２入力セルPC1,PC2のシーケンス番号SNをショートセルヘッダSCHの第３バイト(S-HEC部)の第１ビットより取り出す点であり、他の動作は第４実施例と同じである。
【００６８】
(f) パーシャルフィルセル化部及びAALtype2セル化部の第６実施例
図３１は図７で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第６実施例の構成図であり、図２５の第４実施例と同一部分には同一符号を付している。第６実施例において、第４実施例と異なる点は、
・１バイト分のバッファ４１を設け、該バッファにSN付与部５０で作成した１ビットのシーケンス番号SNと、ATMヘッダの第１バイト(VPI部)の下位７ビットとで構成される１バイトデータを記憶する点、
・バッファ４１の内容（シーケンス番号SN）を第１、第２パーシャルフィルセルPC1,PC2のATMセルヘッダ第１バイトの最上位ビットに挿入する点である。
【００６９】
第６実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３２（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第６実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３２（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図３２（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。これにより、第１、第２パーシャルフィルセルPC1,PC2のATMセルヘッダ第１バイトの最上位ビットにシーケンス番号SNが挿入される。
【００７０】
図３３は図３１のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第６実施例の構成図であり、図２７の第４実施例と同一部分には同一符号を付している。第６実施例において第４実施例と異なる点は、廃棄制御する際、第１、第２入力セルPC1,PC2のシーケンス番号SNをATMセルヘッダの第１バイトの最上位ビットより取り出す点であり、他の動作は第４実施例と同じである。
【００７１】
(ｇ) パーシャルフィルセル化部及びAALtype2セル化部の第７実施例
図３４は図８で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第７実施例の構成図であり、図１９の第２実施例と同一部分には同一符号を付している。第７実施例において、第２実施例と異なる点は、
・誤り検出符号としてBIPを計算するBIP計算部４２を設けた点、
・ショートパケット長が48バイトを越える場合、BIP計算部４２において該ショートパケットのBIPを計算して、得られた８ビットの演算結果を第２パーシャルフィルセルPC2の最終バイトに挿入する点、である。
【００７２】
第７実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３５（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第７実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３５（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図３５（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。これにより、第２パーシャルフィルセルPC2の最終バイトにBIPが挿入される。
【００７３】
図３６は図３４のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第７実施例の構成図であり、図２１の第２実施例と同一部分には同一符号を付している。第７実施例において第２実施例と異なる点は、
・対となる一方のパーシャルフィルセルに誤りが検出された時、他方のパーシャルフィルセルを廃棄する点、
・４８バイトを越えるショートパケットを分割して作成された第1、第2パーシャルフィルセルPC1,PC2を受信し、受信セルの有意データのBIPを計算するBIP計算部６８を設けた点、
・計算されたBIPと第2パーシャルフィルセルPC2の最終バイトに挿入されている期待BIPとを比較し、不一致であればビットエラーあるいはセル抜けが生じたものとして誤りを検出する点、である。
【００７４】
48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。第１、第２の入力セルPC1,PC2の有意データ部分のBIP値を計算し、該計算されたBIP値と第2パーシャルフィルセルPC2の最終バイトに挿入されている期待BIPとを比較し、不一致であれば誤り発生とみなし、既に到着してショートセルバッファ６２に記憶されているショートパケットの一部データを廃棄する。
第７実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第２実施例と同じである。
【００７５】
(ｈ) パーシャルフィルセル化部及びAALtype2セル化部の第８実施例
図３７は図９で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第８実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。第８実施例において、第１実施例と異なる点は、
・コード作成部を持たない点、
・ショートパケット長が48バイトを越えて作成される第１パーシャルフィルセルPC1のショートセルヘッダのLIにより0を表示し、第２パーシャルフィルセルPC2のショートセルヘッダのLIによりショートパケット長を表示する点、
・２セル目のLI作成部５６は、第２パーシャルフィルセルPC2のショートセルヘッダのLI値を計算して出力する点である。
【００７６】
第８実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３８（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第８実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３８（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、LI=0の第１パーシャルフィルセルPC1を作成して出力する。又、図３８（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、LI=ショートパケット長である第２パーシャルフィルセルPC2を作成して出力する。
【００７７】
図３９は図３７のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第８実施例の構成図であり、図１８の第１実施例と同一部分には同一符号を付している。第８実施例において第１実施例と異なる点は、
・制御部６１は、LI=0のセルを連続して受信することにより第2パーシャルフィルセルPC2の欠落を検出し、LI>44のセルを連続して受信することによ第1パーシャルフィルセルPC1の欠落を検出する点、
・セル欠落を検出してセルの廃棄制御を行う点、である。
【００７８】
48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。制御部６１は、第１、第２入力セルPC1,PC2のLI値を抽出し、LI=0のセルが連続したか、あるいはLI>44のセルが連続したかチェックし連続したなら、対となる一方のセルが欠落したものとしてショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
第８実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第１実施例と同じである。
【００７９】
（Ｅ）セル廃棄制御
以上、ATM交換機は、48バイトを越えるショートパケットを分割して２つのパーシャルフィルセル（前半セル、後半セル）に収容し、パーシャルフィルセル毎にATMスイッチでスイッチングし、スイッチング後にこれら前半セル、後半セルを用いて元の48バイトを越える長さのショートパケットを復元し、該ショートパケットをAALtype2セル形式で回線に出力する。ところで、ATM交換機の復元側に前半セルだけが到着し、後半セルが到着しない場合がある。かかる場合には、復元装置のメモリの有効利用を図るため及びデータの伝送品質を維持するために前半セルを廃棄する必要がある。又、復元装置に後半セルが到着してショートパケットを復元しても、該ショートパケットが回線に送出されないで長時間メモリに滞留する場合がある。かかる場合にも、メモリの有効利用を図るため及びデータの伝送品質を維持するために前半セルを廃棄する必要がある。
【００８０】
（ａ）セル廃棄制御の概略構成
図４０は本発明のセル廃棄制御の概略構成図である。図中、111は空アドレス管理FIFO部、112は前半セル格納アドレス部、113は格納アドレスセレクト部、114は入力データ格納メモリ部、115は遅延廃棄処理部である。48バイト超過の前半パーシャルフィルセル(前半セル)が入力すれば、格納アドレスセレクト部112は、空アドレス管理FIFO 111から書き込みアドレスGaddを受け取り、入力データ(前半セル)をメモリ部114のアドレスGaddが示す位置に格納し、かつ、前半セル格納アドレス部112に該アドレスGaddを格納する。48バイト超過の後半パーシャルフィルセル(後半セル)が入力すれば、格納アドレスセレクト部113は、前半セル格納アドレス部112より前半部分を格納したアドレスGaddを取得し、入力データ(後半部分)をメモリ部114の該アドレスGaddが示す位置に前半部分に続いて格納する。しかし、48バイト超過の後半セルが規定時間を経過しても到着せず、長時間に渡って前半セルがメモリ部114に滞留する場合は、遅延廃棄処理部115は該前半セルの廃棄指示を行う。すなわち、遅延廃棄処理部115は該前半セルの記憶アドレスを空アドレス管理FIFO 111に通知し、該アドレスを空アドレスとし、他の前半セルを記憶できるようにする。
【００８１】
このように、遅延廃棄処理部115は、メモリ114に格納されている前半セルに対応する後半セルの到着管理（遅延廃棄処理）を行っているため、後半セルが到着しない場合であっても、前半セルがいつまでもメモリに残留し続けることは無く、メモリの有効利用が図れる。
【００８２】
（ｂ）セル廃棄の第１実施例
(b-1) 構成
図４１は後半セルの到着遅延により前半セルを廃棄する廃棄制御を実現する第１実施例の構成図である。第１実施例では、(1) 到着済みの前半セルに対応する後半セルの到着の有無を示すデータをメモリに記憶し、(2) 一定周期でポーリングにより前記データを読み出して後半セルの到着の有無を調べ、(3) 所定回数以上、例えば２回前記データを調べても後半セルが到着していなければ前半セルを廃棄する。
【００８３】
図４１において、151はセル到着制御及び遅延廃棄制御を実行する制御部で、セル到着制御部151a、遅延廃棄制御151bを備えている。152はメモリに対するデータの読み／書きの制御を行うメモリ制御部、153は入力データを記憶する入力データ格納RAM(データメモリ)、154はデータメモリ153の空アドレスを管理する空アドレス管理FIFO、155は48バイト超過セル管理テーブルであり、前半セルのセルヘッダに付加されているVPI/VCIをアドレスとして、(1) 前半セル到着フラグＡ、(2) ポーリング済みフラグＰ、(3) データメモリ153における前半セルの書き込みアドレスWADDを管理するものである。前半セル到着フラグＡは、前半セルの到着により“１”にセットされ、後半セルの到着により“０”にリセットされる。ポーリング済みフラグＰは最初“０”であるが、ポーリングされると“１”にセットされる。
【００８４】
(b-2) セル到着処理
図４２は第１実施例におけるセル到着処理フローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始する(ステップ1001)。
まず、前半セルが到着したかチェックし（ステップ1002)、前半セルが到着すれば、空アドレスFILOより48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ1003)。
ついで、入力セルに付与されているVPI/VCIを48バイト超過セル管理テーブル 155のアドレスデータとみなし、該VPI/VCIが示す記憶領域に上記の前半セル格納アドレスGaddを書き込みアドレスWADDとして格納する(ステップ1004)。
又、VPI/VCIが示す48バイト超過セル管理テーブル155の記憶領域に前半セル到着フラグＡとして"１”を格納する（ステップ1005)。
【００８５】
ついで、空アドレスFIFOより取得したデータメモリ153のアドレスGaddに前半セルを格納する(ステップ1006)。以後、始めに戻り、ステップ1001以降の処理を繰り返す。
一方、ステップ1002において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ1007)、後半セルが到着しなければ始めに戻り以降の処理を繰り返す。しかし、ステップ1007において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す48バイト超過セル管理テーブル155の記憶領域から前半セルを格納したアドレスWADDを読み出す(ステップ1008)。又、VPI/VCIが示す48バイト超過セル管理テーブル155の記憶領域に記憶されている前半セル到着フラグＡを"０"にクリアする（ステップ1009)。
ついで、データメモリ153のアドレスWADDに前半セルに続いて後半セルを格納し(ステップ1010)、以後、始めに戻りステップ1001以降の処理を繰り返す。
【００８６】
(b-3) 遅延廃棄処理
図４３は後半セルの到着遅延による廃棄処理(ポーリング処理)のフローであり、制御部151は前述のセル到着処理と並行してポーリング処理を行う。
初期時、ポーリングアドレスPaddを0にする(ステップ1051)。
ついで、48バイト超過セル管理テーブル155のポーリングアドレスPaddから、 (1) 前半セル書き込みアドレスWADD、(2) 前半セル到着フラグＡ、(3) ポーリング済みフラグＰを読み出し（ステップ1052〜1054)、前半セル到着フラグＡ及びポーリング済みフラグＰの状態をチェックする（ステップ1055,1056)。ついで、制御部151は、上記前半セル到着フラグＡ及びポーリング済みフラグＰの状態に応じて以下の▲１▼〜▲３▼の処理を行う。
【００８７】
▲１▼前半セル到着フラグＡがセットされ（Ａ＝１）、ポーリング処理がまだ行われていなければ（Ｐ＝０）、ポーリングアドレスPaddが示す記憶領域のポーリング済みフラグＰをセットする（Ｐ＝１）（ステップ1057)。
▲２▼前半セル到着フラグＡがセットされ（Ａ＝１）、ポーリング処理が既に１度行われていれば（Ｐ＝１）、前半セルが到着してから１ポーリング周期経過しても後半セルが到着していないから、該前半セルを廃棄するために、前半セルの書き込みアドレスWADDを空アドレス管理FIFO 154に通知する(ステップ1058)。これにより、空アドレス管理FIFO 154は通知されたアドレスWADDを空きアドレスとする（廃棄処理）。
▲３▼前半セル到着フラグＡがリセットされていれば（Ａ＝０）、既に、後半セルが到着しているから、何もしない。
【００８８】
以上の▲１▼〜▲３▼の処理が終了すれば、制御部151はポーリングアドレスPaddが48バイト超過セル管理テーブル155の最終アドレスと等しいかチェックし(ステップ1059)、等しければ始めに戻り、ステップ1051以降の処理を繰り返す。しかし、等しくなければ、ポーリングアドレスPaddを歩進し(Padd+1→Padd)(ステップ1060)、ステップ1052以降の処理を繰り返す。
以上では、データメモリ153と48バイト超過セル管理テーブル155を別々のメモリに記憶した例を示したが、図４４に示すようにVPI/VCIをアドレスとするデータメモリ153に、入力セルデータ(前半セル、後半セル)と共に、前半セル到着フラグＡ、ポーリング済みフラグＰ、前半セル書き込みアドレスWADDを記憶するように構成することもできる。
この第１実施例によれば、前半セル到着後に、後半セルの到着遅延による廃棄処理を行い、設定時間（ポーリング周期）を経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
【００８９】
（ｃ）セル廃棄の第２実施例
(c-1) 構成
図４５は後半セルの到着遅延により前半セルを廃棄する廃棄制御を実現する第２実施例の構成図であり、図４１の第１実施例と同一部分には同一符号を付している。第２実施例では、到着済み前半セルの到着時刻を記憶しておき、後半セルが未到着の前半セルの到着時刻と現在時刻との差を演算し、該差が規定時間を超えていれば、前半セルを廃棄する。
【００９０】
図４５において、151はセル到着制御及び遅延廃棄制御を実行する制御部で、セル到着制御部151a、遅延廃棄制御151b、先頭アドレスFadd格納用のレジスタ151c、最終アドレスLadd格納用のレジスタ151d、到着レジスタ有効フラグREを格納するレジスタ151eを備えている。152はデータの読み／書きの制御を行うメモリ制御部、153は入力データを記憶する入力データ格納RAM(データメモリ)、154はデータメモリ153の空アドレスを管理する空アドレス管理FIFOである。データメモリ153に記憶される前半セルはその到着順序が管理され(後述)、到着順序が先頭の前半セルを記憶するデータメモリアドレスを先頭アドレスFaddとし、最終の前半セルを記憶するデータメモリアドレスを最終アドレスLaddとしている。又、到着レジスタ有効フラグREはデータメモリ153に前半セルが記憶されていないとき"0"(無効状態)を示し、１以上の前半セルが記憶されているとき"1"(有効状態)を示すものである。
【００９１】
161は前半セル管理メモリで、データメモリ153における前半セルの書き込みアドレスWADDを管理するもの、162は前半セル管理メモリ161へのデータの読み/書きを制御するメモリ制御部である。前半セル管理メモリ161は、前半セルのVPI/VCIが示す位置に書き込みアドレスWADDとして、該前半セルが書き込まれたデータメモリ153のアドレスGaddを格納する。
163はタイムスタンプ管理メモリで、前半セルの到着時刻を管理するもの、164はタイムスタンプ管理メモリへのデータの読み/書きを制御するメモリ制御部である。タイムスタンプ管理メモリ163は、前半セルが書き込まれたデータメモリ153のアドレスGaddに対応してその到着時刻を記憶する。
【００９２】
165は前半セルチェーンメモリであり、前半セルの到着順序を管理すると共に後半セルの到着の有無を管理するもの、166は前半セルチェーンメモリに対するデータの読み/書きを制御するメモリ制御部である。前半セルチェーンメモリ165は、前半セルが書き込まれたデータメモリ153のアドレスGaddに対応して、(1) 後半セルの到着の有無を示す後半セル未到着フラグEA、(2) 次に到着した前半セルをポイントするためのチェーンアドレスCaddを記憶する。後半セル未到着フラグEAは前半セルの到着によりセットされ（EA=1）、後半セルの到着によりリセットされる（EA=0）。
【００９３】
図４６はチェーンアドレスの説明図であり、前半セルがデータメモリ153のアドレスにGadd1→Gadd2→Gadd3の順序で格納されたものとする。かかる場合、前半セルチェーンメモリ165において、第１の前半セル格納アドレスGadd1に対応して記憶するチェーンアドレスCadd1は、第２の前半セル格納アドレスGadd2をポイントするようにCadd1=Gadd2とされる。又、第２の前半セル格納アドレスGadd2に対応して記憶するチェーンアドレスCadd2は、第３の前半セル格納アドレスGadd3をポイントするようにCadd2=Gadd3とされる。
【００９４】
(c-2) セル到着処理(タイムスタンプ処理) 図４７及び図４８は第２実施例におけるセル到着処理(タイムスタンプ処理)のフローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始し(ステップ2001)、到着レジスタ有効フラグREを無効状態(RE=0)にする(ステップ2002)。
【００９５】
ついで、制御部151は、前半セルが到着したかチェックし（ステップ2003)、前半セルが到着すれば、空アドレスFIFO 154より48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ2004)。又、空きアドレス管理FIFO 154より取得したアドレスGaddが示すタイムスタンプ管理メモリ163の記憶領域に前半セル到着時刻(Time)を格納する(ステップ2005)。又、到着した前半セルに付与されているVPI/VCIを前半セル管理メモリ161のアドレスデータとみなし、該VPI/VCIが示す記憶領域に空アドレスFIFO 154より取得した前記データメモリアドレスGaddを、書き込みアドレスWADDとして格納する(ステップ2006)。
【００９６】
しかる後、制御部151、前半セル到着レジスタが有効であるか、すなわち、到着レジスタ有効フラグRE=1であるかチェックする(ステップ2007)。前半セルが始めて入力された状態であればRE=0である。
RE=0であれば、制御部151は前半セルチェーンメモリ165におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAをセットする（EA=1）(ステップ2008)。ついで、空きアドレス管理FIFOより取得したデータメモリ153のアドレスGaddに受信した前半セルを格納する(ステップ2009)。又、先頭アドレスFadd、最終アドレスLaddを格納するレジスタ151c,151dに前記アドレスGaddをFadd,Laddとして書き込むと共に(ステップ2010)、到着レジスタ有効フラグREをセット(RE=1)し、レジスタ151c,151dを有効にする(ステップ2011)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９７】
一方、ステップ2007において、前半パーシャルフィルセルが１セル以上蓄積されていれば（RE=1）、前半セルチェーンメモリ165の最終アドレスLaddが示す記憶領域に、今回取得したデータメモリアドレスGaddをチェーンアドレスCaddとして書き込む(ステップ2012)。又、前半セルチェーンメモリ165における今回取得したデータメモリアドレスGaddに対応する後半セル未到着フラグEAをセットする（EA=1）(ステップ2013)。ついで、データメモリ153のアドレスGaddに受信した前半セルを格納する(ステップ2014)。又、最終アドレスLaddを格納するレジスタ151dに前記アドレスGaddをLaddとして書き込む(ステップ2015)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９８】
一方、ステップ2003において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ2016)、後半セルが到着しなければ廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。ステップ2016において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す前半セル管理メモリ161の記憶域から前半セルを格納したアドレスWADDを読み出す(ステップ2017)。ついで、該アドレスWADDが示す前半セルチェーンメモリ165の記憶領域に記憶されている後半未到着フラグEAを0にクリアする(EA=0)(ステップ2018)。又、データメモリ153のアドレスWADDが示す記憶域に前半セルに続いて後半セルを格納し(ステップ2019)、以後、廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９９】
(c-3) 遅延廃棄処理
図４９は後半セルの到着遅延による廃棄処理のフローであり、制御部151はタイムスタンプ処理に連続してこの廃棄処理を行う。
制御部151は、先頭アドレスFaddが示すタイムスタンプ管理メモリ163の位置より先頭前半セルの到着時刻を読み出す(ステップ2051)。同様に、前半セルチェーンメモリ165の先頭アドレスFaddが示す位置より、後半セル未到着フラグEA、チェーンアドレスCaddを読み出す(ステップ2052)。
ついで、制御部151は前半セル到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ2053)、前半セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
【０１００】
RE=1で前半セル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレスLaddが一致し、且つ、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ2054)。Fadd=Laddで、かつ、EA=0であれば、次の廃棄処理対象の前半セルは存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ2055)、廃棄処理を終了する。
ステップ2054の条件が満たされない場合には、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ2056)。
【０１０１】
EA=0であれば、次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスは、ステップ2052で読出したチェーンアドレスCaddと一致する。従って、EA=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ2057)、廃棄処理を終了する。
一方、EA=1で後半セルが未到着であれば、次式
現時刻＞到着時刻（Time）＋設定値
を満足するかチェックし（ステップ2058)、満足しなければ、全ての前半セルについて上式は成立しないから直ちに廃棄処理を終了する。
【０１０２】
しかし、上式が成立すれば、前半セル到着後、長時間経過しても後半セルが到着せず、従って、該後半セルは転送途中で廃棄されたものとみなし、先頭アドレスFaddを空アドレス管理FIFO 154に通知する(ステップ2059)。これにより、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとする（廃棄処理）。
ついで、制御部151は先頭アドレスFaddと最終アドレスFaddが一致し、且つ、後半セル未到着(EA=1)であるかチェックし(ステップ2060)、Fadd=Laddで、EA=1であれば、遅延廃棄の処理対象である次のセルが存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ2055)、廃棄処理を終了する。
【０１０３】
しかし、Fadd≠Laddあるいは、EA≠1であれば、遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ2057)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示す前半セルの廃棄処理が行われる。
この第２実施例によれば、前半セル到着後に、後半セルの到着遅延による廃棄処理を行い、設定時間経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
【０１０４】
（d）セル廃棄の第３実施例
(d-1) 構成
図５０は廃棄制御を実現する第３実施例の構成図であり、図４５の第２実施例と同一部分には同一符号を付している。第３実施例では、後半セルの到着遅延により前半セルを廃棄すると共に、メモリからの読出し遅延によりセル（前半セル、後半セル）を廃棄する。すなわち、後半セルが到着した時刻を記憶し、該後半セルの到着時刻と現在時刻を比較し、所定時間経過してもメモリから読出されて回線に送出されない到着済みの前半セル及び後半セルを廃棄する。
【０１０５】
図５０において図４５の第２実施例と異なる点は、
・第２実施例の前半セルチェーンメモリ165を削除した点、
・第２実施例の前半セルチェーンメモリ165に記憶した後半セル未到着フラグEAとチェーンアドレスCaddをタイムスタンプ管理メモリ163に記憶した点、
・タイムスタンプ管理メモリ163に、データメモリ153からセルが読出されたか否かを示すリード未フラグRDを記憶する点、
・タイムスタンプ管理メモリ163のセル到着時刻欄に、前半セル到着時刻を書き込むと共に後半セル到着時刻を上書きする点、
・ショートパケット長が48バイト未満のもの、48バイトを越えるものを混在して処理するようにしている点、
である。尚、リード未フラグRDは、48バイト未満のセル到着時、あるいは、後半セル到着時にRD=1となり、メモリから読出された時にRD=0になる。
【０１０６】
(d-2) セル到着処理(タイムスタンプ処理) 図５１及び図５２は第３実施例におけるセル到着処理(タイムスタンプ処理)フローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始し(ステップ3001)、到着レジスタ有効フラグREを無効状態(RE=0)にする(ステップ3002)。
ついで、制御部151は、48バイト未満のパーシャルフィルセルが到着したかチェックし(ステップ3003)、到着しなければ、前半セルが到着したかチェックする（ステップ3004)。
【０１０７】
ステップ3003において48バイト未満のパーシャルフィルセルが到着し、あるいは、ステップ3004において、前半セルが到着すれば、空アドレスFIFO 154より48バイト未満のセルあるいは48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ3005)。又、空きアドレス管理FIFO 154より取得したアドレスGaddが示すタイムスタンプ管理メモリ163の記憶領域にセル到着時刻(Time)を格納する(ステップ3006)。
ついで、到着セルが48バイト未満のセルであるか48バイト超過の前半セルであるかチェックし(ステップ3007)、48バイト超過の前半セルであれば、該前半セルに付与されているVPI/VCIを前半セル管理メモリ161のアドレスデータとみなし、該VPI/VCIが示す記憶領域にステップ3005で取得したデータメモリアドレスGaddを書き込みアドレスWADDとして格納する(ステップ3008)。
【０１０８】
しかる後、制御部151、セル到着レジスタが有効であるか、すなわち、到着レジスタ有効フラグRE=1であるかチェックする(ステップ3009)。セル(48バイト未満のセルあるいは48バイト超過の前半セル)が始めて入力された状態であればRE=0である。尚、以下で単にセルという場合には、48バイト未満のセル及び48バイト超過の前半セルの両方を意味するものとする。
RE=0であり、到着セルが48バイト超過の前半セルであれば、制御部151は、タイムスタンプ管理メモリ163におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAを1にセットする（EA=1）。又、RE=0であり、到着セルが48バイト未満のセルであれば、リード未フラグRDを１にセットする（RD=1)。(ステップ3010)。
【０１０９】
ついで、空きアドレス管理FIFOより取得したデータメモリ153のアドレスGaddに受信したセルを格納する(ステップ3011)。又、先頭アドレスFadd、最終アドレスLaddを格納するレジスタ151c,151dに前記アドレスGaddをFadd,Laddとして書き込むと共に(ステップ3012)、到着レジスタ有効フラグREをセットしてレジスタ151c,151dを有効にする(RE=1)(ステップ3013)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。
一方、ステップ3009において、セルが１セル以上蓄積されていれば（RE=1）、タイムスタンプ管理メモリ163の最終アドレスLaddが示す記憶領域に、今回取得したデータメモリアドレスGaddをチェーンアドレスCaddとして書き込む(ステップ3014)。
【０１１０】
又、到着セルが48バイト超過の前半セルであれば、制御部151は、タイムスタンプ管理メモリ163におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAを1にセットする（EA=1）。尚、到着セルが48バイト未満のセルであれば、リード未フラグRDを１にセットする（RD=1)。(ステップ3015)。
ついで、データメモリ153のアドレスGaddに受信したセルを格納する(ステップ3016)。又、最終アドレスLaddを格納するレジスタ151dに前記アドレスGaddをLaddとして書き込む(ステップ3017)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。
【０１１１】
一方、ステップ3004において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ3018)、後半セルが到着しなければ廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。ステップ3018において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す前半セル管理メモリ161の記憶領域から前半セルを格納したアドレスWADDを読み出す(ステップ3019)。アドレスWADDが求まれば、該アドレスWADDが示すタイムスタンプ管理メモリ163の記憶領域(到着時刻欄)に後半セルの到着時刻(Time)を上書きする(ステップ3020)。上書きにより前半セルの到着時刻が消えるが、後半セル到着後において前半セルの到着時刻は不要となるため何ら問題はない。又、後半セルの到着時刻を記憶する理由は、後半セル到着後に所定時間経過してもデータメモリ153から読出されない前半/後半セルを廃棄するための制御（読出遅延による廃棄制御）を行うためである。
【０１１２】
ついで、後半セル及び該後半セルと対をなす前半セルを読出遅延による廃棄制御の対象とするための処理を行う。すなわち、最終アドレスLaddが示すタイムスタンプ管理メモリ163の記憶域(チェーンアドレス欄)にチェーンアドレスとして前記アドレスWADDを書き込む。又、リード未フラグRDをセットする(RD=1)(ステップ3021)。
以後、アドレスWADDが示すタイムスタンプ管理メモリ163の記憶領域に記憶されている後半セル未到着フラグEAを0にクリアする(EA=0)(ステップ3022)。又、データメモリ153のアドレスWADDが示す記憶領域に前半セルに続いて後半セルを格納する(ステップ3033)。後半セルの格納処理終了後、廃棄処理を実行し、廃棄処理実行後にステップ3003以降の処理を繰り返す。
【０１１３】
(d-3) 遅延廃棄処理
図５３は第３実施例の廃棄処理フローであり、後半セル到着遅延による廃棄処理及びセル読出し遅延による廃棄処理の両方を含んでいる。これら両方の処理は一体に行われるが以下においては便宜上、分けて説明する。
・後半セル到着遅延による廃棄処理
制御部151は、タイムスタンプ管理メモリ163の先頭アドレスFaddが示す位置よりセル到着時刻、後半セル未到着フラグEA、チェーンアドレスCadd、リード未フラグRDを読み出す(ステップ3051)。
【０１１４】
ついで、制御部151は前半到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ3052)、前半セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
RE=1で前半セル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレスLaddが一致し、且つ、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ3053)。Fadd=Laddで、かつ、EA=0であれば、次の廃棄処理対象の前半セルは存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
ステップ3053の条件が満たされない場合には、廃棄処理対象の前半セルと対をなす後半セルが既に到着しているか、すなわち、EA=0であるかチェックする(ステップ3055)。
【０１１５】
EA=0であれば、次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスは、ステップ3051で読出したチェーンアドレスCaddと一致する。従って、EA=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。
一方、ステップ3055において、EA=1で後半セルが未到着であれば、次式
現時刻＞前半セル到着時刻（Time）＋設定値
を満足するかチェックし（ステップ3057)、満足しなければ、全ての前半セルについて上式は成立しないから直ちに廃棄処理を終了する。尚、上式において、到着時刻は、前半セル到着時刻である。
【０１１６】
しかし、上式が成立すれば、前半セル到着後、長時間経過しても後半セルが到着せず、従って、該後半セルは転送途中で廃棄されたものとみなし、先頭アドレスFaddを空アドレス管理FIFO 154に通知する(ステップ3058)。これにより、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとする（廃棄処理）。
ついで、制御部151は先頭アドレスFaddと最終アドレスFaddが一致し、且つ、 EA=1であるかチェックし(ステップ3059)、Fadd=Laddで、EA=1であれば、遅延廃棄の処理対象である次のセルが存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
しかし、Fadd≠Laddあるいは、EA≠1であれば、遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示す前半セルの廃棄処理が行われる。
【０１１７】
・読出し遅延による廃棄処理
以下の処理は、48バイト未満のセルの廃棄処理及び前半/後半セルの両方が到着している場合の廃棄処理である。
制御部151は、タイムスタンプ管理メモリ163の先頭アドレスFaddが示す位置よりセル到着時刻、後半セル未到着フラグEA、チェーンアドレスCadd、リード未フラグRDを読み出す(ステップ3051)。
ついで、制御部151はセル到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ3052)、セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
【０１１８】
RE=1でセル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレス
Laddが一致し、且つ、リード未フラグRD=0であるかチェックする(ステップ3053)。Fadd=Laddで、かつ、RD=0であれば、次の廃棄処理対象のセルは存在しないとみなし、セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
一方、ステップ3053の条件が満たされない場合は、廃棄処理対象のセルが既に読出されているか、すなわち、RD=0であるかチェックする(ステップ3055)。RD=0で、既に読出されていれば、次サイクルにおいて廃棄処理の対象となるセルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となるセルの記憶アドレスは、ステップ3051で読出したチェーンアドレスCaddと一致する。従って、RD=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。
【０１１９】
一方、RD=1で、セルが未だメモリから読出されていなければ、次式
現時刻＞到着時刻（Time）＋設定値
を満足するかチェックし（ステップ3057)、満足しなければ、全てのセルについて上式は成立しないから直ちに廃棄処理を終了する。尚、上式において、到着時刻は、後半セル到着時刻または48バイト未満セルの到着時刻である。
上式が成立すれば、セルあるいは後半セルが長時間データメモリ153から読出されずに滞留していることを意味する。かかるセルはもはや読出される可能性は小さいから、先頭アドレスFaddを空アドレス管理FIFO 154に通知して破棄する(ステップ3058)。すなわち、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとし（廃棄処理）、メモリの有効利用を図る。
【０１２０】
ついで、制御部151は先頭アドレスFaddと最終アドレスLaddが一致し、且つ、 RD=1であるかチェックし(ステップ3059)、Fadd=Laddで、RD=1であれば、読出し遅延廃棄の処理対象である次のセルが存在しないとみなし、セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
しかし、Fadd≠Laddあるいは、RD≠1であれば、読出し遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示すセルの廃棄処理が行われる。
【０１２１】
第３実施例によれば、前半セル到着後に後半セルの到着遅延による廃棄処理を行い、設定時間経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
又、第３実施例によれば、後半セル到着後に読出し遅延による廃棄処理を行い、設定時間が経過してもメモリから読出されなければ前半／後半セルを破棄するため、これら前半／後半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【０１２２】
【発明の効果】
以上本発明によれば、１つのATMセルに収容できる長さＬバイト(=48バイト)より大きい長さのショートパケットを２つのATMセルに収容するように分割し、第１のATMセルのペイロード領域に、(1)分割した一方のショートパケット部分と(2)ショートパケットの長さ情報を含む有意データを収容し、第２のATMセルのペイロード領域に第１セルに収容出来なかった残りの有意データを収容し、各ATMセルをATMスイッチに入力するようにしたから、48バイトを超える長さのショートパケットをスイッチングすることが可能となった。また、本発明によれば、標準ATMセルを処理する既存のATMスイッチなどのハードウェアがそのまま使用できるため、設備コストを抑えることができる。
【０１２３】
本発明によれば、48バイトを越えるショートパケットの分割法を種々工夫しているため、復元側において、(1) ショートパケットを分割して生成したパーシャルフィルセルであるか否か、及び、(2) 各セルの有意データ長、を容易に認識でき、元の48バイトを越えるショートセルを正しく復元することができる。
本発明によれば、(1)前半セル／後半セルの特定の領域にシーケンス番号情報を付加し、あるいは、(2) 前半セル／後半セルの特定の領域にセル識別用のコード情報を付加し、あるいは、(3) 後半セルの特定領域にショートパケットの全有意データを用いて作成した誤り検出符号を付加するようにしたから、復元側において確実に転送途中でのセル廃棄を検出でき、又、セル廃棄の検出により対となる他方のセルを廃棄してデータ伝送の品質を維持できる。
【０１２４】
本発明によれば、メモリに長時間滞留するセルを破棄するため、メモリの有効利用を図ることができ、新たなセルをメモリに確実に格納することができる。
又、本発明によれば、前半セル到着後に後半セルの到着遅延による廃棄処理を行うため、設定時間が経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持することができる。
又、本発明によれば、後半セル到着後に読出し遅延による廃棄処理を行い、設定時間が経過してもメモリから読出されなければ前半／後半セルを破棄するため、これら前半／後半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持することができる。
【図面の簡単な説明】
【図１】本発明の概略説明図である。
【図２】第1のパーシャルフィルセルの例（パーシャルフィルセル1セル目に48バイト埋め込み）である。
【図３】第2のパーシャルフィルセルの例（32バイト毎に分割)である。
【図４】 LIと分割バイト数の例である。
【図５】第3のパーシャルフィルセルの例（第1セル目に32バイトを埋め込み、シーケンス挿入)である。
【図６】第4のパーシャルフィルセルの例（32バイト毎に分割、2セルともにショートセルヘッダを挿入し、その未使用の領域を使ってシーケンス番号を埋め込み)である。
【図７】第5のパーシャルフィルセルの例（32バイト毎に分割、標準セルヘッダの中にシーケンス番号を埋め込み)である。
【図８】第6のパーシャルフィルセルの例（48+16バイトに分割、2セル目BIPを埋め込み)である。
【図９】第7のパーシャルフィルセルの例（パーシャルフィルセル2セルともにショートセルヘッダを挿入し、その両方に長さ情報を埋め込み)である。
【図１０】第7実施例の第1、第2パーシャルフィルセルのLI値説明図表(その1)である。
【図１１】第7実施例の第1、第2パーシャルフィルセルのLI値説明図表(その2)である。
【図１２】第8のパーシャルフィルセルの例（パーシャルフィルセル2セルともにショートセルヘッダを挿入し、その両方に長さ情報を埋め込み)である。
【図１３】第8実施例の第1、第2パーシャルフィルセルのLI値説明図表(その1)である。
【図１４】第8実施例の第1、第2パーシャルフィルセルのLI値説明図表(その2)である。
【図１５】 64バイト長ショートセル対応ATM交換機の構成例である。
【図１６】第1実施例のパーシャルフィルセル化部の構成例である。
【図１７】カウント値とセレクト信号の対応図表である。
【図１８】第1実施例のAALtype2セル化部の構成例である。
【図１９】第2実施例のパーシャルフィルセル化部の構成例である。
【図２０】カウント値とセレクト信号の対応図表である。
【図２１】第2実施例のAALtype2セル化部の構成例である。
【図２２】第3実施例のパーシャルフィルセル化部の構成例である。
【図２３】カウント値とセレクト信号の対応図表である。
【図２４】第3実施例のAALtype2セル化部の構成例ある。
【図２５】第4実施例のパーシャルフィルセル化部の構成例である。
【図２６】カウント値とセレクト信号の対応図表である。
【図２７】第4実施例のAALtype2セル化部の構成例である。
【図２８】第5実施例のパーシャルフィルセル化部の構成例である。
【図２９】カウント値とセレクト信号の対応図表である。
【図３０】第5実施例のAALtype2セル化部の構成例である。
【図３１】第6実施例のパーシャルフィルセル化部の構成例である。
【図３２】カウント値とセレクト信号の対応図表である。
【図３３】第6実施例のAALtype2セル化部の構成例である。
【図３４】第7実施例のパーシャルフィルセル化部の構成例である。
【図３５】カウント値とセレクト信号の対応図表である。
【図３６】第7実施例のAALtype2セル化部の構成例である。
【図３７】第8実施例のパーシャルフィルセル化部の構成例である。
【図３８】カウント値とセレクト信号の対応図表である。
【図３９】第8実施例のAALtype2セル化部の構成例である。
【図４０】本発明のセル廃棄制御の概略説明図である。
【図４１】本発明のセル廃棄制御を実現する第1の構成図である。
【図４２】セル到着処理フローである。
【図４３】ポーリング処理フローである。
【図４４】入力DATA格納RAMの構成例である。
【図４５】本発明の廃棄制御を実現する第2の構成図である。
【図４６】チェーンアドレスCaddの説明図である。
【図４７】タイムスタンプ処理フロー(その1)である。
【図４８】タイムスタンプ処理フロー(その2)である。
【図４９】遅延廃棄処理フローである。
【図５０】本発明の廃棄制御を実現する第3の構成図である。
【図５１】タイムスタンプ処理フロー(その1)である。
【図５２】タイムスタンプ処理フロー(その2)である。
【図５３】遅延廃棄処理フローである。
【図５４】 AALtype2セルフォーマット説明図である。
【図５５】 AALtype2セル及びショートセルのフォーマット説明図である。
【図５６】 AALtype2による転送方式の概念図である。
【図５７】 AALtype2セル、ショートセル及びパーシャルフィルセルのフォーマット説明図である。
【図５８】従来の廃棄制御の概略説明図である。
【図５９】 64バイト長ショートセル(AALtype2セル)である。
【符号の説明】
１ 分離処理部
２ ATMスイッチ
３ 復元処置部
AC1,AC2 AALtype2セル
PC1,PC2 パーシャルフィルセル
【発明の属する技術分野】
本発明はセル処理装置及びATM交換機及びセル廃棄方法に係わり、特に、ATM(非同期転送モード)を用いた通信分野におけるAALtype2セルを取り扱うセル処理装置及びATM交換機及びセル廃棄方法に関する。
【０００２】
【従来の技術】
ATM伝送では、ATMセルのペイロードに情報を詰め込み、該ATMセルを予め設定したATMコネクションを介して伝送することにより情報の伝送を行う。すなわち、ATMセルのヘッダに宛先情報（VPI/VCI：仮想パス識別子／仮想チャネル識別子）が埋め込まれ、該VPI/VCIに従ってATMセルはATMネットワーク内の所定のATMコネクションを介して伝送され、これによりペイロードに詰め込まれた情報が伝送される。
【０００３】
ところで、移動通信の分野では通信帯域の有効利用を図るため、データを圧縮処理により低ビットレートのデータ形式に変換して伝送する。このような低速ビットレートの情報を標準のATMセルのペイロードに埋め込むと、一つのATMセルのペイロードがデータで満たされるのに時間を要する。このため、データの遅延を生じ、通信の品質低下を招くおそれがある。そこで、低ビットレートの情報を少ない遅延で伝送可能な方式として、AALtype2と呼ばれる多重転送方式が、ITU-T I.363.2により勧告されている。このAALtype2は、移動通信ネットワークで使用されるような低ビットレート情報の転送に適しており、低遅延かつ帯域の有効利用を図ることができる転送方法である。
【０００４】
図５４及び図５５はAALtype2のフォーマット説明図であり、図５６はAALtype2による転送方式の概念図である。図５４に示すように、AALtype2形式のセルは、標準セルヘッダと標準セルペイロードで構成され、標準セルペイロードに１バイトのスタートフィールドSTFと１以上のショートセルがマッピングされる。スタートフィールドSTFは、(1) 最初のショートセル先頭位置を示すポインタ（オフセット値）が格納されるオフセットフィールドOFS、 (2) １ビットシーケンス番号を記憶するフィールドSN、(3) パリティフィールドＰで構成される。
ショートセルは、固定長のショートセルヘッダと可変長のショートセルペイロードで構成され、ショートセルヘッダには、(1) ショートセルコネクションを識別するためのCID（ショートセルコネクション識別子）、(2) ショートセルのペイロード長を示す長さ表示（LI：Length Indicator)、(3) ユーザ・ユーザ識別子UUI等が埋め込まれ、ショートセルペイロードには、上記した低ビットレートの情報が埋め込まれる。尚、LIはショートパケット長より４を引いた数である。
【０００５】
AALtype2セルには、複数個のショートセルが多重化された状態で格納される。このとき、ショートセルの一部が一個のAALtype2セルのペイロードに収まりきらない場合には、図５６に示すように、ショートセルの残りの部分が次のAALtype2セルにマッピングされる（「オーバーラップ」と称する）。そして、AALtype2セルは、ヘッダに格納されたVPI/VCIに従って所定のATMコネクション上を伝送される。
【０００６】
ところで、AALtype2セルをATMコネクションで伝送する場合、以下の問題がある。即ち、AALtype2セルのペイロードには上述のように異なるCIDを持つ複数個のショートセルが多重される。しかし、ATM交換機はATMセル単位でスイッチングするものであるため、個々のショートセル単位でスイッチングを行うことができず、各ショートセルを所望の宛先へ伝送することができない。
そこで、ATM交換機は入力されたAALtype2セルから複数個のショートセルを抽出し、各ショートセルを一つずつペイロードに格納したATM標準セル（「パーシャルフィルセル」と称する）を複数個生成し(図５７参照)、このパーシャルフィルセル毎にATMスイッチでスイッチングを行うことにより、ショートセル単位でのスイッチングを可能にしている。ATMスイッチでスイッチングされたパーシャルフィルセルは該ATMスイッチの出力側に設けられたメモリに一時的に格納され、適宜AAL2typeセル形式に復元されて回線に送出される。この場合、パーシャルフィルセルがメモリに長時間滞留すると、メモリが満杯になって新たなパーシャルフィルセルを記憶できず誤動作が発生する。そこで、メモリの有効利用及び誤動作発生を防止するために、長時間滞留するパーシャルフィルセルを廃棄する制御が必要になる。
【０００７】
図５８はかかるセル遅延廃棄制御を実現する従来の概略構成図である。図中、１０１は空アドレス管理FIFO部、１０２は入力データ、データ到着時刻を空きアドレスに格納すると共に、入力データの到来順を示すチェーンデータ（図示せず）を記憶する入力データ格納メモリ部、１０３は現在時刻を監視する時刻カウンタ部（タイマ）、１０４はチェーン先頭位置を示すレジスタ部、１０５は現在時刻と到着時刻を比較して遅延規定時間を経過したか調べる遅延規定時間比較部、１０６は遅延規定時間を記憶するレジスタ部である。
【０００８】
空アドレス管理FIFO １０１は入力データ格納メモリ部１０２の空きアドレスを管理している。入力データ格納メモリ部１０２は、空アドレス管理FIFOから書き込みアドレスWaddを受け取り、入力データと時刻カウンタ１０３から出力するタイムススタンプ値（現在時刻）とを格納する。尚、格納されたデータは入力順にチェーンデータでつながれる。遅延規定時間比較部１０５は周期的に、(1) チェーン先頭位置レジスタ部１０４がポイントする先頭データの到着時刻と時刻カウンタ部１０３が出力する現在時刻との差分を算出し、(2) 該差分と遅延規定時間レジスタ部１０６に設定されている規定値との大小を比較し、(3) 差分が規定値をオーバしていれば、換言すれば、
(到着時刻+遅延規定時間)≦現在時刻
であれば、長時間滞留しているものとしてデータの廃棄指示を行い、該データを記憶アドレスを空きアドレスにする。以後、先頭データを次の入力順のデータとして上記遅延廃棄処理を繰り返す。
【０００９】
【発明が解決しようとする課題】
ところで、ITU-T勧告I.363.2では、4バイト長から48バイト長の可変長セルをデフォルトとして使用する事となっているが、オプションとして48バイトを超え、最大長67バイト(ショートパケットのペイロード最大長64バイト)までの情報転送を許容している。
図５９は、AALtype2形式での48バイトを超える長さのショートパケットの例を示すもので、（ａ）は64バイトのショートパケットが２セルにオーバラップした場合、(ｂ）は３セルにオーバラップした場合を示している。ATMセルペイロードの１バイト目に設けられたSTF(スタートフィールド)内のOSF(オフセット)は、ショートパケットの先頭がどの位置にあるかを示す為のもので、STFからショートパケット先頭までのオフセットバイト数を表示する。
【００１０】
従来技術では、ショートセルが48バイト以下であることを想定しており、分離装置においてATMスイッチに入力する前にAALtype2セルよりショートセルを１つづつ取り出してパーシャルフィルセルに変換し、各パーシャルフィルセルをATMスイッチに入力するものであった。しかし、ショートセルが48バイトを越えると、パーシャルフィルセルのペイロード長(すなわちATMセルのペイロード長)は１セルあたり48バイトしかないため、分離装置はペイロード長を越える長さを持つショートセルを処理することができない。つまり、従来技術では49バイトから67バイトまでの長さのショートセルを取り扱うことが不可能であった。
又、以上のように従来技術は48バイト超過の入力セルに対応しておらず、しかも、1個のパーシャルフィルセル毎に遅延廃棄処理を行うもので複数のパーシャルフィルセル毎の遅延廃棄処理ができない問題がある。
【００１１】
以上から本発明の目的は、48バイトを越える長さのショートセルを処理できるようにすることである。
本発明の別の目的は、標準ATMセルを処理する既存のATMスイッチをそのまま使用できるようにすることである。
本発明の別の目的は、48バイトを超える長さのショートパケットを２つに分割し、それぞれを第１、第２のATMセル（前半セル、後半セル）のペイロードに収容して伝送する場合、一方のATMセルが転送経路上で廃棄されたことを検出できるようにすることである。
本発明の別の目的は、シーケンス番号、コード番号、誤り検出符号を用いて一方のATMセルが伝送途中で廃棄されたことを検出することである。
本発明の別の目的は、一方のATMセルが伝送途中で廃棄されたとき他方のATMセルに収容された有意データを破棄してデータ伝送の品質管理を行えるようにすることである。
【００１２】
本発明の別の目的は、前半セル到着後、所定時間経過しても後半セルが到着しなければ前半セルをメモリから廃棄してメモリの有効利用を図ると共にデータ伝送の品質管理を行うことである。
本発明の別の目的は、48バイト超過の後半セル到着後、あるいは、48バイト未満のセル到着後、これらのセルに収容されたショートパケットデータが所定時間経過してもメモリから読出されて回線に送出されなければ、メモリから廃棄してメモリの有効利用を図り、かつ、データ伝送の品質管理を行うことである。
【００１３】
【課題を解決するための手段】
本発明のセル処理装置は、１つのATMセルに収容できる長さＬバイト(=48バイト)より大きい長さのショートパケットを２つのATMセルに収容するように分割し、第１のATMセルのペイロード領域に、(1)分割した一方のショートパケット部分と(2)ショートパケットの長さ情報を収容し、第２のATMセルのペイロード領域に第１セルに収容出来なかった残りの有意データを収容し、各ATMセルをATMスイッチに入力する。又、本発明のセル処理装置は、ATMスイッチより出力される第１ATMセルに収容されているショートパケットの長さ情報を参照して、第１、第２のATMセルにそれぞれ収容されているショートパケット部分を抽出し、これらショートパケット部分を用いてＬバイトを越える長さの元のショートパケットを復元し、AALtype2セル形式で回線に送出する。以上により、48バイトを越えるショートセルを処理でき、しかも、既存のATMスイッチを使用することができる。
【００１４】
本発明のセル処理装置において、48バイトを越えるショートセルの分割方法は種々考えられる。第１の分割方法は、(1) 予め設定されている長さの有意データを第１のATMセルに収容し、第２のATMセルに残りの有意データを収容するようにショートパケットを分割し、かつ、(2) 長さ情報を付加し、これにより、第１、第２のATMセルがショートパケットを分割して生成されたセルであるか、及び各セルの有意データ長を識別できるようにすることである。又、第２の分割方法は、(1) 第１セルに48バイトの有意データを収容し、第２セルに残りの有意データを収容するように分割し、かつ、(2) 第１セルの長さ情報LIを０にし、第２セルの長さ情報LIをショートパケット長とすることである。
以上のように分割すれば復元側において、48バイトを越えたショートパケットを分割して生成したセルであるか否か、及び各セルの有意データ長を認識でき、元の48バイトを越えるショートセルを正しく復元することができる。
【００１５】
本発明のセル処理装置では、(1) 第１、第２セルの特定の領域にシーケンス番号情報を付加し、あるいは、(2) 第１、第２セルの特定の領域にセル識別用のコード情報を付加し、あるいは、(3) 第２セルの特定領域にショートパケットの全ての有意データを用いて作成した誤り検出符号を付加する。以上のようにシーケンス番号あるいはコード情報あるいは誤り検出符号を付加することにより、復元側において転送途中でのセル廃棄を検出でき、又、セル廃棄の検出により対となる他方のセルを破棄してデータ伝送の品質を維持できる。
【００１６】
本発明のATM交換機は、(1) １つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを含んだAALtype2セル受信し、該ショートパケットを分割して２つの標準のATMセルに変換する前処理装置、(2) 前記前処理装置から入力する標準のATMセルをそのATMセルヘッダを参照して所定の出方路にスイッチングするATMスイッチ、(3) ATMスイッチの出方路側に設けられ、前記分割されたショートパケットに基づいて作成された２つの標準のATMセルを受信し、これら標準のATMセルを用いて元のＬバイトを越える長さのショートパケットを組み立て、該ショートパケットをAALtype2セル形式で回線に出力する復元装置、を備えている。かかるATM交換機によれば、48バイトを越えるショートセルを処理することができる。
【００１７】
本発明のATM交換機は、前半セル到着後、設定時間経過しても後半セルが到着しなければ、該後半セルは転送途中で廃棄されたものとみなし、対となる前半セルを廃棄する。又、後半セル到着後、設定時間経過しても回線に送出されれなければ到着済みの前半セル及び後半セルを廃棄する。このようにすれば、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持できる。
【００１８】
【発明の実施の形態】
（Ａ）本発明の概略
図１は本発明の概略説明図であり、（ａ）は概略構成図、（ｂ）は64バイト長のショートパケットがAALtype2セル形式で転送され、パーシャルフィルセルに変換され、再びAALtype2セル形式に再変換される概念図を示している。
図１（ａ）において、１は分離処理部で回線よりAALtype2セルAC1,AC2を受信し、ショートパケット(ショートセル)の長さが48バイトを超えるとき、該ショートパケットを２つのパーシャルフィルセルPC1,PC2に分割して送信する。２はATMスイッチ、３は復元処置部であり、ATMスイッチでスイッチングされて入力した２つのパーシャルフィルセルを再び１つのショートパケットに組立て直して回線に出力する。
【００１９】
分離装置１は、AALtype2セルAC1，AC2を受信し、そのときにショートパケット(斜線部)の長さが48バイトを超える場合には(図では64バイト)、1つのショートパケットを2つのパーシャルフィルセルPC1,PC2に分割してATMスイッチ２に入力する。ATMスイッチ２は、標準ATMセルのスイッチングと同様の処理(ATMセルヘッダ、特にVPI、VCIを参照してルーチングする処理)によって、入力したパーシャルフィルセルPC1,PC2を所望の出力ポートにルーチングする。その後、復元処理部３は、パーシャルフィルセル２セル分を再び1つのショートパケットに組立て直して宛先方向の回線に送出する。
【００２０】
すなわち、64バイト長のショートパケットは１つのATMセルのペイロードに入らないため、2セルあるいは3セルにまたがって転送されていくる。分離処理部１はAALtype2形式からパーシャルフィルセル形式に変換してATMスイッチ２に入力する。ATMスイッチ２はパーシャルフィルセル単位にVPIとVCIを参照して所望の出力ポートへと転送する。ここで、通常の48バイト長未満のショートパケットはパーシャルフィルセル１セルにより転送することが可能であるが、48バイトを超える長さのショートパケットの場合には、ATMセル１セルのペイロード(48バイト)では領域が不足する。そのため、２つのパーシャルフィルセルPC1,PC2に分割して送信する。パーシャルフィルセルの受信側に設けられた復元処理部３は、２セルがそろった時点でショートパケットを組み立て、AALtype2セルの形式で回線に出力する。
【００２１】
この場合、２セルに分割したパーシャルフィルセルPC1,PC2が、ATMスイッチ２を経由して再びショートパケットに組み立て直される迄の転送経路で、廃棄される可能性がある。一方が廃棄された場合には元のショートパケットを復元できないため、他方を廃棄する必要がある。そこで、パーシャルフィルセルの廃棄を検出できるように、たとえば２つに分割したパーシャルフィルセルPC1,PC2にシーケンス番号を挿入しておき、該シーケンス番号を参照して２セル分正しく受信できた時点で64バイト長のショートパケットに復元する。しかし、シーケンス番号が連続しない場合には、転送経路で一方のパーシャルフィルセルに廃棄が生じたとして、他方のパーシャルフィルセルを廃棄する。セル廃棄を検出する他の手段として、セルに収容する有意データに対して誤り検出/訂正符号、たとえばBIPを計算してパーシャルフィルセルとともに送信し、受信側で誤りがあればそのパーシャルフィルセルを破棄する方法もある。
【００２２】
以上のように、ATM交換機は、48バイトを超える長さのショートパケットが２以上のAALtype2セルにマッピングされて到来すれば、標準ATMセル単位で処理できるように該ショートパケットを２つのパーシャルフィルセルにセル化し、スイッチング後、２セルに分割したパーシャルフィルセルをAALtype2セルに組立て直して回線に送出する。これにより、48バイトを超える長さのショートパケットのスイッチングが、標準セルを取り扱うATMスイッチを用いて可能となる。
【００２３】
（Ｂ） ショートパケットのパーシャルフィルセル化
以上の概略説明より、本発明では、48バイトを超える長さのショートパケットを２つのパーシャルフィルセルにセル化する必要がある。従って、以下では、パーシャルフィル化方法の各種実施例について説明するが、ショートパケットの長さは便宜上64バイトとする。
【００２４】
（ａ）第１のパーシャルフィルセル化
図２は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第１の実施例説明図である。第１実施例では、第１パーシャルフィルセルPC1のペイロード領域をすべて使用し、残りのデータを第２パーシャルフィルセルPC2により送信する場合である。パーシャルフィルセルPC1のペイロードは48バイトであるため、第１パーシャルフィルセルPC1のペイロードには48バイトのデータをマッピングし、第２のパーシャルフィルセルPC2のペイロードには残りの16バイトのデータをマッピングして送信する。このとき、ショートパケットヘッダSCHに含まれる長さ情報LIは第１パーシャルフィルセルPC1に含まれるため、第１、第２パーシャルフィルセルを再び64バイトのショートパケットSPKTに復元する場合に、該長さ情報LIに基づいて到着した第２パーシャルフィルセルに含まれるショートパケットの長さを判別できる。
【００２５】
（ｂ）第２のパーシャルフィルセル化
図３は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第２の実施例説明図である。第２実施例では、パーシャルフィルセルPC1,PC2内のペイロード領域を32バイトづつ用いて転送する場合の例を示している。この第２実施例では、ショートパケットのバイト長によっていかに分割するかを予め分離処理部と復元処理部との間で決めておく必要がある。
図４はショートパケットの長さ情報LIと分割バイト数の関係を示す一例である。尚、長さ情報LIはショートパケットの長さから４を引いた値である。これは、LIに割り当てたビット数が６ビットであるため、64(=26)バイト迄しか表現できない。そこで、1〜3バイトのショートパケットを禁止し、4〜67バイトの64種類の長さを表現できるようにするためである。
ショートパケット長が49バイト以上になると表に示すように、分割される。例えば、ショートパケット長が49バイトであれば、24バイト/25バイトに分割され、 50バイトであれば、25バイト/25バイトに分割される。
【００２６】
（ｃ）第３のパーシャルフィルセル化
図５は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第３の実施例説明図である。この第３実施例は、図３に示した第２実施例のパーシャルフィルセル分割に加えて、シーケンス番号領域SNA1,SNA2にシーケンス番号を付加したフォーマットに変換して転送する例である。第３実施例では、シーケンス番号領域SNA1,SNA2をパーシャルフィルセルの一番後の領域に配置した例を示しており、例えば第１パーシャルフィルセルPC1には０を、第２パーシャルフィルセルには１をシーケンス番号として付加して送信する。
パーシャルフィルセルの受信側（復元処理部）では、このシーケンス番号を参照して、途中でセルが廃棄されたかどうかを識別することができる。
尚、シーケンス番号に対してビット誤り訂正・検出符号を付加して、信頼性をあげることも可能である。又、シーケンス番号領域SNA1,SNA2は、セル廃棄検出の精度をあげるために複数ビットを使用しても良い。たとえば、３ビットのシーケンス番号を使用すれば、０〜７の値をとることができ、最大７セルまでの廃棄検出が可能となる。更に、シーケンス番号に替えて、第１、第２パーシャルフィルセルを識別できるその他のコード情報を用いることもできる。
【００２７】
（ｄ）第４のパーシャルフィルセル化
図６は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第４の実施例説明図である。この第４実施例は、第１、第２パーシャルフィルセルPC1,PC2の両方に、受信したショートパケットSPKTのショートセルヘッダSCHをそのまま付加しておき、該セルヘッダSCHのうち装置内で未使用の領域(たとえば、S-HEC領域など)をシーケンス番号用のビット領域として使用する例である。
第１、第２のパーシャルフィルセルPC1、PC2をAALtype2セルに戻すときに、S-HEC領域の誤り制御情報を再計算して付加するようにすれば、このS-HEC領域をシーケンス番号用の領域として使用することができる。また、パーシャルフィルセルPC1,PC2のCID領域をAALtype2形式に戻すときに新たなCIDを付け直す場合には、このCID領域を使用してシーケンス番号を転送することもできる。
【００２８】
（ｅ）第５のパーシャルフィルセル化
図７は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第５の実施例説明図である。この第５実施例は、図３に示した第２実施例のパーシャルフィルセル分割に加えて、シーケンス番号情報領域として、パーシャルフィルセルPC1,PC2のATMセルヘッダ領域を使用する場合の例を示している。ATMセルヘッダ内のVPI領域とVCI領域を合計すると28ビットとなり、システムによってはこれらすべての領域を使用しないケースがある。図７の第５実施例では、VPI領域の上位側ビットのうち、システムで未使用となるビットをシーケンス番号情報領域として使用する例を示している。このほか、他の未使用ビットを使用することも可能である。また、ATMセルヘッダ内のHEC領域を使用しても良い。
【００２９】
（ｆ）第６のパーシャルフィルセル化
図８は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第６の実施例説明図である。この第６実施例は、図２に示した第１実施例のパーシャルフィルセル分割ににおいて、誤り検出用の符号を付加して受信側で誤り検出を行うことによってセル廃棄を検出する実施例である。
第６実施例では、誤り検出符号として、BIP-8を使用した場合の例を示している。送信側の分離処理部は、第２パーシャルフィルセルPC2の特定の１バイト領域(例えば最終バイト)をBIP-8用の演算結果記憶領域BIPAとし、64バイト長ショートパケット毎にBIP(Bit Interleaved Parity)を計算して、８ビットの演算結果を該当BIP領域BIPAに格納して送出する。
受信側である復元処理部では、受信したBIPの値と、受信したパーシャルフィルセルのデータを用いてBIP演算した結果とを照合して、誤りがあれば、すなわち、値が一致しなければ、廃棄あるいはビット誤りが生じたものとして、受信したデータのうち完成しないものは廃棄処理する。
【００３０】
(f-1) 第２パーシャルフィルセルPC2が廃棄された場合
第１パーシャルフィルセルPC1到着時に、そのセルのLIを参照することにより、次に到着する第２パーシャルフィルセルPC2に格納されているであろうセルの残りの長さがわかる。廃棄無くして第２パーシャルフィルセルPC2が到着すれば、該第２パーシャルフィルセルPC2に格納されたBIP値と、到着した第１、第２パーシャルフィルセルのデータを用いて計算したBIP値とを照合して正常到着判定を行う。第２パーシャルフィルセルが転送経路で廃棄されると、BIP値が一致することはまずなく、第２パーシャルフィルセルの廃棄あるいはビットエラーが生じたことを検出できる。
【００３１】
(f-2) 第１パーシャルフィルセルが廃棄された場合
第１パーシャルフィルセルが転送途中に廃棄された時は、第２パーシャルフィルセルが最初に到着することとなる。このため、その次のセルが到着したときにBIP計算を行うが、データ列もビット列も元々のデータと異なる箇所で演算するため、BIP値が一致することはまずなく、異常を検出できる。
以上では、BIPを使用したがBIPの代わりに、よりエラー検出度精度が高い他の符号(CRC符号など)を用いることもできる。
【００３２】
（ｇ）第７のパーシャルフィルセル化
図９は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第７実施例説明図である。この第７実施例は、図２の第１実施例と同様にショートパケットSPKTを第１、第２のパーシャルフィルセルPC1,PC2に分割する。そして、その両方にショートパケットヘッダSCHを付加すると共に、各ショートパケットヘッダ内の長さ情報LIを使用して、それぞれの第１、第２パーシャルフィルセルの長さを表示して送信する。ただし、LI=000000は48バイト長を示すものとする。この第７実施例において、ショートパケット長が48バイトを越えれば、第１パーシャルフィルセルPC1の有意データ長を48バイト固定とし、残りの有意データを第２パーシャルフィルセルPC2にマッピングして送信する。
【００３３】
図１０、図１１は、到着ショートパケット長、到着セルのLI、第１セルの有意データ長、第１セルのLI、第２セルの有意データ長、第２セルのLIの関係図表である。到着ショートパケット長が48バイトまでは全有意データは１つのパーシャルフィルセルにマッピングされて送信される。しかし、到着ショートパケット長が48バイトを越えると、先頭48バイトの有意データは第１のパーシャルフィルセルPC1にマッピングされ、LI=000000となり、残りの有意データは第２のパーシャルフィルセルPC2にマッピングされ、LI＝(ショートパケット長−４)となって、送信される。
【００３４】
長さ情報としてのLIの領域は6ビットしかないため、48バイト以内のショートパケットをそのまま分割せずに作成した１つのパーシャルフィルセルと、48バイトを越えて２つのパーシャルフィルセルに分割した各々のセルとを一意に識別することが出来ない。そのため、上記図表の例では使用する可能性の低い４バイトのショートパケットを使用禁止とし、その代わりに「LI=0」であるセルは48バイトを超えたAALtype2セルを２つのセルに分割した第１番目のパーシャルフィルセルであるとし、「LI≧45」であるセルは第２番目のパーシャルフィルセルであるとしている。従って、各パーシャルフィルセルに上記のLIの値を付与することで、第１セル目か、第２セル目かを識別でき、かつショートパケット長が48バイト以下の長さの場合にも48バイト以下のパーシャルフィルセルとして識別が可能である。パーシャルフィルセルの受信側では、受信したパーシャルフィルセルのLIを参照して、LIが1から44の値であれば分割されていないセルであり、LI=0であれば分割された第１セル、LIが45以上であれば分割された第２セルであると判断する。
【００３５】
また、第２パーシャルフィルセルPC2にマッピングされるデータ長は、全体のデータ長が(LI+4)であり、第１パーシャルフィルセルPC1に48バイトがマッピングされるため(LI-44)である。
また、LI=0のセルが連続したことで、転送途中において第２パーシャルフィルセルPC2が廃棄されたことを検出できる。また、LI≧45のセルが連続することで第１パーシャルフィルセルPC1の廃棄を検出できる。
【００３６】
（h）第８のパーシャルフィルセル化
図１２は２以上のAALtype2セルAC1,AC2にマッピングされて到来した64バイト長のショートパケットSPKTを２つのパーシャルフィルセルPC1,PC2に分割する第８実施例説明図である。この第８実施例は、図３の第２実施例と同様にショートパケットSPKTを第１、第２のパーシャルフィルセルPC1,PC2に分割する。そして、その両方にショートパケットヘッダSCHを付加すると共に、第１パーシャルフィルセルPC1の長さ情報LIによりショートパケットの全体の長さ情報(=ショートパケット長-4)を表示し、第２セルPC2の長さ情報LIにより第2セルにマッピングするデータ長を表示する。又、第１のパーシャルフィルセルPC1か、第２のパーシャルフィルセルPC2かを識別するためのコード番号を各セルの最終バイトに挿入する。
【００３７】
ショートパケット長が48バイトを越えて第１、第２のパーシャルフィルセルPC1,PC2の２つのセルに分割する場合、第１パーシャルフィルセルPC1に例えば32バイト固定の有意データをマッピングし、残りを第２パーシャルフィルセルPC2にマッピングする。第２パーシャルフィルセルPC2の長さ表示LIは、残りのデータの長さを示すようにし、かつ、第１パーシャルフィルセルPC1か、第２パーシャルフィルセルPC2であるかを識別するためのコードを入れておく。
図１３、図１４は、到着ショートパケット長、到着セルのLI、第１セルの有意データ長、第１セルのLI、第２セルの有意データ長、第２セルのLIの関係図表である。到着ショートパケット長が48バイトまでは全有意データは１つのパーシャルフィルセルにマッピングされて送信される。しかし、到着ショートパケット長が48バイトを越えると、先頭32バイトの有意データは第１のパーシャルフィルセルPC1にマッピングされ、LI＝(ショートパケット長−４)となり、残りの有意データは第２のパーシャルフィルセルPC2にマッピングされ、LI=(残りの有意データ長)となって送信される。
【００３８】
（Ｃ）ATM交換機の全体の構成
図１５は64バイト長ショートセル対応ATM交換機の構成図である。１０はATMスイッチ、１１〜１３はそれぞれ回線インタフェース装置であり、対応する伝送路から入力したAALtype2セルをパーシャルフィルセルに変換して出力すると共にATMスイッチより入力したパーシャルフィルセルに含まれるショートセルを多重して対応する伝送路に送出するものである。各回線インタフェース装置１１〜１３はAALtype2セルをパーシャルフィルセルに変換して出力する分離部１１ａ〜１３ａとパーシャルフィルセルに含まれるショートセルを多重してAALtype2形式で出力する多重部１１ｂ〜１３ｂを備えている。各分離部１１ａ〜１３ａはAALtype2セルをパーシャルフィルセルに変換すると共に、48バイトを越えるショートパケットを２つのパーシャルフィルセルPC1,PC2にしてATMスイッチに送出する機能を備えている。又、各多重部１２は48バイト以下の複数のパーシャルフィルセルに含まれるショートセルを多重すると共に、同一のVPI/VCI値を有する２つのパーシャルフィルセルに含まれるショートパケット部分を用いて48バイトを越えた長さショートパケットを組立てて回線に出力する復元機能を備えている。
【００３９】
回線よりAALtype2セルが入力したとき、該AALtype2セルに48バイト以下の１以上のショートセルが含まれていれば、分離部１１ａ〜１３ａはショートセル毎にパーシャルフィルセルを生成してATMスイッチ１０に入力する。ATMスイッチ１０は各パーシャルフィルセルをそのVPI/VCIを参照して所定の出力ポートにルーチングする。出力側インタフェース装置の多重部１１ｂ〜１３ｂは、各パーシャルフィルセルに含まれるショートセルのうち同一方向のショートセルを多重してAALtype2セルを作成して回線に出力する。
【００４０】
又、回線よりAALtype2セルが入力したとき、該AALtype2セルに48バイトを越えた長さのショートセルが含まれている場合には、分離部１１ａ〜１３ａは２つのパーシャルフィルセルに変換し（VPI/VCIは同一値)、ATMスイッチ１０に入力する。ATMスイッチ１０は各パーシャルフィルセルをそのVPI/VCIを参照して所定の出力ポートにルーチングする。出力側インタフェース装置の多重部１１ｂ〜１３ｂは、VPI/VCI値が同一の２つのパーシャルフィルセルより再び64バイト長ショートパケットを復元し、AALtype2形式で回線に出力する。以上により、標準ATMスイッチを使用して、64バイト長ショートパケット単位のスイッチングが可能となる。
【００４１】
（Ｄ）パーシャルフィルセル化部及びAALtype2セル化部
（a) パーシャルフィルセル化部及びAALtype2セル化部の第１実施例
図１６は図１２で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第１実施例の構成図である。図１２のパーシャルフィルセル化処理では、複数のAALtype2セルに含まれるショートパケットSPKTの長さが48バイトを越えると、第１パーシャルフィルセルPC1に32バイトの有意データを、第２パーシャルフィルセルPC2に残りの有意データをマッピングし、各セルの最終バイトにコード番号を付加する。尚、以下では48バイトを越えるショートパケットを64バイトのショートパケットとして説明する。
【００４２】
AALtype2セルが入力すると、セルバッファ５１は該AALtype2セルを一旦格納する。一時格納する理由は、到着するAALtype2セルの間隔が連続しない場合があり、64バイト分のショートパケットが完成するまでに時間を要するからである。
次に、ショートセル取り出し部５２は、出力セルフレームのタイミング信号に合わせて、セルバッファ５１から同一のVPI/VCIを持つショートセルを順次取り出し、ショートパケットバッファ５３に格納する。また、ショートセル取り出し部５２は、到着セルのVPI/VCI/CIDを抽出し、このVPI/VCI/CIDを用いて変換テーブル５４をアクセスし、パーシャルフィルセルに付加するVPI/VCIを該変換テーブルより読み出しておく。変換テーブル５４には、予め発呼時に到来セルのVPI/VCI/CIDと送出セル（パーシャルフィルセル）に付加するVPI/VCIの対応が記憶されてる。
【００４３】
コード作成部５５は、ショートセル取り出し部５２から入力する到着ショートセルのLIを参照し、LI>45であれば出力するパーシャルフィルセルに付けるコード番号を生成する。すなわち、LIが44以下であればコード番号を作成しないが、LIが45以上であれば、ショートパケット長が48バイトを越えるため、第１パーシャルフィルセルの出力するタイミングに合わせて０を、第２パーシャルフィルセルの出力タイミングに合わせて１を出力する。
LI作成部５６は、ショートパケット長が48バイトを越えるとき(LI≧45)、第２パーシャルフィルセルPC2に付加するショートパケットヘッダのLI値を計算して出力する。到来したショートセルの長さは(LI+4)バイト、第１パーシャルフィルセルPC1で送るデータ長は32バイトであるから、第２パーシャルフィルセルPC2で送るデータ長は(LI-28)バイトである。000000を1バイト長、000001を2バイト長、・・・111111を64バイト長としているから、LI作成部５６は、ショートパケット長が48バイトを越えるとき、(LI-29)の演算を行って、第２パーシャルフィルセルに付加するLIを計算して出力する。
【００４４】
カウンタ５７は53進カウンタであり、セルフレーム信号に同期してクロックを0から52までカウントし、カウント値を出力する。カウント値0〜52はAALtype2セルの1〜53バイトに対応する。選択信号作成部５８はLIとカウント値に従っていずれの入力信号を選択すべきかをセレクタ５９に指示し、セレクタ５９は指示された入力信号を選択してパーシャルフィルセルを出力する。例えば、選択信号作成部５８は、▲１▼LI<45の場合は図１７（ａ）に従って選択信号を出力し、▲２▼LI>44で、第１パーシャルフィルセルPC1を作成出力する場合は図１７（ｂ）に従って選択信号を出力し、▲３▼LI>44で、第２パーシャルフィルセルPC2を作成出力する場合は図１７（ｃ）に従って選択信号を出力する。
【００４５】
48バイト以下の長さのショートパケットをパーシャルフィルセルに変換する時、１つのATMセル(パーシャルフィルセル)のペイロードにショートパケットの全有意データを格納できる。このため、図１７（ａ）に示すように、セレクタ５９は、カウント値が0〜4のとき、(1)を選択してATMセルヘッダを出力し、カウント値が5〜(LI+8)のとき、つまり有意データ長の区間では(2)を選択してショートパケットデータを出力し、カウント値が(LI+9)〜52では(4)を選択して‘0'を出力する。
一方、48バイトを超える長さのショートパケットをパーシャルフィルセルに変換する時、第１パーシャルフィルセルPC1と第２パーシャルフィルセルPC2とで選択信号作成部５８の出力が異なる。
【００４６】
第１パーシャルフィルセルPC1の出力時、図１７（ｂ）に示すように、セレクタ５９は、カウント値が0〜4のときに(1)を選択してATMセルヘッダを出力し、カウント値が5〜36の時に(2)を選択して先頭32バイトのショートパケットデータを出力し、カウント値が37以上になれば(4)を選択して固定値‘0'を出力し、カウント値が52になれば(3)を選択して第１パーシャルフィルセルであることを示すコード番号を出力する。尚、第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダがマッピングされている。
【００４７】
又、第２パーシャルフィルセルPC2の出力時、図１７（c）に示すように、セレクタ５９は、カウント値が0〜4のときに(1)を選択してATMセルヘッダを出力する。次に、3バイトのショートセルヘッダ部分のLIを除く部分に0を、LI部に残りのデータ長を示す数値を出力するために、カウント値が5と7の時に(4)を選択して0を出力し、カウンタが6のときに(5)を選択して第２パーシャルフィルセルPC2のLI値を出力する。又、セレクタ５９は、カウント値が8から(LI-21)までの残りの有意データ長の区間では(2)を選択して残りのショートパケットデータを送出し、(LI-21)+1以上になれば(4)を選択して固定値‘0'を出力し、カウント値が52になれば(3)を選択して第２パーシャルフィルセルであることを示すコード番号を出力する。
【００４８】
図１８は図１６のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の構成図である。
第１、第２の入力セルPC1,PC2が入力すると、制御部６１は各セルのLI値を参照してショートパケット部分を取り出してショートセルバッファに格納する。48バイトを越えるショートパケットは、第１、第２の２つのセルに分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。従って、制御部６１は入力セルのコード番号を確認して48バイトを越えるショートパケットをショートパケットバッファ６２に作成する。
【００４９】
第１、第２の入力セルPC1,PC2の各コード期待値は変換テーブル６３内に格納されているから、制御部６１は入力セルのVPI/VCI値から変換テーブル６３より各コード期待値を求め、該コード期待値に基づいて入力セルの抜けが無いかどうかを判定する。たとえば、制御部６１は第１セルの入力に際して、第１のコード期待値と第１セルに含まれるコード番号を比較し、第２セルの入力に際して、第２のコード期待値と第２セルに含まれるコード番号を比較する。従って、経路途中で1セルの廃棄を生じれば、到着パーシャルフィルセルのコード番号と期待値が異なるため、セル廃棄を検出できる。セル廃棄が生じればショートパケットを完成できないから、既に到着してショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
又、制御部６１は、変換テーブル６３よりコード期待値を読み出すと同時に、AALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力する。又、読出したCIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
【００５０】
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
カウンタ６５は53進カウンタであり、セルフレーム信号に同期してクロックを0から52までカウントし、カウント値を出力する。このカウント値0〜52はAALtype2セルの1〜53バイトに対応する。選択信号作成部６６は、図１８内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。
【００５１】
セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときVPI/VCIを出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が6〜52のときセルデータを出力する。以上により、第１のAALtype2セルが作成、送出される。ついで、同様に、VPI/VCI、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルが作成、送出される。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００５２】
(b) パーシャルフィルセル化部及びAALtype2セル化部の第２実施例
図１９は図２で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第２実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。
第２実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２０（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。すなわち、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のとき、変換テーブル５４から入力するATMセルヘッダ(VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI+8)のとき、すなわち、有意データ長の区間においてショートセルバッファ５３から入力するショートパケットデータを選択し、▲３▼カウント値が(LI+9)〜52のとき‘0'を選択し、これにより、パーシャルフィルセルを作成して出力する。
【００５３】
又、第２実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると、第１パーシャルフィルセルPC1に48バイトの有意データを、第２パーシャルフィルセルPC2に残りの有意データをそれぞれマッピングして出力する。従って、第１パーシャルフィルセルPC1の出力時、図２０（ｂ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜52の時にショートセルバッファ５３から入力する先頭48バイトのショートパケットデータを選択して出力する。この第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダSCHが含まれている。
【００５４】
第２パーシャルフィルセルPC2の出力時、図２０（c）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI-40)の時にショートセルバッファ５３から入力する残りの(LI-44)バイトのショートパケットデータを選択し、▲３▼カウント値が(LI-40)+1〜52の時に固定値‘0'を選択する。
【００５５】
図２１は図１９のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第２実施例構成図であり、図１８の第１実施例と同一部分には同一符号を付している。
第１、第２の入力セルPC1,PC2が入力すると、制御部６１はLI値を参照してショートパケット部分を取り出してショートセルバッファ６２に格納する。48バイトを越えるショートパケットは、第１、第２の２つのセルに分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。すなわち、制御部６１は入力セルに含まれるショートセルヘッダのLI値が45以上であるか否かにより、第１パーシャルフィルセルであるか認識し、第１パーシャルフィルセルであれば、次に受信するセルを第２パーシャルフィルセルであると認識して48バイトを越えるショートパケットをショートセルバッファ６２に作成する。
【００５６】
又、制御部６１はAALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力し、CIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
【００５７】
選択信号作成部６６は、図２１内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときATMヘッダ(VPI/VCI等)を出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が5〜52のときセルデータを出力する。以上により、第１のAALtype2セルを復元して送出することができる。ついで、カウント値に基づいて同様に、VPI/VCI等、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルを復元して送出できる。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００５８】
(c) パーシャルフィルセル化部及びAALtype2セル化部の第３実施例
図２２は図３で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第３実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。
第３実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２３（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。すなわち、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のとき、変換テーブル５４から入力するATMセルヘッダ(VPI/VCI等)を選択し、▲２▼カウント値が5〜(LI+8)のとき、すなわち、有意データ長の区間においてショートセルバッファ５３から入力するショートパケットデータを選択し、▲３▼カウント値が(LI+9)〜52のとき‘0'を選択し、これにより、パーシャルフィルセルを作成して出力する。
【００５９】
又、第３実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると、第１、第２パーシャルフィルセルPC1,PC2にそれぞれ図４で示すバイト数B1,B2の有意データをマッピングして出力する。すなわち、第１パーシャルフィルセルPC1の出力時、図２３（ｂ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(B1+4)の時にショートセルバッファ５３から入力する先頭B1バイトのショートパケットデータを選択し、▲３▼カウント値が(B1+5)〜52に固定値‘0'を選択する。この第１パーシャルフィルセルPC1のペイロードには、長さ表示LIを含むショートセルヘッダSCHが含まれている。
第２パーシャルフィルセルPC2の出力時、図２３（ｃ）に示すように、セレクタ５９は選択信号作成部５８の指示により、▲１▼カウント値が0〜4のときに変換テーブル５４から入力するATMセルヘッダ（VPI/VCI等)を選択し、▲２▼カウント値が5〜(B2+4)の時にショートセルバッファ５３から入力する残りB2バイトのショートパケットデータを選択し、▲３▼カウント値が(B2+5)〜52に固定値‘0'を選択する。
【００６０】
図２４は図２２のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第３実施例構成図であり、図１８の第１実施例と同一部分には同一符号を付している。
第１、第２のセルPC1,PC2が入力すると、制御部６１は第１セルのLI値を参照して各セルのペイロードよりショートパケット部分を取り出してショートセルバッファ６２に格納する。48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着するため、連続２セル到着した時点で１つのショートパケットが完成する。制御部６１は第１入力セルPC1に含まれるショートセルヘッダSCHのLI値及び図４のテーブルに基づいて第１、第２入力セルPC1,PC2に含まれるセルバイト数を認識し、各入力セルPC1,PC2よりセルデータを抽出、合成してショートセルバッファ６２に48バイトを越えるショートパケットを作成する。
【００６１】
又、制御部６１はAALtype2セルに付加するVPI/VCI/CIDを変換テーブル６３より読み出し、VPI/VCI値をセレクタ６７に入力し、CIDをショートセルバッファ６２に入力し、該CIDで既にショートパケットバッファ６２に格納されているショートセルヘッダのCIDを置き換える。
STF算出部６４はショートセルヘッダのLI値と第1のAALtype2セルで送出済みのバイト数より送出待ちバイト数を求め、該送出待ちバイト数よりスタートフィールドSTF内のオフセット値OSFを算出して出力する。たとえば、第1のAALtype2セルで送出できなかったショートパケットの残りバイト数が10バイトであれば、次に出力するAALtype2セルのOSFは10となり、また、残りバイト数が47バイト以上であれば、OSF=47となる。
【００６２】
選択信号作成部６６は、図２４内のテーブルＴＬで示すようにカウント値及び送出すべきデータの有無に従って、いずれの入力信号(1)〜(4)を選択すべきかをセレクタ６７に指示する。セレクタ６７はこの指示に従って入力信号(1)〜(4)を選択して出力する。すなわち、セレクタ６７は、カウント値が0〜4のときATMヘッダ(VPI/VCI等)を出力し、カウント値が5のときスタートフィールドSTFを出力し、カウント値が5〜52のときセルデータを出力する。以上により、第１のAALtype2セルを復元して送出することができる。ついで、カウント値に基づいて同様に、VPI/VCI等、STF、残りのセルデータを出力し、カウント値が5〜52の途中で送出すべきセルデータがなくなれば、以後、0を出力する。これにより、第２のAALtype2セルを復元して送出できる。以上のようにして２つのパーシャルフィルセルを組み合わせて元のAALtype2セルに戻すことができる。
なお、48バイト以内の分割されないパーシャルフィルセルが到着した時には、VPI/VCI/CIDを変換テーブル６３より読み出し、AALtype2形式で出力する。この例では、到着セルのLIをみれば、そのセルが1セルのみのパーシャルフィルセルであるか、2セルに分割されたパーシャルセルであるかが識別可能である。
【００６３】
(d) パーシャルフィルセル化部及びAALtype2セル化部の第４実施例
図２５は図５で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第４実施例の構成図であり、図２２の第３実施例と同一部分には同一符号を付している。第４実施例において、第３実施例と異なる点は、SN付与部５０を設け、シーケンス番号SN(=0,1)を作成して第１、第２パーシャルフィルセルPC1,PC2の52バイト目にそれぞれ付与する点である。
第４実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２６（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第４実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図２６（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図２６（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。
【００６４】
図２７は図２５のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第４実施例構成図であり、図２４の第３実施例と同一部分には同一符号を付している。
第４実施例において第３実施例と異なる点は、廃棄制御する点である。すなわち、48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。第１、第２の入力セルPC1,PC2の各SN期待値は変換テーブル６３内に格納されているから、制御部６１は入力セルのVPI/VCI値から変換テーブル６３より各SN期待値を求め、該SN期待値に基づいて入力セルの抜けが無いかどうかを判定する。たとえば、制御部６１は第１セルPC1の入力に際して、第１のSN期待値と第１セルPC1のシーケンス番号SNを比較し、第２セルPC2の入力に際して、第２のSN期待値と第２セルPC2のシーケンス番号SNを比較する。従って、経路途中でセル廃棄を生じれば、到着パーシャルフィルセルのシーケンス番号SNとSN期待値が異なるため、セル廃棄を検出できる。セル廃棄が生じればショートパケットを完成できないから、既に到着してショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
第４実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第３実施例と同じである。
【００６５】
(ｅ) パーシャルフィルセル化部及びAALtype2セル化部の第５実施例
図２８は図６で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第５実施例の構成図であり、図２５の第４実施例と同一部分には同一符号を付している。第５実施例において、第４実施例と異なる点は、
・第１、第２パーシャルフィルセルPC1,PC2の両方にショートセルヘッダSCHを挿入する点、
・１バイト分のバッファ４１を設け、該バッファにSN付与部５０で作成した１ビットのシーケンス番号SNと、ショートセルヘッダSCHの第３バイト目の上位７ビットとで構成される１バイトデータを記憶する点、
・バッファ４１の内容（シーケンス番号SN）を第１、第２パーシャルフィルセルPC1,PC2のショートセルヘッダSCHのS-HEC部に挿入する点である。
【００６６】
第５実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図２９（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第５実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図２９（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図２９（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。
【００６７】
図３０は図２８のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルから元のAALtype2セルを復元して出力するAALtype2セル化部の第５実施例構成図であり、図２７の第４実施例と同一部分には同一符号を付している。第５実施例において第４実施例と異なる点は、廃棄制御する際、第１、第２入力セルPC1,PC2のシーケンス番号SNをショートセルヘッダSCHの第３バイト(S-HEC部)の第１ビットより取り出す点であり、他の動作は第４実施例と同じである。
【００６８】
(f) パーシャルフィルセル化部及びAALtype2セル化部の第６実施例
図３１は図７で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第６実施例の構成図であり、図２５の第４実施例と同一部分には同一符号を付している。第６実施例において、第４実施例と異なる点は、
・１バイト分のバッファ４１を設け、該バッファにSN付与部５０で作成した１ビットのシーケンス番号SNと、ATMヘッダの第１バイト(VPI部)の下位７ビットとで構成される１バイトデータを記憶する点、
・バッファ４１の内容（シーケンス番号SN）を第１、第２パーシャルフィルセルPC1,PC2のATMセルヘッダ第１バイトの最上位ビットに挿入する点である。
【００６９】
第６実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３２（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第６実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３２（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図３２（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。これにより、第１、第２パーシャルフィルセルPC1,PC2のATMセルヘッダ第１バイトの最上位ビットにシーケンス番号SNが挿入される。
【００７０】
図３３は図３１のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第６実施例の構成図であり、図２７の第４実施例と同一部分には同一符号を付している。第６実施例において第４実施例と異なる点は、廃棄制御する際、第１、第２入力セルPC1,PC2のシーケンス番号SNをATMセルヘッダの第１バイトの最上位ビットより取り出す点であり、他の動作は第４実施例と同じである。
【００７１】
(ｇ) パーシャルフィルセル化部及びAALtype2セル化部の第７実施例
図３４は図８で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第７実施例の構成図であり、図１９の第２実施例と同一部分には同一符号を付している。第７実施例において、第２実施例と異なる点は、
・誤り検出符号としてBIPを計算するBIP計算部４２を設けた点、
・ショートパケット長が48バイトを越える場合、BIP計算部４２において該ショートパケットのBIPを計算して、得られた８ビットの演算結果を第２パーシャルフィルセルPC2の最終バイトに挿入する点、である。
【００７２】
第７実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３５（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第７実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３５（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第１パーシャルフィルセルPC1を作成して出力する。又、図３５（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、第２パーシャルフィルセルPC2を作成して出力する。これにより、第２パーシャルフィルセルPC2の最終バイトにBIPが挿入される。
【００７３】
図３６は図３４のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第７実施例の構成図であり、図２１の第２実施例と同一部分には同一符号を付している。第７実施例において第２実施例と異なる点は、
・対となる一方のパーシャルフィルセルに誤りが検出された時、他方のパーシャルフィルセルを廃棄する点、
・４８バイトを越えるショートパケットを分割して作成された第1、第2パーシャルフィルセルPC1,PC2を受信し、受信セルの有意データのBIPを計算するBIP計算部６８を設けた点、
・計算されたBIPと第2パーシャルフィルセルPC2の最終バイトに挿入されている期待BIPとを比較し、不一致であればビットエラーあるいはセル抜けが生じたものとして誤りを検出する点、である。
【００７４】
48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。第１、第２の入力セルPC1,PC2の有意データ部分のBIP値を計算し、該計算されたBIP値と第2パーシャルフィルセルPC2の最終バイトに挿入されている期待BIPとを比較し、不一致であれば誤り発生とみなし、既に到着してショートセルバッファ６２に記憶されているショートパケットの一部データを廃棄する。
第７実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第２実施例と同じである。
【００７５】
(ｈ) パーシャルフィルセル化部及びAALtype2セル化部の第８実施例
図３７は図９で説明したパーシャルフィルセル化処理を実現するパーシャルフィルセル化部の第８実施例の構成図であり、図１６の第１実施例と同一部分には同一符号を付している。第８実施例において、第１実施例と異なる点は、
・コード作成部を持たない点、
・ショートパケット長が48バイトを越えて作成される第１パーシャルフィルセルPC1のショートセルヘッダのLIにより0を表示し、第２パーシャルフィルセルPC2のショートセルヘッダのLIによりショートパケット長を表示する点、
・２セル目のLI作成部５６は、第２パーシャルフィルセルPC2のショートセルヘッダのLI値を計算して出力する点である。
【００７６】
第８実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイト以下であれば図３８（ａ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、これにより、パーシャルフィルセルを作成して出力する。又、第８実施例のパーシャルフィルセル化部は、ショートパケットの長さが48バイトを越えると図３８（ｂ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、LI=0の第１パーシャルフィルセルPC1を作成して出力する。又、図３８（ｃ）に示すように、カウンタ５７のカウント値に従って所定の入力信号を選択し、LI=ショートパケット長である第２パーシャルフィルセルPC2を作成して出力する。
【００７７】
図３９は図３７のパーシャルフィルセル化部で作成した２つのパーシャルフィルセルPC1,PC2から元のAALtype2セルを復元して出力するAALtype2セル化部の第８実施例の構成図であり、図１８の第１実施例と同一部分には同一符号を付している。第８実施例において第１実施例と異なる点は、
・制御部６１は、LI=0のセルを連続して受信することにより第2パーシャルフィルセルPC2の欠落を検出し、LI>44のセルを連続して受信することによ第1パーシャルフィルセルPC1の欠落を検出する点、
・セル欠落を検出してセルの廃棄制御を行う点、である。
【００７８】
48バイトを越えるショートパケットは、第１、第２の２つの入力セルPC1,PC2に分割されて到着する。制御部６１は、第１、第２入力セルPC1,PC2のLI値を抽出し、LI=0のセルが連続したか、あるいはLI>44のセルが連続したかチェックし連続したなら、対となる一方のセルが欠落したものとしてショートセルバッファ６２に記憶されているショートパケットの半分のデータを廃棄する。
第８実施例において、カウンタ６５のカウント値に基づいて所定の信号を選択してAALtype2セルを復元して送出する制御は第１実施例と同じである。
【００７９】
（Ｅ）セル廃棄制御
以上、ATM交換機は、48バイトを越えるショートパケットを分割して２つのパーシャルフィルセル（前半セル、後半セル）に収容し、パーシャルフィルセル毎にATMスイッチでスイッチングし、スイッチング後にこれら前半セル、後半セルを用いて元の48バイトを越える長さのショートパケットを復元し、該ショートパケットをAALtype2セル形式で回線に出力する。ところで、ATM交換機の復元側に前半セルだけが到着し、後半セルが到着しない場合がある。かかる場合には、復元装置のメモリの有効利用を図るため及びデータの伝送品質を維持するために前半セルを廃棄する必要がある。又、復元装置に後半セルが到着してショートパケットを復元しても、該ショートパケットが回線に送出されないで長時間メモリに滞留する場合がある。かかる場合にも、メモリの有効利用を図るため及びデータの伝送品質を維持するために前半セルを廃棄する必要がある。
【００８０】
（ａ）セル廃棄制御の概略構成
図４０は本発明のセル廃棄制御の概略構成図である。図中、111は空アドレス管理FIFO部、112は前半セル格納アドレス部、113は格納アドレスセレクト部、114は入力データ格納メモリ部、115は遅延廃棄処理部である。48バイト超過の前半パーシャルフィルセル(前半セル)が入力すれば、格納アドレスセレクト部112は、空アドレス管理FIFO 111から書き込みアドレスGaddを受け取り、入力データ(前半セル)をメモリ部114のアドレスGaddが示す位置に格納し、かつ、前半セル格納アドレス部112に該アドレスGaddを格納する。48バイト超過の後半パーシャルフィルセル(後半セル)が入力すれば、格納アドレスセレクト部113は、前半セル格納アドレス部112より前半部分を格納したアドレスGaddを取得し、入力データ(後半部分)をメモリ部114の該アドレスGaddが示す位置に前半部分に続いて格納する。しかし、48バイト超過の後半セルが規定時間を経過しても到着せず、長時間に渡って前半セルがメモリ部114に滞留する場合は、遅延廃棄処理部115は該前半セルの廃棄指示を行う。すなわち、遅延廃棄処理部115は該前半セルの記憶アドレスを空アドレス管理FIFO 111に通知し、該アドレスを空アドレスとし、他の前半セルを記憶できるようにする。
【００８１】
このように、遅延廃棄処理部115は、メモリ114に格納されている前半セルに対応する後半セルの到着管理（遅延廃棄処理）を行っているため、後半セルが到着しない場合であっても、前半セルがいつまでもメモリに残留し続けることは無く、メモリの有効利用が図れる。
【００８２】
（ｂ）セル廃棄の第１実施例
(b-1) 構成
図４１は後半セルの到着遅延により前半セルを廃棄する廃棄制御を実現する第１実施例の構成図である。第１実施例では、(1) 到着済みの前半セルに対応する後半セルの到着の有無を示すデータをメモリに記憶し、(2) 一定周期でポーリングにより前記データを読み出して後半セルの到着の有無を調べ、(3) 所定回数以上、例えば２回前記データを調べても後半セルが到着していなければ前半セルを廃棄する。
【００８３】
図４１において、151はセル到着制御及び遅延廃棄制御を実行する制御部で、セル到着制御部151a、遅延廃棄制御151bを備えている。152はメモリに対するデータの読み／書きの制御を行うメモリ制御部、153は入力データを記憶する入力データ格納RAM(データメモリ)、154はデータメモリ153の空アドレスを管理する空アドレス管理FIFO、155は48バイト超過セル管理テーブルであり、前半セルのセルヘッダに付加されているVPI/VCIをアドレスとして、(1) 前半セル到着フラグＡ、(2) ポーリング済みフラグＰ、(3) データメモリ153における前半セルの書き込みアドレスWADDを管理するものである。前半セル到着フラグＡは、前半セルの到着により“１”にセットされ、後半セルの到着により“０”にリセットされる。ポーリング済みフラグＰは最初“０”であるが、ポーリングされると“１”にセットされる。
【００８４】
(b-2) セル到着処理
図４２は第１実施例におけるセル到着処理フローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始する(ステップ1001)。
まず、前半セルが到着したかチェックし（ステップ1002)、前半セルが到着すれば、空アドレスFILOより48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ1003)。
ついで、入力セルに付与されているVPI/VCIを48バイト超過セル管理テーブル 155のアドレスデータとみなし、該VPI/VCIが示す記憶領域に上記の前半セル格納アドレスGaddを書き込みアドレスWADDとして格納する(ステップ1004)。
又、VPI/VCIが示す48バイト超過セル管理テーブル155の記憶領域に前半セル到着フラグＡとして"１”を格納する（ステップ1005)。
【００８５】
ついで、空アドレスFIFOより取得したデータメモリ153のアドレスGaddに前半セルを格納する(ステップ1006)。以後、始めに戻り、ステップ1001以降の処理を繰り返す。
一方、ステップ1002において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ1007)、後半セルが到着しなければ始めに戻り以降の処理を繰り返す。しかし、ステップ1007において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す48バイト超過セル管理テーブル155の記憶領域から前半セルを格納したアドレスWADDを読み出す(ステップ1008)。又、VPI/VCIが示す48バイト超過セル管理テーブル155の記憶領域に記憶されている前半セル到着フラグＡを"０"にクリアする（ステップ1009)。
ついで、データメモリ153のアドレスWADDに前半セルに続いて後半セルを格納し(ステップ1010)、以後、始めに戻りステップ1001以降の処理を繰り返す。
【００８６】
(b-3) 遅延廃棄処理
図４３は後半セルの到着遅延による廃棄処理(ポーリング処理)のフローであり、制御部151は前述のセル到着処理と並行してポーリング処理を行う。
初期時、ポーリングアドレスPaddを0にする(ステップ1051)。
ついで、48バイト超過セル管理テーブル155のポーリングアドレスPaddから、 (1) 前半セル書き込みアドレスWADD、(2) 前半セル到着フラグＡ、(3) ポーリング済みフラグＰを読み出し（ステップ1052〜1054)、前半セル到着フラグＡ及びポーリング済みフラグＰの状態をチェックする（ステップ1055,1056)。ついで、制御部151は、上記前半セル到着フラグＡ及びポーリング済みフラグＰの状態に応じて以下の▲１▼〜▲３▼の処理を行う。
【００８７】
▲１▼前半セル到着フラグＡがセットされ（Ａ＝１）、ポーリング処理がまだ行われていなければ（Ｐ＝０）、ポーリングアドレスPaddが示す記憶領域のポーリング済みフラグＰをセットする（Ｐ＝１）（ステップ1057)。
▲２▼前半セル到着フラグＡがセットされ（Ａ＝１）、ポーリング処理が既に１度行われていれば（Ｐ＝１）、前半セルが到着してから１ポーリング周期経過しても後半セルが到着していないから、該前半セルを廃棄するために、前半セルの書き込みアドレスWADDを空アドレス管理FIFO 154に通知する(ステップ1058)。これにより、空アドレス管理FIFO 154は通知されたアドレスWADDを空きアドレスとする（廃棄処理）。
▲３▼前半セル到着フラグＡがリセットされていれば（Ａ＝０）、既に、後半セルが到着しているから、何もしない。
【００８８】
以上の▲１▼〜▲３▼の処理が終了すれば、制御部151はポーリングアドレスPaddが48バイト超過セル管理テーブル155の最終アドレスと等しいかチェックし(ステップ1059)、等しければ始めに戻り、ステップ1051以降の処理を繰り返す。しかし、等しくなければ、ポーリングアドレスPaddを歩進し(Padd+1→Padd)(ステップ1060)、ステップ1052以降の処理を繰り返す。
以上では、データメモリ153と48バイト超過セル管理テーブル155を別々のメモリに記憶した例を示したが、図４４に示すようにVPI/VCIをアドレスとするデータメモリ153に、入力セルデータ(前半セル、後半セル)と共に、前半セル到着フラグＡ、ポーリング済みフラグＰ、前半セル書き込みアドレスWADDを記憶するように構成することもできる。
この第１実施例によれば、前半セル到着後に、後半セルの到着遅延による廃棄処理を行い、設定時間（ポーリング周期）を経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
【００８９】
（ｃ）セル廃棄の第２実施例
(c-1) 構成
図４５は後半セルの到着遅延により前半セルを廃棄する廃棄制御を実現する第２実施例の構成図であり、図４１の第１実施例と同一部分には同一符号を付している。第２実施例では、到着済み前半セルの到着時刻を記憶しておき、後半セルが未到着の前半セルの到着時刻と現在時刻との差を演算し、該差が規定時間を超えていれば、前半セルを廃棄する。
【００９０】
図４５において、151はセル到着制御及び遅延廃棄制御を実行する制御部で、セル到着制御部151a、遅延廃棄制御151b、先頭アドレスFadd格納用のレジスタ151c、最終アドレスLadd格納用のレジスタ151d、到着レジスタ有効フラグREを格納するレジスタ151eを備えている。152はデータの読み／書きの制御を行うメモリ制御部、153は入力データを記憶する入力データ格納RAM(データメモリ)、154はデータメモリ153の空アドレスを管理する空アドレス管理FIFOである。データメモリ153に記憶される前半セルはその到着順序が管理され(後述)、到着順序が先頭の前半セルを記憶するデータメモリアドレスを先頭アドレスFaddとし、最終の前半セルを記憶するデータメモリアドレスを最終アドレスLaddとしている。又、到着レジスタ有効フラグREはデータメモリ153に前半セルが記憶されていないとき"0"(無効状態)を示し、１以上の前半セルが記憶されているとき"1"(有効状態)を示すものである。
【００９１】
161は前半セル管理メモリで、データメモリ153における前半セルの書き込みアドレスWADDを管理するもの、162は前半セル管理メモリ161へのデータの読み/書きを制御するメモリ制御部である。前半セル管理メモリ161は、前半セルのVPI/VCIが示す位置に書き込みアドレスWADDとして、該前半セルが書き込まれたデータメモリ153のアドレスGaddを格納する。
163はタイムスタンプ管理メモリで、前半セルの到着時刻を管理するもの、164はタイムスタンプ管理メモリへのデータの読み/書きを制御するメモリ制御部である。タイムスタンプ管理メモリ163は、前半セルが書き込まれたデータメモリ153のアドレスGaddに対応してその到着時刻を記憶する。
【００９２】
165は前半セルチェーンメモリであり、前半セルの到着順序を管理すると共に後半セルの到着の有無を管理するもの、166は前半セルチェーンメモリに対するデータの読み/書きを制御するメモリ制御部である。前半セルチェーンメモリ165は、前半セルが書き込まれたデータメモリ153のアドレスGaddに対応して、(1) 後半セルの到着の有無を示す後半セル未到着フラグEA、(2) 次に到着した前半セルをポイントするためのチェーンアドレスCaddを記憶する。後半セル未到着フラグEAは前半セルの到着によりセットされ（EA=1）、後半セルの到着によりリセットされる（EA=0）。
【００９３】
図４６はチェーンアドレスの説明図であり、前半セルがデータメモリ153のアドレスにGadd1→Gadd2→Gadd3の順序で格納されたものとする。かかる場合、前半セルチェーンメモリ165において、第１の前半セル格納アドレスGadd1に対応して記憶するチェーンアドレスCadd1は、第２の前半セル格納アドレスGadd2をポイントするようにCadd1=Gadd2とされる。又、第２の前半セル格納アドレスGadd2に対応して記憶するチェーンアドレスCadd2は、第３の前半セル格納アドレスGadd3をポイントするようにCadd2=Gadd3とされる。
【００９４】
(c-2) セル到着処理(タイムスタンプ処理) 図４７及び図４８は第２実施例におけるセル到着処理(タイムスタンプ処理)のフローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始し(ステップ2001)、到着レジスタ有効フラグREを無効状態(RE=0)にする(ステップ2002)。
【００９５】
ついで、制御部151は、前半セルが到着したかチェックし（ステップ2003)、前半セルが到着すれば、空アドレスFIFO 154より48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ2004)。又、空きアドレス管理FIFO 154より取得したアドレスGaddが示すタイムスタンプ管理メモリ163の記憶領域に前半セル到着時刻(Time)を格納する(ステップ2005)。又、到着した前半セルに付与されているVPI/VCIを前半セル管理メモリ161のアドレスデータとみなし、該VPI/VCIが示す記憶領域に空アドレスFIFO 154より取得した前記データメモリアドレスGaddを、書き込みアドレスWADDとして格納する(ステップ2006)。
【００９６】
しかる後、制御部151、前半セル到着レジスタが有効であるか、すなわち、到着レジスタ有効フラグRE=1であるかチェックする(ステップ2007)。前半セルが始めて入力された状態であればRE=0である。
RE=0であれば、制御部151は前半セルチェーンメモリ165におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAをセットする（EA=1）(ステップ2008)。ついで、空きアドレス管理FIFOより取得したデータメモリ153のアドレスGaddに受信した前半セルを格納する(ステップ2009)。又、先頭アドレスFadd、最終アドレスLaddを格納するレジスタ151c,151dに前記アドレスGaddをFadd,Laddとして書き込むと共に(ステップ2010)、到着レジスタ有効フラグREをセット(RE=1)し、レジスタ151c,151dを有効にする(ステップ2011)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９７】
一方、ステップ2007において、前半パーシャルフィルセルが１セル以上蓄積されていれば（RE=1）、前半セルチェーンメモリ165の最終アドレスLaddが示す記憶領域に、今回取得したデータメモリアドレスGaddをチェーンアドレスCaddとして書き込む(ステップ2012)。又、前半セルチェーンメモリ165における今回取得したデータメモリアドレスGaddに対応する後半セル未到着フラグEAをセットする（EA=1）(ステップ2013)。ついで、データメモリ153のアドレスGaddに受信した前半セルを格納する(ステップ2014)。又、最終アドレスLaddを格納するレジスタ151dに前記アドレスGaddをLaddとして書き込む(ステップ2015)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９８】
一方、ステップ2003において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ2016)、後半セルが到着しなければ廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。ステップ2016において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す前半セル管理メモリ161の記憶域から前半セルを格納したアドレスWADDを読み出す(ステップ2017)。ついで、該アドレスWADDが示す前半セルチェーンメモリ165の記憶領域に記憶されている後半未到着フラグEAを0にクリアする(EA=0)(ステップ2018)。又、データメモリ153のアドレスWADDが示す記憶域に前半セルに続いて後半セルを格納し(ステップ2019)、以後、廃棄処理を実行し、廃棄処理実行後、ステップ2003以降の処理を繰り返す。
【００９９】
(c-3) 遅延廃棄処理
図４９は後半セルの到着遅延による廃棄処理のフローであり、制御部151はタイムスタンプ処理に連続してこの廃棄処理を行う。
制御部151は、先頭アドレスFaddが示すタイムスタンプ管理メモリ163の位置より先頭前半セルの到着時刻を読み出す(ステップ2051)。同様に、前半セルチェーンメモリ165の先頭アドレスFaddが示す位置より、後半セル未到着フラグEA、チェーンアドレスCaddを読み出す(ステップ2052)。
ついで、制御部151は前半セル到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ2053)、前半セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
【０１００】
RE=1で前半セル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレスLaddが一致し、且つ、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ2054)。Fadd=Laddで、かつ、EA=0であれば、次の廃棄処理対象の前半セルは存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ2055)、廃棄処理を終了する。
ステップ2054の条件が満たされない場合には、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ2056)。
【０１０１】
EA=0であれば、次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスは、ステップ2052で読出したチェーンアドレスCaddと一致する。従って、EA=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ2057)、廃棄処理を終了する。
一方、EA=1で後半セルが未到着であれば、次式
現時刻＞到着時刻（Time）＋設定値
を満足するかチェックし（ステップ2058)、満足しなければ、全ての前半セルについて上式は成立しないから直ちに廃棄処理を終了する。
【０１０２】
しかし、上式が成立すれば、前半セル到着後、長時間経過しても後半セルが到着せず、従って、該後半セルは転送途中で廃棄されたものとみなし、先頭アドレスFaddを空アドレス管理FIFO 154に通知する(ステップ2059)。これにより、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとする（廃棄処理）。
ついで、制御部151は先頭アドレスFaddと最終アドレスFaddが一致し、且つ、後半セル未到着(EA=1)であるかチェックし(ステップ2060)、Fadd=Laddで、EA=1であれば、遅延廃棄の処理対象である次のセルが存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ2055)、廃棄処理を終了する。
【０１０３】
しかし、Fadd≠Laddあるいは、EA≠1であれば、遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ2057)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示す前半セルの廃棄処理が行われる。
この第２実施例によれば、前半セル到着後に、後半セルの到着遅延による廃棄処理を行い、設定時間経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
【０１０４】
（d）セル廃棄の第３実施例
(d-1) 構成
図５０は廃棄制御を実現する第３実施例の構成図であり、図４５の第２実施例と同一部分には同一符号を付している。第３実施例では、後半セルの到着遅延により前半セルを廃棄すると共に、メモリからの読出し遅延によりセル（前半セル、後半セル）を廃棄する。すなわち、後半セルが到着した時刻を記憶し、該後半セルの到着時刻と現在時刻を比較し、所定時間経過してもメモリから読出されて回線に送出されない到着済みの前半セル及び後半セルを廃棄する。
【０１０５】
図５０において図４５の第２実施例と異なる点は、
・第２実施例の前半セルチェーンメモリ165を削除した点、
・第２実施例の前半セルチェーンメモリ165に記憶した後半セル未到着フラグEAとチェーンアドレスCaddをタイムスタンプ管理メモリ163に記憶した点、
・タイムスタンプ管理メモリ163に、データメモリ153からセルが読出されたか否かを示すリード未フラグRDを記憶する点、
・タイムスタンプ管理メモリ163のセル到着時刻欄に、前半セル到着時刻を書き込むと共に後半セル到着時刻を上書きする点、
・ショートパケット長が48バイト未満のもの、48バイトを越えるものを混在して処理するようにしている点、
である。尚、リード未フラグRDは、48バイト未満のセル到着時、あるいは、後半セル到着時にRD=1となり、メモリから読出された時にRD=0になる。
【０１０６】
(d-2) セル到着処理(タイムスタンプ処理) 図５１及び図５２は第３実施例におけるセル到着処理(タイムスタンプ処理)フローである。
制御部151は、図示しない操作パネルより動作開始フラグ（STARTFLAG）を受信するとセル到着処理を開始し(ステップ3001)、到着レジスタ有効フラグREを無効状態(RE=0)にする(ステップ3002)。
ついで、制御部151は、48バイト未満のパーシャルフィルセルが到着したかチェックし(ステップ3003)、到着しなければ、前半セルが到着したかチェックする（ステップ3004)。
【０１０７】
ステップ3003において48バイト未満のパーシャルフィルセルが到着し、あるいは、ステップ3004において、前半セルが到着すれば、空アドレスFIFO 154より48バイト未満のセルあるいは48バイト超過の前半セルを格納する為のアドレス（Gadd）を取得する(ステップ3005)。又、空きアドレス管理FIFO 154より取得したアドレスGaddが示すタイムスタンプ管理メモリ163の記憶領域にセル到着時刻(Time)を格納する(ステップ3006)。
ついで、到着セルが48バイト未満のセルであるか48バイト超過の前半セルであるかチェックし(ステップ3007)、48バイト超過の前半セルであれば、該前半セルに付与されているVPI/VCIを前半セル管理メモリ161のアドレスデータとみなし、該VPI/VCIが示す記憶領域にステップ3005で取得したデータメモリアドレスGaddを書き込みアドレスWADDとして格納する(ステップ3008)。
【０１０８】
しかる後、制御部151、セル到着レジスタが有効であるか、すなわち、到着レジスタ有効フラグRE=1であるかチェックする(ステップ3009)。セル(48バイト未満のセルあるいは48バイト超過の前半セル)が始めて入力された状態であればRE=0である。尚、以下で単にセルという場合には、48バイト未満のセル及び48バイト超過の前半セルの両方を意味するものとする。
RE=0であり、到着セルが48バイト超過の前半セルであれば、制御部151は、タイムスタンプ管理メモリ163におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAを1にセットする（EA=1）。又、RE=0であり、到着セルが48バイト未満のセルであれば、リード未フラグRDを１にセットする（RD=1)。(ステップ3010)。
【０１０９】
ついで、空きアドレス管理FIFOより取得したデータメモリ153のアドレスGaddに受信したセルを格納する(ステップ3011)。又、先頭アドレスFadd、最終アドレスLaddを格納するレジスタ151c,151dに前記アドレスGaddをFadd,Laddとして書き込むと共に(ステップ3012)、到着レジスタ有効フラグREをセットしてレジスタ151c,151dを有効にする(RE=1)(ステップ3013)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。
一方、ステップ3009において、セルが１セル以上蓄積されていれば（RE=1）、タイムスタンプ管理メモリ163の最終アドレスLaddが示す記憶領域に、今回取得したデータメモリアドレスGaddをチェーンアドレスCaddとして書き込む(ステップ3014)。
【０１１０】
又、到着セルが48バイト超過の前半セルであれば、制御部151は、タイムスタンプ管理メモリ163におけるデータメモリアドレスGaddに対応する後半セル未到着フラグEAを1にセットする（EA=1）。尚、到着セルが48バイト未満のセルであれば、リード未フラグRDを１にセットする（RD=1)。(ステップ3015)。
ついで、データメモリ153のアドレスGaddに受信したセルを格納する(ステップ3016)。又、最終アドレスLaddを格納するレジスタ151dに前記アドレスGaddをLaddとして書き込む(ステップ3017)。以後、後述する廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。
【０１１１】
一方、ステップ3004において、前半セルが到着しなければ、後半セルが到着したかチェックし(ステップ3018)、後半セルが到着しなければ廃棄処理を実行し、廃棄処理実行後、ステップ3003以降の処理を繰り返す。ステップ3018において、後半セルが到着すれば、該後半セルに付与されているVPI/VCIをアドレスとし、該アドレスが示す前半セル管理メモリ161の記憶領域から前半セルを格納したアドレスWADDを読み出す(ステップ3019)。アドレスWADDが求まれば、該アドレスWADDが示すタイムスタンプ管理メモリ163の記憶領域(到着時刻欄)に後半セルの到着時刻(Time)を上書きする(ステップ3020)。上書きにより前半セルの到着時刻が消えるが、後半セル到着後において前半セルの到着時刻は不要となるため何ら問題はない。又、後半セルの到着時刻を記憶する理由は、後半セル到着後に所定時間経過してもデータメモリ153から読出されない前半/後半セルを廃棄するための制御（読出遅延による廃棄制御）を行うためである。
【０１１２】
ついで、後半セル及び該後半セルと対をなす前半セルを読出遅延による廃棄制御の対象とするための処理を行う。すなわち、最終アドレスLaddが示すタイムスタンプ管理メモリ163の記憶域(チェーンアドレス欄)にチェーンアドレスとして前記アドレスWADDを書き込む。又、リード未フラグRDをセットする(RD=1)(ステップ3021)。
以後、アドレスWADDが示すタイムスタンプ管理メモリ163の記憶領域に記憶されている後半セル未到着フラグEAを0にクリアする(EA=0)(ステップ3022)。又、データメモリ153のアドレスWADDが示す記憶領域に前半セルに続いて後半セルを格納する(ステップ3033)。後半セルの格納処理終了後、廃棄処理を実行し、廃棄処理実行後にステップ3003以降の処理を繰り返す。
【０１１３】
(d-3) 遅延廃棄処理
図５３は第３実施例の廃棄処理フローであり、後半セル到着遅延による廃棄処理及びセル読出し遅延による廃棄処理の両方を含んでいる。これら両方の処理は一体に行われるが以下においては便宜上、分けて説明する。
・後半セル到着遅延による廃棄処理
制御部151は、タイムスタンプ管理メモリ163の先頭アドレスFaddが示す位置よりセル到着時刻、後半セル未到着フラグEA、チェーンアドレスCadd、リード未フラグRDを読み出す(ステップ3051)。
【０１１４】
ついで、制御部151は前半到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ3052)、前半セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
RE=1で前半セル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレスLaddが一致し、且つ、廃棄処理対象の前半セルと対をなす後半セルが到着しているか、すなわち、EA=0であるかチェックする(ステップ3053)。Fadd=Laddで、かつ、EA=0であれば、次の廃棄処理対象の前半セルは存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
ステップ3053の条件が満たされない場合には、廃棄処理対象の前半セルと対をなす後半セルが既に到着しているか、すなわち、EA=0であるかチェックする(ステップ3055)。
【０１１５】
EA=0であれば、次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となる前半セルが記憶されているアドレスは、ステップ3051で読出したチェーンアドレスCaddと一致する。従って、EA=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。
一方、ステップ3055において、EA=1で後半セルが未到着であれば、次式
現時刻＞前半セル到着時刻（Time）＋設定値
を満足するかチェックし（ステップ3057)、満足しなければ、全ての前半セルについて上式は成立しないから直ちに廃棄処理を終了する。尚、上式において、到着時刻は、前半セル到着時刻である。
【０１１６】
しかし、上式が成立すれば、前半セル到着後、長時間経過しても後半セルが到着せず、従って、該後半セルは転送途中で廃棄されたものとみなし、先頭アドレスFaddを空アドレス管理FIFO 154に通知する(ステップ3058)。これにより、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとする（廃棄処理）。
ついで、制御部151は先頭アドレスFaddと最終アドレスFaddが一致し、且つ、 EA=1であるかチェックし(ステップ3059)、Fadd=Laddで、EA=1であれば、遅延廃棄の処理対象である次のセルが存在しないとみなし、前半セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
しかし、Fadd≠Laddあるいは、EA≠1であれば、遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示す前半セルの廃棄処理が行われる。
【０１１７】
・読出し遅延による廃棄処理
以下の処理は、48バイト未満のセルの廃棄処理及び前半/後半セルの両方が到着している場合の廃棄処理である。
制御部151は、タイムスタンプ管理メモリ163の先頭アドレスFaddが示す位置よりセル到着時刻、後半セル未到着フラグEA、チェーンアドレスCadd、リード未フラグRDを読み出す(ステップ3051)。
ついで、制御部151はセル到着レジスタが有効であるか、すなわち、RE=1であるかチェックし(ステップ3052)、セル到着レジスタが無効であれば（RE=0）、廃棄処理を終了する。
【０１１８】
RE=1でセル到着レジスタが有効であれば、先頭アドレスFaddと最終アドレス
Laddが一致し、且つ、リード未フラグRD=0であるかチェックする(ステップ3053)。Fadd=Laddで、かつ、RD=0であれば、次の廃棄処理対象のセルは存在しないとみなし、セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
一方、ステップ3053の条件が満たされない場合は、廃棄処理対象のセルが既に読出されているか、すなわち、RD=0であるかチェックする(ステップ3055)。RD=0で、既に読出されていれば、次サイクルにおいて廃棄処理の対象となるセルが記憶されているアドレスを新たな先頭アドレスFaddとする。この次サイクルにおいて廃棄処理の対象となるセルの記憶アドレスは、ステップ3051で読出したチェーンアドレスCaddと一致する。従って、RD=0であればチェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。
【０１１９】
一方、RD=1で、セルが未だメモリから読出されていなければ、次式
現時刻＞到着時刻（Time）＋設定値
を満足するかチェックし（ステップ3057)、満足しなければ、全てのセルについて上式は成立しないから直ちに廃棄処理を終了する。尚、上式において、到着時刻は、後半セル到着時刻または48バイト未満セルの到着時刻である。
上式が成立すれば、セルあるいは後半セルが長時間データメモリ153から読出されずに滞留していることを意味する。かかるセルはもはや読出される可能性は小さいから、先頭アドレスFaddを空アドレス管理FIFO 154に通知して破棄する(ステップ3058)。すなわち、空アドレス管理FIFO 154は通知されたアドレスを空きアドレスとし（廃棄処理）、メモリの有効利用を図る。
【０１２０】
ついで、制御部151は先頭アドレスFaddと最終アドレスLaddが一致し、且つ、 RD=1であるかチェックし(ステップ3059)、Fadd=Laddで、RD=1であれば、読出し遅延廃棄の処理対象である次のセルが存在しないとみなし、セル到着レジスタ値を無効にし(RE=0)(ステップ3054)、廃棄処理を終了する。
しかし、Fadd≠Laddあるいは、RD≠1であれば、読出し遅延廃棄の処理対象である次のセルが存在するから、チェーンアドレスCaddを新たな先頭アドレスFaddとし(ステップ3056)、廃棄処理を終了する。尚、次のサイクルで新たな先頭アドレス Faddが示すセルの廃棄処理が行われる。
【０１２１】
第３実施例によれば、前半セル到着後に後半セルの到着遅延による廃棄処理を行い、設定時間経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
又、第３実施例によれば、後半セル到着後に読出し遅延による廃棄処理を行い、設定時間が経過してもメモリから読出されなければ前半／後半セルを破棄するため、これら前半／後半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【０１２２】
【発明の効果】
以上本発明によれば、１つのATMセルに収容できる長さＬバイト(=48バイト)より大きい長さのショートパケットを２つのATMセルに収容するように分割し、第１のATMセルのペイロード領域に、(1)分割した一方のショートパケット部分と(2)ショートパケットの長さ情報を含む有意データを収容し、第２のATMセルのペイロード領域に第１セルに収容出来なかった残りの有意データを収容し、各ATMセルをATMスイッチに入力するようにしたから、48バイトを超える長さのショートパケットをスイッチングすることが可能となった。また、本発明によれば、標準ATMセルを処理する既存のATMスイッチなどのハードウェアがそのまま使用できるため、設備コストを抑えることができる。
【０１２３】
本発明によれば、48バイトを越えるショートパケットの分割法を種々工夫しているため、復元側において、(1) ショートパケットを分割して生成したパーシャルフィルセルであるか否か、及び、(2) 各セルの有意データ長、を容易に認識でき、元の48バイトを越えるショートセルを正しく復元することができる。
本発明によれば、(1)前半セル／後半セルの特定の領域にシーケンス番号情報を付加し、あるいは、(2) 前半セル／後半セルの特定の領域にセル識別用のコード情報を付加し、あるいは、(3) 後半セルの特定領域にショートパケットの全有意データを用いて作成した誤り検出符号を付加するようにしたから、復元側において確実に転送途中でのセル廃棄を検出でき、又、セル廃棄の検出により対となる他方のセルを廃棄してデータ伝送の品質を維持できる。
【０１２４】
本発明によれば、メモリに長時間滞留するセルを破棄するため、メモリの有効利用を図ることができ、新たなセルをメモリに確実に格納することができる。
又、本発明によれば、前半セル到着後に後半セルの到着遅延による廃棄処理を行うため、設定時間が経過しても後半セルが到着しなければ前半セルを破棄するため、前半セルが滞留し続ける事態を防止でき、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持することができる。
又、本発明によれば、後半セル到着後に読出し遅延による廃棄処理を行い、設定時間が経過してもメモリから読出されなければ前半／後半セルを破棄するため、これら前半／後半セルがメモリに滞留し続ける事態を防止でき、メモリの有効利用を図ることができ、しかも、データの伝送品質を維持することができる。
【図面の簡単な説明】
【図１】本発明の概略説明図である。
【図２】第1のパーシャルフィルセルの例（パーシャルフィルセル1セル目に48バイト埋め込み）である。
【図３】第2のパーシャルフィルセルの例（32バイト毎に分割)である。
【図４】 LIと分割バイト数の例である。
【図５】第3のパーシャルフィルセルの例（第1セル目に32バイトを埋め込み、シーケンス挿入)である。
【図６】第4のパーシャルフィルセルの例（32バイト毎に分割、2セルともにショートセルヘッダを挿入し、その未使用の領域を使ってシーケンス番号を埋め込み)である。
【図７】第5のパーシャルフィルセルの例（32バイト毎に分割、標準セルヘッダの中にシーケンス番号を埋め込み)である。
【図８】第6のパーシャルフィルセルの例（48+16バイトに分割、2セル目BIPを埋め込み)である。
【図９】第7のパーシャルフィルセルの例（パーシャルフィルセル2セルともにショートセルヘッダを挿入し、その両方に長さ情報を埋め込み)である。
【図１０】第7実施例の第1、第2パーシャルフィルセルのLI値説明図表(その1)である。
【図１１】第7実施例の第1、第2パーシャルフィルセルのLI値説明図表(その2)である。
【図１２】第8のパーシャルフィルセルの例（パーシャルフィルセル2セルともにショートセルヘッダを挿入し、その両方に長さ情報を埋め込み)である。
【図１３】第8実施例の第1、第2パーシャルフィルセルのLI値説明図表(その1)である。
【図１４】第8実施例の第1、第2パーシャルフィルセルのLI値説明図表(その2)である。
【図１５】 64バイト長ショートセル対応ATM交換機の構成例である。
【図１６】第1実施例のパーシャルフィルセル化部の構成例である。
【図１７】カウント値とセレクト信号の対応図表である。
【図１８】第1実施例のAALtype2セル化部の構成例である。
【図１９】第2実施例のパーシャルフィルセル化部の構成例である。
【図２０】カウント値とセレクト信号の対応図表である。
【図２１】第2実施例のAALtype2セル化部の構成例である。
【図２２】第3実施例のパーシャルフィルセル化部の構成例である。
【図２３】カウント値とセレクト信号の対応図表である。
【図２４】第3実施例のAALtype2セル化部の構成例ある。
【図２５】第4実施例のパーシャルフィルセル化部の構成例である。
【図２６】カウント値とセレクト信号の対応図表である。
【図２７】第4実施例のAALtype2セル化部の構成例である。
【図２８】第5実施例のパーシャルフィルセル化部の構成例である。
【図２９】カウント値とセレクト信号の対応図表である。
【図３０】第5実施例のAALtype2セル化部の構成例である。
【図３１】第6実施例のパーシャルフィルセル化部の構成例である。
【図３２】カウント値とセレクト信号の対応図表である。
【図３３】第6実施例のAALtype2セル化部の構成例である。
【図３４】第7実施例のパーシャルフィルセル化部の構成例である。
【図３５】カウント値とセレクト信号の対応図表である。
【図３６】第7実施例のAALtype2セル化部の構成例である。
【図３７】第8実施例のパーシャルフィルセル化部の構成例である。
【図３８】カウント値とセレクト信号の対応図表である。
【図３９】第8実施例のAALtype2セル化部の構成例である。
【図４０】本発明のセル廃棄制御の概略説明図である。
【図４１】本発明のセル廃棄制御を実現する第1の構成図である。
【図４２】セル到着処理フローである。
【図４３】ポーリング処理フローである。
【図４４】入力DATA格納RAMの構成例である。
【図４５】本発明の廃棄制御を実現する第2の構成図である。
【図４６】チェーンアドレスCaddの説明図である。
【図４７】タイムスタンプ処理フロー(その1)である。
【図４８】タイムスタンプ処理フロー(その2)である。
【図４９】遅延廃棄処理フローである。
【図５０】本発明の廃棄制御を実現する第3の構成図である。
【図５１】タイムスタンプ処理フロー(その1)である。
【図５２】タイムスタンプ処理フロー(その2)である。
【図５３】遅延廃棄処理フローである。
【図５４】 AALtype2セルフォーマット説明図である。
【図５５】 AALtype2セル及びショートセルのフォーマット説明図である。
【図５６】 AALtype2による転送方式の概念図である。
【図５７】 AALtype2セル、ショートセル及びパーシャルフィルセルのフォーマット説明図である。
【図５８】従来の廃棄制御の概略説明図である。
【図５９】 64バイト長ショートセル(AALtype2セル)である。
【符号の説明】
１ 分離処理部
２ ATMスイッチ
３ 復元処置部
AC1,AC2 AALtype2セル
PC1,PC2 パーシャルフィルセル
Claims (20)
- AALtype2セルをショートパケット毎にスイッチングするための処理を行うセル処理装置において、
１つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを２つのATMセルに収容するように分割する手段、
第１のATMセルのペイロード領域に前記分割した一方のショートパケット部分とショートパケットの長さ情報を含む有意データを収容し、第２のATMセルのペイロード領域に第１セルに収容出来なかった残りの有意データを収容し、各ATMセルをATMスイッチに入力する手段、
を備えたことを特徴とするセル処理装置。 - 請求項１記載のセル処理装置において、更に、
ATMスイッチより出力される第１のATMセルに収容されているショートパケットの長さ情報を参照して、第１、第２のATMセルにそれぞれ収容されているショートパケット部分を抽出してＬバイトを越える長さの元のショートパケットを復元し、AALtype2セル形式で回線に送出する復元手段、
を備えたことを特徴とするセル処理装置。 - 請求項１記載のセル処理装置において、
前記収容手段は、第１のATMセルのペイロードに収容するショートパケットの有意データ量が予め決められた量となるように有意データを第１のATMセルのペイロード部に収容し、残りの有意データを第２のATMセルのペイロード部に収容すること、を特徴とするセル処理装置。 - 請求項２記載のセル処理装置において、
更に、第１、第２のATMセルを識別するためのシーケンス番号情報を発生する手段を備え、
前記収容手段は、前記第１、第２のATMセルの特定の領域に前記シーケンス番号情報を付加し、前記復元手段は受信したATMセルのシーケンス番号情報を参照してセル廃棄の有無を検出すること、を特徴とするセル処理装置。 - 請求項２記載のセル処理装置において、
更に、第１、第２のATMセルを識別するためのコード情報を発生する手段を備え、
前記収容手段は、前記第１、第２のATMセルの特定の領域に前記コード情報を付加し、前記復元手段は受信したATMセルのコード情報を参照してセル廃棄の有無を検出すること、を特徴とするセル処理装置。 - 請求項４または請求項５記載のセル処理装置において、
前記復元手段は、ATMスイッチより受信したATMセルのペイロード部に収容されている有意データを保存し、セル廃棄を検出すれば保存している有意データを破棄すること、を特徴とするセル処理装置。 - 請求項４または請求項５記載のセル処理装置において、
前記特定の領域はATMセルのペイロード内で、かつ、ショートパケットの有意データを格納しない領域であること、を特徴とするセル処理装置。 - 請求項４または請求項５記載のセル処理装置において、
前記特定の領域はATMセルヘッダ内の未使用領域であること、を特徴とするセル処理装置。 - 請求項４または請求項５記載のセル処理装置において、
前記収容手段は、第１、第２のATMセルのペイロード領域にショートパケットヘッダを付加し、前記特定領域を各セルのショートパケットヘッダ内の未使用領域とすること、を特徴とするセル処理装置。 - 請求項２記載のセル処理装置において、
更に、有意データの誤りを検出するための符号を発生する手段を備え、
前記収容手段は、第２のATMセルの特定の領域に前記誤り検出符号を付加し、前記復元手段は受信したATMセルのペイロード領域の有意データを用いて誤り検出符号を計算し、計算した符号と受信した符号を比較してセル廃棄の有無、データのビット誤りを検出すること、を特徴とするセル処理装置。 - AALtype2セルをショートパケット毎にスイッチングするための処理装置において、
１つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを２つのATMセルに収容するように分割する手段、
第１、第２のATMセルに前記分割されたショートパケット部分を収容すると共に、該収容した有意データの長さを識別する長さ情報が付加されたショートセルヘッダをそれぞれ収容し、各ATMセルをATMスイッチに入力する手段、
ATMスイッチより出力される第１、第２のATMセルのショートセルヘッダに含まれる前記長さ情報を参照して各ATMセルに収容されているショートパケット部分の長さを判別し、該長さ情報に基づいて各ATMセルよりショートパケット部分を取り出してＬバイトを越える長さの元のショートパケットを復元し、AALtype2セル形式で回線に送出する復元手段、
を備えたことを特徴とするセル処理装置。 - 請求項１１記載のセル処理装置において、
前記収容手段は、第１セルにＬバイトの有意データを、第２セルに残りの有意データを収容し、かつ、第１セルの長さ情報LIを特定値例えば０にし、第２セルの長さ情報LIをショートパケット長に応じた値にすること、を特徴とするセル処理装置。 - 請求項１２記載のセル処理装置において、
前記復元手段は、連続してLI=特定値のセルを検出したとき、あるいは、連続してLI>45以上のセルを検出したとき、セル廃棄があったものと判定し、ショートパケットを完成できない有意データを破棄すること、を特徴とするセル処理装置。 - AALtype2セルをショートパケット毎にスイッチングするための処理装置において、
１つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを２つのATMセルに収容するように分割する手段、
第１、第２のATMセルのペイロード部に前記分割されたショートパケット部分を収容すると共に、各ショートパケット部分の長さを識別するための情報が付加されたショートセルヘッダをそれぞれ収容し、かつ、各ATMセルの所定位置にセルを識別するためのコード情報を付加し、各ATMセルをATMスイッチに入力する手段、
ATMスイッチより出力される第１、第２のATMセルに含まれる前記長さ情報を参照して各ATMセルに収容されているショートパケット部分の長さを識別し、かつ、コード情報を参照して第１、第２セルの識別を行い、識別情報に基づいて各ATMセルよりショートパケット部分を取り出してＬバイトを越える長さの元のショートパケットを復元し、AALtype2セル形式で回線に送出する復元手段、
を備えたことを特徴とするセル処理装置。 - 請求項１４記載のセル処理装置において、
前記復元手段は受信したATMセルのコード情報を参照してセル廃棄の有無を検出し、セル廃棄が検出されたときショートパケットの完成が不可能な有意データを破棄すること、を特徴とするセル処理装置。 - AALtype2セルを取り扱うATM交換機において、
１つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを含んだAALtype2セル受信し、該ショートパケットを分割して２つの標準のATMセルに変換する前処理装置、
前記前処理装置から入力する標準のATMセルをそのATMセルヘッダを参照して所定の出方路にスイッチングするATMスイッチ、
ATMスイッチの出方路側に設けられ、前記分割されたショートパケットに基づいて作成された２つの標準のATMセルを受信し、これら標準のATMセルを用いて元のＬバイトを越える長さのショートパケットを組み立て、該ショートパケットをAALtype2セル形式で回線に出力する復元装置、
を備えたことを特徴としたＡＴＭ交換機。 - ショートパケットを含むAALtype2セルをスイッチングするATM交換方法において、
１つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを含んだAALtype2セル受信し、
該ショートパケットを分割して２つの標準のATMセルを作成してATMスイッチに入力し、
ATMスイッチにおいて、標準のATMセルをそのATMセルヘッダを参照して所定の出方路にスイッチングし、
前記分割されたショートパケットに基づいて作成された２つの標準のATMセルをATMスイッチより受信し、
これら標準のATMセルを用いて元のＬバイトを越える長さのショートパケットを組み立て、該ショートパケットをAALtype2セル形式で回線に出力する
ことを特徴とするATM交換方法。 - １つのATMセルに収容できる長さＬバイトより大きい長さのショートパケットを分割し、分割に得られたショートパケット部分を２つのATMセル（前半セル、後半セル）に収容し、ATMセル毎にATMスイッチでスイッチングし、スイッチング後にこれら前半セル、後半セルを用いて元のＬバイトを越える長さのショートパケットを復元し、該ショートパケットをAALtype2セル形式で回線に出力し、前半セルだけが到着し、後半セルが到着しなかった場合に前半セルを廃棄するATM交換機におけるセル廃棄方法において、
到着済みの前半セルに対応する後半セルの到着の有無を示すデータをメモリに記憶し、
一定周期でポーリングにより前記データを読み出して後半セルの到着の有無を調べ、
所定回数以上前記データを調べても後半セルが到着していなければ前半セルを廃棄すること、
を特徴とするセル廃棄方法。 - １つのATMセルに収容できるＬバイトより大きい長さのショートパケットを分割し、分割に得られたショートパケット部分を２つのATMセル（前半セル、後半セル）に収容し、ATMセル毎にATMスイッチでスイッチングし、スイッチング後にこれら前半セル、後半セルを用いて元のＬバイトを越える長さのショートパケットを復元し、該ショートパケットをAALtype2セル形式で回線に出力し、前半セルだけが到着し、後半セルが到着しなかった場合に前半セルを廃棄するATM交換機におけるセル廃棄方法において、
前半セルの到着時刻、到着済み前半セルに対応する後半セルの到着の有無を示すデータ、前半セルの到着順序を示すチェーンデータをそれぞれメモリに記憶し、
到着順序が先頭の前半セルであって、対応する後半セルが到着していない前半セルの到着時刻と現在時刻との差を演算し、
該差が規定時間を超えていれば、該先頭の前半セルを廃棄し、かつ、次の順序の前半セルを先頭の前半セルとすること、
を特徴とするセル廃棄方法。 - 請求項１９記載のセル廃棄方法において、
後半セルが到着した時刻を記憶し、
該後半セルの到着時刻と現在時刻を比較し、所定時間経過しても回線に送出されない到着済みの前半セル及び後半セルを廃棄すること、を特徴とするセル廃棄方法。
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