JP4036085B2

JP4036085B2 - 半導体記憶装置

Info

Publication number: JP4036085B2
Application number: JP2002341681A
Authority: JP
Inventors: 基光岩本
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-11-26
Filing date: 2002-11-26
Publication date: 2008-01-23
Anticipated expiration: 2022-11-26
Also published as: JP2004178657A

Description

【０００１】
【発明の属する技術分野】
本発明はワンチップマイクロコンピュータなどに用いられる半導体記憶装置、特にＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
半導体記憶装置のひとつであるＲＯＭの記憶内容の切り替えに関する従来技術としては、アルミマスクによるものがある（例えば、特許文献１参照）。図２にそのメモリセルのマスクパターンの例を示す。Ｎ型拡散層ＦとポリシリコンＸ１〜Ｘ５の交差する部分にＮＭＯＳトランジスタＴ１〜Ｔ５が形成されている。該ＮＭＯＳトランジスタＴ１〜Ｔ５のソースとドレインにはコンタクトＣ０〜Ｃ５がとられアルミニウムパターンＡ０〜Ａ５と接続されている。また、アルミニウムパターンＡ０は、負電極ＶＳＳに接続されている。ＮＭＯＳトランジスタＴ１〜Ｔ５は１個あたり１ビットの情報を記憶でき、その方法はソースとドレインをアルミニウムパターンで接続するか否かによる。ＮＭＯＳトランジスタＴ１，Ｔ４，Ｔ５がアルミニウムパターンで接続しない例、Ｔ２，Ｔ３がそれぞれアルミニウムパターンＡ１２，Ａ２３で接続した例である。
【０００３】
図３は図２に対応する回路図であり、これに基づいて図２のマスクパターン図で実現されるデバイスについて説明する。図３において、ＮＭＯＳトランジスタＴ１に記憶されている情報を読み出すときはゲート信号Ｘ１のみをＬレベルにし、他のゲート信号Ｘ２〜Ｘ５をＨレベルにする。図示しない手段により、ＮＭＯＳトランジスタＴ５のドレインすなわちＣ５の電位をあらかじめＨレベルにプリチャージしておけば、ＮＭＯＳトランジスタＴ２〜Ｔ５はオンし、ＮＭＯＳトランジスタＴ１はオフしているのでＣ５の電位はＨレベルとなる。次にＮＭＯＳトランジスタＴ２に記憶されている情報を読み出すときはゲート信号Ｘ２のみをＬレベルにし、他のゲート信号Ｘ１，Ｘ３〜Ｘ５をＨレベルにする。このときＮＭＯＳトランジスタＴ１，Ｔ３〜Ｔ５はオンし、Ｔ２はオフするが、ＮＭＯＳトランジスタＴ２のソースとドレインはアルミニウムパターンＡ１２で接続されているのでトランジスタがオンしているのと同じ状態になり、Ｃ５の電位はあらかじめＨレベルにプリチャージしておいても読み出し時にはＬレベルになる。
【０００４】
図４は図２，３のようなメモリセル構造を使用した半導体記憶装置（ＲＯＭ回路）の一実施例であり、ソースが正電極ＶＤＤに接続されそれぞれのゲートに充電信号Ｓ１が共通に接続された複数のＰＭＯＳトランジスタからなる充電トランジスタ回路１０、メモリを構成する複数の列および行から所定の列および行を選択する列デコーダ回路２０および行デコーダ回路３０、ソースが負電極ＶＳＳに接続されそれぞれのゲートに放電信号Ｓ２が共通に接続された複数のＮＭＯＳトランジスタからなる放電トランジスタ回路４０、メモリセルとなる複数のＮＭＯＳトランジスタ、およびセンスアンプ５０から構成される。メモリセルとしてはＮＭＯＳトランジスタを１列あたり１６個を直列に、例えば一列目ではＭ１〜Ｍ１６を直列に接続している。また、センスアンプ５０への入力ラインに繋がっている全ての寄生容量および浮遊容量をひとつにまとめて容量５１として示してある。また、図４のＲＯＭ回路における読み出しのタイミングチャートを図５に示す。
【０００５】
図４のＲＯＭ回路の読み出し動作について、Ｍ１１のデータ読み出しを例に説明する。充電トランジスタ回路１０に入力される充電信号Ｓ１が時刻Ｔ１でＬレベルになると充電回路１０中のＰＭＯＳトランジスタがオンし、容量５１が正電極ＶＤＤに接続されてＨレベルに充電される。容量５１のプリチャージが終了し時刻Ｔ２になると信号Ｓ１はＨレベルになって充電トランジスタ回路中のＰＭＯＳトランジスタがオフするとともにアドレス信号ＡＤＤＲＥＳＳが入力される。また、放電トランジスタ回路４０に入力される放電信号Ｓ２は充電信号Ｓ１と同じ信号であるが、放電トランジスタ回路４０がＮＭＯＳトランジスタで構成されているため、そのオン・オフ動作は充電トランジスタ回路１０のオン・オフ動作の逆転したものになっている。アドレス信号ＡＤＤＲＥＳＳがＭ１１を選択するものであると、列デコーダ回路２０中のスイッチのうちＭ１１の存在する列に接続するものだけが導通する。また行デコーダ回路３０は各行に対する選択信号として、図４に示すようにＭ１１の存在する行にだけ信号Ｌを出力し、その他の行には信号Ｈを出力する。これらの信号はＭ１〜Ｍ１６を構成するそれぞれのＮＭＯＳトランジスタのゲートに入力され、Ｍ１１のトランジスタのみオフし、Ｍ１〜Ｍ１０およびＭ１２〜Ｍ１６のトランジスタはオンする。この時、放電信号Ｓ２により放電トランジスタ回路４０中のトランジスタはオンしているから、容量５１にプリチャージされた電荷が、列デコーダ２０，Ｍ１〜Ｍ１６，放電トランジスタ回路４０という経路で放電されるか否かは、Ｍ１１のソース・ドレインがアルミパターンで短絡されているかによる。すなわち、Ｍ１１のソース・ドレインがアルミで短絡されていなければ容量５１の電荷は放電されないのでセンスアンプ５０はそれを受けてＭ１１に記憶された情報としてＨを出力するし、アルミで短絡されていれば容量５１の電荷が放電されて、センスアンプ５０はＭ１１に記憶された情報としてＬを出力する。図４の例ではＭ１１のソース・ドレインがアルミで短絡されているので、センスアンプ５０はＬを出力する。
【０００６】
【特許文献１】
特開平１１−３０７６５３号公報
【０００７】
【発明が解決しようとする課題】
図４のＲＯＭ回路において、Ｍ１１のデータ読み出しを行う際にはそのデータが安定するまでの待ち時間（＝図５のディレイＴｄ）を必要とする。容量５１にプリチャージされている電荷が放電されない場合はセンスアンプ５０の入出力とも変化がないので、待ち時間を規定するのは容量５１にプリチャージされた電荷を放電する場合の放電時間であり、その放電時間は容量５１の容量値Ｃと読み出される素子の属する列全体のオン抵抗により規定される。列全体のオン抵抗は列デコーダ回路２０中のスイッチのオン抵抗、Ｍ１〜Ｍ１６の各抵抗および行デコーダ回路３０中のＰＭＯＳトランジスタのオン抵抗の合計となる。Ｍ１〜Ｍ１６全体の抵抗については、読み出しの対象となったトランジスタのみソース・ドレインがアルミパターンで短絡されていて、他のトランジスタが全て短絡されていない場合が最大のオン抵抗となる。その場合の最大オン抵抗ＲＭＡＸは次式で表される。
【０００８】
【数１】
ＲＭＡＸ＝１５Ｒｏｎ＋Ｒｍ・・・（１）
ここでＲｏｎはＭ１〜Ｍ１６を構成するＮＭＯＳトランジスタのオン抵抗、Ｒｍはトランジスタのソースース・ドレインを短絡するアルミパターンの抵抗値であり、ＲｏｎはＲｍに比べて非常に大きいため、Ｒｍを無視すると（１）式は次式となる。
【０００９】
【数２】
ＲＭＡＸ＝１５Ｒｏｎ・・・（２）
待ち時間もしくはディレイＴｄはこの最大抵抗値で規定され、（１）式もしくは（２）式に示されるように列中のトランジスタの個数およびそのオン抵抗で規制されるため、高速読み出しには適さないものになっている。さらに、列中のメモリセル数を増やそうとするとその分だけ列全体のオン抵抗が増えるため、記憶容量を増大しようとするとアクセスタイムが増大するという問題があった。
【００１０】
そこで、本発明は上記課題を解決するためになされたものであり、その目的は高速読み出しに適し、記憶容量を増大させても従来のものよりアクセルタイムの増加が少ない半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
そこで、上記課題を解決するために、請求項１に係る発明は、ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルが複数直列に接続された複数のメモリ列と、外部より入力されたアドレスをデコードして前記メモリ列中の複数の前記ＭＯＳトランジスタのそれぞれのゲートに対し選択信号を出力する行デコーダ回路を有する半導体記憶装置において、前記メモリ列を連続した複数の前記メモリセルからなる複数のグループに分割し、それぞれのグループに対し前記デコーダ回路からの前記選択信号が該グループ中の全てのＭＯＳトランジスタをオンさせるものであるときはそれを検出して該グループの両端を電気的に接続するバイパス手段を設けたことを特徴とする。
【００１２】
請求項２に係る発明は、前記ＭＯＳトランジスタのソース・ドレイン間の短絡の有無を、ソース・ドレイン間を接続するアルミニウムパターンの有無により実現することを特徴とする。
請求項３に係る発明は、前記ＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記バイパス手段が、前記グループに入力される全ての前記行デコーダ回路からの選択信号の論理積をゲートに入力されかつそのソースとドレインが前記グループの両端にそれぞれ接続されたＮＭＯＳトランジスタであることを特徴とする。
【００１３】
請求項４に係る発明は、前記半導体装置が、予めプリチャージしておいた電荷を前記アドレスに該当する前記メモリセルを含むメモリ列を放電経路として放電するか否かでその出力データを決定し、前期行デコーダ回路からの出力が前記メモリ列中の前記アドレスに該当するメモリセルのＭＯＳトランジスタのみをオフさせ、前記メモリ列中のそれ以外の全てのトランジスタをオンさせるものであることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。
【００１５】
【実施例】
図１は、本発明の実施形態を示す回路図である。充電トランジスタ回路１０，列デコーダ回路２０，行デコーダ回路３０，放電トランジスタ回路４０，センスアンプ５０，容量５１，メモリセルＭ１〜Ｍ１６および信号Ｓ１，Ｓ２，ＡＤＤＲＥＳＳについては図４で説明したものと同じである。図１の回路は図４のものに対し、４入力ＡＮＤゲート６０，６１，６２，６３およびバイパス回路７０，７１，７２，７３が付加されたものになっている。図１のＲＯＭ回路では、メモリセルが４行毎にグループ化されていて、ＡＮＤゲート６０は行デコーダ回路から出力されて最初のグループに入力される４つの選択信号をその入力としている。同様にＡＮＤゲート６１，６２，６３は、それぞれ２番目，３番目，４番目のグループに入力される４つの選択信号を入力としている。バイパス回路７０は、それぞれが前記最初のグループ内におけるメモリセル各列の両端とソース・ドレインが接続された複数のＮＭＯＳトランジスタから構成されていて、これらのＮＭＯＳトランジスタのゲートはＡＮＤゲート６０の出力に接続されている。同様にバイパス回路６１，６２，６３は、それぞれが２番目，３番目，４番目のグループグループ内におけるメモリセル各列の両端とソース・ドレインが接続された複数のＮＭＯＳトランジスタから構成されていて、ＮＭＯＳトランジスタのゲートはバイパス回路毎にそれぞれＡＮＤゲート６１，６２，６３の出力に接続されている。
【００１６】
図１のＲＯＭ回路の読み出し動作について、図４と同様にＭ１１の読み出しを例に説明する。タイミングチャートは図５と共通である。なお、最大のオン抵抗を考えるため、読み出しの対象となったＭ１１のみソース・ドレインがアルミパターンで短絡されていて、他のＭ１〜Ｍ１０およびＭ１２〜１６のトランジスタのソース・ドレインは全て短絡されてないものとする。時刻Ｔ２までの動作は図４のものと同じである。時刻Ｔ２を過ぎて行デコーダ回路３０からメモリセルの各行に選択信号を出力すると、選択信号は読み出し対象のＭ１１の存在する行に対してのみＬになり、それ以外の行に対してはＨになるから、それを受けてＡＮＤゲート６０，６１，６３の出力がＨに、ＡＮＤゲート６２の出力がＬになる。次にＡＮＤゲート６０〜６３の出力信号により、バイパス回路７０，７１，７３中のＮＭＯＳトランジスタが全てオンし、逆にバイパス回路７２中のＮＭＯＳトランジスタが全てオフする。バイパストランジスタ回路中のＮＭＯＳトランジスタがオンすると、対応するグループ内におけるメモリセル各列の両端が電気的に接続されるために、総合オン抵抗が小さくなる。Ｍ１〜Ｍ４を例にとって具体的に説明すると、Ｍ１〜Ｍ４のＮＭＯＳトランジスタのゲート入力が全てＨのときはＡＮＤゲート６０の出力Ｈとなって、バイパス回路７０中のＮＭＯＳトランジスタＴ２０がオンする。これにより、Ｍ１のＮＭＯＳトランジスタのドレインとＭ４のＮＭＯＳトランジスタのソースがＴ２０により接続される。Ｔ２０がない場合は、Ｍ１〜Ｍ４の総合オン抵抗Ｒ４は４Ｒｏｎであり、Ｔ２０のオン抵抗もＲｏｎだとすると、Ｔ２０がある場合の総合オン抵抗Ｒ４は４ＲｏｎとＲｏｎの並列抵抗であるから次式となる。
【００１７】
【数３】
Ｒ４＝（４Ｒｏｎ×Ｒｏｎ）／（４Ｒｏｎ＋Ｒｏｎ）＝０．８Ｒｏｎ
図１では、Ｍ１０に対する選択信号のみＬで、それ以外は全てＨであるため、上で説明したようにＭ５〜Ｍ８のグループとＭ１３〜Ｍ１６のグループがバイパス回路により同様に短絡されているので、Ｍ１〜Ｍ１６の総合抵抗Ｒ１６は次式となる。
【００１８】
【数４】
Ｒ１６＝３×０．８Ｒｏｎ＋３Ｒｏｎ＝５．４Ｒｏｎ
ここで、Ｍ１１についてはそのＮＭＯＳトランジスタのソース・ドレイン間がアルミパターンで短絡されていてその抵抗Ｒｍが非常に小さいため無視した。一方、バイパス回路が存在しない従来技術においては（２）式で示されるようにＲ１６はＲＭＡＸ＝１５Ｒｏｎである。以上のように、本発明は従来技術に比べて小さなオン抵抗、すなわち小さなディレイＴdを実現できる。
【００１９】
さらに、１列あたりのメモリセル数、すなわちＮＭＯＳトランジスタの数が２倍になった場合を考える。バイバス回路が存在する場合は、その総合オン抵抗Ｒ３２は上と同様の計算により次式のようになる。
【００２０】
【数５】
Ｒ３２＝７×０．８Ｒｏｎ＋３Ｒｏｎ＝８．６Ｒｏｎ
これは、メモリセルが半分の１６個の場合に対し、
【００２１】
【数６】
８．６Ｒｏｎ／５．４Ｒｏｎ＝１．６
の増加率となる。一方、バイパス回路がない場合はＲ３２＝３１Ｒｏｎとなり、この場合の増加率は
【００２２】
【数７】
３１Ｒｏｎ／１５Ｒｏｎ＝２．１
となる。すなわち、本発明により、従来技術に比べて総合オン抵抗を小さくできるだけでなく、メモリセル数の増加に対する総合オン抵抗の増加率も小さくすることができる。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、列中のメモリセルを複数のグループに分割し、行デコーダ回路の出力がグループ内のメモリセルが全てオンするような信号であるときはそれを検出してグループ内の直列に接続された複数のメモリセル列の両端を短絡することにより、総合オン抵抗が小さく、またメモリセル数が増加しても総合オン抵抗の増加率の少ない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の構成を示す回路図である。
【図２】従来技術によるメモリセルのマスクパターンの例である。
【図３】図２のマスクパターンに対応する回路図である。
【図４】図２，３のメモリセルを適用した半導体記憶装置の回路図である。
【図５】図１および図５の回路の動作タイミングチャートである。
【符号の説明】
１０充電トランジスタ回路
２０列デコーダ回路
３０行デコーダ回路
４０放電トランジスタ回路
５０センスアンプ
５１容量
６０〜６３ＡＮＤゲート
７０〜７３バイパス回路
Ｍ１〜Ｍ１６メモリセル
Ｔ２０ＮＭＯＳトランジスタ

Claims

ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルが複数直列に接続された複数のメモリ列と、外部より入力されたアドレスをデコードして前記メモリ列中の複数の前記ＭＯＳトランジスタのそれぞれのゲートに対し選択信号を出力する行デコーダ回路を有する半導体記憶装置において、前記メモリ列を連続した複数のメモリセルからなる複数のグループに分割し、それぞれのグループに対し前記デコーダ回路からの前記選択信号が該グループ中の全てのメモリトランジスタをオンさせるものであるときはそれを検出して該グループの両端を電気的に接続するバイパス手段を設けたことを特徴とする半導体記憶装置。
前記ＭＯＳトランジスタのソース・ドレイン間の短絡の有無を、ソース・ドレイン間を接続するアルミニウムパターンの有無により実現することを特徴とする請求項１記載の半導体記憶装置。
前記ＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記バイパス手段が、前記グループに入力される全ての前記行デコーダ回路からの選択信号の論理積をゲートに入力されかつそのソースとドレインが前記グループの両端にそれぞれ接続されたＮＭＯＳトランジスタであることを特徴とする請求項２記載の半導体記憶装置。
前記半導体装置が、予めプリチャージしておいた電荷を前記アドレスに該当する前記メモリセルを含むメモリ列を放電経路として放電するか否かでその出力データを決定し、前期行デコーダ回路からの出力が前記メモリ列中の前記アドレスに該当するメモリセルのＭＯＳトランジスタのみをオフさせ、前記メモリ列中のそれ以外の全てのトランジスタをオンさせるものであることを特徴とする請求項１ないし３のいずれかに記載の半導体記憶装置。