JP4024981B2

JP4024981B2 - Semiconductor integrated circuit device and defect detection method using the semiconductor integrated circuit device

Info

Publication number: JP4024981B2
Application number: JP2000046054A
Authority: JP
Inventors: 重治村田; 英之細江
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-02-23
Filing date: 2000-02-23
Publication date: 2007-12-19
Anticipated expiration: 2020-02-23
Also published as: JP2001237377A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＴＥＧ（Test Element Group）を搭載した半導体集積回路装置に関し、特に、高集積化・大面積化した半導体集積回路装置の新規プロセスの開発段階における不良解析に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、新しい半導体集積回路装置のプロセス開発や量産ラインの管理データ収集に有効な手法の一つとして、テストパターンを用いたプロセス評価がある。
前記テストパターンを用いたプロセス評価は、前記半導体集積回路装置の作製の全工程あるいは部分的な工程で作り上げられる、ＴＥＧ（Test Element Group）により種々の電気的測定を行って実際の装置の特性をモニターする。前記ＴＥＧのうち、基本プロセスにより得られる加工寸法、深さ、精度等の値などの、いわゆるプロセスパラメータの取得のために用いられるものをプロセスＴＥＧと呼ぶ。
【０００３】
前記ＴＥＧを搭載した半導体集積回路装置は、そのＴＥＧの利用目的によりいくつかの種類に分けられる。前記プロセス開発の段階では、主に半導体ウエハ全面あるいはチップとなる領域すべてに前記プロセスＴＥＧが形成されたＴＥＧウエハが用いられる。また、前記管理データ収集には、製品となる半導体集積回路装置（デバイス）の作製用ウエハのチップとなる領域の複数箇所、あるいは一列分をＴＥＧ用チップとしてプロセスＴＥＧを形成したものや、デバイスとなるチップの一部にプロセスＴＥＧを形成したものが用いられる。
【０００４】
また、前記テストパターンを用いたプロセス評価の他に、論理診断によるプロセス評価がある。前記論理診断によるプロセス評価では、前記デバイスを用いて各種の導通検査を行い、その検査結果と、回路設計上得られる本来の結果（期待値）とを比較する。前記検査結果と期待値が異なる場合には、デバイス中に形成された素子、あるいは配線のどこかに不良があると想定して論理演算を行い、故不良箇所と不良の種類を特定する。
【０００５】
前記ＴＥＧあるいは論理診断によるプロセス評価では、デバイスの製造過程において発生する不良を効率良く検出、解析し、プロセスにフィードバックあるいはフィードフォワードして、プロセスの品質を向上させることが重要である。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、製品となる半導体集積回路装置（デバイス）の高集積化・大面積化に伴い、不良位置の指摘及び不良解析が難しくなってきている。特に、デバイスの高集積化に伴う多層配線技術の導入により、半導体基板上に形成された半導体素子を接続する金属配線の数が膨大になるため、前記金属配線の断線（オープン）不良及び短絡（ショート）不良の検出、解析が難しくなってきている。
【０００７】
前記テストパターンを用いたプロセス評価では、評価したい項目毎にテストパターンを形成しなければならない。例えば、多層配線技術の導入による４層配線の場合のオープン不良及びショート不良を評価するためには、各配線層の金属配線のオープン不良を評価するためのテストパターンが４つ、ショート不良を評価するためのテストパターンが４つ、半導体基板上に形成された半導体素子と金属配線の接続、及び各配線層の金属配線同士を接続するスルーホールの導通を評価するためのテストパターンが５つ、すなわち１３のテストパターンが必要となる。
【０００８】
評価したい項目が増えると１つのチップ内に割り当てられる各項目のテストパターンを形成する面積が小さくなり、それぞれのテストパターンの数が少なくなるため、前記テストパターンから不良が検出されない可能性が高くなる。
また、テストパターンの数が少ないと、不良が少し増えるだけでもテストパターンの総数に対する故障の数（故障密度）が大きくなる。
【０００９】
前記テストパターンを用いたプロセス評価では、実際のデバイスの故障を調べる替わりに、テストパターンでの故障を調べ、そのテストパターンの故障密度を実際のデバイスの故障密度とみなしているため、テストパターンは実際のデバイスでの配線パターンを十分反映していなければならない。しかし、実際のデバイスの集積度が高くなった分、多層配線技術などの導入により評価する項目が増えているため、前記テストパターンの集積度は実際のデバイスの集積度ほど高くすることができない。そのため、テストパターンから得られる故障密度を、実際のデバイスでの故障密度とみなして、プロセスにフィードバックすることが難しいという問題があった。
【００１０】
また、前記論理診断によるプロセス評価は、１つのチップ内に複数の不良があると想定した場合、論理演算が複雑になり、その不良位置、不良の種類を指摘するのが非常に難しく時間がかかるため、プロセス開発の初期段階のように故障が多い時点では不良検出が難しく、不良解析の効率が悪いという問題があった。
【００１１】
本発明の目的は、高集積化、大面積化した半導体集積回路装置の不良検出を容易にすることが可能な技術を提供することにある。
本発明の他の目的は、高集積化・大面積化した半導体集積回路装置の不良解析の効率を向上することが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置のプロセスを評価するテストパターンを高集積化することが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置の不良検出方法において、１つの半導体集積回路内に存在する複数の不良の位置を指摘することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、前記各不良検出ゲート回路及び前記Ｘ列セレクタに前記不良検出用のデータ信号を入力するデータ信号線と、前記不良検出用のデータ信号が入力された各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに出力する検出データ出力線と、前記Ｘ列セレクタに入力されたデータ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記Ｘ列セレクタに入力するＸ列セレクト信号線と、前記Ｙ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路から出力された不良検出結果を選択するＹ列セレクト信号を前記Ｙ列セレクタに入力するＹ列セレクト信号線と、前記Ｘ列セレクタ及びＹ列セレクタにより選択された前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力するデータ出力線とを具備する半導体集積回路装置である。
【００１４】
（２）不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部、前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により、不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを有する複数個の不良検出区画と、前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、前記各不良検出区画の不良検出ゲート回路及びＸ列セレクタに前記データ信号を入力するデータ信号線と、前記データ信号が入力された各不良検出ゲート回路の不良検出結果を前記各不良検出区画に設けられたＹ列セレクタに出力する検出データ出力線と、前記各不良検出区画のＸ列セレクタに入力された前記データ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記各不良検出区画に設けられたＸ列セレクタのそれぞれに入力するＸ列セレクト信号線と、前記各不良検出区画のＹ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路の不良検出結果を選択するＹ列セレクト信号を前記各不良検出区画に設けられたＹ列セレクタのそれぞれに入力するＹ列セレクト信号線と、前記各不良検出区画のＸ列セレクタ及びＹ列セレクタにより選択された不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力する区画データ出力線と、前記各不良検出区画から出力される前記データ信号及び不良検出結果の中から、予め設定された区画セレクト信号により一つの不良検出区画の不良検出結果を選択する区画セレクタと、前記区画セレクタにより選択された不良検出区画の不良検出結果を出力するデータ出力線とを具備する半導体集積回路装置である。
【００１５】
（３）前記（１）または（２）の半導体集積回路装置において、前記不良検出ゲート回路は、第１論理回路及び第２論理回路と、前記第１論理回路の出力端と前記第２論理回路の入力端の間に設けられたテストパターンからなり、前記テストパターンは、半導体基板上に設けられる複数の配線層に形成される金属配線を、前記各配線層間に形成されるスルーホールを介して接続した不良検出用金属配線と、前記各配線層毎に、前記不良検出用金属配線と隣り合うように形成された短絡不良検出用配線からなる。
【００１６】
（４）不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、不良検出用のデータ信号を生成するデコーダ回路を具備する半導体集積回路装置の不良検出方法であって、前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を記録した後、前記デコーダ回路により、断線不良検出用のデータ信号を生成し、前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を記録し、前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、マトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をする半導体集積回路装置の不良検出方法である。
【００１７】
（５）不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを具備する複数個の不良検出区画と、不良検出用のデータ信号を生成するデコーダ回路と、予め設定された区画セレクト信号により前記複数の不良検出区画の中から一つの不良検出区画を選択する区画セレクタを有する半導体集積回路装置の不良検出方法であって、前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、各不良検出区画の前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を区画セレクタに入力し、前記区画セレクト信号により、前記各不良検出区画から一つの不良検出区画を選択し、該選択された不良検出区画のデータ信号及び短絡不良検出結果を前記区画セレクタから出力して記録し、前記区画セレクタ信号を切り替えて、すべての不良検出区画のデータ信号及び短絡不良検出結果を順次出力して記録し、前記デコーダ回路により、断線不良検出用のデータ信号を生成し、前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、前記各不良検出区画のＸ列セレクタ及びＹ列セレクタから前記区画セレクタに入力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を、一つずつ順番に出力して記録し、前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、すべての不良検出区画のマトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をする半導体集積回路装置の不良検出方法である。
【００１８】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施例）
図１は、本発明による実施例のプロセスＴＥＧを搭載した半導体集積回路装置の概略構成を示す模式図である。
図１において、ＣＨは半導体チップ、Ｂは半導体チップＣＨ上の区画、ＦＢは不良検出区画、ＦＢＡは不良検出区画領域、Ｄはデコーダ回路、ＢＳは区画セレクタ、ＲＴはＲＡＭ評価ＴＥＧである。
【００２０】
本実施例のプロセスＴＥＧを搭載した半導体集積回路装置は、図１に示すように、縦１６×横１６の１９６の区画Ｂに分割された半導体チップＣＨ上の複数の区画に配置された、金属配線のオープン（断線）不良及びショート（短絡）不良を検出する回路（以下、不良検出ゲート回路と称する）が設けられたオープン・ショート不良検出区画（以下、不良検出区画と称する）ＦＢ、前記不良検出区画ＦＢに入力する不良検出用のデータ信号を生成するデコーダ回路Ｄ、前記複数の不良検出区画ＦＢから出力される不良検出結果の中から一つの不良検出区画の不良検出結果を選択する区画セレクタＢＳからなるオープン・ショート不良検出ＴＥＧと、ＲＡＭ評価ＴＥＧ（ＲＴ）により構成される。以下、前記不良検出区画ＦＢ、デコーダ回路Ｄ、ならびに区画セレクタＢＳからなるオープン・ショート不良検出ＴＥＧをゲートマトリクスＴＥＧと称する。本実施例のゲートマトリクスＴＥＧでは、図１に示すように、前記半導体チップＣＨ上の９０区画分を不良検出区画領域ＦＢＡとして、９０の前記不良検出区画ＦＢを設けている。また、前記不良検出区画領域ＦＢＡの近くの１６区画分に前記デコーダ回路Ｄを設け、１区画分に区画セレクタＢＳを設けている。
なお、図１では、前記ゲートマトリクスＴＥＧの不良検出区画ＦＢ、入力デコーダ回路Ｄ、および区画セレクタＢＳ間を接続する配線は省略している。
【００２１】
前記ＲＡＭ評価ＴＥＧ（ＲＴ）はＲＡＭ（Random Access Memory）の動作を評価するためのＴＥＧであり、本実施例のゲートマトリクスＴＥＧによる、金属配線のオープン・ショート不良の検出とは関係がないものである。そのため、前記半導体チップＣＨ上に設けられていなくてもよい。また、前記ＲＡＭ評価ＴＥＧ（ＲＴ）の替わりに他のＴＥＧが形成されていても構わない。また、前記半導体チップＣＨ上の前記不良検出区画領域ＦＢＡ、ＲＡＭ評価ＴＥＧ（ＲＴ）以外の区画は、半導体装置の発熱量を調べるため何も形成されていない区画である。
【００２２】
図２は本実施例のゲートマトリクスＴＥＧの概略構成を示すブロック図である。
図２において、ＦＡ１，ＸＳ１，ＹＳ１，ＯＹ１，ＸＯＸ１，ＸＯＹ１はそれぞれ第１不良検出区画ＦＢ１の不良検出部，Ｘ列セレクタ，Ｙ列セレクタ，検出データ出力線，第１区画Ｘ列データ出力線，第１区画Ｙ列データ出力線、ＦＡ２，ＸＳ２はそれぞれ第２不良検出区画ＦＢ２の不良検出部，Ｘ列セレクタ、ＦＡ６，ＸＳ６はそれぞれ第６不良検出区画ＦＢ６の不良検出部，Ｘ列セレクタ、ＦＡ８７，ＸＳ８７はそれぞれ第８７不良検出区画ＦＢ８７の不良検出部，Ｘ列セレクタ、ＦＡ８８，ＸＳ８８はそれぞれ第８８不良検出区画ＦＢ８８の不良検出部，Ｘ列セレクタ、ＦＡ９０，ＸＳ９０，ＹＳ９０，ＸＯＸ９０，ＸＯＹ９０はそれぞれ第９０不良検出区画ＦＢ９０の不良検出部，Ｘ列セレクタ，Ｙ列セレクタ，第９０区画Ｘ列データ出力線，第９０区画Ｙ列出力データ線、ＤＳはデコード信号線、Ｄ１，Ｄ１６はそれぞれ第１デコーダ回路，第１６デコーダ回路、ＩＸ１，ＩＸ１６はそれぞれ第１データ信号線，第１６データ信号線、ＸＳＯＸはＸ列セレクト信号線、ＸＳＯＹはＹ列セレクト信号線、ＢＳＫは区画セレクト信号線、ＸＯＸはＸ列データ出力線、ＸＯＹはＹ列データ出力線である。
【００２３】
図２では省略しているが、本実施例では、９０の前記不良検出区画ＦＢのそれぞれを、１から９０までの通し番号を付けて区別し、それぞれを第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）と呼ぶことにする。また、前記１６のデコーダ回路も第１デコーダ回路から第１６デコーダ回路までの通し番号を付けて区別する。
【００２４】
本実施例のゲートマトリクスＴＥＧでは、図２に示すように、前記第１不良検出区画ＦＢ１は、不良検出区画ＦＡ１、Ｘ列セレクタＸＳ１、及びＹ列セレクタＹＳ１により構成されており、同様に第９０不良検出区画ＦＢ９０は、不良検出部ＦＡ９０、Ｘ列セレクタＸＳ９０、Ｙ列セレクタＹＳ９０により構成されている。図２では一部省略しているが、残りの前記第ｎ不良検出区画ＦＢｎ（ｎは２から８９までの整数）もそれぞれ、不良検出部ＦＡｎ、Ｘ列セレクタＸＳｎ、Ｙ列セレクタＹＳｎにより構成されている。
【００２５】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１及びＸ列セレクタＸＳ１は、第１データ信号線ＩＸ１により第１デコーダ回路Ｄ１と接続されている。また、前記第１データ信号線ＩＸ１は、図２に示すように、例えば、第２不良検出区画ＦＢ２に設けられた不良検出部ＦＡ２及びＸ列セレクタＸＳ２から第６不良検出区画ＦＢ６に設けられた不良検出部ＦＡ６及びＸ列セレクタＸＳ６までとも接続される。
同様に、例えば、第８７不良検出区画ＦＢ８７に設けられた不良検出部ＦＡ８７及びＸ列セレクタＸＳ８７から前記第９０不良検出区画ＦＢ９０に設けられた不良検出部ＦＡ９０及びＸ列セレクタＸＳ９０までは、第１６データ信号線ＩＸ１６により第１６デコーダ回路Ｄ１６と接続されている。
【００２６】
図２では一部省略しているが、前記第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）に設けられた不良検出部ＦＡｎ及びＸ列セレクタＸＳｎは、第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までのいずれかにより、第１デコーダ回路Ｄ１から第１６デコーダ回路Ｄ１６までのいずれかと接続されている。
【００２７】
前記第１デコーダ回路Ｄ１から第１６デコーダ回路Ｄ１６までのそれぞれは、デコード信号線ＤＳが接続されており、前記デコード信号線ＤＳにより入力されたデコード信号を、前記各第ｎ不良検出区画ＦＢｎの不良検出部ＦＡｎでのオープン不良あるいはショート不良検出用のデータ信号に変換して、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６により出力する。前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までは、同一のデータ信号が出力される。
【００２８】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１とＹ列セレクタＹＳ１は、検出データ出力線ＯＹにより接続されており、前記第１データ信号線ＩＸ１により入力された不良検出用のデータ信号に基づく不良検出結果を前記検出データ出力線ＯＹにより前記Ｙ列セレクタＹＳ１に出力する。このとき、前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１からは複数の検出結果が出力される。
同様に、図２では一部省略しているが、各第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）に設けられた不良検出部ＦＡｎとＹ列セレクタＹＳｎは、検出データ出力線ＯＹにより接続されており、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６のいずれかから入力された不良検出用のデータ信号に基づく不良検出結果を前記検出結果出力線ＯＹにより前記Ｙ列セレクタＹＳｎに出力する。このとき、前記第ｎ不良検出区画ＦＢｎに設けられた不良検出部ＦＡｎからは複数の不良検出結果が出力される。
【００２９】
前記第１不良検出区画ＦＢ１に設けられたＸ列セレクタＸＳ１には、前記第１デコーダ回路Ｄ１と接続された第１データ信号線ＩＸ１の他に、Ｘ列セレクト信号線ＸＳＯＸ、及び第１区画Ｘ列データ出力線ＸＯＸ１が接続されている。
同様に、前記第９０不良検出区画ＦＢ９０に設けられたＸ列セレクタＸＳ９０には、前記第１６デコーダ回路Ｄ１６と接続された第１６データ信号線ＩＸ１６の他に、前記Ｘ列セレクト信号線ＸＳＯＸ、及び第９０区画Ｘ列データ出力線ＸＯＸ９０が接続されている。
【００３０】
図２では省略しているが、残りの前記第ｎ不良検出区画ＦＢｎ（ｎは２から８９までの整数）に設けられたＸ列セレクタＸＳｎには、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までのいずれかの他に、Ｘ列セレクト信号線ＸＳＯＸ、及び第ｎ区画Ｘ列データ出力線ＸＯＸｎが接続されている。
前記９０の不良検出区画ＦＢのそれぞれに設けられるＸ列セレクタＸＳには、同一のＸ列セレクト信号が入力される。
【００３１】
前記第１不良検出区画ＦＢ１に設けられたＹ列セレクタＹＳ１には、前記検出データ出力線ＯＹのほかに、Ｙ列セレクト信号線ＸＳＯＹ、及び第１区画Ｙ列データ出力線ＸＯＹ１が接続されている。このとき前記第１区画Ｙ列データ出力線ＸＯＹ１から出力される不良検出結果は、前記第１区画Ｘ列データ出力線ＸＯＸ１から出力されるデータ信号と関連付けがなされる。
同様に、図２では省略しているが、前記第ｎ不良検出区画ＦＢｎ（ｎは２から９０までの整数）に設けられたＹ列セレクタＹＳｎには、前記検出データ出力線ＯＹｎのほかに、Ｙ列セレクト信号線ＸＳＯＹ、及び第ｎ区画Ｙ列データ出力線ＸＯＹｎが接続されている。このとき前記第ｎ区画Ｙ列データ出力線ＸＯＹｎから出力される不良検出結果は、前記区画Ｘ列データ出力線ＸＯＸｎに出力されるデータ信号と関連付けがなされる。
前記９０の不良検出区画ＦＢのそれぞれに設けられるＹ列セレクタＹＳには、同一のＹ列セレクト信号が入力される。
【００３２】
前記第１区画Ｘ列データ出力線ＸＯＸ１、第１区画Ｙ列データ出力線ＸＯＹ１、第９０区画Ｘ列データ出力線ＸＯＸ９０、第９０区画Ｙ列データ出力線ＸＯＹ９０、第ｎ区画Ｘ列データ出力線ＸＯＸｎ、第ｎ区画Ｙ列出力データ線ＸＯＹｎのそれぞれは、区画セレクタＢＳに接続される。前記区画セレクタＢＳには、この他に区画セレクト信号線ＢＳＫ、及びＸ列データ出力線ＸＯＸ、Ｙ列データ出力線ＸＯＹが接続されている。前記区画セレクタＢＳは、前記区画セレクト信号線ＢＳＫから入力される区画セレクト信号により、前記第ｎ区画Ｘ列データ出力線ＸＯＸｎ、第ｎ区画Ｙ列データ出力線ＸＯＹｎの組のの中から一組を選択して、前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹに出力する。
【００３３】
図３は本実施例の不良検出区画の概略構成を示すブロック図であり、図４は図３の不良検出部の拡大模式図である。図３及び図４では前記第１不良検出区画ＦＢ１を例にあげて示している。
図３において、ＤＳ１乃至ＤＳ５はデコード信号線、ＩＸ１０１，ＩＸ１２８はそれぞれ第１データ信号線、ＸＳＯＸ１乃至ＸＳＯＸ６はＸ列セレクト信号線、ＸＳＯＹ１乃至ＸＳＯＹ６はＹ列セレクト信号線、ＯＹ１，ＯＹ３２はそれぞれ検出データ出力線、Ｓはスロットである。図４において、ＦＧ（ｘ，ｙ）は不良検出ゲート回路である。
【００３４】
本実施例の第１不良検出区画ＦＢ１は、図３に示すように、前記不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に接続された不良検出部ＦＡ１と、Ｘ列セレクタＸＳ１、Ｙ列セレクタＹＳ１により構成されている。残りの第２不良検出区画ＦＢ２から第９０不良検出区画ＦＢ９０までも、前記第１不良検出区画ＦＢ１と同様の構成である。
【００３５】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１は、図３における横方向に相当するＸ列方向に１４個、縦方向であるＹ列方向に１６個のスロットＳと呼ばれる小領域に分割されており、それぞれのスロットＳには、前記不良検出ゲート回路ＦＧが２個形成されている。以下、前記不良検出部ＦＡに設けられた不良検出ゲート回路ＦＧの一つ一つを区別するために、Ｘ列方向及びＹ列方向の位置を示す（ｘ，ｙ）を添えて示すことにする。
【００３６】
前記各不良検出ゲート回路ＦＧ（ｘ，ｙ）は、図４に示すように、２個の２入力ＮＯＲゲート及びそれらの間に接続されるテストパターンで構成されており、１段目の２入力ＮＯＲゲートの出力端と２段目の２入力ＮＯＲゲートの入力端を接続する配線にオープン不良及びショート不良を検出できるテストパターンが形成される。Ｘ列方向に並んだ不良検出ゲート回路ＦＧ（１，１）から不良検出ゲート回路ＦＧ（１４，１）までのそれぞれの前記２段目の２入力ＮＯＲゲートの出力端は、その後段側に位置する不良検出ゲート回路の１段目の２入力ＮＯＲゲートの一方の入力端と接続されており、２８個の２入力ＮＯＲゲートが直列に接続された形になっている。以下、この直列に接続された１４個の不良検出ゲート回路からなる列を不良検出ゲート回路列と称する。本実施例の第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１には、Ｙ列方向に１６個のスロットがあるため、３２列の不良検出ゲート回路列が設けられていることになる。
【００３７】
前記不良検出ゲート回路列をなす２８個の２入力ＮＯＲゲートの他方の入力端には、図４に示すように、各不良検出ゲート回路列の最後段の２入力ＮＯＲゲートから順に第１データ信号線ＩＸ１０１乃至ＩＸ１２８が接続されている。ただし、前記不良検出ゲート回路ＦＧ（１４，ｙ）の１段目の２入力ＮＯＲゲートのみ両方の入力端が第１データ信号線ＩＸ１２８と接続される。
【００３８】
前記３２列の各不良検出ゲート回路列の不良検出ゲート回路ＦＧ（１，ｙ）の２段目の２入力ＮＯＲゲートの出力端は、検出データ出力線ＯＹ１乃至ＯＹ３２により前記Ｙ列セレクタと接続されている。
【００３９】
前記不良検出部ＦＡ１の不良検出ゲート回路ＦＧ（ｘ，ｙ）にデータ信号を入力する２８本の第１データ信号線ＩＸ１０１乃至ＩＸ１２８は、図３に示すように、Ｘ列セレクタＸＳ１に接続されるとともに、次の不良検出区画の不良検出部に形成された不良検出ゲート回路に接続されていく。
【００４０】
前記Ｘ列セレクタＸＳ１には、図３に示すように、６本のＸ列セレクト信号線ＸＳＯＸ１乃至ＸＳＯＸ６が接続されており、前記Ｘ列セレクト信号線ＸＳＯＸ１乃至ＸＳＯＸ６から入力されるＸ列セレクト信号により、前記第１データ信号線ＩＸ１０１乃至ＩＸ１２８のデータ信号のうち、前記不良検出ゲート回路列の１４個の不良検出ゲート回路ＦＧ（１，ｙ）乃至ＦＧ（１４，ｙ）の中のオープン不良あるいはショート不良を行っている不良検出ゲート回路に入力されるデータ信号を第１区画Ｘ列データ出力線ＸＯＸ１に出力する。
【００４１】
前記Ｙ列セレクタＹＳには、６本のＹ列セレクト信号線ＸＳＯＹ１乃至ＸＳＯＹ６が接続されており、前記Ｙ列セレクト信号線ＸＳＯＹ１乃至ＸＳＯＹ６から入力されるＹ列セレクト信号により、前記各不良検出ゲート回路列の検出データ出力線ＯＹ１乃至ＯＹ３２から出力される不良検出結果の中の、一つの不良検出結果のみを第１区画Ｙ列データ出力線ＸＯＹ１に出力する。
前記第１区画Ｘ列データ出力線ＸＯＸ１及び第１区画Ｙ列データ出力線ＸＯＹ１から出力されたデータは、区画セレクタＢＳに入力される。
【００４２】
前記区画セレクタＢＳには、前記第１区画Ｘ列データ出力線ＸＯＸ１及び第１区画Ｙ列データ出力線ＸＯＹ１と同様に、残りの８９の不良検出区画のそれぞれからの第ｎ区画Ｘ列データ出力線ＸＯＸｎ及び第ｎ区画Ｙ列データ出力線ＸＯＹｎも接続されており、それぞれの不良検出区画から、不良検出対象となる不良検出ゲート回路ＦＧ（ｘ，ｙ）に入力されるデータ信号及び入力されたデータ信号に基づく不良検出結果が入力される。
【００４３】
前記区画セレクタＢＳでは、８本の区画セレクト信号線ＢＳＫ１乃至ＢＳＫ８から入力される区画セレクト信号により、各不良検出区画の中から一区画を選択し、選択された不良検出区画から出力された不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び入力されたデータ信号に基づく不良検出結果の組をＸ列出力データ線ＸＯＸ及びＹ列出力データ線ＸＯＹに出力する。
【００４４】
図５は、本実施例の不良検出ゲート回路の概略構成を示す等価回路図である。図５において、Ｑ０，Ｑ１，Ｑ２，Ｑ３，ＱＡＤ１，ＱＥＮ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７，ＱＡＤ２，ＱＥＮ２はトランジスタ、ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１，ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２は抵抗素子、Ｃ１，Ｃ２は容量素子である。
【００４５】
本実施例の不良検出ゲート回路は、図５に示すように、トランジスタＱ０，Ｑ１，Ｑ２，Ｑ３，ＱＡＤ１，ＱＥＮ１、抵抗素子ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１、容量素子Ｃ１からなる１段目のＮＯＲゲートと、トランジスタＱ４，Ｑ５，Ｑ６，Ｑ７，ＱＡＤ２，ＱＥＮ２、抵抗素子ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２、容量素子Ｃ２からなる２段目のＮＯＲゲートの２つのＮＯＲゲートと、前記第１ＮＯＲゲートの出力端であるトランジスタＱＥＮ１のエミッタ電極と前記第２ＮＯＲゲートの一方の入力端であるトランジスタＱ４のベース電極の間に形成された、オープン不良及びショート不良を検出できるテストパターンにより構成される。
【００４６】
図６乃至図１０は本実施例の不良検出ゲート回路の概略構成を示す模式平面図及び断面図で、図６乃至図９は前記不良検出ゲート回路に形成されるテストパターンの構成を各配線層毎に分けて示した模式平面図で、図１０は図６乃至図９に示した各配線層を積層した状態におけるＡ−Ａ′線での模式断面図である。
【００４７】
図６乃至図１０において、ＩＸ０１，ＩＸ０２はそれぞれ第１データ信号線、ＦＣＬは不良検出用金属配線、ＳＣＬ２は第２配線層のショート不良検出用配線、ＳＣＬ３は第３配線層のショート不良検出用配線、ＳＣＬ４は第４配線層のショート不良検出用配線、ＳＣＬ５は第５配線層のショート不良検出用配線、ＴＨ１，ＴＨ１Ａ，ＴＨ１Ｂは第１スルーホール、ＴＨ２は第２スルーホール、ＴＨ３は第３スルーホール、ＴＨ４は第４スルーホール、ＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５は不良解析用パッド、ＢＳは半導体基板、１は第１層間絶縁膜、２は第２層間絶縁膜、３は第３層間絶縁膜、４は第４層間絶縁膜、５は表面保護膜である。
【００４８】
前記テストパターンは図６乃至第１０図に示すように、半導体基板上の第２配線層から第５配線層のそれぞれに形成される複数の不良検出用金属配線ＦＣＬを第２層間絶縁膜２に形成される第２スルーホールＴＨ２、第３層間絶縁膜３に形成される第３スルーホールＴＨ３、第４層間絶縁膜４に形成される第４スルーホールＴＨ４を介して接続しており、前記各スルーホールを介して接続された不良検出用金属配線ＦＣＬの一端は、図６及び図１０に示した第１スルーホールＴＨ１Ａを介して、前記図５に示したトランジスタＱＥＮ１のエミッタ電極と接続される。前記不良検出用金属配線ＦＣＬの他端は、図６に示した第１スルーホールＴＨ１Ｂを介して、前記図５に示したトランジスタＱ４のベース電極と接続される。
【００４９】
各配線層に形成される前記不良検出用金属配線ＦＣＬは、図６乃至図１０に示すように、それぞれの不良検出用金属配線ＦＣＬと隣り合うように、ショート不良検出用配線ＳＣＬを設けられている。前記ショート不良検出用配線ＳＣＬは第２配線層のショート不良検出用配線ＳＣＬ２、第３配線層のショート不良検出用配線ＳＣＬ３、第４配線層のショート不良検出用配線ＳＣＬ４、第５配線層のショート不良検出用配線ＳＣＬ５のそれぞれに分けて設けており、各配線層ごとにショート不良検出が行えるようになっている。
【００５０】
また、第５配線層には、図９に示したような、各配線層から引き出された不良解析用パッドＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５が設けられている。前記各不良解析用パッドは、各配線層から引き出されており、各不良解析パッド間の導通検査をすることにより、断線不良のある配線層を特定することができる。
【００５１】
また、前記各配線層には、前記不良検出用金属配線ＦＣＬ、ショート不良検出用配線ＳＣＬの他に、図６に示したような、第１データ信号線ＩＸ０１，ＩＸ０２や、電源配線等（図示しない）も形成されている。
【００５２】
図１１は本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための模式図で、１個の不良検出ゲート回路での不良検出方法を説明するための図である。
【００５３】
図１１において、ＦＧは不良検出ゲート回路、ＩＸＡ，ＩＸＢはデータ信号線、ＦＣＬは不良検出用金属配線、ＳＣＬ２は第２配線層の短絡不良検出用配線、ＳＣＬ３は第３配線層のショート不良検出用配線、ＳＣＬ４は第４配線層のショート不良検出用配線、ＳＣＬ５は第５配線層のショート不良検出用配線、Ｌは低出力信号、Ｈは高出力信号である。本実施例では、前記低出力信号Ｌを、例えば０ボルト（Ｖ）とし、前記高出力信号Ｈを、例えば５ボルト（Ｖ）とする。
【００５４】
前記不良検出ゲート回路ＦＧを用いてオープン不良を検出する場合には、データ信号線ＩＸＡ及びＩＸＢから前記不良検出ゲート回路ＦＧの１段目及び２段目のＮＯＲゲートに入力されるデータ信号を低出力信号Ｌにしておき、前段の不良検出ゲート回路から前記１段目のＮＯＲゲートに入力される信号も低出力信号Ｌになるようにしておく。また、前記各配線層のショート不良検出用配線ＳＣＬ２乃至ＳＣＬ５には低出力信号Ｌを入力しておく。このとき、１段目のＮＯＲゲートから不良検出用金属配線ＦＣＬへの出力は高出力信号Ｈであるため、前記不良検出用金属配線ＦＣＬに断線がなければ、２段目のＮＯＲゲートに入力されるのは低出力信号Ｌと高出力信号Ｈになる。そのため、２段目のＮＯＲゲートの出力は低出力信号Ｌとなる。もし、前記不良検出用金属配線ＦＣＬが断線していれば２段目のＮＯＲゲートには低出力信号Ｌのみが入力されるので出力は高出力信号Ｈとなり、その不良検出ゲート回路ＦＧにオープン不良があることがわかる。
【００５５】
一方、前記不良検出ゲート回路ＦＧを用いてショート不良を検出する場合には、前記データ信号線ＩＸＡから前記不良検出ゲート回路ＦＧの２段目のＮＯＲゲートに入力されるデータ信号を低出力信号Ｌ、前記データ信号線ＩＸＢから１段目のＮＯＲゲートに入力されるデータ信号を高出力信号Ｈとし、前段の不良検出ゲート回路から前記１段目のＮＯＲゲートに入力される信号が低出力信号Ｌになるようにしておく。そして、第２配線層から第５配線層までのそれぞれに設けられたショート不良検出用配線ＳＣＬ２からＳＣＬ５のいずれか１つ、例えば第２配線層のショート不良検出用配線ＳＣＬ２に高出力信号Ｈを入力する。このとき、前記１段目のＮＯＲゲートから前記不良検出用金属配線ＦＣＬへの出力は低出力信号Ｌであるため、前記不良検出用金属配線ＦＣＬと第２配線層のショート不良検出用配線ＳＣＬ２が接触していなければ、前記２段目のＮＯＲゲートに入力されるのは低出力信号Ｌになる。そのため、２段目のＮＯＲゲートの出力は高出力信号Ｈとなる。もし、前記不良検出用金属配線ＦＣＬと前記第２配線層のショート不良検出用配線ＳＣＬ２が接触していれば、前記不良検出用金属配線ＦＣＬに前記ショート不良検出用配線ＳＣＬからの高出力信号Ｈが流れ、前記２段目のＮＯＲゲートに低出力信号Ｌと高出力信号Ｈが入力されることになり、前記２段目のＮＯＲゲートの出力は低出力信号Ｌになり、その不良検出ゲート回路ＦＧは第２配線層にショート不良があることがわかる。
第３配線層から第５配線層までについても同様に行うことで、不良検出ゲート回路ＦＧのどの配線層にショート不良があるかを特定することができる。
【００５６】
図１２及び図１３は、本実施例のゲートマトリクスＴＥＧによる、オープン不良およびショート不良の検出方法を説明するための図である。
図１２及び図１３において、ＩＸ０１乃至ＩＸ２８はデータ信号線、ＯＹ１は検出データ出力線である。前記データ信号線ＩＸ０１乃至ＩＸ２８は、前記図３に示した第１データ信号線ＩＸ１０１乃至ＩＸ１２８に相当する。
【００５７】
まず、各不良検出区画に設けられたＹ列セレクタが、１列目の不良検出ゲート回路列、すなわち前記検出データ出力線ＯＹ１からの不良検出結果を出力するように、Ｙ列セレクト信号を入力しておく。
【００５８】
次に、図１２（ａ）に示すように、前記データ信号線ＩＸ０１乃至ＩＸ２８のすべてに高出力信号Ｈを入力し、ショート不良検出用配線ＳＣＬ２乃至ＳＣＬ５には低出力信号Ｌを入力しておく、この状態で不良検出ゲート回路列の検出データ出力線ＯＹ１から出力されるのは低出力信号Ｌである。図１２（ａ）では省略しているが、各不良検出部の残りの３１列の不良検出ゲート回路列のそれぞれの検出データ出力線からも同様に低出力信号Ｌが出力されている。
また、前記データ信号線ＩＸ０１乃至ＩＸ２８は、すべての不良検出区画の不良検出部に同様のデータ信号を入力する。
【００５９】
次に、図１２（ｂ）に示すように、データ信号線ＩＸ１のみに低出力信号Ｌが入力され、残りのデータ信号線ＩＸ２乃至ＩＸ２８には高出力信号Ｈを入力して、各不良検出部の不良検出ゲート回路ＦＧ（１，１）のショート不良検出を行う。
この状態で、まず、前記第２配線層のショート不良検出用配線ＳＣＬ２に高出力信号Ｈを入力する。このとき、不良検出ゲート回路ＦＧ（１，１）の第２配線層にショート不良がなければ、前記検出データ出力線ＯＹ１からは高出力信号Ｈが出力される。
【００６０】
各不良検出区画のそれぞれのＹ列セレクタから出力される前記不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果は、前記図２に示した、各不良検出区画の区画Ｙ列データ出力線により区画セレクタＢＳに入力される。
前記区画セレクタＢＳでは、前記図３に示した、８本の区画セレクト信号線ＢＳＫ１乃至ＢＳＫ８の入力信号を切り替えることにより、半導体チップＣＨ上に設けられた９０の各不良検出区画の不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果を一つずつ順番にＸ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹから出力していく。前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹから出力された前記不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果は、順次記録されて行く。
【００６１】
すべての不良検出区画の不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果を記録したら、次に第３配線層のショート不良検出用配線ＳＣＬ３乃至ＳＣＬ５の一つに順次高出力信号Ｈを入力して、同様の手順で前記各不良検出区画の不良検出ゲート回路ＦＧ（１，１）のすべての配線層のショート不良検出を行い結果を順次記録していく。
【００６２】
前記不良検出ゲート回路ＦＧ（１，１）のすべての配線層のショート不良検出結果の記録が終了したら、図１３（ｃ）に示すように、データ信号線ＩＸ１及びＩＸ２に低出力信号Ｌを入力し、残りのデータ信号線ＩＸ３乃至ＩＸ２８に高出力信号Ｈを入力して、不良検出ゲート回路ＦＧ（１，１）のオープン不良の検出を行う。
このときも、前記ショート不良検出の際と同様に、区画セレクタＢＳにおいて各不良検出区画のそれぞれから出力された不良検出ゲート回路ＦＧ（１，１）のオープン不良検出結果を一つずつ順番に前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線により出力していき、前記不良検出ゲート回路ＦＧ（１，１）のオープン不良検出結果を順番に記憶していく。
【００６３】
次に、図１３（ｄ）に示すように、データ信号線ＩＸ１乃至ＩＸ３に低出力信号Ｌを入力し、残りのデータ信号腺ＩＸ４乃至ＩＸ２８には高出力信号Ｈを入力して、不良検出ゲート回路ＦＧ（２，１）のショート不良検出を行う。
この時も、前記不良検出ゲート回路ＦＧ（１，１）のショート不良検出の手順と同様で、前記区画セレクタＢＳにおいて各不良検出区画の不良検出ゲート回路ＦＧ（２，１）の各配線層毎のショート不良検出結果を一つずつ順番に取り出して記録していく。
【００６４】
その後は、データ信号線ＩＸ１乃至ＩＸ４に低出力信号Ｌを入力し、残りのデータ信号線ＩＸ５乃至ＩＸ２８に高出力信号Ｈを入力して不良検出ゲート回路ＦＧ（２，１）のオープン不良の検出結果を記録した後、データ信号線ＩＸ１乃至ＩＸ５に低出力信号Ｌを入力し、残りのデータ信号ＩＸ６乃至ＩＸ２８に高出力信号Ｈを入力して不良検出ゲート回路ＦＧ（３，１）のショート不良検出を行う。その後も、順次低出力信号Ｌを入力するデータ信号線の数を増やしていき、不良検出ゲート回路（１４，１）までのショート不良検出、オープン不良検出を行っていく。
【００６５】
前記各不良検出区画の不良検出ゲート回路ＦＧ（１，１）乃至ＦＧ（１４，１）についてのショート不良及びオープン不良の検出が終了したら、図示はしないが、Ｙ列セレクト信号を切り替えて、不良検出ゲート回路ＦＧ（ｘ，２）の検出データ出力線ＯＹ２が区画Ｙ列出力データとして出力されるようにし、前記不良検出ゲート回路ＦＧ（ｘ，１）の時と同様のショート不良及びオープン不良の検出を行う。その後も同様の手順で、最終の不良検出ゲート回路ＦＧ（ｘ，３２）まで順次繰り返し、すべての不良検出ゲート回路におけるショート不良検出結果及びオープン不良検出結果を順番に記録していく。
【００６６】
すべての不良検出回路に対するショート不良及びオープン不良の検出が終了したら、出力結果と、あらかじめ用意されている期待値の表を比較して、どの部分に期待値と異なる結果が出ているかを調べる。
このとき、各不良検出ゲート回路列において、オープン不良あるいはショート不良があった場合、その不良によりそれ以降の不良検出結果の信頼性がなくなるため、各不良検出ゲート回路列の最後段にある不良、すなわち各不良検出ゲート回路列において最初に指摘される不良のみを採用する。
【００６７】
出力結果と期待値を比較して、オープン不良あるいはショート不良がある不良検出ゲート回路ＦＧ（ｘ，ｙ）の位置がわかったら、その部分の不良解析を行う。
オープン不良の場合は、まず、第５配線層まで研磨して、前記図９に示したような、前記不良解析用パッドＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５を露出させ、各不良解析用パッド間での導通検査をし、何層目の不良検出用配線ＦＣＬが断線しているかをチェックする。前記導通検査で、例えば、第３配線層に断線があるとわかったら３層目まで研磨して、外観検査をした後、不良部分（断線部分）の断面をＳＥＭなどで観察して、不良が起こった原因などを解析する。
一方、ショート不良の場合は、出力結果から、何層目に不良があったかまでわかるので、はじめからショート不良が検出された配線層まで研磨して、外観検査及び断面の観察をして、不良が起こった原因などを解析する。
【００６８】
以上説明したように、本実施例によれば、１つの前記不良検出ゲート回路に形成されたテストパターンでオープン不良とショート不良の両方の不良が検出できるため、一つの半導体集積回路装置内で前記テストパターンを形成する領域を約２倍にでき、テストパターンの高集積化が可能となる。
また、複数の不良検出ゲート回路の不良検出結果をその不良検出ゲート回路のある位置とともに順次記録していくので、１つの半導体集積回路装置内に複数の不良があってもその不良位置を指摘することが容易であり、新規プロセスの開発段階のように不良箇所が多い場合でも不良解析を効率良く行うことができる。
【００６９】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００７０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）高集積化、大面積化した半導体集積回路装置の不良検出を容易にすることができる。
（２）高集積化・大面積化した半導体集積回路装置の不良解析の効率を向上することができる。
（３）半導体集積回路装置のプロセスを評価するテストパターンを高集積化することができる。
（４）半導体集積回路装置の不良検出方法において、１つの半導体集積回路内に存在する複数の不良の位置を指摘することができる。
【図面の簡単な説明】
【図１】本発明による実施例のプロセス評価ＴＥＧを搭載した半導体集積回路装置の概略構成を示す図である。
【図２】本実施例のゲートマトリクスＴＥＧの概略構成を示す模式ブロック図である。
【図３】本実施例の不良検出区画の概略構成を示す模式ブロック図である。
【図４】本実施例の不良検出部の概略構成を示す模式図である。
【図５】本実施例の不良検出ゲート回路の概略構成を示す等価回路図である。
【図６】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図７】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図８】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図９】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図１０】本実施例の不良検出ゲート回路の概略構成を示す模式断面図である。
【図１１】本実施例の不良検出ゲート回路を用いた不良検出方法を説明するための模式図である。
【図１２】本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための図である。
【図１３】本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための図である。
【符号の説明】
ＣＨ…半導体チップ、Ｂ…区画、ＦＢ…不良検出区画、ＦＢＡ…不良検出区画領域、Ｄ…デコーダ回路、ＢＳ…区画セレクタ、ＲＴ…ＲＡＭ評価ＴＥＧ、ＦＡ…不良検出部、ＸＳ…Ｘ列セレクタ、ＹＳ…Ｙ列セレクタ、ＩＸ…データ信号線、ＸＳＯＹ…Ｘ列セレクト信号線、ＸＳＯＹ…Ｙ列セレクト信号線、ＸＯＸ１〜ＸＯＸ９０…区画Ｘ列データ出力線、ＸＯＹ１〜ＸＯＹ９０…区画Ｙ列データ出力線、ＯＹ…検出データ出力線、ＸＯＸ…Ｘ列データ出力線、ＸＯＹ…Ｙ列データ出力線、ＤＳ…デコード信号線、ＢＳＫ…区画セレクト信号線、Ｓ…スロット、ＦＧ（ｘ，ｙ）…不良検出ゲート回路、Ｑ０〜Ｑ７，ＱＡＤ１，ＱＥＮ１，ＱＡＤ２，ＱＥＮ２…トランジスタ、ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１，ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２…抵抗素子、Ｃ１，Ｃ２…容量素子、ＦＣＬ…不良検出用金属配線、ＳＣＬ２〜ＳＣＬ５…ショート不良検出用配線、ＴＨ１，ＴＨ１Ａ，ＴＨ１Ｂ…第１スルーホール、ＴＨ２…第２スルーホール、ＴＨ３…第３スルーホール、ＴＨ４…第４スルーホール、ＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５…不良解析用パッド、ＢＳ…半導体基板、１，２，３，４…層間絶縁膜、５…表面保護膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device equipped with a TEG (Test Element Group), and more particularly to a technique effective when applied to failure analysis in the development stage of a new process of a highly integrated and large area semiconductor integrated circuit device. Is.
[0002]
[Prior art]
Conventionally, there is a process evaluation using a test pattern as one of effective methods for process development of a new semiconductor integrated circuit device and collection of management data of a mass production line.
In the process evaluation using the test pattern, various electrical measurements are made by TEG (Test Element Group), which is created in all or a part of the manufacturing process of the semiconductor integrated circuit device, and the characteristics of the actual device are determined. Monitor. Among the TEGs, what is used for obtaining so-called process parameters such as values of processing dimensions, depth, accuracy and the like obtained by the basic process is referred to as a process TEG.
[0003]
Semiconductor integrated circuit devices equipped with the TEG are classified into several types according to the purpose of use of the TEG. In the process development stage, a TEG wafer in which the process TEG is formed mainly on the entire surface of the semiconductor wafer or in all the regions to be chips is used. In addition, the management data collection includes a process TEG formed by using a plurality of regions or one row of TEG chips as regions of a chip of a wafer for manufacturing a semiconductor integrated circuit device (device) as a product, a device, A chip having a process TEG formed on a part of the chip is used.
[0004]
In addition to process evaluation using the test pattern, there is process evaluation based on logic diagnosis. In the process evaluation by the logic diagnosis, various continuity tests are performed using the device, and the test results are compared with the original results (expected values) obtained in circuit design. If the inspection result and the expected value are different, a logical operation is performed assuming that there is a defect somewhere in the element or wiring formed in the device, and the defective part and the type of defect are specified.
[0005]
In the process evaluation based on the TEG or logic diagnosis, it is important to efficiently detect and analyze defects generated in the device manufacturing process, and to feed back or feed forward the process to improve the process quality.
[0006]
[Problems to be solved by the invention]
However, in the conventional technique, it is difficult to point out a defect position and analyze a defect as the semiconductor integrated circuit device (device) as a product is highly integrated and has a large area. In particular, due to the introduction of multi-layer wiring technology due to the high integration of devices, the number of metal wirings connecting semiconductor elements formed on a semiconductor substrate becomes enormous. (Short) Detection and analysis of defects are becoming difficult.
[0007]
In process evaluation using the test pattern, a test pattern must be formed for each item to be evaluated. For example, in order to evaluate open defects and short-circuit defects in the case of four-layer wiring by introducing multilayer wiring technology, four test patterns for evaluating open defects of metal wiring in each wiring layer are evaluated. There are four test patterns for evaluating the connection between the semiconductor element formed on the semiconductor substrate and the metal wiring, and five test patterns for evaluating the continuity of the through holes connecting the metal wirings of each wiring layer, That is, 13 test patterns are required.
[0008]
When the number of items to be evaluated increases, the area for forming the test pattern for each item allocated in one chip is reduced, and the number of each test pattern is reduced. Therefore, there is a high possibility that no defect is detected from the test pattern. .
Also, if the number of test patterns is small, the number of failures (failure density) with respect to the total number of test patterns increases even if the number of defects increases slightly.
[0009]
In the process evaluation using the test pattern, instead of examining the actual device failure, the test pattern failure is examined, and the failure density of the test pattern is regarded as the failure density of the actual device. It must fully reflect the actual device wiring pattern. However, since the number of items to be evaluated increases due to the introduction of multilayer wiring technology and the like due to the increase in actual device integration, the test pattern integration cannot be as high as the actual device integration. For this reason, there is a problem that it is difficult to feed back the fault density obtained from the test pattern as a fault density in an actual device to the process.
[0010]
Further, in the process evaluation by the logic diagnosis, when it is assumed that there are a plurality of defects in one chip, the logical operation becomes complicated, and it is very difficult and time consuming to point out the defect position and the type of the defect. For this reason, there is a problem that it is difficult to detect defects at the time of many failures as in the initial stage of process development, and the efficiency of defect analysis is poor.
[0011]
An object of the present invention is to provide a technique capable of facilitating the detection of a defect in a semiconductor integrated circuit device with high integration and large area.
Another object of the present invention is to provide a technique capable of improving the efficiency of failure analysis of a semiconductor integrated circuit device with high integration and large area.
Another object of the present invention is to provide a technique capable of highly integrating a test pattern for evaluating a process of a semiconductor integrated circuit device.
Another object of the present invention is to provide a technique capable of indicating the positions of a plurality of defects existing in one semiconductor integrated circuit in a defect detection method for a semiconductor integrated circuit device.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0013]
(1) A semiconductor integrated circuit device having a defect detection gate circuit, wherein the defect has a test pattern capable of detecting a disconnection defect and a short-circuit defect of a metal wiring connecting a plurality of semiconductor elements formed on a semiconductor substrate. A plurality of detection gate circuits, which are connected in a matrix in the X column direction and the Y column direction, and a defect detection target by a preset select signal from the plurality of defect detection gate circuits. An X column selector and a Y column selector for selecting one defect detection gate circuit; a decoder circuit for generating a data signal for detecting a disconnection defect and a short circuit defect; and each defect detection gate circuit and the X column selector with the defect The data signal line for inputting the data signal for detection and the defect detection result of each defect detection gate circuit to which the data signal for defect detection is input A detection data output line for outputting to the Y column selector and an X column select signal for selecting a data signal input to the defect detection gate circuit to be detected from the data signal input to the X column selector. The defect output from the defect detection gate circuit to be detected from the defect detection results of the X column select signal line input to the X column selector and the defect detection gate circuit input to the Y column selector. A Y column select signal line for inputting a Y column select signal for selecting a detection result to the Y column selector, and a defect detection gate circuit to be detected by the defect selected by the X column selector and the Y column selector. A semiconductor integrated circuit device comprising a data output line for outputting a data signal and an output failure detection result.
[0014]
(2) A semiconductor integrated circuit device having a defect detection gate circuit, wherein the defect has a test pattern capable of detecting a disconnection defect and a short circuit defect of a metal wiring connecting a plurality of semiconductor elements formed on a semiconductor substrate. A plurality of detection gate circuits, which are connected in a matrix in the X column direction and the Y column direction, are detected by a preset select signal from the plurality of defect detection gate circuits. A plurality of defect detection sections having an X column selector and a Y column selector for selecting one defect detection gate circuit; a decoder circuit for generating a data signal for detecting a disconnection defect and a short circuit defect; and each defect detection section A data signal line for inputting the data signal to the defect detection gate circuit and the X column selector, and a defect of each defect detection gate circuit to which the data signal is input. From the detection data output line for outputting the detection result to the Y column selector provided in each defect detection section and the data signal input to the X column selector of each defect detection section, it becomes the defect detection target. An X column select signal line for inputting an X column select signal for selecting a data signal input to the defect detection gate circuit to each of the X column selectors provided in the respective defect detection sections, and a Y column of each defect detection section A Y column select signal for selecting a defect detection result of the defect detection gate circuit to be detected from the defect detection results of each defect detection gate circuit input to the selector is provided in each defect detection section. A Y column select signal line input to each of the column selectors and a defect to be detected by the X column selector and Y column selector of each defect detection section A partition data output line for outputting the data signal input to the output gate circuit and the output failure detection result, and a partition set in advance from the data signal and failure detection result output from each failure detection partition A semiconductor integrated circuit device comprising: a partition selector that selects a defect detection result of one defect detection section by a select signal; and a data output line that outputs a defect detection result of the defect detection section selected by the partition selector.
[0015]
(3) In the semiconductor integrated circuit device according to (1) or (2), the failure detection gate circuit includes a first logic circuit and a second logic circuit, an output terminal of the first logic circuit, and the second logic circuit. The test pattern is formed of a metal pattern formed in a plurality of wiring layers provided on a semiconductor substrate through a through hole formed between the wiring layers. It consists of a connected failure detection metal wire and a short-circuit failure detection wire formed adjacent to the failure detection metal wire for each of the wiring layers.
[0016]
(4) A defect detection unit in which a large number of defect detection gate circuits are connected in a matrix in the X column direction and the Y column direction, and a defect detection target among the plurality of defect detection gate circuits by a preset select signal. A defect detection method for a semiconductor integrated circuit device, comprising: an X column selector and a Y column selector for selecting one defect detection gate circuit to be a defect detection circuit; and a decoder circuit for generating a defect detection data signal. An X column select signal and a Y column select signal for selecting a defect detection gate circuit to be input are input to the X column selector and the Y column selector, and a data signal for detecting a short circuit failure is generated by the decoder circuit. A data signal for defect detection is input to each defect detection gate circuit of the defect detection unit and the X column selector, and the input data signal for short-circuit defect detection is input. The failure detection result of each failure detection gate circuit based on this is input to the Y column selector and is output from the X column selector and the Y column selector, and is input to the selected failure detection gate circuit and the short circuit failure detection. After recording the result, the decoder circuit generates a data signal for disconnection failure detection, and inputs the data signal for disconnection failure detection to the failure detection gate circuit that has input the data signal for short-circuit failure detection, The data signal and disconnection failure detection result output from the X column selector and the Y column selector and input to the selected failure detection gate circuit are recorded, and the X column selection signal is switched to move in one Y column direction. For the connected failure detection gate circuits, the short-circuit failure detection result and the disconnection failure result are sequentially recorded, the Y column select signal is switched, and sequentially After repeating the fault detection and disconnection fault detection, and recording the short-circuit fault detection results and disconnection fault detection results of all fault detection gate circuits connected in a matrix, based on the short-circuit fault detection results and disconnection fault detection results, This is a defect detection method for a semiconductor integrated circuit device that identifies a defect detection gate circuit in which a defect is detected, and identifies a disconnection defect or a short-circuit defect.
[0017]
(5) A defect detection unit in which a large number of defect detection gate circuits are connected in a matrix in the X column direction and the Y column direction, and a defect detection target among the plurality of defect detection gate circuits by a preset select signal. A plurality of defect detection sections having an X column selector and a Y column selector for selecting one defect detection gate circuit to be, a decoder circuit for generating a data signal for defect detection, and a predetermined section select signal An X column select signal for selecting a defect detection gate circuit as a defect detection target, wherein the defect detection method is for a semiconductor integrated circuit device having a section selector for selecting one defect detection section from the plurality of defect detection sections. And Y column select signals are input to the X column selector and Y column selector, and a data signal for detecting a short circuit failure is generated by the decoder circuit. The short-circuit failure detection data signal is input to each failure detection gate circuit of the failure detection unit and the X column selector, and the failure detection of each failure detection gate circuit based on the input short-circuit failure detection data signal The result is input to the Y column selector, and the data signal input to the selected defect detection gate circuit and the short-circuit defect detection result are output from the X column selector and the Y column selector of each defect detection section. And selecting one defect detection section from the respective defect detection sections according to the section select signal, and outputting and recording the data signal and short-circuit defect detection result of the selected defect detection section from the section selector. , Switching the partition selector signal, sequentially outputting and recording data signals and short circuit failure detection results of all failure detection partitions, and the decoder circuit Thus, a data signal for detecting a disconnection failure is generated, a data signal for detecting a disconnection failure is input to a failure detection gate circuit to which the data signal for detecting a short-circuit failure is input, and an X column selector for each of the failure detection sections, A data signal and a disconnection failure detection result input to the selected defect detection gate circuit, which are input from the Y column selector to the partition selector, are sequentially output and recorded one by one, and the X column select signal is recorded. Switch and record the short circuit failure detection result and disconnection failure result sequentially for the defect detection gate circuit connected in one Y column direction, and repeat the short circuit failure detection and disconnection failure detection by switching the Y column select signal. After recording the short circuit failure detection results and disconnection failure detection results of all the failure detection gate circuits connected in a matrix of all failure detection sections, the previous A failure detection method for a semiconductor integrated circuit device that specifies a failure detection gate circuit in which a failure is detected and a disconnection failure or a short-circuit failure based on a short-circuit failure detection result and a disconnection failure detection result.
[0018]
Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same function are given the same reference numerals, and repeated explanation thereof is omitted.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(Example)
FIG. 1 is a schematic diagram showing a schematic configuration of a semiconductor integrated circuit device on which a process TEG according to an embodiment of the present invention is mounted.
In FIG. 1, CH is a semiconductor chip, B is a partition on the semiconductor chip CH, FB is a defect detection partition, FBA is a defect detection partition area, D is a decoder circuit, BS is a partition selector, and RT is a RAM evaluation TEG.
[0020]
As shown in FIG. 1, the semiconductor integrated circuit device on which the process TEG of this embodiment is mounted has a metal disposed in a plurality of sections on a semiconductor chip CH divided into 196 sections B of 16 × 16. Open / short defect detection section (hereinafter referred to as a defect detection section) FB provided with a circuit (hereinafter referred to as a defect detection gate circuit) for detecting an open (disconnection) defect and a short (short circuit) defect of the wiring, the defect A decoder circuit D that generates a data signal for defect detection input to the detection block FB, and a block selector that selects a defect detection result of one defect detection block from the defect detection results output from the plurality of defect detection blocks FB It is composed of an open / short defect detection TEG composed of a BS and a RAM evaluation TEG (RT). Hereinafter, the open / short defect detection TEG including the defect detection section FB, the decoder circuit D, and the section selector BS is referred to as a gate matrix TEG. In the gate matrix TEG of this embodiment, as shown in FIG. 1, 90 defect detection sections FB are provided with 90 sections on the semiconductor chip CH as defect detection section areas FBA. Further, the decoder circuit D is provided in 16 sections near the defect detection section area FBA, and a section selector BS is provided in one section.
In FIG. 1, wirings connecting the defect detection section FB, the input decoder circuit D, and the section selector BS of the gate matrix TEG are omitted.
[0021]
The RAM evaluation TEG (RT) is a TEG for evaluating the operation of a RAM (Random Access Memory) and has nothing to do with the detection of open / short defects in metal wiring by the gate matrix TEG of this embodiment. is there. Therefore, it may not be provided on the semiconductor chip CH. Further, another TEG may be formed instead of the RAM evaluation TEG (RT). Further, the sections other than the defect detection section area FBA and the RAM evaluation TEG (RT) on the semiconductor chip CH are sections in which nothing is formed in order to check the heat generation amount of the semiconductor device.
[0022]
FIG. 2 is a block diagram showing a schematic configuration of the gate matrix TEG of this embodiment.
In FIG. 2, FA1, XS1, YS1, OY1, XOX1, and XOY1 are a defect detection unit, an X column selector, a Y column selector, a detection data output line, a first division X column data output line of the first defect detection section FB1, respectively. The first section Y column data output line, FA2 and XS2, are respectively the defect detection section and X column selector of the second defect detection section FB2, and FA6 and XS6 are respectively the defect detection section, X column selector and FA87 of the sixth defect detection section FB6. , XS87 are the defect detection section and X column selector of the 87th defect detection section FB87, respectively, FA88 and XS88 are the defect detection section and X column selector of the 88th defect detection section FB88, respectively, FA90, XS90, YS90, XOX90 and XOY90 are respectively Defect detection unit of 90th defect detection block FB90, X column selector, Y column selector, 90th block X column data Data output line, 90th section Y column output data line, DS is a decode signal line, D1 and D16 are respectively a first decoder circuit and a 16th decoder circuit, and IX1 and IX16 are respectively a first data signal line and a 16th data signal line. , XSOX is an X column select signal line, XSOY is a Y column select signal line, BSK is a partition select signal line, XOX is an X column data output line, and XOY is a Y column data output line.
[0023]
Although omitted in FIG. 2, in the present embodiment, each of the 90 defect detection sections FB is distinguished by attaching a serial number from 1 to 90, and each of them is identified as an nth defect detection section FBn (n is from 1). (Integer up to 90). The 16 decoder circuits are also distinguished by attaching serial numbers from the first decoder circuit to the sixteenth decoder circuit.
[0024]
In the gate matrix TEG of this embodiment, as shown in FIG. 2, the first defect detection section FB1 is composed of a defect detection section FA1, an X column selector XS1, and a Y column selector YS1, and similarly The defect detection section FB90 includes a defect detection unit FA90, an X column selector XS90, and a Y column selector YS90. Although not shown in FIG. 2, the remaining n-th defect detection section FBn (n is an integer from 2 to 89) is also configured by a defect detection unit FAn, an X column selector XSn, and a Y column selector YSn. ing.
[0025]
The defect detection unit FA1 and the X column selector XS1 provided in the first defect detection section FB1 are connected to the first decoder circuit D1 by the first data signal line IX1. Further, as shown in FIG. 2, the first data signal line IX1 is provided in the sixth defect detection section FB6 from the defect detection unit FA2 and the X column selector XS2 provided in the second defect detection section FB2, for example. The defect detection unit FA6 and the X column selector XS6 are also connected.
Similarly, for example, from the defect detection unit FA87 and the X column selector XS87 provided in the 87th defect detection section FB87 to the defect detection unit FA90 and the X column selector XS90 provided in the 90th defect detection section FB90, The data signal line IX16 is connected to the sixteenth decoder circuit D16.
[0026]
Although not shown in FIG. 2, the defect detection unit FAn and the X column selector XSn provided in the nth defect detection section FBn (n is an integer from 1 to 90) are connected to the first data signal line IX1. Any one of the sixteenth data signal lines IX16 is connected to any one of the first decoder circuit D1 to the sixteenth decoder circuit D16.
[0027]
Each of the first decoder circuit D1 to the sixteenth decoder circuit D16 is connected to a decode signal line DS, and the decode signal input through the decode signal line DS is used as a defect in each nth defect detection section FBn. The data is converted into a data signal for detecting an open defect or a short defect in the detection unit FAn, and is output from the first data signal line IX1 to the sixteenth data signal line IX16. The same data signal is output from the first data signal line IX1 to the sixteenth data signal line IX16.
[0028]
The defect detection unit FA1 and the Y column selector YS1 provided in the first defect detection section FB1 are connected by a detection data output line OY, and a defect detection data signal input by the first data signal line IX1. Is output to the Y column selector YS1 through the detection data output line OY. At this time, a plurality of detection results are output from the defect detection unit FA1 provided in the first defect detection section FB1.
Similarly, although partially omitted in FIG. 2, the defect detection unit FAn and the Y column selector YSn provided in each nth defect detection section FBn (n is an integer from 1 to 90) are detected data output lines. The defect detection result based on the data signal for defect detection input from any one of the first data signal line IX1 to the sixteenth data signal line IX16 is connected to the Y column by the detection result output line OY. Output to selector YSn. At this time, a plurality of defect detection results are output from the defect detection unit FAn provided in the nth defect detection section FBn.
[0029]
The X column selector XS1 provided in the first defect detection section FB1 includes an X column select signal line XSOX and a first section X in addition to the first data signal line IX1 connected to the first decoder circuit D1. A column data output line XOX1 is connected.
Similarly, in the X column selector XS90 provided in the 90th defect detection section FB90, in addition to the 16th data signal line IX16 connected to the 16th decoder circuit D16, the X column select signal line XSOX, A 90th section X column data output line XOX90 is connected.
[0030]
Although omitted in FIG. 2, the X data selectors XSn provided in the remaining nth defect detection section FBn (n is an integer from 2 to 89) receive the first data signal line IX1 to the 16th data. In addition to any of the signal lines IX16, an X column select signal line XSOX and an nth partition X column data output line XOXn are connected.
The same X column select signal is input to the X column selector XS provided in each of the 90 defect detection sections FB.
[0031]
In addition to the detection data output line OY, a Y column select signal line XSOY and a first partition Y column data output line XOY1 are connected to the Y column selector YS1 provided in the first defect detection section FB1. . At this time, the defect detection result output from the first partition Y column data output line XOY1 is associated with the data signal output from the first partition X column data output line XOX1.
Similarly, although omitted in FIG. 2, in addition to the detection data output line OYn, the Y column selector YSn provided in the nth defect detection section FBn (n is an integer from 2 to 90) includes: The Y column select signal line XSOY and the nth partition Y column data output line XOYn are connected. At this time, the defect detection result output from the nth partition Y column data output line XOYn is associated with the data signal output to the partition X column data output line XOXn.
The same Y column select signal is input to the Y column selector YS provided in each of the 90 defect detection sections FB.
[0032]
The first partition X column data output line XOX1, the first partition Y column data output line XOY1, the 90th partition X column data output line XOX90, the 90th partition Y column data output line XOY90, and the nth partition X column data output line XOXn. Each of the nth partition Y column output data lines XOYn is connected to a partition selector BS. In addition, a partition select signal line BSK, an X column data output line XOX, and a Y column data output line XOY are connected to the partition selector BS. The partition selector BS selects one set from the set of the nth partition X column data output line XOXn and the nth partition Y column data output line XOYn according to the partition select signal input from the partition select signal line BSK. Select and output to the X column data output line XOX and the Y column data output line XOY.
[0033]
FIG. 3 is a block diagram showing a schematic configuration of the defect detection section of the present embodiment, and FIG. 4 is an enlarged schematic diagram of the defect detection unit of FIG. 3 and 4 show the first defect detection section FB1 as an example.
In FIG. 3, DS1 to DS5 are decode signal lines, IX101 and IX128 are first data signal lines, XSOX1 to XSOX6 are X column select signal lines, XSOY1 to XSOY6 are Y column select signal lines, and OY1 and OY32 are detection data, respectively. The output line, S, is a slot. In FIG. 4, FG (x, y) is a defect detection gate circuit.
[0034]
As shown in FIG. 3, the first defect detection section FB1 of this embodiment includes a defect detection unit FA1 in which the defect detection gate circuits are connected in a matrix in the X column direction and the Y column direction, and an X column selector XS1, The Y column selector YS1 is used. The remaining second defect detection section FB2 to 90th defect detection section FB90 have the same configuration as the first defect detection section FB1.
[0035]
The defect detection unit FA1 provided in the first defect detection section FB1 is a small area called 14 slots S in the X column direction corresponding to the horizontal direction in FIG. 3 and 16 slots S in the Y column direction which is the vertical direction. In each slot S, two defect detection gate circuits FG are formed. Hereinafter, in order to distinguish each of the defect detection gate circuits FG provided in the defect detection unit FA, (x, y) indicating positions in the X column direction and the Y column direction will be shown. .
[0036]
Each failure detection gate circuit FG (x, y) is composed of two 2-input NOR gates and a test pattern connected between them, as shown in FIG. A test pattern capable of detecting an open defect and a short defect is formed on the wiring connecting the output terminal of the NOR gate and the input terminal of the second-stage 2-input NOR gate. The output terminals of the second-stage 2-input NOR gates from the defect detection gate circuit FG (1, 1) to the defect detection gate circuit FG (14, 1) arranged in the X column direction are located on the subsequent stage side. The two-input NOR gates of the first stage of the failure detection gate circuit to be connected are connected to one input terminal, and 28 two-input NOR gates are connected in series. Hereinafter, the row of 14 failure detection gate circuits connected in series is referred to as a failure detection gate circuit row. Since the defect detection unit FA1 provided in the first defect detection section FB1 of the present embodiment has 16 slots in the Y column direction, 32 defect detection gate circuit columns are provided.
[0037]
As shown in FIG. 4, at the other input terminal of the 28 2-input NOR gates forming the failure detection gate circuit row, a first data signal is sequentially applied from the last 2-input NOR gate of each failure detection gate circuit row. Lines IX101 to IX128 are connected. However, both the input terminals of only the first-stage 2-input NOR gate of the failure detection gate circuit FG (14, y) are connected to the first data signal line IX128.
[0038]
The output terminals of the second-stage 2-input NOR gates of the defect detection gate circuits FG (1, y) of each of the 32 columns of defect detection gate circuit columns are connected to the Y column selector by detection data output lines OY1 to OY32. ing.
[0039]
As shown in FIG. 3, the 28 first data signal lines IX101 to IX128 that input data signals to the defect detection gate circuit FG (x, y) of the defect detection unit FA1 are connected to the X column selector XS1. At the same time, it is connected to a defect detection gate circuit formed in the defect detection section of the next defect detection section.
[0040]
As shown in FIG. 3, six X column select signal lines XSOX1 to XSOX6 are connected to the X column selector XS1, and an X column select signal input from the X column select signal lines XSOX1 to XSOX6 is connected. Among the data signals of the first data signal lines IX101 to IX128, open defects or short circuits among the 14 defect detection gate circuits FG (1, y) to FG (14, y) of the defect detection gate circuit array. A data signal input to the defect detection gate circuit performing the defect is output to the first section X column data output line XOX1.
[0041]
Six Y column select signal lines XSOY1 to XSOY6 are connected to the Y column selector YS, and the respective defect detection gate circuits are supplied by Y column select signals inputted from the Y column select signal lines XSOY1 to XSOY6. Of the defect detection results output from the column detection data output lines OY1 to OY32, only one defect detection result is output to the first partition Y column data output line XOY1.
Data output from the first partition X column data output line XOX1 and the first partition Y column data output line XOY1 is input to the partition selector BS.
[0042]
Similarly to the first partition X column data output line XOX1 and the first partition Y column data output line XOY1, the partition selector BS has an nth partition X column data output line from each of the remaining 89 defect detection sections. The XOXn and the nth section Y column data output line XOYn are also connected, and the data signal and the input data input from the respective defect detection sections to the defect detection gate circuit FG (x, y) as a defect detection target. A failure detection result based on the signal is input.
[0043]
In the section selector BS, one section is selected from the respective defect detection sections in accordance with the section select signals input from the eight section select signal lines BSK1 to BSK8, and the defect detection output from the selected defect detection section. A set of a data signal input to the target defect detection gate circuit and a defect detection result based on the input data signal is output to the X column output data line XOX and the Y column output data line XOY.
[0044]
FIG. 5 is an equivalent circuit diagram showing a schematic configuration of the defect detection gate circuit of the present embodiment. In FIG. 5, Q0, Q1, Q2, Q3, QAD1, QEN1, Q4, Q5, Q6, Q7, QAD2, and QEN2 are transistors, RE1, RCN1, RCP1, REFN1, RE2, RCN2, RCP2, and RFN2 are resistance elements, and C1. , C2 are capacitive elements.
[0045]
As shown in FIG. 5, the defect detection gate circuit according to the present embodiment includes a first-stage NOR including transistors Q0, Q1, Q2, Q3, QAD1, and QEN1, resistance elements RE1, RCN1, RCP1, and REFN1, and a capacitance element C1. Two NOR gates of the NOR gate of the second stage including the gate, transistors Q4, Q5, Q6, Q7, QAD2, QEN2, resistance elements RE2, RCN2, RCP2, REFN2, and capacitive element C2, and the output of the first NOR gate The test pattern is formed between the emitter electrode of the transistor QEN1, which is an end, and the base electrode of the transistor Q4, which is one input end of the second NOR gate, and can detect an open defect and a short defect.
[0046]
6 to 10 are a schematic plan view and a cross-sectional view showing a schematic configuration of the defect detection gate circuit of this embodiment, and FIGS. 6 to 9 show a configuration of a test pattern formed in the defect detection gate circuit for each wiring layer. FIG. 10 is a schematic cross-sectional view taken along the line AA ′ in a state where the respective wiring layers shown in FIGS. 6 to 9 are laminated.
[0047]
In FIGS. 6 to 10, IX01 and IX02 are the first data signal lines, FCL is the metal wiring for defect detection, SCL2 is the wiring for detecting the short-circuit defect in the second wiring layer, and SCL3 is the circuit for detecting the short-circuit defect in the third wiring layer. Wiring, SCL4 is a wiring for detecting a short circuit failure in the fourth wiring layer, SCL5 is a wiring for detecting a short circuit failure in the fifth wiring layer, TH1, TH1A, TH1B are the first through holes, TH2 is the second through hole, and TH3 is the third wiring Through hole, TH4 is fourth through hole, PVTT, P3, P4, P5 are defect analysis pads, BS is a semiconductor substrate, 1 is a first interlayer insulation film, 2 is a second interlayer insulation film, and 3 is a third interlayer insulation A film 4 is a fourth interlayer insulating film, and 5 is a surface protective film.
[0048]
As shown in FIGS. 6 to 10, the test pattern includes a plurality of defect detection metal wirings FCL formed on the second to fifth wiring layers on the semiconductor substrate in the second interlayer insulating film 2. The second through hole TH2 to be formed, the third through hole TH3 formed in the third interlayer insulating film 3, and the fourth through hole TH4 formed in the fourth interlayer insulating film 4 are connected. One end of the defect detection metal wiring FCL connected through the through hole is connected to the emitter electrode of the transistor QEN1 shown in FIG. 5 through the first through hole TH1A shown in FIGS. . The other end of the defect detection metal wiring FCL is connected to the base electrode of the transistor Q4 shown in FIG. 5 via the first through hole TH1B shown in FIG.
[0049]
As shown in FIGS. 6 to 10, the defect detection metal wiring FCL formed in each wiring layer is provided with a short defect detection wiring SCL so as to be adjacent to each defect detection metal wiring FCL. Yes. The short defect detecting wiring SCL includes a short defect detecting wiring SCL2 in the second wiring layer, a short defect detecting wiring SCL3 in the third wiring layer, a short defect detecting wiring SCL4 in the fourth wiring layer, and a short in the fifth wiring layer. Each of the defect detection wirings SCL5 is provided separately so that a short circuit defect can be detected for each wiring layer.
[0050]
The fifth wiring layer is provided with failure analysis pads PVTT, P3, P4, and P5 drawn from each wiring layer as shown in FIG. Each of the failure analysis pads is drawn from each wiring layer, and a wiring layer having a disconnection defect can be specified by conducting a continuity test between the failure analysis pads.
[0051]
In addition to the defect detection metal wiring FCL and the short defect detection wiring SCL, each wiring layer includes first data signal lines IX01 and IX02 as shown in FIG. Not) is also formed.
[0052]
FIG. 11 is a schematic diagram for explaining the defect detection method using the gate matrix TEG of this embodiment, and is a diagram for explaining the defect detection method using one defect detection gate circuit.
[0053]
In FIG. 11, FG is a defect detection gate circuit, IXA and IXB are data signal lines, FCL is a metal line for defect detection, SCL2 is a short-circuit defect detection line in the second wiring layer, and SCL3 is a short-circuit defect detection in the third wiring layer. SCL4 is a wiring for detecting a short circuit failure in the fourth wiring layer, SCL5 is a wiring for detecting a short circuit failure in the fifth wiring layer, L is a low output signal, and H is a high output signal. In this embodiment, the low output signal L is, for example, 0 volt (V), and the high output signal H is, for example, 5 volt (V).
[0054]
When an open defect is detected using the defect detection gate circuit FG, the data signal input to the first and second NOR gates of the defect detection gate circuit FG from the data signal lines IXA and IXB is reduced. The output signal L is set so that the signal input from the previous stage defect detection gate circuit to the first NOR gate also becomes the low output signal L. Further, the low output signal L is inputted to the short defect detecting wirings SCL2 to SCL5 of the respective wiring layers. At this time, since the output from the first-stage NOR gate to the defect detection metal wiring FCL is a high output signal H, if there is no disconnection in the defect detection metal wiring FCL, it is input to the second-stage NOR gate. Are the low output signal L and the high output signal H. Therefore, the output of the second stage NOR gate is a low output signal L. If the defect detection metal wiring FCL is disconnected, only the low output signal L is input to the second-stage NOR gate, so that the output becomes the high output signal H, and the defect detection gate circuit FG has an open defect. I understand that there is.
[0055]
On the other hand, when a short circuit defect is detected using the defect detection gate circuit FG, a data signal input from the data signal line IXA to the second NOR gate of the defect detection gate circuit FG is converted to a low output signal L. The data signal input from the data signal line IXB to the first-stage NOR gate is a high output signal H, and the signal input from the previous stage defect detection gate circuit to the first-stage NOR gate is the low output signal L. To be. Then, the high output signal H is applied to any one of the short circuit defect detection wirings SCL2 to SCL5 provided in each of the second wiring layer to the fifth wiring layer, for example, the short circuit defect detection wiring SCL2 of the second wiring layer. input. At this time, since the output from the first-stage NOR gate to the defect detection metal wiring FCL is the low output signal L, the defect detection metal wiring FCL and the short defect detection wiring SCL2 of the second wiring layer are If not in contact, the low output signal L is input to the second-stage NOR gate. Therefore, the output of the NOR gate at the second stage becomes a high output signal H. If the defect detection metal line FCL is in contact with the short defect detection line SCL2 of the second wiring layer, the high output signal H from the short defect detection line SCL is connected to the defect detection metal line FCL. The low output signal L and the high output signal H are input to the second stage NOR gate, the output of the second stage NOR gate becomes the low output signal L, and the defect detection gate circuit FG shows that there is a short circuit failure in the second wiring layer.
By performing the same operation from the third wiring layer to the fifth wiring layer, it is possible to specify which wiring layer of the defect detection gate circuit FG has a short circuit defect.
[0056]
12 and 13 are diagrams for explaining a method of detecting an open defect and a short defect by the gate matrix TEG of the present embodiment.
12 and 13, IX01 to IX28 are data signal lines, and OY1 is a detection data output line. The data signal lines IX01 to IX28 correspond to the first data signal lines IX101 to IX128 shown in FIG.
[0057]
First, a Y column select signal is input so that the Y column selector provided in each defect detection section outputs a defect detection result from the first column of the defect detection gate circuit column, that is, the detection data output line OY1. Keep it.
[0058]
Next, as shown in FIG. 12A, the high output signal H is input to all of the data signal lines IX01 to IX28, and the low output signal L is input to the short defect detecting wirings SCL2 to SCL5. In this state, the low output signal L is output from the detection data output line OY1 of the defective detection gate circuit array. Although omitted in FIG. 12A, the low output signal L is similarly output from the respective detection data output lines of the remaining 31 defective detection gate circuit columns of each defective detection unit.
The data signal lines IX01 to IX28 input similar data signals to the defect detection units in all defect detection sections.
[0059]
Next, as shown in FIG. 12 (b), the low output signal L is inputted only to the data signal line IX1, and the high output signal H is inputted to the remaining data signal lines IX2 to IX28. Detection of a short circuit of the defect detection gate circuit FG (1, 1) of the first.
In this state, first, a high output signal H is inputted to the short defect detecting wiring SCL2 of the second wiring layer. At this time, if there is no short-circuit defect in the second wiring layer of the defect detection gate circuit FG (1, 1), a high output signal H is output from the detection data output line OY1.
[0060]
The short-circuit defect detection result of the second wiring layer of the defect detection gate circuit FG (1, 1) output from the Y column selector of each defect detection section is the section of each defect detection section shown in FIG. The data is input to the partition selector BS through the Y column data output line.
In the section selector BS, the defect detection gate circuit of each of the 90 defect detection sections provided on the semiconductor chip CH is switched by switching the input signals of the eight section select signal lines BSK1 to BSK8 shown in FIG. The short circuit failure detection results of the second wiring layer of FG (1, 1) are sequentially output from the X column data output line XOX and the Y column data output line XOY. The short circuit defect detection results of the second wiring layer of the defect detection gate circuit FG (1, 1) output from the X column data output line XOX and the Y column data output line XOY are sequentially recorded.
[0061]
After the short defect detection result of the second wiring layer of the defect detection gate circuit FG (1, 1) in all the defect detection sections is recorded, the short defect detection wirings SCL3 to SCL5 of the third wiring layer are sequentially added. A high output signal H is input, short-circuit defects are detected in all the wiring layers of the defect detection gate circuit FG (1, 1) in each defect detection section in the same procedure, and the results are sequentially recorded.
[0062]
When the recording of the short-circuit defect detection results of all the wiring layers of the defect detection gate circuit FG (1, 1) is completed, the low output signal L is input to the data signal lines IX1 and IX2, as shown in FIG. Then, the high output signal H is input to the remaining data signal lines IX3 to IX28 to detect the open defect of the defect detection gate circuit FG (1, 1).
At this time, as in the case of short circuit defect detection, the open defect detection results of the defect detection gate circuit FG (1, 1) output from each of the defect detection sections in the section selector BS are sequentially ordered. The data is output through the X column data output line XOX and the Y column data output line, and the open defect detection results of the defect detection gate circuit FG (1, 1) are sequentially stored.
[0063]
Next, as shown in FIG. 13 (d), the low output signal L is input to the data signal lines IX1 to IX3, and the high output signal H is input to the remaining data signal lines IX4 to IX28, so Short circuit failure detection of the circuit FG (2, 1) is performed.
At this time, in the same manner as the short defect detection procedure of the defect detection gate circuit FG (1, 1), each wiring layer of the defect detection gate circuit FG (2, 1) in each defect detection section in the partition selector BS. The short defect detection results are sequentially extracted and recorded one by one.
[0064]
Thereafter, the low output signal L is input to the data signal lines IX1 to IX4, and the high output signal H is input to the remaining data signal lines IX5 to IX28 to detect the open defect of the defect detection gate circuit FG (2, 1). After recording the result, the low output signal L is inputted to the data signal lines IX1 to IX5, and the high output signal H is inputted to the remaining data signals IX6 to IX28, so that the failure detection gate circuit FG (3, 1) is short-circuited. Perform detection. Thereafter, the number of data signal lines through which the low output signal L is sequentially input is increased, and short defect detection and open defect detection up to the defect detection gate circuit (14, 1) are performed.
[0065]
When the detection of the short circuit defect and the open defect for the defect detection gate circuits FG (1, 1) to FG (14, 1) in each defect detection section is completed, the Y column select signal is switched to display the defect. The detection data output line OY2 of the detection gate circuit FG (x, 2) is output as the partition Y column output data, and the short-circuit failure and the open failure are the same as in the case of the failure detection gate circuit FG (x, 1). Perform detection. Thereafter, the same procedure is repeated until the final defect detection gate circuit FG (x, 32), and the short defect detection results and the open defect detection results in all defect detection gate circuits are sequentially recorded.
[0066]
When the detection of short-circuit failure and open failure for all the failure detection circuits is completed, the output result is compared with a table of expected values prepared in advance to check which part has a result different from the expected value.
At this time, if there is an open failure or a short failure in each failure detection gate circuit row, the reliability of the subsequent failure detection result is lost due to that failure, so the failure in the last stage of each failure detection gate circuit row, That is, only the defect first pointed out in each defect detection gate circuit row is employed.
[0067]
When the output result is compared with the expected value and the position of the defect detection gate circuit FG (x, y) having the open defect or the short defect is known, the defect analysis of that part is performed.
In the case of an open failure, first, the fifth wiring layer is polished to expose the failure analysis pads PVTT, P3, P4, and P5 as shown in FIG. 9, and between the failure analysis pads. A continuity test is performed to check how many layers of the defect detection wiring FCL are disconnected. In the continuity test, for example, if it is found that the third wiring layer is disconnected, the third layer is polished to the third layer, and after appearance inspection, the cross section of the defective part (disconnected part) is observed with an SEM or the like. Analyze what happened.
On the other hand, in the case of a short circuit failure, it can be seen from the output result how many layers there was a defect, so polish the wiring layer where the short circuit defect was detected from the beginning, and perform an appearance inspection and observation of the cross section to determine the defect. Analyze what happened.
[0068]
As described above, according to the present embodiment, both the open defect and the short defect can be detected by the test pattern formed in one defect detection gate circuit. The area where the test pattern is formed can be doubled, and the test pattern can be highly integrated.
In addition, since the defect detection results of the plurality of defect detection gate circuits are sequentially recorded together with the position where the defect detection gate circuit is located, the defect position is pointed out even if there are a plurality of defects in one semiconductor integrated circuit device. Therefore, even when there are many defective parts as in the development stage of a new process, failure analysis can be performed efficiently.
[0069]
The present invention has been specifically described above based on the above-described embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. .
[0070]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1) It is possible to easily detect a defect in a semiconductor integrated circuit device with high integration and large area.
(2) It is possible to improve the efficiency of failure analysis of a semiconductor integrated circuit device with high integration and large area.
(3) The test pattern for evaluating the process of the semiconductor integrated circuit device can be highly integrated.
(4) In the semiconductor integrated circuit device defect detection method, the position of a plurality of defects existing in one semiconductor integrated circuit can be pointed out.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a semiconductor integrated circuit device equipped with a process evaluation TEG according to an embodiment of the present invention.
FIG. 2 is a schematic block diagram showing a schematic configuration of a gate matrix TEG according to the present embodiment.
FIG. 3 is a schematic block diagram illustrating a schematic configuration of a defect detection section according to the present embodiment.
FIG. 4 is a schematic diagram illustrating a schematic configuration of a defect detection unit according to the present embodiment.
FIG. 5 is an equivalent circuit diagram showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 6 is a schematic plan view showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 7 is a schematic plan view showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 8 is a schematic plan view showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 9 is a schematic plan view showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 10 is a schematic cross-sectional view showing a schematic configuration of a defect detection gate circuit according to the present embodiment.
FIG. 11 is a schematic diagram for explaining a defect detection method using the defect detection gate circuit according to the present embodiment.
FIG. 12 is a diagram for explaining a defect detection method using a gate matrix TEG according to the present embodiment.
FIG. 13 is a diagram for explaining a defect detection method using a gate matrix TEG according to the present embodiment.
[Explanation of symbols]
CH: Semiconductor chip, B: Partition, FB: Defect detection partition, FBA: Defect detection partition area, D: Decoder circuit, BS ... Partition selector, RT ... RAM evaluation TEG, FA ... Defect detection unit, XS ... X column selector, YS ... Y column selector, IX ... data signal line, XSOY ... X column select signal line, XSOY ... Y column select signal line, XOX1 to XOX90 ... partition X column data output line, XOY1 to XOY90 ... partition Y column data output line, OY ... detection data output line, XOX ... X column data output line, XOY ... Y column data output line, DS ... decode signal line, BSK ... partition select signal line, S ... slot, FG (x, y) ... defect detection gate Circuit, Q0 to Q7, QAD1, QEN1, QAD2, QEN2 ... Transistor, RE1, RCN1, RCP1, REFN1, RE2, RCN2, R P2, REFN2 ... resistance element, C1, C2 ... capacitance element, FCL ... defect detection metal wiring, SCL2 to SCL5 ... short failure detection wiring, TH1, TH1A, TH1B ... first through hole, TH2 ... second through hole, TH3 ... third through hole, TH4 ... fourth through hole, PVTT, P3, P4, P5 ... pad for failure analysis, BS ... semiconductor substrate, 1,2,3,4: interlayer insulating film, 5 ... surface protective film

Claims

A semiconductor integrated circuit device having a defect detection gate circuit, wherein the defect detection gate circuit has a test pattern capable of detecting disconnection failure and short-circuit failure of a metal wiring connecting a plurality of semiconductor elements formed on a semiconductor substrate. A plurality of defect detectors connected in a matrix in the X column direction and the Y column direction,
An X column selector and a Y column selector for selecting one defect detection gate circuit as a defect detection target by a preset select signal from the plurality of defect detection gate circuits;
A decoder circuit for generating a data signal for detecting the disconnection failure and the short-circuit failure;
A data signal line for inputting the data signal for defect detection to each of the defect detection gate circuits and the X column selector;
A detection data output line for outputting a failure detection result of each failure detection gate circuit to which the failure detection data signal is input to the Y column selector;
An X column select signal line for inputting, to the X column selector, an X column select signal for selecting a data signal input to the defect detection gate circuit to be detected from the data signals input to the X column selector. When,
The Y column selector selects a Y column select signal for selecting a defect detection result output from the defect detection gate circuit to be detected from the defect detection results of the respective defect detection gate circuits input to the Y column selector. Y column select signal line to be input to
And a data output line for outputting a data signal input to the defect detection gate circuit to be detected by the defect selected by the X column selector and the Y column selector and an output of the defect detection result. Semiconductor integrated circuit device.

A semiconductor integrated circuit device having a defect detection gate circuit, wherein the defect detection gate circuit has a test pattern capable of detecting disconnection failure and short-circuit failure of a metal wiring connecting a plurality of semiconductor elements formed on a semiconductor substrate. Is a defect detection gate that is a defect detection target by a preset select signal from among a plurality of defect detection units connected in a matrix in the X column direction and the Y column direction, and the plurality of defect detection gate circuits. A plurality of defect detection sections having an X column selector and a Y column selector for selecting one circuit;
A decoder circuit for generating a data signal for detecting the disconnection failure and the short-circuit failure;
A data signal line for inputting the data signal to the defect detection gate circuit and the X column selector of each defect detection section;
A detection data output line for outputting a defect detection result of each defect detection gate circuit to which the data signal is input to a Y column selector provided in each defect detection section;
An X column select signal for selecting a data signal input to the defect detection gate circuit to be detected from the data signals input to the X column selector of each defect detection section is input to each defect detection section. An X column select signal line input to each of the provided X column selectors;
A Y column select signal for selecting a defect detection result of the defect detection gate circuit to be detected from the defect detection results of each defect detection gate circuit input to the Y column selector of each defect detection section A Y column select signal line that is input to each of the Y column selectors provided in the defect detection section;
A partition data output line for outputting a data signal input to the failure detection gate circuit to be detected by the failure selected by the X column selector and the Y column selector of each failure detection partition and an output failure detection result;
A section selector that selects a defect detection result of one defect detection section by a preset section select signal from the data signal and defect detection result output from each defect detection section;
A semiconductor integrated circuit device comprising: a data output line for outputting a defect detection result of a defect detection section selected by the section selector.

3. The semiconductor integrated circuit device according to claim 1, wherein the defect detection gate circuit is
A first logic circuit and a second logic circuit; and a test pattern provided between an output terminal of the first logic circuit and an input terminal of the second logic circuit,
The test pattern is a metal wiring for defect detection in which metal wirings formed on a plurality of wiring layers provided on a semiconductor substrate are connected through through holes formed between the wiring layers;
A semiconductor integrated circuit device comprising: a wiring for detecting a short-circuit defect formed adjacent to the metal wiring for defect detection for each of the wiring layers.

A defect detection unit in which a large number of defect detection gate circuits are connected in a matrix in the X column direction and the Y column direction, and a defect to be a defect detection target among the plurality of defect detection gate circuits by a preset select signal A defect detection method for a semiconductor integrated circuit device comprising an X column selector and a Y column selector for selecting one detection gate circuit, and a decoder circuit for generating a data signal for defect detection,
An X column select signal and a Y column select signal for selecting a defect detection gate circuit as a defect detection target are input to the X column selector and the Y column selector,
The decoder circuit generates a data signal for short circuit failure detection,
The short-circuit failure detection data signal is input to each failure detection gate circuit of the failure detection unit and the X column selector,
The failure detection result of each failure detection gate circuit based on the input data signal for short-circuit failure detection is input to the Y column selector,
After recording the data signal and the short-circuit defect detection result input to the selected defect detection gate circuit, which are output from the X column selector and the Y column selector,
The decoder circuit generates a data signal for disconnection failure detection,
Input a data signal for disconnection failure detection to the failure detection gate circuit that has input the data signal for short-circuit failure detection,
A data signal output from the X column selector and the Y column selector and input to the selected defect detection gate circuit and a disconnection defect detection result are recorded;
By switching the X column select signal, for the defect detection gate circuit connected in one Y column direction, sequentially record the short circuit failure detection result and the disconnection failure result,
After switching the Y column select signal, sequentially repeating short circuit failure detection and disconnection failure detection, and recording the short circuit failure detection results and disconnection failure detection results of all the failure detection gate circuits connected in a matrix,
A defect detection method for a semiconductor integrated circuit device, wherein a defect detection gate circuit in which a defect is detected is identified based on the short circuit defect detection result and the disconnection defect detection result, and a disconnection defect or a short circuit defect is identified.

A defect detection unit in which a large number of defect detection gate circuits are connected in a matrix in the X column direction and the Y column direction, and a defect to be a defect detection target among the plurality of defect detection gate circuits by a preset select signal A plurality of defect detection sections having an X column selector and a Y column selector for selecting one detection gate circuit, a decoder circuit for generating a data signal for detecting a defect, and the plurality of defects by a preset section select signal A method for detecting a defect in a semiconductor integrated circuit device comprising a section selector for selecting one defect detection section from among detection sections,
An X column select signal and a Y column select signal for selecting a defect detection gate circuit as a defect detection target are input to the X column selector and the Y column selector,
The decoder circuit generates a data signal for short circuit failure detection,
The short-circuit failure detection data signal is input to each failure detection gate circuit of the failure detection unit and the X column selector,
The failure detection result of each failure detection gate circuit based on the input data signal for short-circuit failure detection is input to the Y column selector,
The data signal input to the selected defect detection gate circuit and the short circuit defect detection result output from the X column selector and the Y column selector of each defect detection section are input to the section selector,
According to the section selection signal, one defect detection section is selected from each of the defect detection sections, and the data signal of the selected defect detection section and the short-circuit defect detection result are output from the section selector and recorded,
Switch the section selector signal, sequentially output and record data signals and short circuit defect detection results of all defect detection sections,
The decoder circuit generates a data signal for disconnection failure detection,
Input a data signal for disconnection failure detection to the failure detection gate circuit that has input the data signal for short-circuit failure detection,
The data signal and the disconnection failure detection result input to the selected failure detection gate circuit input from the X column selector and the Y column selector of each failure detection partition to the partition selector are sequentially output one by one. Record
By switching the X column select signal, for the defect detection gate circuit connected in one Y column direction, sequentially record the short circuit failure detection result and the disconnection failure result,
By switching the Y column select signal, the short-circuit failure detection and the disconnection failure detection are sequentially repeated, and the short-circuit failure detection results and the disconnection failure detection results of all the failure detection gate circuits connected in a matrix of all failure detection sections are recorded. After
A defect detection method for a semiconductor integrated circuit device, wherein a defect detection gate circuit in which a defect is detected is identified based on the short circuit defect detection result and the disconnection defect detection result, and a disconnection defect or a short circuit defect is identified.