JP4019194B2 - Ｒａｍの自己試験方法 - Google Patents

Description

本発明は、一般に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Dynamic Random Access Memory）またはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：Static Random Access Memory）のいずれかのランダム・アクセス・メモリ（ＲＡＭ：Random Access Memory）においてデータ列冗長（data column redundancy）を実施するための自己試験アーキテクチャ（self-test architecture）に関し、具体的には、カーネル（kernel）と呼ばれる基本構築ブロックから設計およびコンパイルされたメモリであるコンパイル可能メモリに適用することができる。また、本発明は、特に、マイクロプロセッサまたは論理チップ内の埋め込みＲＡＭ（ｅＲＡＭ：embedded RAM）にも適用可能であるが、スタンドアロンのＲＡＭチップにも適用性がある。

更に具体的には、本発明は、完全に統合された自己試験および修理（self-test and repair）機能により、列および行の冗長を用いて、ＲＡＭにおいてデータ列冗長を実施するための自己試験アーキテクチャに関する。コンパイル可能な１ポートＳＲＡＭの特定の実施形態を開示するが、本発明は、一般的なＲＡＭメモリに更に広い適用性があり、ＳＲＡＭメモリにおいて、デュアルポートまたはマルチポートのＳＲＡＭメモリに更に広い適用性があることに注意されたい。

コンパイル可能メモリは、カーネルと呼ばれる基本構築ブロックからカスタム設計およびコンパイルされたメモリである。コンパイル可能メモリは、多数のワード、ワード幅、および多数のビットラインの指定パラメータを有するように設計または指定される。これらのパラメータを指定し、次いで、構築ブロックのカーネルからコンパイル可能メモリの設計をアセンブルする。

従来技術では、予備の行および予備の列の双方を用いて、埋め込みメモリにおいて多くの冗長の実施を使用している。行および列の双方の冗長を用いる場合、回路の設計者は、修理によって予備の行および列が最適に用いられるように、修理ソリューションをどのように最適に実施するかを決定しなければならない。いくつかのコンパイル可能メモリは、予備の列を提供しているが、自己試験、冗長割り当て、またはステアリング・マルチプレクサ（steering multiplexor）については何もサポートしていない。これらのメモリは、単に追加のデータ列をコンパイルするのみである。例えば、カスタマが１２８Ｋｘ３２のメモリを注文した場合、コンパイラは、実際には、カスタマに１２８Ｋｘ３３のメモリを提供する。次いで、カスタマは、不良の列をどのように試験して発見するかを考えなければならず、更に、ステアリング・ロジック（steering logic）および溶断サポート（fusingsupport circuit）回路を実施しなければならない。

また、従来技術では、コンパイル可能メモリ内に行冗長を含ませるためにＡＳＩＣ内で最新の開発が提供されている。

本発明は、一般に、ダイナミックＲＡＭ（ＤＲＡＭ）またはスタティックＲＡＭ（ＳＲＡＭ）のいずれかのＲＡＭ（ランダム・アクセス・メモリ）においてデータ列冗長を実施するための自己試験アーキテクチャに関し、具体的には、コンパイル可能メモリおよびマイクロプロセッサまたは論理チップ内の埋め込みＲＡＭ（ｅＲＡＭ）に適用することができる。メモリ上で、自己試験の２つのパス（pass）を用いる。自己試験の第１のパスは、最悪の故障列、固有の故障行アドレスが最も多い列を決定し、その後、予備の列を割り当てて最悪の故障列を置換する。自己試験の第２のパスでは、ＢＩＳＴ（Built In Self-Test）が、固有の故障行アドレスを収集する。自己試験の第２のパスの完了時に、予備の行を割り当てる。いったん自己試験の第２のパスが完了すると、列および固有の故障行アドレスはｅヒューズ・マクロに転送され、チップ内に永続的に格納される。

ＲＡＭにおいてデータ列冗長を実施する自己試験アーキテクチャのための本発明の前述の目的および利点は、そのいくつかの実施形態の以下の詳細な説明を、添付図面と関連付けて参照することで、当業者によって更に容易に理解することができる。いくつかの図面を通して、同様の要素は同一の参照番号によって示される。

本発明は、ＲＡＭメモリ、特に、予備の行および列の双方を用いたコンパイル可能メモリの自己試験、割り当て、および修理の新しい手法を提供する。

本発明の新しい手法は、メモリの自己試験の２つのパスを用いる。自己試験の第１のパスは、最悪の故障列、固有の故障行アドレスが最も多い列を決定する。自己試験の第１のパスの完了時、予備の列を割り当てて最悪の故障列を置換する。自己試験の第２のパスでは、ＢＩＳＴ（Built In Self-Test）が、予備の行のみを有するメモリに対して現在行っているように、固有の故障行アドレスを収集する。自己試験の第２のパスの完了時に、予備の行を割り当てる。いったん自己試験の第２のパスが完了すると、その列および固有の故障行アドレスはｅヒューズ・マクロに転送され、チップ内に永続的に格納される。

図１は、自己試験の第１のパスにおいてメモリ内の最悪の故障列を決定するための本発明の手法を示し、ある列における固有の故障行アドレスの数をカウントしながら一度に１つの列を試験することを含む。図１は、多数のデータ列０、１・・・ｎ、および冗長データ列を有するコンパイル可能１ポートＳＲＡＭメモリを示す。冗長データ列を含むデータ列の１つを選択するため、および全ての残りの列をマスクするために、デコーダ１０（列マスクまたは冗長選択のため）が設けられている。

ＢＩＳＴは、選択および試験を行うメモリ内の特定の列を指定する列アドレス信号を発生し、第１のレジスタ１１に入力する。ＢＩＳＴの列試験の間、第１のレジスタは、マルチプレクサ１２を介してデコーダ１０に列アドレス信号を出力して、試験を行う特定の列を選択する。また、第１のレジスタ１１は、最悪の試験列アドレス信号を第２の修理レジスタ１３に出力し、通常動作において、第２の修理レジスタ１３は、格納した最悪列アドレス信号をマルチプレクサ１２を介して出力し、これは同じデコーダ１０によって復号されて、最悪試験列の代わりに冗長データ列を実施する。

自己試験の第１のパスの間、選択された試験列を除いた全ての列は、マスクされるかまたは切断されて、非マスクまたは選択された列のみがデータ出力比較器１４にエラーを生成可能であるようになっている。次いで、データ出力比較器１４からの合格／失敗信号を用いて、選択データ列のための故障アドレス・レジスタ（ＦＡＲ：Failing Address Register）１５は、各固有の故障行アドレスがすでに格納されていない場合、それを格納することができる。ＦＡＲレジスタは、図１に概略的に示すように、行アドレス０、行アドレス１、・・・行アドレスｎのためのレジスタ・エントリを含む。固有の故障行アドレスが格納されると、ＯＲゲート１７を介して故障行カウンタ１６がイネーブルされて、非マスク列の固有の故障行アドレスの数をカウントする。

非マスク列の試験が終了すると、比較器１８において、カウンタ１６内の非マスク列についてのカウント値を、エラーカウントレジスタ１９に格納されている以前に試験した列からの最悪のカウント値と比較する。カウンタ１６内の非マスク列のカウント値が、以前に試験した列からの先に格納された最悪カウント値よりも大きい場合、非マスク列を、その時点までに試験した最悪列と決定する。次いで、エラーカウントレジスタ１９に、非マスクレジスタの新しいカウント値を格納し、修理レジスタ１３に、非マスクデータ列のビットアドレスを格納する。ビットアドレスは、自己試験回路からデコーダに送られる二進値であり、デコーダの出力が非マスク列を識別し選択する手段を与えるようになっている。レジスタ１９に格納されたカウント値は、この後、次の列の試験が完了した後に、次の列のカウント値と比較される。各列を試験した後、ＦＡＲ１５および故障行カウンタ１６は、次の列の試験の前にクリアされる。全ての列を個別に試験し終わった後、最悪の列のビットアドレスを格納しセーブする。

代替的な実施形態では、最悪の列のカウント値が所与の閾値、例えば２を超えない限り、予備の列の使用を許可しない回路を実施することも可能である。

ワイドＲＡＭにおいて実施される実施形態では、ＲＡＭを隣接する列から成るセクションに分割することができ、各セクションは当該セクション内の最悪列を置換するためのそれ自身の冗長列を有し、各セクションは他のセクションの列と並列して試験することができる。

いくつかの実施形態では、２つの列内の固有の故障行アドレスの数がＲＡＭ内の冗長行の数を超えた場合、ＲＡＭを修理不可能と示す。例えば、所与の列内の固有の故障行の数がＲＡＭ内の冗長行の数を超えた場合にフラグをセットすることができ、第２の列がＲＡＭ内の冗長行数を超え、かつフラグがすでにセットされている場合、ＲＡＭを修理不可能と示す。

次いで、自己試験の第２のパスに先立って、自己試験の第１のパスの終了時に修理レジスタ１３に格納された格納ビットアドレス値を用いて、予備の列をイネーブルする。次いで、マスク／非マスクのために用いた同じデコーダ１０を用いて、予備の列を実施するためのマルチプレクサを選択する。

ＦＡＲを用いて故障行アドレスを収集する第２のパスの間、予備の列内のメモリ・セルを試験する。自己試験の第２のパスの終了時、ＦＡＲ値を用いて、予備の行を割り当てて実施する。

図２は、本発明の自己試験の手順の論理フロー図を示す。システムは、３０において、信号ＴＥＳＴＭＯＤＥによって示される列試験モードに入る。システムは、３２において第１の列の試験に進み、列当たりの固有の故障行アドレス数をカウントする。試験している列では、３４において、列内の各次の行アドレスを試験し、３６において、各故障した新しいワードラインのアドレスをＦＡＲにロードする。３８において、固有の故障行アドレス数をカウントするカウンタ１６を増分し、４０において、列内の最後のアドレスを試験するまで、列内の次のアドレスを試験する。４２では、試験列についてカウンタ１６がカウントした故障の合計数が記録された以前の故障最大数を超えた場合、４４において、試験列の列アドレスおよび故障数を、修理レジスタ１３およびレジスタ１９にそれぞれ格納する。４２において、試験列の故障合計数が記録した以前の故障最大数を超えていない場合、４６において、システムは、全ての列を試験したか否かを判定する。していない場合、４８においてＦＡＲレジスタをリセットし、５０において列故障カウンタ１６をリセットし、３２において次の列の試験を開始する。４６において全ての列の試験を完了した場合、システムは５２において最悪の列を実施し、最多の故障を有するデータ列レジスタの代わりに冗長データ列を用いる。

次いで、システムは、自己試験の第１のパス、列試験モードを出て、５４で自己試験の第２のパスに進み、通常の行試験パターンによってメモリを試験し、その後、５６において、列および行試験の結果を永続的に実施し、試験結果に対応するヒューズを切ることによって記録する。

ＲＡＭにおいてデータ列冗長を実施する自己試験アーキテクチャのための本発明のいくつかの実施形態および変形を詳細に説明したが、本発明の開示および教示は、当業者に多くの代替的な設計を提案することは明らかであろう。

自己試験の第１のパスにおいてメモリ内の最悪の故障列を決定するための本発明の手法を示し、固有の故障行の数をカウントしながら一度に１つの列を試験することを含む。 本発明の自己試験手順の論理フロー図を示す。

Claims (8)

1. 予備の行及び列を有するランダム・アクセス・メモリ（ＲＡＭ）を自己試験するための方法であって、
   前記自己試験方法が、列を試験する第１のパスと、該第１のパスの後に行を試験する第２のパスを含み、
   前記第１のパスが下記ステップ（１）〜（７）を含み、
   （１）試験する列を選択するステップ、
   （２）選択された列について試験を行い、故障行のアドレスを、故障行アドレスレジスタに格納するステップ、
   （３）故障行のアドレスを、故障行アドレスレジスタに格納する信号をＯＲゲートに入力して、該ＯＲゲートに接続されたカウンタで、該列における故障行の総数をカウントするステップ、
   （４）前記総数とエラーカウントレジスタに格納されたカウント値を比較するステップであって、前記カウント値は、当該列より前に試験した総ての列における故障行の総数のうちの最大の数である、ステップ、
   （５）前記故障行の総数が、前記カウント値よりも大きい場合には、前記エラーカウントレジスタに、当該列の故障行の総数を格納し、及び、修理レジスタに当該列のアドレスを格納するステップ、
   （６）前記故障行の総数が、前記エラーカウントレジスタに格納されたカウント値以下である場合には、前記ＲＡＭの総ての列について試験を行なったかどうか判定するステップ、
   （７）全ての列について試験を行なったと判定された場合には、前記修理レジスタに格納されたアドレスを、予備の列に割り当てて、該予備の列をイネーブルするステップ、
   （８）前記自己試験の第２のパスが、行についてステップ（１）〜（７）、但しステップ（１）〜（７）における列を行に及び行を列に読替える、を行なう、
   方法。
2. 前記第２のパスの完了後、前記故障列および故障行のヒューズを切る、請求項１に記載の方法。
3. ステップ（１）が、試験対象の列または行のみが、データ出力比較器からエラー信号を生成できるようにすることによって行なわれる、請求項１または２に記載の方法。
4. 前記ＲＡＭの通常動作の間、前記修理レジスタに格納された列又は行アドレスが、デコーダによって復号されて、前記予備の列又は行をアクセスする、請求項１〜３のいずれか１項に記載の方法。
5. ステップ（２）において、前記格納が、データ出力比較器からのエラー信号を、前記故障行レジスタもしくは故障列レジスタに記録することによって行なわれる、請求項３に記載の方法。
6. 当該列もしくは行の試験後であって、次の列もしくは行の試験前に、前記故障列もしくは行アドレスレジスタ及び前記カウンタをクリアするステップをさらに含む、請求項１〜５のいずれか１項に記載の方法。
7. 前記ＲＡＭがワイドＲＡＭであり、該ワイドＲＡＭが、隣接する列もしくは行から成るセクションに分割され、各セクション毎にそれ自身の予備列もしくは行を有し、各セクションは他のセクションと平行に試験される、請求項１〜６のいずれか１項に記載の方法。
8. 前記ＲＡＭが、マイクロプロセッサまたは論理チップ内の埋め込みＲＡＭである、請求項１〜７のいずれか１項に記載の方法。

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