JP4018096B2

JP4018096B2 - 半導体ウェハの分割方法、及び半導体素子の製造方法

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Publication number: JP4018096B2
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Inventors: 宏土師; 潔有田; 顕中川; 和宏野田
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Filing date: 2004-10-05
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Description

本発明は、複数の半導体素子を有する半導体ウェハを分割することで、上記それぞれの半導体素子を個片に分割する半導体ウェハの分割方法、及び半導体素子の製造方法に関する。

従来、この種の半導体ウェハの分割処理、すなわち半導体素子製造プロセスにおけるダイシングとしては様々なものが知られている。例えば、ダイサーと呼ばれるダイヤモンド等を用いた円盤型カッターを用いて、半導体ウェハに形成されたそれぞれの半導体素子を分割位置に沿って機械的に切断することで、それぞれの半導体素子への分割を行う方法がある（例えば、特許文献１参照）。また、このようなダイサーを用いてダイシングを行う方法の他にも、半導体ウェハの分割線に沿ってレーザ光を照射することで分割を行う方法もある（例えば、特許文献２参照）。

このようなダイサーやレーザを用いた従来の半導体ウェハの分割方法においては、半導体ウェハの表面沿いの方向に格子状に配置された複数の分割線に沿って、格子状に半導体ウェハを切断することで、それぞれの矩形状の半導体素子の個片への分割が行われている。

特開２００３−１７３９８７号公報特開２００３−１５１９２４号公報

このような従来のダイシングにおいては、略円形状を有する半導体ウェハを、格子状に配置されるそれぞれの分割線に沿って切断するため、半導体ウェハの円周付近には矩形状の半導体素子領域とはならない複数の小さなウェハの欠片が必ず生じる。このような欠片は半導体素子として使用することができず、分割された半導体ウェハよりそれぞれの半導体素子がピックアップされた後、最終的には廃棄物として処理されることとなる。

近年益々形成される半導体素子の微小化が進んでおり、それに伴ってダイシングにより生じるウェハの欠片も微小化されることとなる。しかしながらこのようにウェハの欠片が微小化されると、ダイシングが施された半導体ウェハを貼着するウェハシートをエキスパンドさせる際に、当該ウェハシートの延伸により貼着されている小さなウェハの欠片が飛び跳ねてしまい、その結果、半導体素子の表面に付着し、当該半導体素子の実装不良を引き起こすという問題が発生する場合がある。

特に、このような傾向は、上記ウェハの欠片の微小化に伴って顕著となる。また、ウェハシートのエキスパンドの際だけでなく、それぞれの半導体素子のピックアップの際にも、当該ピックアップ動作により生じるウェハシートの振動等に起因して、小さなウェハの欠片の飛び跳ねが生じる場合がある。

従って、本発明の目的は、上記問題を解決することにあって、複数の半導体素子を有する半導体ウェハを分割することで、上記それぞれの半導体素子を個片に分割する半導体ウェハの分割において、当該分割により生じるウェハの欠片が、個片に分割された上記それぞれの半導体素子の表面に付着することを防止することができる半導体ウェハの分割方法及び半導体素子の製造方法を提供することにある。

上記目的を達成するために、本発明は以下のように構成する。

本発明の第１態様によれば、半導体ウェハにおいて格子状に配置されたそれぞれの仮想分割線と上記半導体ウェハの外周輪郭である円周線により区分される複数の仮想分割領域の中で、上記それぞれの仮想分割線により区分された矩形状のそれぞれの領域を単位素子形成領域として、当該それぞれの単位素子形成領域に半導体素子が形成された上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を上記それぞれの単位素子形成領域を区分する上記それぞれの仮想分割線の配置位置に画定するように、かつ、上記それぞれの仮想分割領域の中で上記半導体ウェハの上記円周線と上記それぞれの仮想分割線とにより区分された大略三角形状のそれぞれの領域を除去領域として、当該それぞれの除去領域における上記マスク配置側表面の全体を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子を分割するとともに、当該半導体ウェハにおける上記それぞれの除去領域に相当する部分のみを除去することを特徴とする半導体ウェハの分割方法を提供する。

本発明の第２態様によれば、上記それぞれの除去領域を区分する上記それぞれの仮想分割線により構成されるそれぞれの線分は、上記単位素子形成領域を区分する一の線分の長さ寸法よりも短い長さ寸法を有する第１態様に記載の半導体ウェハの分割方法を提供する。

本発明の第３態様によれば、上記半導体ウェハの上記マスク配置側表面において、上記それぞれの仮想分割線の配置位置を全て露出させるように、上記マスクを配置する第１態様又は第２態様に記載の半導体ウェハの分割方法を提供する。

本発明の第４態様によれば、上記半導体ウェハの上記マスク配置側表面の全面を覆うように上記マスクを配置し、
上記それぞれの半導体ウェハの分割線に合わせて上記マスクの部分的な除去を行って、上記半導体ウェハの表面を露出させるとともに、上記それぞれの除去領域に合わせて上記マスクの部分的な除去を行って、当該それぞれの除去領域に相当する上記半導体ウェハの表面を露出させる第１態様から第３態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。

本発明の第５態様によれば、上記半導体ウェハにおける上記それぞれの除去領域の位置情報を取得し、
当該取得された位置情報に基づいて、当該それぞれの除去領域における上記マスク配置側表面の全体を露出させるように上記マスクの配置を行う第１態様から第４態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。

本発明の第６態様によれば、第１態様から第５態様のいずれか１つに記載の半導体ウェハの分割方法を用いて、上記半導体ウェハにおいて、上記それぞれの除去領域のみを除去しながら、上記分割線に沿って上記それぞれの半導体素子を個片に分割し、
その後、上記マスク配置側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法を提供する。

本発明の上記第１態様によれば、それぞれの仮想分割領域の中で、単位素子形成領域とはならない領域のうちの比較的小さな領域である略三角形状の領域を除去領域として、当該除去領域に相当する半導体ウェハの表面を露出させるように配置されたマスクを用いてプラズマエッチングを施すことにより、上記半導体ウェハにおける上記それぞれの除去領域に相当する部分を除去して消滅させることができる。従って、上記半導体ウェハにおいて、比較的小さな欠片が形成されることを防止することができ、当該欠片が生じることに起因する問題、例えば、当該欠片が半導体素子の表面に付着してしまうような問題が発生することを確実に防止することができる。

また、このような上記それぞれの除去領域の除去は、それぞれの半導体素子を個片に分割するためのプラズマエッチングにより行われるため、当該除去のための工程を新たに追加して行う必要もなく、効率的な処理を行うことができる。

本発明の上記第２態様によれば、上記それぞれの除去領域を区分する線分の長さが、上記単位素子形成領域を区分する線分の長さ寸法よりも小さいというように、上記それぞれの除去領域は上記単位素子形成領域に比して小さな領域であることにより、上記除去領域の除去により、比較的飛び跳ね等が起こりやすい欠片を確実に除去することができ、当該欠片の飛散等の問題を効果的に防止することができる。

本発明の上記第３態様によれば、上記マスク配置側表面において、上記それぞれの仮想分割線の配置位置を全て露出させるように上記マスクの配置を行うことにより、上記半導体ウェハにおいて、上記それぞれの単位素子形成領域を取り囲むように配置される領域であって、当該単位素子形成領域とも上記除去領域ともなり得なかった領域を、上記それぞれの分割線に沿って個片に分割することができる。このように上記単位素子形成領域、すなわち上記それぞれの半導体素子を取り囲むように配置された領域を大きなかたまりとして残すのではなく、個片に分割した状態で残すことにより、上記それぞれの半導体素子のピックアップの際に行われるウェハシート（粘着シート）のエキスパンドを円滑に行うことが可能となる。

本発明のその他の態様によれば、このような半導体ウェハの分割方法を行った後、上記マスクの除去を行うアッシングを施すことで、個片化された上記それぞれの半導体素子を形成するような半導体素子の製造方法を提供することができる。

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。

本発明の一の実施形態にかかる半導体ウェハの分割方法及び半導体素子の製造方法の説明を行うにあたって、まず、これらの分割方法及び製造方法において用いられる装置の構成についての説明を行う。

本実施形態の半導体ウェハの分割方法を行う半導体ウェハ分割装置の一例であるプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。このプラズマ処理装置１０１は、複数の半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、それぞれの半導体素子の個片への分割処理（プラズマダイシング処理）を行う装置である。まず、このプラズマ処理装置１０１の概略構成について図１を用いて以下に説明する。

図１に示すように、プラズマ処理装置１０１は、半導体ウェハ１に対してプラズマ処理を行うための密閉された空間である処理室１２をその内部に形成する真空チャンバ１１を備えている。この真空チャンバ１１の内部には、下部電極１３と上部電極１４とが互いに対向して平行に配置されている。また、下部電極１３の図示上面には、略円盤状の半導体ウェハ１を載置可能な載置面１３ａが形成されており、この載置面１３ａには、半導体ウェハ１が絶縁リング１８によりその周囲全体が囲まれた状態にて載置されるようになっている。また、この載置面１３ａは、真空吸引又は静電吸引によって当該載置された半導体ウェハ１を解除可能に吸引保持する機能を有している。下部電極１３は、絶縁体１２ａを介して処理室１２内に配置されており、下部電極１３と処理室１２とは絶縁体１２ａにより電気的に絶縁されている。

また、上部電極１４には、この上部電極１４と下部電極１３との間に形成された空間（放電空間）内にプラズマ発生用ガスを供給するための通路であるガス供給孔１４ａが上部電極１４の内部を貫通するように形成されている。また、上部電極１４において、真空チャンバ１１の外部に連通するように形成されたガス供給孔１４ａの一端は、真空チャンバ１１の外部に備えられたプラズマ発生用ガス供給部１７と接続されており、プラズマ発生用ガス供給部１７より例えばフッ素系のプラズマ発生用ガスをガス供給孔１４ａを通して処理室１２内の供給することが可能となっている。なお、プラズマ発生用ガス供給部１７とガス供給孔１４ａの上記一端との間のガス供給用通路の途中には、当該供給されるガス流量を所望の流量に調整するガス流量調整部の一例である流量調整バルブ１６が備えられている。さらに、上部電極１４の図示下面には多孔質プレート１５が装備されており、ガス供給孔１４ａを通じて供給されたプラズマ発生用ガスが、この多孔質プレート１５を介して、下部電極１３の載置面１３ａに載置された半導体ウェハ１に対して均一に吹き付けるように、処理室１２内に供給することが可能となっている。

また、プラズマ処理装置１０１には、処理室１２内を排気することで、処理室１２内を所望の圧力に減圧する（すなわち真空化する）真空排気装置の一例である排気ポンプ１９が備えられている。また、下部電極１３には高周波電源部２０が電気的に接続されており、高周波電源部２０により下部電極１３に高周波電圧を印加することが可能となっている。

このような構成のプラズマ処理装置１０１においては、下部電極１３の載置面１３ａに半導体ウェハ１を載置して真空チャンバ１１を密閉した後、排気ポンプ１９により処理室１２内を排気して真空化するとともに、プラズマ発生用ガス供給部１７より所定の量のプラズマ発生用ガスを処理室１２内に供給した状態で、高周波電源部２０を駆動して下部電極１３に高周波電圧を印加することにより、上部電極１４と下部電極１３との間の放電空間にフッ素系のプラズマを発生させることができる。このように発生されたプラズマを半導体ウェハ１の表面に対して照射することにより、当該照射された表面をエッチング（すなわち、プラズマエッチング）することができる。なお、プラズマ処理装置１０１においては、下部電極１３の内部に冷媒を循環させることで、下部電極１３の載置面１３ａを通して載置されている半導体ウェハ１を冷却する冷却ユニット２１が備えられている。このように冷却ユニット２１が備えられていることにより、プラズマ処理の際に発生した熱により半導体ウェハ１が所定温度以上に昇温することを防止することが可能となっている。

次に、このようなプラズマ処理装置１０１によるプラズマダイシング処理の際に、半導体ウェハ１の表面に配置されるマスク層を、それぞれの半導体素子の分割位置に沿ってレーザ光を用いて加工することで分割線を形成する半導体ウェハ分割用マスク形成装置の一例であるレーザ加工装置１０２の構成についての説明を、図２の模式構成図を用いて以下に行う。

図２に示すように、レーザ加工装置１０２は、マスク層５が形成された半導体ウェハ１をこのマスク層５を露出させた状態で解除可能に保持するウェハ保持部４０（ウェハ保持装置）を備えている。ウェハ保持部４０の上方には、レーザ照射部３９およびカメラ３８が装備された移動ヘッド３７が備えられており、さらに、ウェハ保持部４０に保持された状態の半導体ウェハ１の表面沿いの方向に、ウェハ保持部４０に対して相対的に移動ヘッド３７を移動させる移動装置３５が備えられている。このように移動装置３５が移動ヘッド３７の移動を行うことで、移動ヘッド３７に装備されたレーザ照射部３９及びカメラ３８のウェハ保持部４０に対する相対的な移動を行うことが可能となっている。また、レーザ照射部３９はレーザ発生部３６によって発生されたレーザ光を下方に配置された半導体ウェハ１に対して照射することが可能となっている。

カメラ３８は赤外線カメラであり、下方に配置された半導体ウェハ１を赤外光により撮像する。このとき、マスク層５を透視して半導体ウェハ１の回路形成面の回路パターンや認識マークなどを撮像することができる。そして、この撮像結果を制御装置の一例であるレーザ加工制御ユニット３０が備える認識部３４に入力させて、認識部３４にて認識処理することにより、半導体ウェハ１の位置や回路パターンの配列を検出できるようになっている。

また、レーザ加工制御ユニット３０は、レーザ発生部３６によるレーザ発生動作の制御、移動装置３５による移動動作の制御、及び認識部３４による認識処理の制御を行う制御部３３と、この制御部３３による制御の操作指令を行う操作・入力部３１と、制御部３３による制御の際に参照されるデータ類を記憶保持するワークデータ記憶部３２とを備えている。ワークデータ記憶部３２には、半導体ウェハ１のそれぞれの半導体素子の分割位置（分割線あるいはダイシングライン）に関するデータや、分割位置に形成される分割線の幅（ダイシング幅）、すなわち、当該分割位置に沿って除去されるマスク層の除去幅に関するデータが記憶されている。ワークデータ記憶部３２へのデータ書き込みは、操作・入力部３１によって行うことが可能となっている。

このような構成を有するレーザ加工装置１０２において、半導体ウェハ１を対象としたレーザ加工を実行する際には、制御部３３は、認識部３４によって検出された半導体ウェハ１の実際の位置と、ワークデータ記憶部３２に記憶された分割位置を示すデータに基づき、移動装置３５を制御する。これにより、移動装置３５はレーザ照射部３９を半導体ウェハ１の上面において分割位置に沿って移動させることができる。さらに制御部３３が分割線の幅に関するデータに基づいてレーザ発生部３６を制御することにより、レーザ照射部３９から分割線の幅に応じた除去幅でマスク層５を除去するのに適切な出力のレーザ光を照射することができる。そしてこのようなレーザ加工を行うことにより、半導体ウェハ１表面のマスク層５において半導体素子相互を個片に区分する分割線に相当する部分のみが除去されたマスクパターンを形成することができる。

次に、このような構成のレーザ加工装置１０２及びプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体素子の一連の製造工程について、以下に説明する。当該説明にあたって、この半導体素子の製造工程の手順を示すフローチャートを図３に示し、さらにこの製造工程の手順を説明するための模式説明図を図４（Ａ）〜（Ｄ）及び図５（Ａ）〜（Ｆ）に示す。

まず、図３のフローチャートのステップＳ１において、図４（Ａ）に示すように半導体ウェハ１における第１の表面である回路形成面１ａに対して、成膜、露光、エッチング等の処理を施すことにより、半導体素子となる複数の回路形成部２の形成を行う（半導体素子形成工程）。さらに、それぞれの回路形成部２には、回路形成面１ａから露出するように導電性材料により複数の外部接続用電極３が形成される。

次に、このようにそれぞれの回路形成部２及び外部接続用電極３が形成された半導体ウェハ１は、その形成状態に不良箇所がないかどうかを判断するために、それぞれの回路形成部２及び外部接続用電極３の形成状態の検査が行われる（半導体素子検査工程、ステップＳ２）。この検査においては、主に回路形成部２や外部接続用電極３の電気的特性に不良がないかどうかの検査が行われる。この検査の結果に基づいて、各々の回路形成部２毎に良否判定が行われ、不良と判断された回路形成部２に対しては、半導体ウェハ１におけるその位置情報が作成されて、当該位置情報が記憶保持される。このような位置情報の記憶保持は、上記検査を行う検査装置が備える記憶装置であっても良いし、半導体素子の製造工程全体の管理を行う管理システム等が備える記憶装置であってもよい。当該位置情報が以降に行われる工程において利用可能に記憶保持されていればよく、記憶形態の種別は様々な形態を取り得る。また、上記不良と判断された回路形成部２の位置情報が作成・保持される場合のみに限られず、逆に良好であると判断された回路形成部２の位置情報を作成・保持することで、良好な回路形成部２と不良な回路形成部２とを区別可能とするような場合であってもよい。

次に、図４（Ｂ）に示すように、上記検査工程が完了した半導体ウェハ１が以降において行われるそれぞれの処理の際に回路形成面１ａが損傷を受けることがないように、回路形成面１ａに保護シート４が粘着剤を介して剥離可能に貼着される（保護シート貼り付け工程、ステップＳ３）。なお、この保護シート４は、回路形成面１ａの全面を覆いかつ半導体ウェハ１の端部から外側にはみ出すことがないように半導体ウェハ１の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート４が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ１からはみ出した保護シート４がプラズマによって焼損するというダメージの発生を防止することができる。

次に、図３のステップＳ４１において、半導体ウェハ１の厚みの薄化を行う研磨工程が行われる。具体的には、図４（Ｃ）に示すように、半導体ウェハ１の回路形成面１ａを図示下側として、保護シート４を介して半導体ウェハ１を研磨装置の保持テーブル４２上に載置するとともに、その載置位置を保持させる。この状態において、半導体ウェハ１の回路形成面１ａの反対側の表面である被処理面１ｂ（第２の表面、あるいは、以降の工程においてマスクが配置されるマスク配置側表面）に対して、研削ホイール４１を用いて研磨が行われる。研削ホイール４１の図示下面には研削用砥石が固着されており、この砥石を半導体ウェハ１の被処理面１ｂに接触させながらその表面沿いに回転させることで、被処理面１ｂの研削が行われる。このような研磨処理により、半導体ウェハ１は１００μｍ以下程度の厚み、例えば、本実施形態では厚みが５０μｍとなるように薄化が行われる。

このように研磨工程が施された半導体ウェハ１の被処理面１ｂの表面近傍には、研削ホイール４１による研磨によって付与された応力が残留するダメージ層が形成されることとなる。このようなダメージ層が形成された半導体素子に残留することは、半導体素子の抗折強度を低下させることとなり、その品質の低下を招くこととなる。このような半導体素子の品質の低下を防止するために、図４（Ｄ）に示すように、半導体ウェハ１の被処理面１ｂに形成されたダメージ層の除去を行う（ダメージ層除去工程、ステップＳ４２）。例えば、図４（Ｄ）に示すように、半導体ウェハ１の被処理面１ｂに形成されたダメージ層に、エッチング溶液（硫酸、硝酸、リン酸、フッ酸等）４３を接触させることで、当該ダメージ層を化学反応によりその除去が行われる（ウェットエッチング処理）。なお、ダメージ層の除去処理としてこのようにウェットエッチング処理が用いられるような場合に代えて、被処理面１ｂに対してプラズマエッチングを行うことにより、当該ダメージ層の除去が行われるような場合（プラズマエッチング処理）であってもよく、あるいは、被処理面１ｂに対してポリッシング処理を行うことで当該ダメージ層の除去が行われるような場合であってもよい。また、ステップＳ４１の研磨工程とステップＳ４２のダメージ層除去工程Ｓ４２とを合わせた工程が、ステップＳ４の薄化工程となっている。

このような薄化工程が施された後、図５（Ａ）に示すように、半導体ウェハ１の被処理面１ｂにマスク層５が形成される（マスク層形成工程、ステップＳ５１）。マスク層５は、後述するプラズマダイシング工程において用いられるマスクパターンを形成するためのものであり、フッ素系ガスを用いたプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂で形成される。

アルミニウムを用いる場合には、蒸着処理によってアルミニウム薄膜を被処理面１ｂに形成する方法や、箔状のアルミニウム薄膜を貼り付ける方法などが用いられる。また、樹脂を使用する場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコートなどの方法で被処理面１ｂ上に塗布する方法などを用いることができる。

次に、図５（Ｂ）に示すように、レーザ加工によるマスク層５の部分的な除去が行われる（マスク層部分除去工程、ステップＳ５２）。具体的には、図２に示すレーザ加工装置１０２において、被処理面１ｂにマスク層５が形成された半導体ウェハ１を、回路形成面１ａに貼着されている保護シート４を介してウェハ保持部４０に載置し、その載置位置の保持を行う。その後、移動装置３５によりカメラ３８を半導体ウェハ１の表面沿いに移動させながら、半導体ウェハ１の回路パターンの画像を取得する。この取得された画像の認識処理を認識部３４にて行うことで、半導体ウェハ１の実際の位置の認識を行う。制御部３３は、当該認識処理の結果とワークデータ記憶部３２に保持されている分割位置の位置データとに基づいて移動装置３５の制御を行い、半導体ウェハ１の分割位置に沿ってレーザ照射部３９を移動させる。このレーザ照射部３９の移動とともに、制御部３３は分割線の幅に関するデータに基づいてレーザ発生部３６の制御を行い、当該幅に応じた除去幅でマスク層５を除去するのに適切な出力のレーザ光の照射を行う。このようなレーザ光３９ａの照射を行うことで、図５（Ｂ）に示すようにそれぞれの半導体素子の分割位置において、マスク層５が部分的に除去された分割線用マスク除去部５ａが形成される。

ここで半導体ウェハ１における上記分割位置の決定方法、すなわち、それぞれの半導体素子の配置決定方法について詳細に説明する。当該説明に当たって、半導体ウェハ１の模式平面図を図６に示す。

図６に示すように半導体ウェハ１は、略円形状の外形形状を有しており、その図示下方端部には直線状の端部であるオリエンテーションフラットＦが形成されている。このような半導体ウェハ１に対して、図６に示すように仮想直線である複数の仮想分割線５１を格子状に配置することにより、それぞれの仮想分割線５１と、半導体ウェハ１の外周輪郭である円周線５２と、さらにオリエンテーションフラットＦとにより、半導体ウェハ１における表面上の領域を複数の領域に区分する。なお、このように区分されたそれぞれの領域を仮想分割領域Ｒとする。

具体的には、図６に示すように、半導体ウェハ１において、複数の仮想分割線５１を、所定の間隔ピッチにて、互いに直交する方向に配置する。例えば、オリエンテーションフラットＦに平行な方向に、間隔ピッチａにて複数の仮想分割線５１を配置するとともに、オリエンテーションフラットＦに直交する方向に間隔ピッチｂにて複数の仮想分割線５１を配置することで、半導体ウェハ１を複数の仮想分割領域Ｒに区分する。

これらの仮想分割領域Ｒの中で、円周線５２を用いることなく、それぞれの仮想分割線５１のみにより区分された矩形状のそれぞれの領域を単位素子形成領域Ｒ１となる。この単位素子形成領域Ｒ１は、縦方向の寸法がａ、横方向の寸法がｂとなる矩形状の領域であり、半導体素子となる回路形成部２が形成される領域である。従って、上記それぞれの仮想分割線５１の配置決定においては、１枚の半導体ウェハ１より最大数の単位素子形成領域Ｒ１を取得することができるように当該配置決定が行われることが好ましい。なお、このような配置決定は、例えば、コンピュータと演算プログラム等により構成される半導体素子配置決定装置において行うことができ、当該決定された配置を配置データとして、半導体素子製造工程において利用されることとなる。従って、図３のフローチャートの半導体素子形成工程（ステップＳ１）においては、このようなそれぞれの仮想分割線５１により区分された各々の単位素子形成領域Ｒ１の配置データに基づいて、それぞれの回路形成部２の形成が行われることとなる。

一方、半導体ウェハ１において区分されたそれぞれの仮想分割領域Ｒの中には、単位素子形成領域Ｒ１以外の領域も含まれている。これらの領域の中で、互いに直交する２本の仮想分割線５１と円周線５２とにより区分された大略三角形状のそれぞれの領域が除去領域Ｒ２とされる。これらの除去領域Ｒ２は、後述するプラズマダイシング工程において、半導体ウェハ１から除去される領域である。

ここで、この除去領域Ｒ２について図７に示す半導体ウェハ１の部分拡大模式図を用いて詳細に説明する。図７に示すように、半導体ウェハ１の円周線５２の近傍には、単位素子形成領域Ｒ１となることができない複数の仮想分割領域Ｒが形成されることとなる。それらの中でも、円周線５２をその仮想的な斜辺（略直線と見なして）とし、他の２辺が互いに直交する２本の仮想分割線５１により画定されている略三角形状の領域（図７においてハッチング模様を付した領域）が除去領域Ｒ２である。除去領域Ｒ２における上記２本の仮想分割線５１により画定されたそれぞれの辺の長さ寸法は、単位素子形成領域Ｒ１の一辺の長さ寸法ａ又はｂよりも短くなっている。また、仮想分割領域Ｒの中には、除去領域Ｒ２以外にも単位素子形成領域Ｒ１とならない領域が存在するが、このような領域は、４つ以上の辺により画定された領域であり、略三角形状の領域である除去領域Ｒ２と比べると、その面積が比較的大きい領域となっている。

また、このような除去領域Ｒ２の配置データは、例えば、それぞれの単位素子形成領域Ｒ１の配置データととともに作成されて、出力可能に記憶保持されることで、後述する工程において活用されることとなる。なお、図６において、半導体ウェハ１上に格子状に配置されたそれぞれの仮想分割線５１の配置が分割位置（分割線）の位置データとなり、レーザ加工装置１０２に入力されて、マスク層部分除去工程が行われることとなる。

また、レーザ加工装置１０２のワークデータ記憶部３２においては、上記配置決定により作成されたそれぞれの除去領域Ｒ２の配置データが、操作・入力部３１を通して入力されている。このような位置情報の入力は、無線通信手段、有線通信手段、あるいは、記憶媒体を介して行うことができる。分割位置に沿ったマスク層５の除去加工の際に、制御部３３はワークデータ記憶部３２に保持されている除去領域Ｒ２の配置データに基づいて、移動装置３５、レーザ発生部３６、及びレーザ照射部３９の制御を行って、それぞれの除去領域Ｒ２に配置されたマスク層５に対してレーザ光３９ａの照射を行い、当該除去領域Ｒ２における半導体ウェハ１の被処理面１ｂ全体を露出させるようにマスク層５の部分的な除去を行う。これによりマスク層５において、それぞれの除去領域Ｒ２に相当する領域に除去領域用マスク除去部５ｂが形成されることとなる。

具体的には、図５（Ｂ）に示す半導体ウェハ１において、図示左右両端部近傍のそれぞれの領域が除去領域Ｒ２である場合には、それぞれの除去領域Ｒ２における半導体ウェハ１の被処理面１ｂに配置されているマスク層５を全て除去して、当該被処理面１ｂ全体を露出させる。このようにして、マスク層５の部分的な除去が行われた状態の半導体ウェハ１の模式平面図を図８に示す。また、図８の半導体ウェハ１の模式的な斜視図を図９に示す。なお、図９に示す半導体ウェハ１においては、その分割位置の表示を簡略化している。

図８及び図９に示すように、半導体ウェハ１の被処理面１ｂに配置されたマスク層５には、上記部分的な除去によって、分割線用マスク除去部５ａ、除去領域用マスク除去部５ｂ、及び、マスク層５が除去されずに残されている部分であるマスク５ｃとが形成されたマスクパターン５ｄが形成されており、それぞれの分割線用マスク除去部５ａによりそれぞれの分割線（分割位置）に相当する半導体ウェハ１の被処理面１ｂの表面が露出されているとともに、それぞれのマスク除去部５ｂによりそれぞれの除去領域Ｒ２に相当する半導体ウェハ１の被処理面１ｂの表面が露出された状態とされている。

次に、このようにマスクパターン５ｄが形成された半導体ウェハ１に対してプラズマエッチングを行うことにより、それぞれの半導体素子の個片への分割処理を行う（プラズマダイシング工程、ステップＳ６）。

具体的には、図１に示すプラズマ処理装置１０１において、下部電極１３の載置面１３ａに、マスクパターン５ｄが形成された被処理面１ｂを上面として、保護シート４を介して半導体ウェハ１を載置する。その後、真空チャンバ１１を密閉し、排気ポンプ１９を駆動して処理室１２内を真空化（例えば、約１００Ｐａ）するとともに、プラズマ発生用ガス供給部１７より流量調整バルブ１６にて調整された流量のガスを、ガス供給孔１４ａ及び多孔質プレート１５を通して処理室１２内に供給する。このような状態にて高周波電源部２０により下部電極１３に高周波電圧を印加することで、上部電極１４と下部電極１３との間の放電空間にプラズマを発生させることができる。

図５（Ｃ）に示すように、当該放電空間にて発生されたプラズマ６１は、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂに形成されたマスクパターン５ｄに対して照射される。このようなプラズマ６１の照射により、マスク５ｃが配置されていない露出表面である分割線用マスク除去部５ａと除去領域用マスク除去部５ｂに相当する被処理面１ｂの表面に対してプラズマ６１が照射される。このようにプラズマが照射されることで、被処理面１ｂの露出表面に対してエッチングが施されることとなる。

半導体ウェハ１の被処理面１ｂの露出表面に対してプラズマエッチングが施されることにより、当該露出表面に相当する部分の半導体ウェハ１の厚みが薄化され、最終的には当該部分が除去されて消滅される。これにより、図５（Ｄ）に示すように、半導体ウェハ１は、分割線１ｃに沿ってそれぞれの半導体素子１ｄの個片に分割されるとともに、それぞれの除去領域用マスク除去部５ｂにおいて、除去領域Ｒ２に相当する部分の半導体ウェハ１が除去される。

その後、図５（Ｅ）に示すように、分割されたそれぞれの半導体素子１ｄの被処理面１ｂに残存しているマスク５ｃを、例えばアッシング処理を施すことで除去する（マスク層除去工程、ステップＳ７）。このマスク層除去工程が施された半導体ウェハ１の模式平面図を図１０に示す。図１０に示すように、それぞれの半導体素子１ｄは個片に分割されており、さらにそれぞれの除去領域Ｒ２に相当する部分の半導体ウェハ１が除去されている。その結果、分割処理された半導体ウェハ１においては、略三角形状の小さな領域により形成される欠片が存在しないこととなる。

その後、図５（Ｆ）に示すように、半導体ウェハ１の被処理面１ｂに粘着シート（ダイボンディングシート）６を貼り付ける（ダイボンディングシート貼付け工程、ステップＳ８）とともに、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される。ここでこの粘着シート６は、半導体ウェハ１よりも大きなサイズを有しており、さらにその周囲に図示しないウェハリング（治具）によって固定されており、このウェハリングを把持することで半導体ウェハ１のハンドリングを行うことが可能となっている。以上で半導体素子の製造工程が完了する。

このように粘着シート６に貼着された状態のそれぞれの半導体素子１ｄの回路形成面１ａを、例えば吸着ノズルにて吸着保持し、その状態で吸着ノズルを上昇させることで、吸着保持された半導体素子１ｄを粘着シート６から剥離して取り出すこと（ピックアップ）ができる。このような吸着ノズルによる吸着取り出しの際には、半導体素子１ｄの回路形成面１ａの画像を撮像装置により取得して当該画像を認識処理することで、取り出されるべき半導体素子１ｄの特定が行われることとなる。

また、このような半導体素子１ｄのピックアップが行われる際には、半導体ウェハ１に貼着された粘着シート６を放射状に延伸させるいわゆるエキスパンド動作が行われ、このエキスパンド動作により互いに隣接するそれぞれの半導体素子１ｄ同士の間に隙間が形成され、当該隙間の形成により半導体素子１ｄのピックアップの際に、当該ピックアップされる半導体素子１ｄが隣接する半導体素子１ｄに干渉することを防止することができ、確実なピックアップを行うことができる。

また、粘着シート６に対するエキスパンド動作が行われる際や、上記ピックアップの際には、粘着シート６に揺れ等が発生する場合があるが、このような揺れが発生するような場合であっても、分割処理が施された半導体ウェハ１においては、小さな欠片が生じないようにそれぞれの除去領域Ｒ２に相当する部分が除去されているため、小さな欠片が飛び跳ねるというような従来において生じている問題の発生を確実に防止することができる。

また、このような小さな欠片の除去は、マスクパターンの形成工程において分割線を画定するための分割線用マスク除去部５ａとともに形成される除去領域用マスク除去部５ｂを用いてプラズマダイシングが行われることで行うことができる。従って、このような小さな欠片の除去のために特別に新たな工程を行う必要もなく、効率的に半導体素子製造工程を行うことができる。

また、半導体ウェハ１において、大略三角形状の領域であるそれぞれの除去領域Ｒ２は、単位素子形成領域Ｒ１とは、仮想分割線５１を介して隣接されない領域であることにより、マスク層５においてそれぞれの除去領域Ｒ２に相当する除去領域用マスク除去部５ｂが形成されても、それぞれの半導体素子１ｄは、必ずその４辺に分割線用マスク除去部５ａが形成された状態とすることができる。このように除去領域用マスク除去部５ｂの形成にも拘わらず、半導体ウェハ１において隣接する全ての半導体素子間に分割線用マスク除去部５ａが形成された状態で、プラズマエッチングが施されることにより、エッチング状態を略均一に保つことができる。従って、均一な条件でプラズマダイシングを行うことができ、高品質な半導体素子を製造することができる。

このような除去を行うことにより、半導体ウェハ１において、不要な部分を完全に除去することができ、その後に行われるそれぞれの半導体素子１ｄのピックアップ動作等において、欠片等、上記不要な部分が飛び跳ねて半導体素子１ｄの表面に付着することを防止することができる。また、それとともに、半導体素子製造工程により生じる廃棄物を削減することができ、環境面からも有効な半導体素子製造工程を提供することができる。

なお、上記それぞれの実施形態においては、単位素子形成領域Ｒ１や除去領域Ｒ２等の配置データに基づいて、半導体ウェハ１に形成されたマスク層５のレーザ光による加工を行うような場合について説明したが、本発明はこのような場合についてのみ限定されるものではない。

このような場合に代えて、上記配置データに基づいて既に作成されたマスクパターンを構成するマスクを、半導体ウェハ１の被処理面１ｂに配置させることで、除去領域Ｒ２における半導体ウェハ１の表面全部を露出させるような場合であってもよい。

すなわち、プラズマダイシングに用いられるマスクパターンにおいて、除去領域Ｒ２の表面が露出されるようにマスクが配置されていれば、そのためのマスク形成手法としては様々な形態を取り得る。

また、上述の説明においては、半導体ウェハ１がオリエンテーションフラットＦを有しているような場合について説明したが、オリエンテーションフラットＦが形成されていない半導体ウェハに対しても本実施形態の分割方法及び製造方法を適用し得る。

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明の一実施形態にかかる半導体素子の製造工程で用いられるプラズマ処理装置の模式構成図である。上記実施形態の半導体素子製造工程で用いられるレーザ加工装置の模式構成図である。上記実施形態の半導体素子製造工程の手順を示すフローチャートである。図３のフローチャートの各工程を説明するための模式説明図であり、（Ａ）は半導体素子が形成された状態の半導体ウェハを示す図であり、（Ｂ）は保護シート貼り付け工程により保護シートが貼り付けられた状態の半導体ウェハを示す図であり、（Ｃ）は研磨工程が行われている状態の半導体ウェハを示す図であり、（Ｄ）はダメージ層除去工程が行われている状態の半導体ウェハを示す図である。図３のフローチャートの各工程を説明するための模式説明図であり、（Ａ）はマスク層形成工程によりマスク層が形成された状態の半導体ウェハを示す図であり、（Ｂ）はマスク層部分除去工程により分割線用マスク除去部と除去領域用マスク除去部が形成されている状態の半導体ウェハを示す図であり、（Ｃ）はプラズマダイシング工程によりエッチングが行われている状態の半導体ウェハを示す図であり、（Ｄ）はそれぞれの半導体素子の個片に分割された状態の半導体ウェハを示す図であり、（Ｅ）はマスク層除去工程によりマスクが除去された状態の半導体ウェハを示す図であり、（Ｆ）はダイボンディングシートが貼着された状態の半導体ウェハを示す図である。半導体ウェハにおける仮想分割領域の区分方法を説明する模式図であり、それぞれの仮想分割線が格子状に配置された状態を示す。半導体ウェハにおける除去領域を説明するための模式図である。マスク層が部分的に除去された状態のマスクパターンが形成された半導体ウェハの模式平面図である。図８の半導体ウェハの模式的な斜視図である。プラズマエッチングにより、それぞれの半導体素子の個片に分割されるとともに、除去領域に相当する部分が除去された状態の半導体ウェハの模式平面図である。上記実施形態の変形例にかかる分割方法を示す模式図であって、単位素子形成領域とはならない全ての領域の除去を行うようなマスクパターンが配置された状態の半導体ウェハの模式平面図である。

符号の説明

１半導体ウェハ
１ａ回路形成面
１ｂ被処理面
１ｃ分割線
１ｄ半導体素子
２回路形成部
３外部接続用電極
４保護シート
５マスク層
５ａ分割線用マスク除去部
５ｂ除去領域用マスク除去部
５ｃマスク
５ｄマスクパターン
６粘着シート
５１仮想分割線
５２円周線
Ｒ仮想分割領域
Ｒ１単位素子形成領域
Ｒ２除去領域
Ｒ３除去領域
１０１プラズマ処理装置
１０２レーザ加工装置

Claims

半導体ウェハにおいて格子状に配置されたそれぞれの仮想分割線と上記半導体ウェハの外周輪郭である円周線により区分される複数の仮想分割領域の中で、上記それぞれの仮想分割線により区分された矩形状のそれぞれの領域を単位素子形成領域として、当該それぞれの単位素子形成領域に半導体素子が形成された上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を上記それぞれの単位素子形成領域を区分する上記それぞれの仮想分割線の配置位置に画定するように、かつ、上記それぞれの仮想分割領域の中で上記半導体ウェハの上記円周線と上記それぞれの仮想分割線とにより区分された大略三角形状のそれぞれの領域を除去領域として、当該それぞれの除去領域における上記マスク配置側表面の全体を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子を分割するとともに、当該半導体ウェハにおける上記それぞれの除去領域に相当する部分のみを除去することを特徴とする半導体ウェハの分割方法。
上記それぞれの除去領域を区分する上記それぞれの仮想分割線により構成されるそれぞれの線分は、上記単位素子形成領域を区分する一の線分の長さ寸法よりも短い長さ寸法を有する請求項１に記載の半導体ウェハの分割方法。
上記半導体ウェハの上記マスク配置側表面において、上記それぞれの仮想分割線の配置位置を全て露出させるように、上記マスクを配置する請求項１又は２に記載の半導体ウェハの分割方法。
上記半導体ウェハの上記マスク配置側表面の全面を覆うように上記マスクを配置し、
上記それぞれの半導体ウェハの分割線に合わせて上記マスクの部分的な除去を行って、上記半導体ウェハの表面を露出させるとともに、上記それぞれの除去領域に合わせて上記マスクの部分的な除去を行って、当該それぞれの除去領域に相当する上記半導体ウェハの表面を露出させる請求項１から３のいずれか１つに記載の半導体ウェハの分割方法。
上記半導体ウェハにおける上記それぞれの除去領域の位置情報を取得し、
当該取得された位置情報に基づいて、当該それぞれの除去領域における上記マスク配置側表面の全体を露出させるように上記マスクの配置を行う請求項１から４のいずれか１つに記載の半導体ウェハの分割方法。
請求項１から５のいずれか１つに記載の半導体ウェハの分割方法を用いて、上記半導体ウェハにおいて、上記それぞれの除去領域のみを除去しながら、上記分割線に沿って上記それぞれの半導体素子を個片に分割し、
その後、上記マスク配置側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法。