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JP4007336B2 - 画素回路の駆動方法、画素回路、電気光学装置および電子機器 - Google Patents

画素回路の駆動方法、画素回路、電気光学装置および電子機器 Download PDF

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Description

本発明は、画素回路の駆動方法、画素回路、電気光学装置および電子機器に係り、特に、光電変換素子を内蔵した光フィードバック型の画素回路に関する。
近年、有機ＥＬ（Electronic Luminescence）素子を用いたフラットパネルディスプレイ（ＦＰＤ）が注目されている。有機ＥＬ素子は、自己を流れる駆動電流によって駆動する電流駆動型素子の一つであり、その電流レベルに応じた輝度で自ら発光する。有機ＥＬディスプレイでは、有機ＥＬ素子の特性（特に、電流−輝度特性）のばらつきが表示の均一性に悪影響を及ぼす。また、有機ＥＬ素子は、液晶等の他材料を用いた素子と比較して、経時劣化の度合いが大きいことが知られている。そのため、有機ＥＬディスプレイでは、表示していた画像に対応して、個体間の劣化度合いが異なってしまい、画面の焼き付きなどが生じ易い。
このような問題を解決すべく、特許文献１には、光電変換素子を内蔵した光フィードバック型の画素回路が開示されている。この画素回路は、発光素子に駆動電流を供給する駆動トランジスタと、この駆動トランジスタにゲート電圧を印加するキャパシタと、このキャパシタに並列接続され、発光素子から放出された光を受光する光電変換素子とを有する。光電変換素子は、受光した光の強度に応じた光電流を発生する。キャパシタにデータとして保持されている蓄積電荷は、光電流に応じて放電される。発光効率の高い高輝度の発光素子については、光電流が大きくなるので、発光が比較的急速に減衰していく。これに対して、発光効率の低い低輝度の発光素子については、光電流が小さくなるので、発光が比較的緩慢に減衰していく。その結果、発光素子の特性が個体間でばらついていても、１フレーム全体における輝度の積分値がほぼ同一になるので、発光素子の特性ばらつきが補償される。
特表２００３−５０９７２８号公報
しかしながら、上述した従来技術では、表示の均一性を有効に確保することが困難である。なぜなら、駆動トランジスタの特性ばらつきの影響を受け易いからである。駆動トランジスタの閾値電圧Ｖthには、個体間のばらつきが存在する。そのため、同一階調であっても、駆動トランジスタ毎にオフするタイミングが異なり、発光素子の発光が停止するタイミングも異なってしまう。その結果、同一階調でも輝度のばらつきが生じて、表示の均一性が低下する。このような均一性の低下は、特に低階調領域において顕著になる。低階調領域では、受光素子のＳ／Ｎがリーク等の影響で低下するので、フィードバックによる制御性が悪化してしまうからである。従来技術では、キャパシタの放電に伴い、発光素子の輝度が経時的に減少していくので、必然的に受光素子のＳ／Ｎが悪い領域を使わなければならない。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、光電変換素子を内蔵した光フィードバック型の画素回路において、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保することである。
かかる課題を解決するために、第１の発明は、所定の経路を介して供給された駆動電流に応じて発光する発光素子と、発光素子より放出された光を受光し、受光した光に応じた光電流を出力する光電変換素子と、光電変換素子より出力された光電流の積分値を電荷として蓄積する第１のキャパシタと、第１のキャパシタに蓄積された電荷に応じて設定される第１の電圧が、データ線を介して供給されたデータに応じて設定される第２の電圧に達したタイミングで、出力電圧のレベルを切り替えるコンパレータと、コンパレータからの出力電圧に応じて導通制御され、第１の電圧が第２の電圧に達していない場合には、発光素子を発光させるとともに、第１の電圧が第２の電圧に達した場合には、発光素子の発光を停止させる第１のスイッチング素子とを有する画素回路を提供する。
第１の発明において、第１のスイッチング素子は、発光素子に駆動電流を供給する経路中に設けられており、第１の電圧が第２の電圧に達していない場合には、駆動電流の経路を形成するとともに、第１の電圧が第２の電圧に達した場合には、駆動電流の経路を遮断することが好ましい。
第１の発明において、データ線を介して供給されたデータを保持する第２のキャパシタと、第２のキャパシタに自己のゲートが接続されており、第２のキャパシタに保持されているデータに応じて、駆動電流を生成する駆動トランジスタとをさらに設けてもよい。この場合、第１のスイッチング素子は、第２のキャパシタと並列に設けられており、第１の電圧が第２の電圧に達していない場合には、第２のキャパシタの一対の電極を電気的に分離するとともに、第１の電圧が第２の電圧に達した場合には、第２のキャパシタの一対の電極を電気的に接続することが好ましい。
第１の発明において、光電変換素子および第１のキャパシタが共通接続されたノードと、所定のリセット電圧が供給される電圧端子との間に設けられ、リセット電圧によって、第１のキャパシタに蓄積された電荷をリセットする第２のスイッチング素子をさらに設けてもよい。
第１の発明において、光電変換素子および第１のキャパシタが共通接続されたノードと、コンパレータの入力ノードとの間に設けられたソースフォロワ回路をさらに設けてもよい。
第２の発明は、複数の走査線と、複数のデータ線と、複数の走査線および複数のデータ線の交差に対応して設けられた複数の画素回路と、複数の走査線を順次選択する走査線駆動回路と、走査線駆動回路と協働して、複数のデータ線にデータ電圧を出力するデータ線駆動回路とを有する電気光学装置を提供する。ここで、画素回路は、上述した第１の発明にかかる画素回路である。
第３の発明は、上述した第２の発明にかかる電気光学装置を実装した電子機器を提供する。
第４の発明は、所定の経路を介して駆動電流を発光素子に供給することにより、発光素子を発光させる第１のステップと、発光素子より放出された光を受光し、受光した光に応じた光電流を光電変換素子より出力する第２のステップと、光電変換素子より出力された光電流の積分値を電荷として第１のキャパシタに蓄積する第３のステップと、第１のキャパシタに蓄積された電荷に応じて設定される第１の電圧が、データ線を介して供給されたデータに応じて設定される第２の電圧に達したタイミングで、コンパレータからの出力電圧のレベルを切り替える第４のステップと、コンパレータからの出力電圧に応じて第１のスイッチング素子を導通制御し、第１の電圧が第２の電圧に達していない場合には、発光素子を発光させるとともに、第１の電圧が第２の電圧に達した場合には、発光素子の発光を停止させる第５のステップとを有する画素回路の駆動方法を提供する。
第４の発明において、第１のスイッチング素子は、発光素子に駆動電流を供給する経路中に設けられていることが好ましい。この場合、第５のステップは、第１の電圧が第２の電圧に達していない場合には、第１のスイッチング素子をオンさせて、駆動電流の経路を形成するステップと、第１の電圧が第２の電圧に達した場合には、第１のスイッチング素子をオフさせて、駆動電流の経路を遮断するステップとを含むことが望ましい。
第４の発明において、第１のステップは、データ線を介して供給されたデータを第２のキャパシタに書き込むステップと、第２のキャパシタに保持されているデータに応じて、駆動電流を変調するステップと、記変調された駆動電流を所定の経路を介して発光素子に供給することにより、発光素子を発光させるステップとを含むことが好ましい。
本発明では、光電変換素子より出力された光電流の積分値を第１のキャパシタの電荷として蓄積し、この電荷に応じて設定される第１の電圧が第２の電圧に達したタイミングで、発光素子の発光を停止させる。これにより、発光素子から放出される光の総量をプログラムできるので、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保することができる。
（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えばＴＦＴ（Thin Film Transistor）によって発光素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素群がマトリクス状（二次元平面的）に並んでいる。表示部１には、それぞれが水平方向に延在している走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けられており、これらの交差に対応して画素２（画素回路）が配置されている。なお、後述する各画素回路との関係で、同図に示した１本の走査線Ｙが複数の走査線のセットを示すことがある。
制御回路５は、図示しない上位装置からの外部信号をベースに各種の内部信号を生成し、これらに基づいて、走査線駆動回路３とデータ線駆動回路４とを同期制御する。この同期制御の下、これらの駆動回路３，４は互いに協働して、表示部１の表示制御を行う。走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号を出力する。走査信号は、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。走査線駆動回路３は、１画像の表示期間に相当する１フレーム（１Ｆ）毎に、所定の選択順序で（一般的には最上から最下に向かって）、それぞれの走査線Ｙを順番に選択する線順次走査を行う。一方、データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。データ線駆動回路４は、１本の走査線Ｙを選択する期間に相当する１水平走査期間（１Ｈ）において、今回データを書き込む画素行に対するデータ電圧Ｖdataの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、データ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次に１Ｈにおいて、ラッチされたｍ個のデータは、電圧ＤＡＣにおいてデータ電圧Ｖdataに変換された上で、対応するデータ線Ｘ1〜Ｘmに一斉に出力される。
図２は、本実施形態にかかる光フィードバック型の画素回路図である。図１に示した１本の走査線Ｙは、図示した２本の走査線Ｙa，Ｙbのセットに相当する。この画素回路は、発光素子である有機ＥＬ素子OLEDと、５個のトランジスタＴ1〜Ｔ5と、２個のキャパシタＣ1，Ｃ2と、インバータINVと、光電変換素子PTDとで構成されている。ダイオードとして表記された有機ＥＬ素子OLEDは、自己を流れる電流に応じて輝度が設定される典型的な電流駆動型の発光素子である。また、本実施形態では、光電変換素子PTDとして、入射光強度に比例した光電流を出力するフォトダイオードを用いている。フォトダイオードの構成としては、ＰＮ、ＰＩＮ、ショットキー、有機フォトダイオード（有機ＥＬ素子でも可）、ＴＦＴを用いたフォトダイオード、アモルファスシリコン、ポリシリコン等のバリエーションが考えられる。また、同図の構成例では、トランジスタＴ2，Ｔ3をｐチャネル型とし、その他をｎチャネル型としているが、これは一例に過ぎず、別の組み合わせでチャネル型を設定してもよい。なお、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」と呼び、他方を「他方の端子」と呼ぶ。
スイッチング素子であるトランジスタＴ1のゲートは、一方の走査信号であるライト信号ＷＲＴが供給される第２の走査線Ｙbに接続されている。このトランジスタＴ1の一方の端子は、データ電圧Ｖdata（および後述するリセット電圧Ｖrst）が供給されるデータ線Ｘに接続されており、その他方の端子は、積分ノードＮintgに接続されている。この積分ノードＮintgには、キャパシタＣ1の一方の電極と、フォトダイオードPTDのカソード（陰極）とが共通接続されているとともに、コンパレータ２０の一部を構成するキャパシタＣ2の一方の電極も接続されている。キャパシタＣ1の他方の電極は、このキャパシタＣ1に並列接続されたフォトダイオードPTDのアノード（陽極）と共に、電源電圧Ｖddよりも低い基準電圧Ｖssが常時供給されるＶss端子に接続されている。
本実施形態では、コンパレータ２０として、キャパシタＣ2、インバータINVおよびトランジスタＴ4で構成されたチョッパ型コンパレータを用いている。インバータINVの入力ノードＮinは、キャパシタＣ2の他方の電極と、スイッチング素子であるトランジスタＴ4の一方の端子に共通接続されている。トランジスタＴ4のゲートは、他方の走査信号であるリセット信号ＲＳＴが供給される第１の走査線Ｙaに接続され、その他方の端子は、インバータINVの出力ノードＮoutに接続されている。トランジスタＴ4は、リセット信号ＲＳＴによる導通制御によって、インバータの入力ノードＮinとその出力ノードＮoutとを短絡（ショート）する。なお、インバータINVは、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとを組み合わせたＣＭＯＳ構成、能動負荷のついたｎＭＯＳ構成、或いは、抵抗付のＭＯＳ構成のいずれであってもよい。図１２にＣＭＯＳ構成のインバータの回路図を示す。
インバータINVの出力ノードＮoutは、スイッチング素子であるトランジスタＴ2のゲートに接続されている。このトランジスタＴ2の一方の端子は、有機ＥＬ素子OLEDのアノードに接続されている。この有機ＥＬ素子OLEDのカソードは、Ｖss端子に接続されている。また、トランジスタＴ2の他方の端子は、トランジスタＴ3の一方の端子に接続されている。このトランジスタＴ3の他方の端子は、電源電圧Ｖddが常時供給されるＶdd端子に接続されているとともに、そのゲートは、第２の走査線Ｙbに接続されている。
図３は、図２に示した画素回路の動作タイミングチャートである。上述した１Ｆに相当する期間ｔ0〜ｔ4における一連の動作プロセスは、期間ｔ0〜ｔ1のデータ書込プロセスと、期間ｔ1〜ｔ2のリセットプロセスと、期間ｔ2〜ｔ4の駆動プロセスとに大別される。
まず、画素回路の動作プロセスの説明に先立ち、表示部１の全体的な表示プロセスについて概略的に説明する。走査線駆動回路３は、まず最初の１Ｈに相当する期間ｔ0〜ｔ2で、走査線群Ｙ1〜Ｙnのうち、最上の画素行に対応する走査線Ｙ1（＝Ｙa，Ｙb）を選択する。これにより、この走査線Ｙ1に関して、一方の走査信号であるライト信号ＷＲＴ1は、１Ｈ全体（すなわち期間ｔ0〜ｔ2）に亘ってＨレベルに設定される。これに対して、他方の走査信号であるリセット信号ＲＳＴ1は、１Ｈ前半のデータ書込期間ｔ0〜ｔ1においてＨレベルに設定され、その後半のリセット期間ｔ1〜ｔ2においてＬレベルに設定される。データ線駆動回路４は、走査線駆動回路３による走査線Ｙ1の選択と同期して、最上の画素行に関するｍ個のデータ電圧Ｖdata(i)（ｉ＝1）をデータ線Ｘ1〜Ｘmに一斉に出力する。ただし、データ電圧Ｖdata(i)は、データ書込期間ｔ0〜ｔ1においてのみ出力され、後半のリセット期間ｔ1〜ｔ2では所定のリセット電圧Ｖrstが出力される。画素２の表示階調は、リセット電圧Ｖrstとデータ電圧Ｖdata(i)との間の電位差｜Ｖrst−Ｖdata(i)｜によって一義的に特定され、この電位差が大きくなるほど輝度が高くなる。
次の１Ｈにおいて、走査線駆動回路３は、２番目の走査線Ｙ2を選択する。これにより、この走査線Ｙ2に関して、ライト信号ＷＲＴ2は、１Ｈ全体においてＨレベルに設定され、リセット信号ＲＳＴ2は、１Ｈ前半のみにおいてＨレベルに設定される。データ線駆動回路４は、走査線Ｙ2の選択と同期して、２番目の画素行に関するｍ個のデータ電圧Ｖdata(i)（ｉ＝2）をデータ線Ｘ1〜Ｘmに一斉に出力する。以下、最下の走査線Ｙnに至るまで、走査線Ｙ3，Ｙ4，・・・，Ｙnが１Ｈ毎に順番に選択され、これに対応した画素行に関するデータ電圧Ｖdata(i)（ｉ＝3,4,・・・,n）が繰り返し出力される。
つぎに、画素回路の動作プロセスについて、走査信号ＲＳＴ1，ＷＲＴ1によって選択される画素回路を例に説明する。まず、データ書込期間ｔ0〜ｔ1では、キャパシタＣ2に対するデータの書き込みと、コンパレータ２０のリセットとが行われる。具体的には、リセット信号ＲＳＴ1がＨレベルになって、コンパレータ２０内のトランジスタＴ4がオンする。これにより、インバータINVの入出力ノードＮin，Ｎoutが短絡して、その入出力電圧Ｖin，Ｖoutが共にインバータINVの反転閾値Ｖth（≒1/2Ｖdd）に設定される。また、ライト信号ＷＲＴ1がＨレベルになって、トランジスタＴ1がオンする。この期間ｔ0〜ｔ1においてデータ線Ｘに供給されたデータ電圧Ｖdata(i)は、オンしたトランジスタＴ1を介して、キャパシタＣ1，Ｃ2が接続された積分ノードＮintgに供給される。これにより、キャパシタＣ1には、積分ノードＮintg（Ｖintg＝Ｖdata(i)））とＶss端子との間の電位差｜Ｖdata(i)−Ｖss｜に相当する電荷が蓄積される。ただし、このキャパシタＣ1の蓄積電荷は、次のリセットプロセスによってリセットされる。また、キャパシタＣ2には、ノードＮIntg（Ｖintg＝Ｖdata(i)）と入力ノードＮin（Ｖin＝Ｖth）との間の電位差｜Ｖth−Ｖdata(i)｜に相当する電荷が蓄積される（データ書き込み）。
なお、データ書込期間ｔ0〜ｔ1および次のリセット期間ｔ1〜ｔ2では、ライト信号ＷＲＴ1によって導通制御されるｐチャネル型のトランジスタＴ3がオフしている。したがって、これら一連の期間ｔ0〜ｔ2では、コンパレータ２０からの出力電圧のレベルに関わりなく、駆動電流Ｉoledの経路が形成されないので、有機ＥＬ素子OLEDは発光しない。
続くリセット期間ｔ1〜ｔ2では、リセット電圧Ｖrstによって、キャパシタＣ1に蓄積されている電荷がリセットされる。具体的には、リセット信号ＲＳＴ1がＨレベルからＬレベルになって、コンパレータ２０内のトランジスタＴ4がオフする。これにより、短絡していた入出力ノードＮin，Ｎoutが電気的に分離されて、それぞれがフローティング状態になる。また、この期間ｔ1〜ｔ2では、ライト信号ＷＲＴ1がＨレベルでトランジスタＴ1がオンしている状態において、データ線Ｘの電圧が、データ電圧Ｖdata(i)からリセット電圧Ｖrstへと変化する。このリセット電圧Ｖrstは、表示すべき階調に依存しない一定の電圧である。これにより、積分ノードＮintgの電圧Ｖintg（以下、「積分電圧Ｖintg」という）は、データ線Ｘの電圧変化に伴い、データ電圧Ｖdata(i)からリセット電圧Ｖrstへと変化する。キャパシタＣ1には、積分ノードＮintg（Ｖintg＝Ｖrst）とＶss端子との間の電位差｜Ｖrst−Ｖss｜に相当する電荷が蓄積される。すなわち、キャパシタＣ1の蓄積電荷は、先のプロセスで設定された電位差｜Ｖdata(i)−Ｖss｜相当から、データ電圧Ｖdata(i)に依存しない電位差｜Ｖrst−Ｖss｜相当にリセットされる（リセット状態）。
また、インバータINVの入力ノードＮinは、キャパシタＣ2を介して積分ノードＮintgと容量結合している。したがって、積分電圧Ｖintgが｜Ｖrst−Ｖdata(i)｜変化すると、インバータINVの入力電圧Ｖinもｋ｜Ｖrst−Ｖdata(i)｜だけ変化して、Ｖin＝Ｖth＋ｋ（Ｖrst−Ｖdata(i)）になる。キャパシタＣ2には、積分ノードＮintg（Ｖintg＝Ｖrst）と入力ノードＮin（Ｖin＝Ｖth＋ｋ（Ｖrst−Ｖdata(i)）との間の電位差に相当する電荷が蓄積される。ここで、係数ｋは、キャパシタＣ1，Ｃ2の容量比によって一義的に特定される定数である。キャパシタＣ2の保持データは、キャパシタＣ1とは異なり、データ電圧Ｖdata(i)に依存する（Ｖth，Ｖrst，ｋは定数）。
リセット期間ｔ1〜ｔ2では、インバータINVの入力電圧Ｖinが反転閾値Ｖthを越えるので、その出力電圧ＶoutはＬレベル（＝Ｖss）になる。したがって、駆動電流Ｉoledの経路中に設けられたトランジスタＴ2がオンする。しかしながら、この期間ｔ1〜ｔ2では、トランジスタＴ2の上段に位置するトランジスタＴ3がオフのままである。したがって、駆動電流Ｉoledの経路が遮断され、有機ＥＬ素子OLEDは発光しない。
そして、駆動期間ｔ2〜ｔ4では、発光素子である有機ＥＬ素子OLEDの発光が許容される。この期間ｔ2〜ｔ4では、ライト信号ＷＲＴ1がＬレベルになって、トランジスタＴ1がオフするとともに、トランジスタＴ3がオンする。これにより、Ｖdd端子からトランジスタＴ3，Ｔ2および有機ＥＬ素子OLEDを経てＶss端子に向かう経路で、駆動電流Ｉoledが流れる。この駆動電流Ｉoledは、トランジスタＴ3のチャネル電流に相当し、その電流レベルは自己のゲート電圧、すなわち、ライト信号ＷＲＴのＬレベルに依存した一定値となる。これにより、有機ＥＬ素子OLEDは、タイミングｔ2において、駆動電流Ｉoled（一定値）に応じた一定の輝度で発光し始める。
有機ＥＬ素子OLEDの発光は、有機ＥＬ素子OLEDから放出された光の時間的積分値（その時間平均が人間によって知覚される輝度に相当する）が、ある設定値に達するタイミングｔ3で終了する。すなわち、表示すべき階調の設定は、外乱要素を考慮しなければ一定輝度で発光する有機ＥＬ素子OLEDの発光時間を制御することによって行われる。タイミングｔ2で有機ＥＬ素子OLEDが発光し始めると、同一の画素回路内のフォトダイオードPTDは、有機ＥＬ素子OLEDより放出された光を受光する。このフォトダイオードPTDは、受光した光を電流に変換し、光の強度に応じたレベルの光電流Ｉptdを出力する。これにより、上述したリセット状態のキャパシタＣ1より、光電流Ｉptdの積分値に相当する電荷がディスチャージ（放電）される。光電流Ｉptdの積分値は、積分電圧Ｖintgの変化となって表れ、積分電圧ＶintgがＶrstからＶdata(i)に向かって経時的に変化していく。そして、この変化に伴い、積分ノードＮintgと容量結合した入力ノードＮinの入力電圧Ｖinも、Ｖth＋ｋ（Ｖrst−Ｖdata(i)）からＶthに向かって経時的に変化していく。積分電圧ＶintgがＶdata(i)に達するまで、換言すれば、入力電圧ＶinがＶthに達するまでの期間ｔ2〜ｔ3では、インバータINVの出力電圧ＶoutがＬレベルで、トランジスタＴ2がオンのままである。したがって、この期間ｔ2〜ｔ3では、駆動電流Ｉoledの経路が形成され続けるので、有機ＥＬ素子OLEDの発光が継続する。光電流ＩptdによるキャパシタＣ1のディスチャージが更に進み、入力電圧ＶinがＶthに達するタイミング、すなわち、積分電圧ＶintgがＶdata(i)に達するタイミングｔ3で、インバータINVの出力電圧ＶoutがＬレベルからＨレベルに切り替わる。これによって、トランジスタＴ2がオンからオフへと切り替わり、駆動電流Ｉoledの経路が遮断されて、有機ＥＬ素子OLEDの発光が停止する。
低階調時には、データ電圧Ｖdata(i)が低く設定される。この場合には、電位差｜Ｖrst−Ｖdata(i)｜が小さくなり、光電流Ｉptdの時間積分によって変化する入力電圧Ｖinが比較的早くＶthに達する。したがって、出力電圧ＶoutがＬレベルからＨレベルに切り替わるタイミングも短くなって、有機ＥＬ素子OLEDが短い時間で発光する。これに対して、高階調時には、データ電圧Ｖdata(i)が高く設定される。この場合には、電位差｜Ｖrst−Ｖdata(i)｜が大きくなって、入力電圧Ｖinが比較的遅くＶthに達する。したがって、出力電圧ＶoutがＬレベルからＨレベルに切り替わるタイミングも長くなって、有機ＥＬ素子OLEDが長い時間で発光する。
同一階調を表示する場合であっても、有機ＥＬ素子OLEDの特性や劣化の度合い等に起因して、個体間で発光輝度が違ってくる。本実施形態では、光フィードバックにて発光期間を調整することで、このような発光輝度の違いを吸収する。例えば、有機ＥＬ素子OLEDの劣化が進んでおらず発光輝度が高い場合には、フォトダイオードPTDによって出力される光電流Ｉptdが大きくなる。この場合、図３の一点鎖線（ａ）で示すように、積分電圧Ｖintgの変化量が大きく、Ｖintg＝Ｖdata(i)（Ｖin＝Ｖth）に到達するタイミングｔ3'がタイミングｔ3よりも早くなるので、有機ＥＬ素子OLEDの発光時間が短くなる。これに対して、有機ＥＬ素子OLEDの劣化が進んで発光輝度が低い場合には、フォトダイオードPTDによって出力される光電流Ｉptdが小さくなる。この場合、図３の二点鎖線（ｂ）で示すように、積分電圧Ｖintgの変化量が小さく、Ｖintg＝Ｖdata(i)（Ｖin＝Ｖth）に到達するタイミングｔ3''がタイミングｔ3よりも遅くなるので、有機ＥＬ素子OLEDの発光時間が長くなる。発光輝度の時間積分は、有機ＥＬ素子OLEDの輝度（劣化状況）に関わりなく一定である。したがって、図３の実線で示したタイミングｔ3で発光が停止するケース、同図の一点鎖線（ａ）で示したタイミングｔ3'で発光が停止するケース、或いは、同図の二点鎖線（ｂ）で示したタイミングｔ3''で発光が停止するケースのいずれであっても、視覚的には同一階調として表示されることになる。なお、発光輝度の時間積分は、データ書込期間ｔ0〜ｔ1で入力したデータ電圧Ｖdata(i)に依存している。
以上のように、本実施形態では、フォトダイオードPTDに並列接続されたキャパシタＣ1によって、フォトダイオードPTDから出力される光電流Ｉptdを積分する。コンパレータ２０は、この積分値が出現する積分電圧Ｖintgが、データ線Ｘを通じて設定されたデータ電圧Ｖdata(i)になったことを、Ｖin＝Ｖthを以て検出し、そのタイミングｔ3で出力信号Ｖoutのレベルを切り替える。トランジスタＴ2は、コンパレータ２０からの出力電圧Ｖoutを受けて、タイミングｔ3で駆動電流Ｉoledの経路を遮断する。このような構成によれば、従来技術と比較して、表示の均一性を有効に確保することが可能になる。本実施形態では、有機ＥＬ素子OLEDの特性や劣化度合い等が個体間でばらついても、１フレームにおける輝度の時間積分値（人によって知覚される階調）が等しくなる。したがって、有機ＥＬ素子OLEDの特性ばらつき等が表示の均一性に与える悪影響を有効に低減できる。また、本実施形態によれば、有機ＥＬ素子OLEDの輝度の時間積分を書き込んだデータ値から直接制御できるため、駆動トランジスタの特性ばらつきの影響を受け難くすることが可能になる。さらに、本実施形態によれば、フォトダイオードPTDをＳ／Ｎの悪い領域で使用しなくて済むという利点がある。この点に関して、従来技術では、発光輝度を経時的に減衰させており、かつ、低階調表示時には、有機ＥＬ素子OLEDを低輝度で発光させている。そのため、フォトダイオードPTDの受光量が不足し、Ｓ／Ｎの悪い領域を必然的に使わざるを得なかった。これに対して、本実施形態では、表示すべき階調に関わりなく発光輝度は一定であり、かつ、低階調表示時であっても発光輝度を必ずしも低くする必要はない。そのため、Ｓ／Ｎの良い領域でフォトダイオードPTDを使用した、光フィードバック型の画素回路が実現可能になる。
なお、データ書込期間ｔ0〜ｔ1およびリセット期間ｔ1〜ｔ2が、１フレーム（１Ｆ）に対して充分短く、これらの期間に有機ＥＬ素子OLEDが発光しても表示に差し支えなければ、トランジスタＴ3を省いてもよい。
また、本実施形態では、フォトダイオードPTDをキャパシタＣ1に並列接続し、キャパシタＣ1を最初に高い電圧（絶対値）にリセットした後に、フォトダイオードPTDの光電流Ｉptdでディスチャージする例について説明した。しかしながら、本発明は、これに限定されるものではなく、図４に示すように、フォトダイオードPTDをキャパシタＣ1に直列接続してもよい。この場合、キャパシタＣ1を最初に低い電圧（絶対値）にリセットした後に、光電流Ｉptdでチャージ（充電）する。なお、以上の点については、本明細書で列挙している各実施形態においても同様に適用することが可能である。
（第２の実施形態）
図５は、第２の実施形態にかかる光フィードバック型の画素回路図である。この画素回路の特徴は、積分ノードＮintgと、リセット電圧Ｖrstが常時供給されるリセット端子Ｖrstとの間に、リセット信号ＲＳＴによって導通制御されるｐチャネル型のトランジスタＴ5を追加した点にある。なお、それ以外の構成については、図２のそれと同様であるので、同一の符号を付してここでの説明を省略する。また、この画素回路の動作については、図３に示したタイミングチャートと基本的に同様である。
データ書込期間ｔ0〜ｔ1では、リセット信号ＲＳＴがＨレベルなので、ｐチャネル型のトランジスタＴ5はオフしている。したがって、第１の実施形態と同様のプロセスで、データ書き込みと、コンパレータ２０のリセットとが行われる。続くリセット期間ｔ1〜ｔ2では、リセット信号ＲＳＴがＨレベルからＬレベルに立ち下がって、トランジスタＴ5がオンする。この期間ｔ1〜ｔ2では、トランジスタＴ1がオフし、データ線Ｘと積分ノードＮintgとが電気的に分離されている。これにより、リセット端子ＶrstからトランジスタＴ5を介して、リセット電圧Ｖrstが積分ノードＮintgに供給される。その結果、この積分ノードＮintgに接続されたキャパシタＣ1がリセット状態に設定される。
本実施形態では、キャパシタＣ1のリセット電圧rstをデータ線Ｘとは別系統で供給している。これにより、第１の実施形態と同様の効果を有するほか、データ線駆動系の動作設計に関するフレキシビリティの向上を図ることができる。なお、本実施形態にかかる特徴点は、本明細書で列挙している各実施形態においても同様に適用することが可能である。
（第３の実施形態）
図６は、第３の実施形態にかかる光フィードバック型の画素回路図である。この画素回路の特徴は、図２の構成をベースとし、積分ノードＮintgとコンパレータ２０との間にソースフォロワ回路２１を追加した点にある。このソースフォロワ回路２１は、直列接続されたｎチャネル型の２つのトランジスタＴ6，Ｔ7で構成されている。トランジスタＴ6のゲートは、積分ノードＮintgに接続されており、その一方の端子は、Ｖdd端子に接続されている。また、トランジスタＴ6の他方の端子は、コンパレータ２０の一部を構成するキャパシタＣ1の一方の電極と、トランジスタＴ7の一方の端子とに共通接続されている。このトランジスタＴ7のゲートには、所定のバイアス電圧Ｖbが印加されているとともに、その他方の端子は、Ｖss端子に接続されている。なお、それ以外の構成については、図２のそれと同様であるから、同一の符号を付してここでの説明を省略する。
本実施形態によれば、第１の実施形態と同様の効果を有するほか、ソースフォロワ回路２１を追加することで、画素回路の動作の安定性を向上させることができる。なお、本実施形態にかかる特徴点は、本明細書で列挙している各実施形態においても同様に適用することが可能である。
（第４の実施形態）
図７は、第４の実施形態にかかる光フィードバック型の画素回路図である。図１に示した１本の走査線Ｙは、図示した２本の走査線Ｙa，Ｙbのセットに相当する。この画素回路は、発光素子としての有機ＥＬ素子OLEDと、４個のトランジスタＴ1〜Ｔ4と、２個のキャパシタＣ1，Ｃ2と、一般的なオペアンプで構成された２入力のコンパレータ２０と、光電変換素子としてのフォトダイオードPTDとで構成されている。なお、同図の構成例では、トランジスタＴ3のみをｐチャネル型とし、その他をｎチャネル型としているが、これは一例に過ぎず、別の組み合わせでチャネル型を設定してもよい。
コンパレータ２０の非反転入力端（＋端子）は、入力ノードＮinに接続されており、この入力ノードＮinには、スイッチング素子であるトランジスタＴ1の一方の端子と、キャパシタＣ1の一方の電極とが共通接続されている。トランジスタＴ1のゲートは、ライト信号ＷＲＴが供給される第２の走査線Ｙbに接続されており、その一方の端子は、データ電圧Ｖdataが供給されるデータ線Ｘに接続されている。キャパシタＣ1の他方の電極は、Ｖss端子に接続されている。また、コンパレータ２０の反転入力端（−端子）は、積分ノードＮintgに接続されており、この積分ノードＮintgには、キャパシタＣ2の一方の電極と、フォトダイオードPTDのアノードと、スイッチング素子であるトランジスタＴ4の一方の端子とが共通接続されている。フォトダイオードPTDのカソードはＶdd端子に、キャパシタＣ2の他方の電極はＶss端子にそれぞれ接続されている。トランジスタＴ4のゲートは、リセット信号ＲＳＴが供給される第１の走査線Ｙaに接続されており、その他方の端子は、Ｖss端子に接続されている。
コンパレータ２０の出力ノードＮoutは、スイッチング素子であるトランジスタＴ2のゲートに接続されている。このトランジスタＴ2の一方の端子は、有機ＥＬ素子OLEDのアノードに接続されており、その他方の端子は、スイッチング素子であるトランジスタＴ3の一方の端子に接続されている。有機ＥＬ素子OLEDのカソードは、Ｖss端子に接続されている。また、トランジスタＴ3の他方の端子は、Ｖdd端子に接続されており、そのゲートは、第１の走査線Ｙaに接続されている。
図８は、図７に示した画素回路の動作タイミングチャートである。１Ｆに相当する期間ｔ0〜ｔ4は、ライト信号ＷＲＴ1によって規定されるデータ書込期間ｔ0〜ｔ1と、ライト信号ＷＲＴ1およびリセット信号ＲＳＴ1によって規定されるリセット期間ｔ1〜ｔ2と、それに続く駆動期間ｔ2〜ｔ4とに大別される。
まず、データ書込期間ｔ0〜ｔ1では、キャパシタＣ1のデータ書き込みが行われる。具体的には、ライト信号ＷＲＴ1がＨレベルになって、トランジスタＴ1がオンする。これにより、データ線Ｘに供給されたデータ電圧Ｖdata(i)が入力ノードＮinに供給され、キャパシタＣ1には、電位差｜Ｖdata(i)−Ｖss｜に相当する電荷が蓄積される（データ書き込み）。それとともに、リセット信号ＲＳＴ1がＨレベルになって、トランジスタＴ4がオンする。これにより、キャパシタＣ1の一方の電極に接続された積分ノードＮintgには、オンしたトランジスタＴ4を介して基準電圧Ｖssが印加され、キャパシタＣ1の電位差が０にリセットされる。なお、データ書込期間ｔ0〜ｔ1および次のリセット期間ｔ1〜ｔ2では、リセット信号ＲＳＴ1によって導通制御されるｐチャネル型のトランジスタＴ3がオフしている。したがって、これら一連の期間ｔ0〜ｔ2では、コンパレータ２０からの出力電圧Ｖoutに関わりなく、トランジスタＴ3によって駆動電流Ｉoledの経路が遮断されるので、有機ＥＬ素子OLEDは発光しない。
続くリセット期間ｔ1〜ｔ2では、ライト信号ＷＲＴ1がＨレベルからＬレベルに立ち下がってトランジスタＴ1がオフする。トランジスタＣ1には、先に書き込まれたデータが保持される。一方、この期間ｔ1〜ｔ2では、リセット信号ＲＳＴ1がＨレベルのままであるから、キャパシタＣ2のリセット状態が維持されるとともに、駆動電流Ｉoledの経路が遮断され続ける。
そして、駆動期間ｔ2〜ｔ4では、リセット信号ＲＳＴ1がＬレベルに立ち下がって、発光素子である有機ＥＬ素子OLEDの発光が許容される。具体的には、タイミングｔ2において、オフだったトランジスタＴ3がオンし、かつ、コンパレータ２０からの出力電圧ＶoutがＨレベルでトランジスタＴ2もオンしているので、一定の駆動電流Ｉoledが有機ＥＬ素子OLEDに供給される。これにより、有機ＥＬ素子OLEDは、駆動電流Ｉoled（一定値）に応じた一定輝度で発光し始める。
同一の画素回路内のフォトダイオードPTDは、有機ＥＬ素子OLEDより放出された光を受光するとともに、受光した光を電流に変換し、光の強度に応じたレベルの光電流Ｉptdを出力する。これにより、上述したリセット状態のキャパシタＣ1に、光電流Ｉptdの積分値に相当する電荷がチャージされていく。光電流Ｉptdの積分値は、積分電圧Ｖintgの経時的な変化となって表れる。積分電圧Ｖintgが入力電圧Ｖin（＝Ｖdata(i)）に達するまでの期間ｔ2〜ｔ3においては、出力電圧ＶoutがＨレベルで、トランジスタＴ2がオンのままである。したがって、この期間ｔ2〜ｔ3では、駆動電流Ｉoledの経路が形成され続けるので、有機ＥＬ素子OLEDの発光が継続する。光電流Ｉptdによるチャージが更に進み、積分電圧Ｖintgが入力電圧Ｖin（＝Ｖdata(i)）に達すると、そのタイミングｔ3で、出力電圧ＶoutがＨレベルからＬレベルに立ち下がる。これによって、トランジスタＴ2がオンからオフへと切り替わり、駆動電流Ｉoledの経路が遮断されるので、有機ＥＬ素子OLEDの発光が停止する。
有機ＥＬ素子OLEDの劣化が進んでおらず発光輝度が高い場合には、フォトダイオードPTDによって出力される光電流Ｉptdが大きくなる。この場合、図８の一点鎖線（ａ）で示すように、積分電圧Ｖintgの変化量が大きく、Ｖintg＝Ｖdata(i)に到達するタイミングｔ3'がタイミングｔ3よりも早くなるので、有機ＥＬ素子OLEDの発光時間が短くなる。これに対して、有機ＥＬ素子OLEDの劣化が進んで発光輝度が低い場合には、フォトダイオードPTDによって出力される光電流Ｉptdが小さくなる。この場合、図８の二点鎖線（ｂ）で示すように、積分電圧Ｖintgの変化量が小さく、Ｖintg＝Ｖdata(i)に到達するタイミングｔ3''がタイミングｔ3よりも遅くなるので、有機ＥＬ素子OLEDの発光時間が長くなる。
本実施形態によれば、第１の実施形態と同様の理由で、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保できる。
（第５の実施形態）
図９は、第５の実施形態にかかる光フィードバック型の画素回路である。この画素回路の特徴は、図２に示した画素回路をベースに、電圧プログラム方式における一般的な駆動系を追加した点にある。この駆動系は、キャパシタＣ3と、駆動素子であるトランジスタＴ5と、スイッチング素子であるトランジスタＴ6とで構成されている。具体的には、トランジスタＴ5の一方の端子は、キャパシタＣ3の一方の電極と共にＶdd端子に接続されており、その他方の端子は、トランジスタＴ3の一方の端子に接続されている。このトランジスタＴ5のゲートは、キャパシタＣ3の他方の電極と、トランジスタＴ6の一方の端子とに共通接続されている。トランジスタＴ6の他方の端子は、データ線Ｘに接続されており、そのゲートは、トランジスタＴ4と同様に、リセット信号ＲＳＴが供給される第１の走査線Ｙaに接続されている。なお、それ以外の点については、図２の画素回路と同様であるから、同一の符号を付してここでの説明を省略する。また、この画素回路の動作は、図３に示したタイミングチャートと基本的に同様である。
キャパシタＣ3およびトランジスタＴ5は、駆動電流Ｉoledを変調する手段（発光輝度を変調する手段）として機能する。具体的には、リセット信号ＲＳＴ1がＨレベルになるデータ書込期間ｔ0〜ｔ1において、トランジスタＴ6がオンする。これにより、データ線Ｘを介して供給されたデータ電圧Ｖdata(i)がキャパシタＣ3に保持される。そして、ライト信号ＷＲＴがＬレベルになってトランジスタＴ3がオンする駆動期間ｔ2〜ｔ4において、キャパシタＣ3にゲート接続されたトランジスタＴ5は、駆動電流Ｉoledを生成し、これを有機ＥＬ素子OLEDに供給する。駆動電流Ｉoledは、トランジスタＴ5のチャネル電流に相当し、その電流レベルは、自己のゲートに印加される電圧、換言すれば、このゲート電圧を発生するキャパシタＣ3の保持データに応じて設定される。
本実施形態によれば、第１の実施形態と同様の効果を有するほか、電圧プログラム方式における駆動系を追加することにより、第１の実施形態よりも優れた階調制御性を実現できる。第１の実施形態では、コンパレータ２０の応答速度が遅い場合、低階調側の微細な制御が困難になる。なぜなら、低階調になるほど、発光期間が短くなってパルス的な発光になるが、コンパレータ２０の応答がこれに追いつかないからである。本実施形態では、発光輝度の時間積分による発光停止に、発光輝度自体の変調を組み合わせることで、コンパレータ２０の応答遅れによる制約を解消し、特に、低階調側において優れた階調制御性を実現できる。
（第６の実施形態）
上述した各実施形態では、スイッチング素子によって駆動電流Ｉoledの経路を遮断することで、有機ＥＬ素子OLEDの発光を停止する例について説明した。しかしながら、有機ＥＬ素子OLEDの発光停止は、この方法以外に、図９に示したキャパシタＣ3の保持データを非発光状態に充放電することによっても実現可能である。図１０は、第６の実施形態にかかる光フィードバック型の画素回路図である。なお、トランジスタＴ1からコンパレータ２０の出力ノードＮoutに至るまでの構成については、図９に示した画素回路と同様であるから、同一の符号を付してここでの説明を省略する。また、この画素回路の動作は、図３に示したタイミングチャートと基本的に同様である。
駆動素子であるトランジスタＴ5の一方の端子は、キャパシタＣ3の一方の電極と共にＶdd端子に接続されており、その他方の端子は、有機ＥＬ素子OLEDのアノードに接続されている。有機ＥＬ素子OLEDのカソードは、Ｖss端子に接続されている。また、ｐチャネル型のトランジスタＴ5のゲートは、キャパシタＣ3の他方の端子と、ｎチャネル型のトランジスタＴ6の一方の端子と、ｎチャネル型のトランジスタＴ7の一方の端子とに共通接続されている。トランジスタＴ6の他方の端子は、データ線Ｘに接続されており、そのゲートは、ライト信号ＷＲＴが供給される第２の走査線Ｙbに接続されている。トランジスタＴ7のゲートは、コンパレータ２０からの出力電圧Ｖoutが供給される出力ノードＮoutに接続されており、その他方の端子は、ｐチャネル型のトランジスタＴ8の一方の端子に接続されている。このトランジスタＴ8の他方の端子は、Ｖdd端子に接続されており、そのゲートは、トランジスタＴ6と同様に第２の走査線Ｙbに接続されている。
キャパシタＣ3およびトランジスタＴ5は、第５の実施形態と同様に、駆動電流Ｉoledを変調する手段として機能する。具体的には、リセット信号ＲＳＴ1がＨレベルになるデータ書込期間ｔ0〜ｔ1において、トランジスタＴ6がオンする。これにより、データ線Ｘを介して供給されたデータ電圧Ｖdata(i)がキャパシタＣ3に保持される。そして、ライト信号ＷＲＴがＬレベルになってトランジスタＴ8がオンするタイミングｔ2において、キャパシタＣ3にゲート接続されたトランジスタＴ5は、キャパシタの保持データに応じた駆動電流Ｉoledを生成し、これを有機ＥＬ素子OLEDに供給する。これにより、有機ＥＬ素子OLEDが発光し始める。発光期間ｔ2〜ｔ3では、出力電圧ＶoutがＬレベルなので、キャパシタC3と並列に設けられたトランジスタＴ7がオフし、キャパシタＣ3の一対の電極を電気的に分離する。有機ＥＬ素子OLEDの発光は、図３に示したように、コンパレータからの出力電圧ＶoutがＬレベルからＨレベルに切り替わるタイミングｔ3で停止する。なぜなら、このタイミング3で、キャパシタＣ3と並列に設けられたトランジスタＴ7がオンし、キャパシタＣ3の一対の電極が短絡するため、キャパシタＣ3の保持データがディスチャージされるからである。
本実施形態によれば、電圧プログラム方式の駆動系を設け、この駆動系を構成するキャパシタＣ3の保持データを出力電圧Ｖoutが切り替わるタイミングｔ3で非発光状態になるように設定する。これにより、第５の実施形態と同様の効果が得られる。
なお、上述した各実施形態では、発光素子として有機ＥＬ素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される発光素子（無機ＬＥＤ表示装置、フィールド・エミッション表示装置等）、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置（エレクトロクロミック表示装置、電気泳動表示装置等）に対しても広く適用可能である。
また、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。図１２は、一例として、上述した各実施形態にかかる電気光学装置を実装した携帯電話１０の外観斜視図である。この携帯電話１０は、複数の操作ボタン１１のほか、受話口１２、送話口１３とともに、上述した表示部１を備えている。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
電気光学装置のブロック構成図 第１の実施形態にかかる画素回路図 第１の実施形態にかかる動作タイミングチャート キャパシタおよびフォトダイオードを直列接続した回路図 第２の実施形態にかかる画素回路図 第３の実施形態にかかる画素回路図 第４の実施形態にかかる画素回路図 第４の実施形態にかかる動作タイミングチャート 第５の実施形態にかかる画素回路 第６の実施形態にかかる画素回路図 ＣＭＯＳ構成のインバータの回路図 電気光学装置を実装した携帯電話の外観斜視図
符号の説明
１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ 制御回路
２０ コンパレータ
２１ ソースフォロワ回路
Ｔ1〜Ｔ8 トランジスタ
Ｃ1〜Ｃ3 キャパシタ
OLED 有機ＥＬ素子
PTD フォトダイオード
INV インバータ

Claims (12)

  1. 画素回路において、
    所定の経路を介して供給された駆動電流に応じて発光する発光素子と、
    前記発光素子より放出された光を受光し、当該受光した光に応じた光電流を出力する光電変換素子と、
    前記光電変換素子より出力された前記光電流の積分値を電荷として蓄積する第１のキャパシタと、
    前記第１のキャパシタに蓄積された電荷に応じて設定される第１の電圧が、データ線を介して供給されたデータに応じて設定される第２の電圧に達したタイミングで、出力電圧のレベルを切り替えるコンパレータと、
    前記コンパレータからの出力電圧に応じて導通制御され、前記第１の電圧が前記第２の電圧に達していない場合には、前記発光素子を発光させるとともに、前記第１の電圧が前記第２の電圧に達した場合には、前記発光素子の発光を停止させる第１のスイッチング素子と
    を有することを特徴とする画素回路。
  2. 前記第１のスイッチング素子は、前記発光素子に駆動電流を供給する経路中に設けられており、前記第１の電圧が前記第２の電圧に達していない場合には、前記駆動電流の経路を形成するとともに、前記第１の電圧が前記第２の電圧に達した場合には、前記駆動電流の経路を遮断することを特徴とする請求項１に記載された画素回路。
  3. 前記データ線を介して供給されたデータを保持する第２のキャパシタと、
    前記第２のキャパシタに自己のゲートが接続されており、前記第２のキャパシタに保持されているデータに応じて、前記駆動電流を生成する駆動トランジスタとをさらに有することを特徴とする請求項１に記載された画素回路。
  4. 前記第１のスイッチング素子は、前記第２のキャパシタと並列に設けられており、前記第１の電圧が前記第２の電圧に達していない場合には、前記第２のキャパシタの一対の電極を電気的に分離するとともに、前記第１の電圧が前記第２の電圧に達した場合には、前記第２のキャパシタの一対の電極を電気的に接続することを特徴とする請求項３に記載された画素回路。
  5. 前記光電変換素子および前記第１のキャパシタが共通接続されたノードと、所定のリセット電圧が供給される電圧端子との間に設けられ、前記リセット電圧によって、前記第１のキャパシタに蓄積された電荷をリセットする第２のスイッチング素子をさらに有することを特徴とする請求項１から４のいずれかに記載された画素回路。
  6. 前記光電変換素子および前記第１のキャパシタが共通接続されたノードと、前記コンパレータの入力ノードとの間に設けられたソースフォロワ回路をさらに有することを特徴とする請求項１から４のいずれかに記載された画素回路。
  7. 電気光学装置において、
    複数の走査線と、
    複数のデータ線と、
    前記複数の走査線と、前記複数のデータ線との交差に対応して設けられた複数の画素回路と、
    前記複数の走査線を順次選択する走査線駆動回路と、
    前記走査線駆動回路と協働して、前記複数のデータ線にデータ電圧を出力するデータ線駆動回路とを有し、
    前記画素回路は、請求項１から６のいずれかに記載された画素回路であることを特徴とする電気光学装置。
  8. 請求項７に記載された電気光学装置を実装したことを特徴とする電子機器。
  9. 画素回路の駆動方法において、
    所定の経路を介して駆動電流を発光素子に供給することにより、前記発光素子を発光させる第１のステップと、
    前記発光素子より放出された光を受光し、当該受光した光に応じた光電流を光電変換素子より出力する第２のステップと、
    前記光電変換素子より出力された前記光電流の積分値を電荷として第１のキャパシタに蓄積する第３のステップと、
    前記第１のキャパシタに蓄積された電荷に応じて設定される第１の電圧が、データ線を介して供給されたデータに応じて設定される第２の電圧に達したタイミングで、コンパレータからの出力電圧のレベルを切り替える第４のステップと、
    前記コンパレータからの出力電圧に応じて第１のスイッチング素子を導通制御し、前記第１の電圧が前記第２の電圧に達していない場合には、前記発光素子を発光させるとともに、前記第１の電圧が前記第２の電圧に達した場合には、前記発光素子の発光を停止させる第５のステップと
    を有することを特徴とする画素回路の駆動方法。
  10. 前記第１のスイッチング素子は、前記発光素子に駆動電流を供給する経路中に設けられており、
    前記第５のステップは、
    前記第１の電圧が前記第２の電圧に達していない場合には、前記第１のスイッチング素子をオンさせて、駆動電流の経路を形成するステップと、
    前記第１の電圧が前記第２の電圧に達した場合には、前記第１のスイッチング素子をオフさせて、前記駆動電流の経路を遮断するステップとを含むことを特徴とする請求項９に記載された画素回路の駆動方法。
  11. 前記第１のステップは、
    前記データ線を介して供給されたデータを第２のキャパシタに書き込むステップと、
    前記第２のキャパシタに保持されているデータに応じて、駆動電流を変調するステップと、
    前記変調された駆動電流を所定の経路を介して前記発光素子に供給することにより、前記発光素子を発光させるステップとを含むことを特徴とする請求項９に記載された画素回路の駆動方法。
  12. 前記第１のスイッチング素子は、前記第２のキャパシタと並列に設けられており、
    前記第５のステップは、
    前記第１の電圧が前記第２の電圧に達していない場合には、前記第１のスイッチング素子をオフさせて、前記第２のキャパシタの一対の電極を電気的に分離するステップと、
    前記第１の電圧が前記第２の電圧に達した場合には、前記第１のスイッチング素子をオンさせて、前記第２のキャパシタの一対の電極を電気的に接続するステップとを含むことを特徴とする請求項１１に記載された画素回路の駆動方法。
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