JP4006482B2 - モニタ装置のマルチシンク回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
近年になってＬＣＤがノートパソコンなどと異なり、単にモニタとして使われることが増えてきた。モニタとして使う場合、ユーザーが使用する解像度にはＶＧＡ、ＳＶＧＡなどのいろいろな解像度があり、必ずしもＬＣＤパネルの解像度と一致するわけではない。そのため、入力した信号の解像度をＬＣＤパネルの解像度に合わせるように信号を変換する、いわゆるマルチシンク回路が必要となる。
【０００２】
このマルチシンク回路による表示の変換方法には大きく分けて２通りの方法がある。その一つは、ＬＣＤパネルの全有効表示域に入力信号を拡大する方法（ＥＸＰＡＮＤモード）であり、もう一つはＬＣＤパネルの中央付近に入力信号をそのままの解像度で表示する方法である。
例えば、入力信号がＶＧＡ（ドット構成が６４０列×４８０行）で、ＬＣＤがＸＧＡ（ドット構成が１０２４列×７６８行）であった場合、ＶＧＡを縦横１．６倍に拡大して表示するのがＥＸＰＡＮＤモードであり、１０２４×７６８ドットの中央の６４０×４８０ドットの領域に表示するのがＮＯＮ−ＥＸＰＡＮＤモードである（図５）。
【０００３】
ＥＸＰＡＮＤモードではフレームメモリは必要ないが、ＮＯＮ−ＥＸＰＡＮＤモードではフレームメモリが必要となるが、フレームメモリは高価であるため、この数を減らすことが重要である。
この発明は、ＮＯＮ−ＥＸＰＡＮＤモードで必要最小限度のフレームメモリを備えたマルチシンク回路に関する。
【０００４】
【従来の技術】
従来は入力した信号の１フレーム分を、全てフレームメモリに書き込み（ライトサイクル）、書き込みが終わってから、第ｎ＋１フレームで第ｎフレームのデータを読み出す（リードサイクル）ということが行われてきた。
使用されるメモリは、主としてデュアルポートのＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕｔ）メモリで、これは書き込みポートと読み出しポートの双方をもっており、書き込みながら同時に読み出せるというメモリである。すなわち、第ｎフレームのデータを読み出しながら、それと同時に第ｎ＋１フレームのデータを書き込むことができる。
【０００５】
これは例えば、ＸＧＡのＬＣＤパネルをモニタにする場合、入力信号がＶＧＡまたはＳＶＧＡ（８００×６００）の時はその全てのデータをフレームメモリに書き込むことになる。
従って１ドットのデータがＲＧＢ各色８ｂｉｔの場合のフレームメモリの容量Ｎは
Ｎ＝８００×６００×８×３＝１１５２００００bit(＝１．３７Mbyte ）
Ｎをバイトで表すと１１５２００００／８＝１４４００００バイトとなる。ケーバイトに直すために２¹⁰＝１０２４で割って、１４４００００／１０２４＝１４０６．２５ｋバイトとなる。更にメガバイトに直すと、１４０６．２５／１０２４＝１．３７Ｍバイトとなる。このためフレームメモリとして５１２ｋＢ（ケーバイト）のＦＩＦＯメモリが３個必要になる。
【０００６】
【発明が解決しようとする課題】
フレームメモリは高価であるので、この発明はその容量を必要最小限に抑えようとするものである。
【０００７】
【課題を解決するための手段】
（１）請求項１の発明は、解像度がＨ₁ ×Ｖ₁ （Ｈ₁ は１画面の列数、Ｖ₁ は行数）の入力映像信号を、解像度がＨ₂ ×Ｖ₂ （しかし、Ｈ₂ ≧Ｈ₁ ，Ｖ₂ ≧Ｖ₁ とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路に関する。請求項１では特に、入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、デュアルポートのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリを用い、そのＦＩＦＯメモリの容量ＮをＮ≧Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）Ｈ₁ ａｂ（しかし、カラー表示の場合ａ＝３，モノクロ表示のときａ＝１とし、ｂは１画素のデータのビット数とする）に選定する。
【０００８】
（２）請求項２の発明では、前記（１）において、フレームメモリに書き込む入力映像信号のＸ＝Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）行毎にライトアドレスポインタをゼロアドレスにリセットし、フレームメモリにＸ行分のデータを書き込んだ時点で、リードサイクルを開始し、フレームメモリよりＸ行分のデータを読み出す毎にリードアドレスポインタをゼロアドレスにリセットする制御回路を設ける。
【０００９】
（３）請求項３の発明は、解像度がＨ₁ ×Ｖ₁ の入力映像信号を、解像度がＨ₂ ×Ｖ₂ （しかし、Ｈ₂ ≧Ｈ₁ ，Ｖ₂ ≧Ｖ₁ とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路に関する。請求項３では特に、入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、シングルポートの第１、第２ＦＩＦＯメモリを用い、第１ＦＩＦＯメモリの容量Ｎ₁ を、Ｎ₁ ≧Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）に、第２ＦＩＦＯメモリの容量Ｎ₂ を、Ｎ₂ ≧Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）にそれぞれ選定する。
【００１０】
（４）請求項４の発明は、前記（３）において、第１サイクルで、第１ＦＩＦＯメモリに映像信号のＸ＝Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）行分のデータを書き込み、第２サイクルで、第２ＦＩＦＯメモリに映像信号のＹ＝Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）行分のデータを書き込むと共に、第１ＦＩＦＯメモリのＸ行分のデータを読み出し、第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータを読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ₁ ／Ｖ₂ ）行分のデータを書き込み、第４サイクルで、第１ＦＩＦＯメモリよりＹ（Ｖ₁ ／Ｖ₂ ）行分のデータを読み出すと共に、第２ＦＩＦＯメモリにＹ（Ｖ₁ ／Ｖ₂ ）² 行分のデータを書き込み、以下同様に、第１、第２ＦＩＦＯメモリの書き込み／読み出しを行う制御回路を設ける。
【００１１】
【発明の実施の形態】
（Ａ）フレームメモリにデュアルポートＦＩＦＯメモリを用いる場合
（Ａ１）基本的な考え方
デュアルポートＦＩＦＯメモリは書き込みながら同時に読み出すことができるので、１フレーム分の全データを書き込み終わる前に読み出しを開始しても動作に問題はない。そこで、ある程度データを書き込んだら読み出しを開始して、新しいデータを書き込みながら、以前に書き込んだデータを読み出すようにする。読み出してしまえばそのデータは不要になるので、別のデータに書き代えられても表示には影響がない。このような制御をすれば、フレームメモリの容量を減らすことができる（図３）。ただし、このような制御でもライトアドレスポインタをリードアドレスポインタが追い越すことがないタイミングで読み出しを開始させなければならない。次にＶＧＡの入力信号をＸＧＡのＬＣＤに表示させることを例にとって説明する。
【００１２】
通常のＶＧＡの信号は垂直同期周波数６０Ｈｚ，水平同期周波数３２ｋＨｚ，ドットクロック２５ＭＨｚで、水平６４０ドット、垂直４８０ドットの信号である。
これをＸＧＡの信号、すなわち垂直同期周波数６０Ｈｚ，水平同期周波数５０ｋＨｚ，ドットクロック６５ＭＨｚで、水平１０２４ドット、垂直７６８ドットの信号に変換する。
【００１３】
図１のフレームメモリ１のライトサイクルは入力ドットデータの内の座標（０，０）のデータをライトアドレス０のメモリに書き込み、その後２５ＭＨｚのドットクロックが一つ入力する毎にライトアドレスを１つずつ増やして次々にデータを書き込んでゆく。ある時間にライトアドレスがどこにいるかを示すのがライトアドレスポインタである。
【００１４】
同様にリードサイクルは出力ドットデータの内の座標（０，０）のデータをリードアドレス０のメモリから読み出し、その後６５ＭＨｚのドットクロックが入力する毎にリードアドレスを一つずつ増やして次々にデータを読み出してゆく。ある時間にリードアドレスがどこにいるかを示すのがリードアドレスポインタである。ただし、６５ＭＨｚで連続的に読み出すのではなく、１水平期間内に６４０アドレス進めたら、次の水平期間の始まりまでリードアドレスポインタは止る。
【００１５】
今、第ｎ＋１フレームを書き込んでいる途中のある時刻Ｔ１でライトアドレスポインタがＸＷアドレスにあるものとする。この時ＸＷアドレスより小さいアドレスにはすでに第ｎ＋１フレームのデータが書き込まれているがＸＷアドレスより大きいアドレスにはまだ第ｎフレームのデータが残っている。
この時、リードアドレスポインタはＸＷアドレスより小さいアドレスのＸＲアドレスにいるものとする。
【００１６】
その後時刻Ｔ２になった時にはリードアドレスポインタがライトアドレスポインタを追い越したら、その時読み出したデータは第ｎフレームのデータになっている。
すなわち読み出したデータは始めは第ｎ＋１フレームのデータを読み出していたのがリードアドレスポインタがライトアドレスポインタを追い越してからは第ｎフレームのデータを読み出すことになる。そのためリードアドレスポインタがライトアドレスポインタを追い越すのは許されない。なお、ライトアドレスポインタよりもリードアドレスポインタの方が速いので、ライトアドレスポインタがリードアドレスポインタを追い越すのは考慮しなくてもよい。
（Ａ２）メモリ容量の算出
ここでは、前項の考え方を基に、フレームメモリの必要最小限のメモリ容量を算出する。
【００１７】
まず、入力する信号の解像度をＨ₁ 列×Ｖ₁ 行、ＬＣＤパネルの解像度をＨ₂ 列×Ｖ₂ 行とする。ただしＨ₁ ＜Ｈ₂ 、Ｖ₁ ＜Ｖ₂ とする。
この時、出力するべき水平同期信号は入力した水平同期信号のＶ₂ ／Ｖ₁ 倍の周波数になる。ＮＯＮ−ＥＸＰＡＮＤモードでは入力した１行分のデータはＬＣＤパネルの１行分に表示されるので、フレームメモリ１にＶ₁ 行書き込む時間にＶ₂ 行のデータが読み出される。従ってフレームメモリ１にＸ行分のデータを書き込んでから読み出しを開始して、Ｈ₁ ×Ｖ₁ 個のデータを書き込み終わった直後にＨ₁ ×Ｖ₁ 個のデータを読み出し終ればよい（図１Ｂ）。
【００１８】
このときのＸの値を求める。ライトサイクルではＸ行分のデータを書き込んだので、残りはＶ₁ −Ｘ行である。このＶ₁ −Ｘ行を書き込む時間と同じ時間でＶ₁ 行を読み出す。１行分を書き込む時間Ｔ_w で読み出しはＶ₂ ／Ｖ₁ 行を読み出すことができる。従って、１行分を読み出す時間はＴ_w ・Ｖ₁ ／Ｖ₂ となり、Ｖ₁ −Ｘ行の書き込み時間≦Ｖ₁ 行の読み出し時間であるから、
（Ｖ₁ −Ｘ）Ｔ_w ≦Ｖ₁ Ｔ_w ×Ｖ₁ ／Ｖ₂
従って（１）式が成立する。
【００１９】
（Ｖ₁ −Ｘ）Ｖ₂ ／Ｖ₁ ≦Ｖ₁ …（１）
これを解いて（２）式を得る。
Ｘ≧Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ） …（２）
１行分のデータを書き込むのにＨ₁ ×ａ（カラー表示のときａ＝３、モノクロ表示のときａ＝１）アドレスが必要であるから、メモリに必要な全容量ＮはＲ，Ｇ，Ｂの各１ドットのデータのビット数をｂとすれば、（３）式となる。
【００２０】
Ｎ≧Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）Ｈ₁ ａｂ …（３）
よって必要最小なメモリの量は
Ｎ＝Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）Ｈ₁ ａｂ …（４）
である。このＮを、ａ＝３，ｂ＝８として従来例と同様に計算すれば、
ＶＧＡの場合：
Ｘ＝４８０×（１−４８０／７６８）＝１８０
Ｎ＝ＸＨ₁ ａｂ＝180 ×640 ×８×３＝2764800bit（＝337.5 kbyte)
ＳＶＧＡの場合：
Ｘ＝６００×（１−６００／７６８）＝１３１．２５
Ｎ＝ＸＨ₁ ａｂ＝131.25×800 ×８×３＝2520000bit（＝307.6 kbyte)
であり、従来必要であったメモリの１／４でよい。
（Ａ３）メモリの制御タイミング
前項で検討したように図１Ａのメモリ１を制御するタイミングを図１Ｂに示す。メモリの全容量はＸ行分のデータ量に等しいので、Ｘ行毎に０アドレスに戻り、書き込む動作を繰り返せばよい。
【００２１】
メモリからの読み出しはＸ行分のデータの書き込みが終わってから、読み出しを開始し、Ｘ行毎に０アドレスに戻り、読み出す動作を繰り返せばよい。但し、ここで述べたＸの値は（２）式の等号で与えられる。
（Ｂ）フレームメモリにシングルポートＦＩＦＯメモリを用いる場合
これまではフレームメモリ１に書き込み、読み出しが同時にできるデュアルポートＦＩＦＯメモリを使うものとして考えてきたが、書き込み、読み出しを同時にできないシングルポートＦＩＦＯメモリを使う場合もあり得る。この時のメモリ容量を以下で求める。この時はリード／ライトを同時にはできないので、図２に示すようにＦＩＦＯメモリが２個必要になるので、２つのメモリのそれぞれの値を計算する。
（Ｂ１）メモリの制御タイミング
（Ａ２）と同様に入力する信号の解像度をＨ₁ ×Ｖ₁ 、ＬＣＤパネルの解像度をＨ₂ ×Ｖ₂ としてメモリ制御タイミングを考察する。
【００２２】
メモリはシングルポートなので、書き込むか読み出すかのどちらかしかできない。そこで２個のメモリを用いて一方が書き込み中に他方が読み出すようにする。
２つのメモリをメモリ１−１、１−２、メモリ１−１に書き込むことのできる行数をＸ、メモリ１−２に書き込むことのできる行数をＹとする。
【００２３】
（Ａ₁ サイクル）メモリ１−１にＸ行分書き込み、メモリ１−２は何もしない。
（Ａ₂ サイクル）メモリ１−１にＸ行分書き込んだら、メモリ１−２にＹ行分の書き込みを開始する。メモリ１−２にＹ行分のデータを書き込み終わるのと同時にメモリ１−１からＸ行分のデータを読み出し終わるようにする。
【００２４】
（Ａ₃ サイクル）メモリ１−１がＸ行分の読み出しを終えたら、メモリ１−１は書き込みを開始する。同時にメモリ１−２からＹ行分の読み出しを開始する。
（Ａ₄ サイクル）メモリ１−２がＹ行分の読み出しを終えると同時にメモリ１−１から読み出しを始め、メモリ１−２は書き込みを開始する。
このように、片方が読み出しを終えたら、リード／ライトを入れ替えるというサイクルを繰り返す。但し、この時１行分データの読み出しに要する時間は１行分のデータの書き込みに要する時間Ｔ_w のＶ₁ ／Ｖ₂ 倍なので、どちらかのメモリに書き込める行数は１サイクル毎にＶ₁ ／Ｖ₂ 倍されることになる。
（Ｂ２）メモリ容量の算出
（Ｂ１）のような制御を繰り返した時のＸとＹの値を計算する。メモリ１−２が最初の書き込みを終えたあとではリード／ライトが切り替わる毎に書き込むことができる行数はＶ₁ ／Ｖ₂ 倍されるのであるから、このＡ_n サイクル目で書き込むことのできる行数はＹ（Ｖ₁ ／Ｖ₂ ）^n-2 行である。
【００２５】
よって、Ａ_n サイクルの終わりまでに書き込んだ行数の総和Ｍは（４）式となる。
Ｍ＝Ｘ＋ＹΣ ₀ ^n-2 （Ｖ₁ ／Ｖ₂ ）^n-2 …（４）
このサイクルを無限に繰り返して全部でＶ₁ 行書き込めればよいので、（４）式は（５）式に変形できる。
【００２６】
Ｖ₁ ≦Ｘ＋Ｙ＋Ｙ（Ｖ₁ ／Ｖ₂ ）＋Ｙ（Ｖ₁ ／Ｖ₂ ）² ＋Ｙ（Ｖ₁ ／Ｖ₂ ）³
＋・・・＝Ｘ＋ＹＶ₂ ／（Ｖ₂ −Ｖ₁ ） …（５）
（５）式をさらに変形して（６）式とする。
Ｙ≧Ｖ₁ （Ｖ₂ −Ｖ₁ ）／Ｖ₂ −（Ｖ₂ −Ｖ₁ ）Ｘ／Ｖ₂ …（６）
さらに最初にメモリ１−２に書き込まれたＹ行分のデータを読み出すＡ₃ サイクル間に、メモリ１−１にはＹ（Ｖ₁ ／Ｖ₂ ）行分のデータを書き込まなければならないので、メモリ１−１の全行数ＸはＡ₃ サイクルで書き込む行数Ｙ（Ｖ₁ ／Ｖ₂ ）以上でなければならない。即ち、Ｘ≧Ｙ（Ｖ₁ ／Ｖ₂ ）である。よって（７）式が成立する。
【００２７】
Ｙ≦Ｘ（Ｖ₂ ／Ｖ₁ ） …（７）
（６）、（７）式を同時に満足するＸとＹは図４の斜線部の領域である。
Ａ₂ サイクルを考えると、メモリ１−２にＹ行分のデータを書き込む時間内にメモリ１−１のＸ行分のデータを読み出さなければならないので、１行分の入力信号を書き込む時間をＴ_w とすれば、
ＸＴ_w （Ｖ₁ ／Ｖ₂ ）≦ＹＴ_w
∴ Ｙ≧Ｘ（Ｖ₁ ／Ｖ₂ ） …（８）
（６），（７），（８）式を同時に満足する領域は図４の点線の領域となる。
【００２８】
このＸとＹからＸ＋Ｙが最小になるように決める。直線Ｘ＋Ｙ＝Ｋ（一定）を図４に描いた場合、破線のような直線が描かれる。このような直線はＫの値によって無数にあるが、その中でＫが最小になる直線はＡ点を通る直線である。
従って、求めるＸ、Ｙの値は（６）、（７）式を等式として連立方程式をとけば求められる。（６）、（７）式を等式として（９）、（１０）式を得る。
【００２９】
Ｙ＝Ｖ₁ （Ｖ₂ −Ｖ₁ ）／Ｖ₂ −（Ｖ₂ −Ｖ₁ ）Ｘ／Ｖ₂ …（９）
Ｙ＝Ｘ（Ｖ₂ ／Ｖ₁ ） …（10）
これを解いて（１１）、（１２）式を得る。
Ｘ＝Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²） …（11）
Ｙ＝Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²） …（12）
よってメモリ１−１に必要な容量Ｎ₁ 、メモリ１−２に必要な容量Ｎ₂ はそれぞれ（１３）、（１４）式で与えられる。
【００３０】
Ｎ₁ ＝Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）…（13）
Ｎ₂ ＝Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）…（14）
ａ＝３，ｂ＝８としてメモリ量を計算する。
【００３１】
ＶＧＡの場合：
Ｘ＝480²×(768-480)/(768²+768 ×480-480²)=91.1388
Ｎ₁ ＝ＸＨ₁ ａｂ＝91.1388 ×640 ×３×８＝1399893bit(=170.9kB)
Ｙ＝480 ×768 ×(768-480)/(768²+768 ×480-480²)=145.8
Ｎ₂ ＝ＹＨ₁ ａｂ＝145.8 ×640 ×３×８＝2239488bit(=273.3kB)
ＳＶＧＡの場合：
Ｘ＝600²×(768-600)/(768²+768 ×600-600²)=87.5731
Ｎ₁ ＝ＸＨ₁ ａｂ＝87.5731 ×800 ×３×８＝1681404bit(=205.2kB)
Ｙ＝600 ×768 ×(768-600)/(768²+768 ×600-600²)=112.093
Ｎ₂ ＝ＹＨ₁ ａｂ＝112.093 ×800 ×３×８＝2152197bit(=262.7kB)
となる。
【００３２】
この結果からＶＧＡ，ＳＶＧＡのどちらもできるようにするためには、メモリ１−１に２０５．２ｋＢ、メモリ１−２には２７３．３ＫｋＢが必要であるように見えるが、実際にはメモリ１−１が２０５．２ｋＢ、メモリ１−２は２６２．７ｋＢでよい。
その理由はメモリ１−１が２０５．２ｋＢなので、ＶＧＡの１０９．４４行分をリードライトでき、メモリ１−２が２６２．７ｋＢなのでＶＧＡの１４０．１１行分をリードライトできる。この値はＸ＝１０９．４４、Ｙ＝１４０．１１、Ｖ₁ ＝４８０、Ｖ₂ ＝７６８とした時の（６）、（７）、（８）式を満足するからである。
（Ｃ）その他
今まで考えてきたような制御をすることで、（Ａ），（Ｂ）いずれのメモリを用いても、メモリ使用量を最小にできる。しかし現実には、メモリの容量は１Ｍｂｉｔや５１２ｋｂｉｔと言った２^N で表わされる値になる。その時は（４）式や（１３）、（１４）式で表わされる値より大きく、一番近い値のメモリを選択すればよい。また、たとえば、メモリ１−１に２５６ｋＢ、メモリ１−２にも２５６ｋＢを用いると、ＶＧＡ、ＳＶＧＡの各パラメータを、（６）、（７）、（８）式に代入して成立し、これでも実用範囲内であることがわかる。従来技術の１／３のメモリで済む。
【００３３】
これまで、ＬＣＤを例として説明してきたが、ＬＣＤに限らず、プラズマディスプレイやエレクトロルミネッセンスといった、ドットマトリクス表示器であっても、本発明の効果が変わらないことは、言うまでもない。
【００３４】
【発明の効果】
この発明では、フレームメモリとしてデュアルポートのＦＩＦＯメモリまたはシングルポートの第１、第２ＦＩＦＯメモリを用い、それらの容量を必要最小限度に押さえることができる。これにより従来必要としたメモリ容量の例えば１／４〜１／３程度で済み、大幅な経済化を行える。
【図面の簡単な説明】
【図１】Ａは請求項１の実施例を示すブロック図、ＢはＡの入出力信号のタイミングチャート。
【図２】Ａは請求項３の実施例を示すブロック図、ＢはＡの入出力信号のタイミングチャート。
【図３】請求項１の発明の考え方を説明するためのフレームメモリのライトデータ、リードデータのタイミングチャート。
【図４】図２のフレームメモリ１−１、１−２に書き込む映像信号の行数Ｘ，Ｙ間の関係を示すグラフ。
【図５】液晶モニタ装置のＥＸＰＡＮＤモードとＮＯＮ−ＥＸＰＡＮＤモードを説明するための図。

Claims (4)

1. 解像度がＨ₁ ×Ｖ₁ （Ｈ₁ は１画面の列数、Ｖ₁ は行数）の入力映像信号を、解像度がＨ₂ ×Ｖ₂ （しかし、Ｈ₂ ≧Ｈ₁ ，Ｖ₂ ≧Ｖ₁ とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路において、
   入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、デュアルポートのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリを用い、
   そのＦＩＦＯメモリの容量ＮをＮ≧Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）Ｈ₁ ａｂ（しかし、カラー表示の場合ａ＝３，モノクロ表示のときａ＝１とし、ｂは１画素のデータのビット数とする）に選定することを特徴とするモニタ装置のマルチシンク回路。
2. 請求項１において、前記フレームメモリに書き込む入力映像信号のＸ＝Ｖ₁ （１−Ｖ₁ ／Ｖ₂ ）行毎にライトアドレスポインタをゼロアドレスにリセットし、
   前記フレームメモリに前記Ｘ行分のデータを書き込んだ時点で、リードサイクルを開始し、
   前記フレームメモリより前記Ｘ行分のデータを読み出す毎にリードアドレスポインタをゼロアドレスにリセットする制御回路を設けたことを特徴とするモニタ装置のマルチシンク回路。
3. 解像度がＨ₁ ×Ｖ₁ の入力映像信号を、解像度がＨ₂ ×Ｖ₂ （しかし、Ｈ₂ ≧Ｈ₁ ，Ｖ₂ ≧Ｖ₁ とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路において、
   入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、シングルポートの第１、第２ＦＩＦＯメモリを用い、
   第１ＦＩＦＯメモリの容量Ｎ₁ を、Ｎ₁ ≧Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）に、第２ＦＩＦＯメモリの容量Ｎ₂ を、Ｎ₂ ≧Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）Ｈ₁ ａｂ／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）にそれぞれ選定することを特徴とするモニタ装置のマルチシンク回路。
4. 請求項３において、
   第１サイクルで、第１ＦＩＦＯメモリに映像信号のＸ＝Ｖ₁ ²（Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）行分のデータを書き込み、
   第２サイクルで、第２ＦＩＦＯメモリに映像信号のＹ＝Ｖ₁ Ｖ₂ （Ｖ₂ −Ｖ₁ ）／（Ｖ₂ ²＋Ｖ₁ Ｖ₂ −Ｖ₁ ²）行分のデータを書き込むと共に、第１ＦＩＦＯメモリの前記Ｘ行分のデータを読み出し、
   第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータを読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ₁ ／Ｖ₂ ）行分のデータを書き込み、
   第４サイクルで、第１ＦＩＦＯメモリよりＹ（Ｖ₁ ／Ｖ₂ ）行分のデータを読み出すと共に、第２ＦＩＦＯメモリにＹ（Ｖ₁ ／Ｖ₂ ）² 行分のデータを書き込み、
   以下同様に、第１、第２ＦＩＦＯメモリの書き込み／読み出しを行う制御回路を設けたことを特徴とするモニタ装置のマルチシンク回路。

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