JP3997109B2 - Ｅｌ素子駆動回路及び表示パネル - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電流を注入して発光するエレクトロルミネッセンス素子の駆動回路に関するものである。
【０００２】
【従来の技術】
エレクトロルミネッセンス素子（以後ＥＬ素子と言う）は、ＥＬ素子を含む画素表示回路をマトリクス状に複数配置した表示パネル型画像表示システム（以後表示パネルと言う）等に応用されている。一般に表示パネルは大面積であり単結晶シリコン基板上に形成できない為、ガラス基板上に形成された薄膜トランジスタ（ＴＦＴ）プロセスで形成される。
【０００３】
このＥＬ素子の駆動回路には、主に電圧設定方式と電流設定方式との２つの方式が存在する。
【０００４】
〔電圧設定方式〕
先ず図９を用いて電圧設定方式を説明する。図９は従来の電圧設定方式による画素表示回路の回路図である。
【０００５】
映像信号を入力するための信号供給線Ｖｉｄｅｏは制御パルスＰ６によってゲート電極が制御されたＭＯＳトランジスタＭ１５（本明細書中ではＭＯＳトランジスタをＭの略記号にて表す）のソース電極（Ｍ１５／Ｓ）（本明細書中ではＭＯＳトランジスタのソース電極を／Ｓ、ドレイン電極を／Ｄ、ゲート電極を／Ｇの略記号にて表す）に入力され、Ｍ１５のドレイン電極（Ｍ１５／Ｄ）はコンデンサーＣ２に接続される。コンデンサーＣ２の他端は電源ＶＣＣに一端が接続されたコンデンサーＣ１に接続されるとともに、ソース電極が電源ＶＣＣに接続されたＭ１のゲート電極（Ｍ１／Ｇ）と制御パルスＰ５によってゲートが制御されたＭ１７／Ｓに接続される。Ｍ１／Ｄ及びＭ１７／Ｄはゲートが制御パルスＰ４で制御されたＭ１６／Ｓに接続され、Ｍ１６／ＤはＥＬ素子の電流注入端子に接続され、ＥＬ素子の他端は接地ＧＮＤに接続される。
【０００６】
表示パネルにおいて画素表示回路１は多数配列され、例えばＱＶＧＡ（３２０×２４０）の場合、信号供給線Ｖｉｄｅｏは２４０個の画素表示回路１に引き回され接続され、制御パルスＰ４〜Ｐ６は３２０個の画素表示回路１に引き回され接続される。
【０００７】
図９の画素表示回路１の動作を図１０のタイムチャートを使用して説明する。図１０（ａ）〜（ｅ）は、各々、信号供給線Ｖｉｄｅｏ、制御パルスＰ４、制御パルスＰ５、制御パルスＰ６及びＭ１／Ｇの電圧状態を示す。
【０００８】
（時刻ｔ０以前において）
信号供給線Ｖｉｄｅｏの電圧は一行前の画素表示回路１の発光設定を行う信号レベルＶｖ（ｎ−１）であり、Ｐ４＝Ｌ、Ｐ５＝Ｈ、Ｐ６＝ＨからＭ１５＝ＯＦＦ、Ｍ１６＝ＯＮ、Ｍ１７＝ＯＦＦであり、Ｍ１／Ｇの電圧は該当画素表示回路１が前回制御されてコンデンサーＣ１に充電された電圧Ｖｄ＃に保持されており、この電圧Ｖｄ＃によって決定される電流がＥＬ素子に注入されＥＬ素子は発光している。
【０００９】
（時刻ｔ０において）
Ｐ４＝Ｈ、Ｐ６＝ＬになりＭ１５＝ＯＮ、Ｍ１６＝ＯＦＦになる。続いて信号供給線Ｖｉｄｅｏを黒レベルＶｂｋ（最大電圧）にし、続いてＰ５＝ＬにしてＭ１７＝ＯＮにする。この時点においてＭ１は自己放電状態になり、コンデンサーＣ１の電圧は放電されＭ１／Ｇの電圧は上昇する。
【００１０】
ところでＭＯＳトランジスタの電流電圧特性は１）式の五極管特性で概略示すことができる。
【００１１】
【数１】

【００１２】
ここで、Ｉｄｓはドレイン電流、ｋは駆動計数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはしきい値電圧である。
【００１３】
１）式から理解できるようにＶｇｓ＝Ｖｔｈに近づくとＩｄｓは小さくなるため、Ｍ１の自己放電動作は弱くなる。従ってＭ１／Ｇは図１０（ｅ）に示すようにＶｔｈに漸近する。さらにコンデンサーＣ２は端子間電圧が（Ｖｃｃ−Ｖｔｈ−Ｖｂｋ）になるように放電される。
【００１４】
（時刻ｔ１において）
Ｐ５＝ＨとなるためＭ１７＝ＯＦＦになり、続いてＰ４＝ＬとなるためＭ１６＝ＯＮになり、続いて信号供給線Ｖｉｄｅｏを所望レベルＶｖ（ｎ）下降させてＭ１／Ｇの電圧を２）式で示される電圧ｄｖ（ｎ）だけ下降させる。
【００１５】
【数２】

【００１６】
２）式中では、Ｃ１、Ｃ２は、コンデンサーＣ１、Ｃ２の電気容量を表している。
【００１７】
ｄｖ（ｎ）はＶｖ（ｎ）の遷移速度に基本的に依存しない。ｄｖ（ｎ）は１）式のΔＶに相当しこれによってトランジスタＭ１は電流をＥＬ素子に注入する。
【００１８】
（時刻ｔ２において）
Ｐ６＝ＨとなるためＭ１５＝ＯＦＦになり、引き続き該当トランジスタＭ１は電流をＥＬ素子に注入して発光動作を次回の発光設定動作まで持続する。時刻ｔ２以降は次行の画素表示回路１に対して同様な発光設定動作を行う。
【００１９】
以上述べた図９の画素表示回路１の発光設定動作においては、一旦Ｍ１／ＧをＶｔｈ電圧である黒レベルにリセットしてから設定電圧Ｖｖを入力し、２）式で示される駆動電流を発生する誤差電圧ｄｖ（ｎ）をＭ１／Ｇに設定できる。このため表示パネルの各画素表示回路１内の各トランジスタＭ１のＴＦＴプロセスによって助長されるＶｔｈのバラツキ及び配線抵抗による各電源ＶＣＣの電位変動に影響されること無くＥＬ素子への注入電流を設定できる。
【００２０】
〔電流設定方式〕
次に図６を用いて電流設定方式を説明する。図６は従来の電流設定方式による画素表示回路の回路図である。
【００２１】
信号供給線Ｖｉｄｅｏには、入力映像電圧信号を信号供給回路によって電流信号に変換した映像信号電流が入力される。信号供給線Ｖｉｄｅｏはゲートが制御パルスＰ２で制御されたＭ４／Ｓに接続され、Ｍ４／Ｄはソース電極が電源ＶＣＣに接続されたＭ２／Ｄとゲートを制御パルスＰ１で制御されたＭ３／Ｓとに接続される。Ｍ２／Ｇは一端を電源ＶＣＣに接続されたコンデンサーＣ１とＭ３／Ｄとソース電極が電源ＶＣＣに接続されたＭ１／Ｇとに接続される。Ｍ１／ＤはＥＬ素子の電流注入端子に接続され、ＥＬ素子の他端は接地ＧＮＤされる。
【００２２】
図６の画素表示回路１の動作を図７のタイムチャートを使用して説明する。図７（ａ）〜（ｄ）は、各々、信号供給線Ｖｉｄｅｏに供給される電流映像信号、制御パルスＰ１、制御パルスＰ２、Ｍ１／Ｇ電圧を示す。
【００２３】
（時刻ｔ０以前において）
信号供給線Ｖｉｄｅｏには一行前の画素表示回路１への設定電流Ｉｄ（ｎ−１）になっており、また、Ｐ１＝Ｈ、Ｐ２＝ＬからＭ３＝ＯＦＦ及びＭ４＝ＯＦＦになっている。またＭ１／Ｇには前回発光設定動作によって決定された電圧Ｖｄ＃（ｎ）が電源ＶＣＣから与えられており、Ｖｄ＃（ｎ）によって決定されるＭ１からの出力電流が該当ＥＬ素子に注入され発光している。
【００２４】
（時刻ｔ０において）
信号供給線Ｖｉｄｅｏは図６の該当画素表示回路１の発光設定をする電流Ｉｄ（ｎ）に変化するとともに、Ｐ１＝Ｌ、Ｐ２＝ＨからＭ３＝ＯＮ及びＭ４＝ＯＮに変化する。このため信号供給線Ｖｉｄｅｏに供給された電流Ｉｄ（ｎ）はＭ２に供給され、Ｍ２は１）式を満たすようにＭ２／Ｇ電圧が変化し、コンデンサーＣ１が充電され図７（ｄ）の様にここに接続されているＭ１／Ｇが電圧Ｖｄ＃（ｎ）から電圧Ｖｄ（ｎ）になる変化を開始し、時刻ｔ１までに終了する。
【００２５】
（時刻ｔ１において）
Ｐ１＝ＨよりＭ３＝ＯＦＦに変化し、コンデンサーＣ１の充電動作は停止するため、Ｍ１／Ｇは電圧Ｖｄ（ｎ）のまま保持状態になる。
【００２６】
（時刻ｔ２において）
Ｐ２＝ＬよりＭ４＝ＯＦＦに変化してトランジスタＭ２への電流供給は無くなるため、Ｍ２／Ｇに加えられている電圧Ｖｄ（ｎ）のため発生するＭ２の出力電流によりＭ２／Ｄは急速に電位上昇し電源ＶＣＣになる。このときＭ２は抵抗動作領域になりＭ２の出力電流は無くなりこの状態で安定する。このときＭ１／Ｇ電圧は変化が起こらず電圧Ｖｄ（ｎ）のままであり、次回の発光設定動作まで電圧Ｖｄ（ｎ）によって決定されるトランジスタＭ１からの出力電流がＥＬ素子に注入されこの条件の発光を持続する。
【００２７】
（時刻ｔ２以降において）
信号供給線Ｖｉｄｅｏは次行の画素表示回路１を発光設定する設定電流Ｉｄ（ｎ＋１）に変化するとともに、該当画素表示回路１においてはＰ１＝Ｈ及びＰ２＝Ｌのまま次回の発光設定動作まで変化しない。そして次行の画素表示回路１の発光設定動作が同様に開始される。
【００２８】
以上説明した電流設定方式においても、表示パネルが例えばＱＶＧＡ（３２０×２４０）の場合、信号供給線Ｖｉｄｅｏは２４０個の画素表示回路１に引き回され接続され、制御パルスＰ１、Ｐ２は３２０個の画素表示回路１に引き回され接続される。電流設定方式の場合、各画素表示回路１におけるトランジスタＭ１とＭ２の駆動特性を相対的に確保できた場合、各トランジスタの遷移電圧Ｖｔｈ及び１）式における駆動係数ｋの絶対値バラツキの影響を受けずに論理的にＥＬ素子への注入電流を設定できる。各画素表示回路１のトランジスタＭ１とＭ２の駆動特性を相対的に確保することは２つのトランジスタが近接して配置されることによってＴＦＴプロセスにおいても比較的容易に実現できる。このため電流設定方式によれば基本的には小電流から広いＤレンジで設定でき、均一化した高品位の画像を表示パネルに表示できる。
【００２９】
【発明が解決しようとする課題】
しかしながら、従来のＥＬ素子を駆動する図９に示す電圧駆動方式及び図６に示す電流駆動方式は以下に示す課題をもっている。
【００３０】
〔図９の電圧駆動方式の課題〕
課題１（トランジスタの駆動係数ｋのバラツキ）
１）式から理解できるようにＭＯＳトランジスタの出力電流Ｉｄｓは各画素表示回路１において変動する駆動係数ｋによって決定されているため、表示パネルの各画素の発光レベルを均一化することが困難である。そして発光レベルを均一化するためには難しいＴＦＴプロセスの改良に依存しなければならない。
【００３１】
課題２（ホワイトバランスの確保）
また発光電流は誤差電圧Δｖの２乗で決定される為、ＲＧＢの発光エネルギーのバランスによるホワイトバランス調整が難しいとともに、ドリフトに敏感であり表示画像の重要要素であるホワイトバランスを保証するのが難しい。
【００３２】
課題３（Ｖｔｈ電圧へのリセット期間の確保）
さらに、画素表示回路１内のＭ１／ＧのＶｔｈへのリセット動作期間（ｔ０〜ｔ１）は、完全にリセット動作するためには長い時間を必要とする。なぜならば、Ｍ１／ＧがＶｔｈに漸近するほどトランジスタＭ１の自己放電動作が弱まる為である。このため微小発光領域の発光設定が難しく、画像の階調性を確保するのが難しく、高画質表示パネルを実現するのが難しい。
【００３３】
〔図６の電流駆動方式の課題〕
例えばＱＶＧＡ表示パネルのサイズが２インチの場合、各色のＥＬ素子の最大所望注入電流は１００ｎＡ〜２００ｎＡ程度の微小電流であり、またコントラストを確保する為の最小所望電流は１ｎＡ以下の極小電流を必要としており信号供給線Ｖｉｄｅｏにこの微小電流〜極小電流を供給する必要がある。ところで１）式で示されるＭＯＳトランジスタ特性式を変形すると、３）式になる。
【００３４】
【数３】

【００３５】
信号供給線Ｖｉｄｅｏの電位を決定する画素表示回路１のトランジスタＭ２の動抵抗ｒｅは、本発明者が経験しているＴＦＴプロセスにおいてｒｅ（１００ｎＡ）≒１ＭΩ、ｒｅ（１ｎＡ）≒１０ＭΩと言う非常に高抵抗になる。
【００３６】
課題４（信号供給線Ｖｉｄｅｏへのノイズ混入）
前述したように信号供給線Ｖｉｄｅｏは多数の画素表示回路１と引き回されながら接続される為、このような高抵抗線には外乱ノイズが容易に混入する。前述のように図７（ｅ）は信号供給線Ｖｉｄｅｏにノイズが混入した場合のＭ１／Ｇ電圧の様子を示している。
【００３７】
時刻ｔ０〜ｔ１以外の期間ではＭ３＝ＯＦＦなので該当画素表示回路１のＭ１／Ｇに信号供給線Ｖｉｄｅｏが接続されずノイズ混入は無い。しかし時刻ｔ０〜ｔ１においてはＭ３＝ＯＮ及びＭ４＝ＯＮなのでＭ１／Ｇにはノイズが混入する。このため時刻ｔ１の時Ｍ３＝ＯＦＦに変化してＭ１／Ｇ電圧が保持状態に移行したとき電圧Ｖｄ（ｎ）がノイズ混入がないときの所望値に対して電圧ΔＶｄの誤差が生じることになる。これにより、トランジスタＭ１は所望出力電流からずれた出力電流をＥＬ素子に注入していまい当然発光量もずれてしまう。
【００３８】
ノイズは管理できるものでないから各画素表示回路１におけるノイズ混入による発光量ずれも異なるので安定した表示画像が得られない。またノイズ混入による影響もＲＧＢ映像信号が小さい場合に顕著になり、さらに画像のＳ／Ｎ悪化をもたらす。
【００３９】
ＥＬ素子が必要とする注入電流は小さく、一般に駆動能力の低い（駆動係数ｋが小さい）ＴＦＴプロセスにおいても駆動誤差電圧（Ｖｇｓ−Ｖｔｈ）は遷移電圧Ｖｔｈの１／１０程度であり、ノイズ混入によるＭ１／Ｇ電圧の誤差は大きな影響を及ぼすことになる。このため電流設定方式においては表示パネルを外乱ノイズから隔離する必要があるが、表示パネルの発光面をシールドすることは難しい。
【００４０】
また信号供給線Ｖｉｄｅｏの抵抗値を抑える為、画素表示回路１のトランジスタＭ２のサイズを大きくして設定電流Ｉｄｓを大きくしてＭ２の動抵抗値ｒｅを抑えることが考えられるが、３）式より、設定電流Ｉｄｓを１０倍に増やしてもｒｅは１／√１０にしかならない。またこの方法では画素サイズが制限された表示パネル用の画素表示回路１には大きなトランジスタＭ２を搭載できず、特に消費電流を抑える必要がある小型表示パネルでは解決法にならない。
【００４１】
本発明は上記課題に鑑みなされたものであり、これらの課題を解決することが可能となるＥＬ素子駆動回路、及びそれを備えた表示パネルを提供することを目的とするものである。
【００４２】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、
注入電流で発光動作するエレクトロルミネッセンス（ＥＬ）素子を発光させるＥＬ素子駆動回路において、
ＥＬ素子と、第１、第２及び第３のトランジスタと、コンデンサーと、第１、第２及び第３のスイッチと、を少なくとも備え、
前記第１トランジスタと第２トランジスタとは、第１主電極同士及びゲート電極同士が互いに接続され、
前記コンデンサーは、前記第１トランジスタの第１主電極とゲート電極との間に接続され、
前記ＥＬ素子は、前記第１トランジスタの第２主電極に接続され、
前記第１スイッチは、前記第２トランジスタの第２主電極とゲート電極との間に接続され、
前記第２スイッチは、前記ＥＬ素子への注入電流を規定する信号電流を供給するための信号供給線と前記第２トランジスタの第２主電極との間に接続され、
前記第３トランジスタは、第１主電極が電源に接続され、第２主電極が前記第１トランジスタの第１主電極に接続され、第１主電極と第２主電極との間の電位差により所定の方向に電流が流れるようにゲート電極と第１主電極又は第２主電極とが短絡され、
前記第３スイッチは、電源と前記第１トランジスタの第１主電極との間に接続され、
前記第１スイッチ及び第２スイッチが短絡されているときに前記第３スイッチを開放させ、第１スイッチ及び第２スイッチが開放しているときは前記第３スイッチを短絡させるように構成されていることを特徴とするＥＬ素子駆動回路である。
【００４３】
上記課題を解決するための第２の発明は、上記第１の発明のＥＬ素子駆動回路をマトリクス状に複数接続したことを特徴とする表示パネルである。
【００４４】
本発明は、上記第１の発明において、
前記ＥＬ素子駆動回路が少なくとも画素表示回路と信号供給回路とを含み、
前記画素表示回路は、前記ＥＬ素子と、前記第１及び第２のトランジスタと、前記コンデンサーと、前記第１、第２及び第３のスイッチと、を含み、さらに第４のスイッチを備えた回路であり、
前記信号供給回路は、前記第３のトランジスタを含み、
前記画素表示回路と前記信号供給回路とは、少なくともノイズ抑制線と前記信号供給線とにより接続され、
前記第３トランジスタの第２主電極と前記第１トランジスタの第１主電極とは、前記ノイズ抑制線と前記第４スイッチとを介して接続され、
前記第１スイッチ及び第２スイッチが短絡されているときに前記第３スイッチを開放し前記第４スイッチを短絡し、第１スイッチ及び第２スイッチが開放しているときは前記第３スイッチを短絡し前記第４スイッチを開放させるように構成されていることをその好ましい態様として含むものである。
【００４５】
上記課題を解決するための第３の発明は、
少なくとも、上記画素表示回路と信号供給回路とを備える発明に記載のＥＬ素子駆動回路を複数含み、画素表示回路はマトリクス状に接続され、該マトリクス状に接続された画素表示回路のうち１ラインに属する画素表示回路を１組として、各組の画素表示回路を各組毎に１つずつ配置された信号供給回路のそれぞれに共通に接続したことを特徴とする表示パネルである。
【００４６】
【発明の実施の形態】
（実施の形態１）
図１は本発明のＥＬ素子駆動回路の実施形態１を示す回路図である。本形態においては、電圧として入力された映像信号ＰＩＣを映像電流信号に変換する信号供給回路２と画素表示回路１とに分かれた構成となっており、本発明における第１の発明の回路構成が画素表示回路１に含まれた形態となっているが、本発明の形態はこれに限られるものではない。
【００４７】
ここで、図１の構成を説明する前に、表示パネルにおいて電流設定方式を使用した場合の構成例を説明する。
【００４８】
〔電流設定方式の表示パネルの構成〕
図８は電流設定方式による表示パネルの全体ブロック図である。図８において、１は画素表示回路、２は信号供給回路、３はサンプルホールド回路、４は水平（列）走査シフトレジスタ、５はパルス発生回路、６は基準電流発生回路、７は垂直（行）走査シフトレジスタ、８は入力回路、Ｖｉｄｅｏは信号供給線であり、ＳＫは画素クロック信号、ＳＰは水平（列）開始信号、ＶＲ、ＶＧ、ＶＢはＲＧＢ各色の基準電流設定電圧、ＬＫは垂直（行）走査クロック信号である。
【００４９】
入力映像電圧信号はＲＧＢ信号であり、ＲＧＢ各画素ごとに発光設定する為、各サンプルホールド回路３に入力される。画素クロックＳＫは入力回路８を介して１番目の水平（列）シフトレジスタ４に入力される。垂直（行）走査クロックＬＫは入力回路８を介して、パルス発生回路５と垂直（行）走査シフトレジスタ７群の１番目に入力されるとともに信号供給回路２群に入力される。垂直（行）走査クロックＬＫはパルス発生回路５において奇数行／偶数行を識別するために２分周されてサンプルホールド回路３群に入力される。水平（列）シフトレジスタ４は図のようにＲＧＢ各組に１つ配置される。水平（列）開始信号ＳＰは入力回路８を介してパルス発生回路５に入力され、２本の水平（列）開始信号に変換され水平（列）シフトレジスタ４群に入力される。
【００５０】
サンプルホールド回路３は、順次入力されるＲＧＢ映像電圧信号に対処する為、２個のサンプルホールド回路を内蔵して、奇数行用の映像信号入力時は１番目のサンプルホールド回路はサンプル動作して２番目のサンプルホールド回路がホールド動作し、偶数行用の映像信号入力時は２番目のサンプルホールド回路はサンプル動作して１番目のサンプルホールド回路がホールド動作し、常にＲＧＢ映像情報を出力できるようにしておく。
【００５１】
各サンプルホールド回路３のＲＧＢ出力映像信号ＰＩＣは各信号供給回路２に入力される。ＲＧＢ基準電流設定電圧ＶＲ、ＶＧ、ＶＢは基準電流発生回路６に入力され、各色用の基準電流ＩｏＲ、ＩｏＧ、ＩｏＢを発生する為のバイアス電圧ＶｂＲ、ＶｂＧ、ＶｂＢを発生して各色の各信号供給回路２群に入力して、基準電流ＩｏＲ、ＩｏＧ、ＩｏＢを各信号供給回路２で発生させる。このように基準電流を各色ごとに設定する理由は、ＥＬ素子の電流発光変換特性がＲＧＢ各色で異なることが一般的であることに対処するためである。
【００５２】
各信号供給回路２では各色の電圧で入力された映像信号ＰＩＣを、内部で発生した基準電流に関係する映像電流信号Ｉｄに変換して、各垂直（列）の画素表示回路１群に引き回して接続された信号供給線Ｖｉｄｅｏに供給する。
【００５３】
垂直（行）走査シフトレジスタ７の出力である行制御パルスは各行の画素表示回路１群に供給される。
【００５４】
図８において行間において各色の画素表示回路１が１．５画素ずれたΔ配列をしているのは、特にＱＶＧＡ等の低解像度表示パネルにおける色の縦ビートを削減する為のスクリーン角を形成する為のものである。また図示していないが、入力ＲＧＢ映像信号は対ノイズ性を考慮して基準信号とともに入力するのが一般的であり、このとき各サンプルホールド回路３では映像信号と同様に基準信号をサンプルホールドして出力し、映像信号ＰＩＣとともに基準信号ＲＥＦを各信号供給回路２に入力する。
【００５５】
また、垂直（行）走査クロックＬＫはブランキング信号の機能を持っており、信号供給回路２の出力電流信号Ｉｄが各列の画素表示回路１群内で使用されない期間の処理を行う為に信号供給回路２に入力されている。
【００５６】
〔図１の画素表示回路１、信号供給回路２の説明〕
図１において、１は画素表示回路、２は信号供給回路、Ｃはコンデンサー、ＥＬはＥＬ素子、Ｍ１は第１トランジスタ、Ｍ２は第２トランジスタ、Ｍ３は第１スイッチ、Ｍ４は第２スイッチ、Ｍ５は第３トランジスタ、Ｍ６は第３スイッチ、Ｖｉｄｅｏは信号供給線、ＶＣＣは電源、ＧＮＤは接地、ＲＥＦは基準信号、ＰＩＣは映像信号である。
【００５７】
本発明の第１主電極、第２主電極とは、ソース電極とドレイン電極とのいずれかを夫々示しており、以下においては第１主電極がソース電極、第２主電極がドレイン電極である形態を示す。従って図１の形態はＭＯＳトランジスタの夫々の極性を適切に設計して配線した一例を示したものであり、ＭＯＳトランジスタの極性を適宜変更して本発明と同じ機能を有するように構成しても構わない。この事は、後述の実施の形態２においても同様である。
【００５８】
図１における信号供給回路２は、従来の電流設定方式を使用した図６の画素表示回路１に対して使用されるものと同じものであるが、まず電流変換回路２について説明する。
【００５９】
サンプルホールド回路３から映像信号ＰＩＣと基準信号ＲＥＦとが、ソース電極同士が互いに接続されたＭ９／Ｇ及びＭ１０／Ｇに各々入力される。バイアス電圧Ｖｂはソース電極が電源ＶＣＣに接続されたＭ８／Ｇに入力され、Ｍ８／Ｄから基準電流ＩｏをＭ９／Ｓ（Ｍ１０／Ｓ）に供給する。Ｍ９／Ｄは接地ＧＮＤに接続され、Ｍ１０／Ｄからは基準信号ＲＥＦに対する映像信号ＰＩＣのレベル差と基準電流Ｉｏに関連し変換された映像電流信号が出力され、図１に示すようにトランジスタＭ１１とＭ１４からなるカレントミラー回路によってＭ１４／Ｄより発光設定電流信号Ｉｄを信号供給線Ｖｉｄｅｏに出力する。
【００６０】
Ｍ１４／Ｄはゲートが制御パルスＰ３によって制御されたＭ１３／Ｄに接続され、Ｍ１３／Ｓはソースが電源ＶＣＣに接続されドレインとゲートが短絡されたトランジスタＭ１２に接続される。制御パルスＰ３は垂直（行）走査クロックＬＫであり、信号供給線Ｖｉｄｅｏに出力される発光設定電流信号Ｉｄが接続された画素表示回路１群に供給されないブランキング期間においてＭ１３＝ＯＮになり、トランジスタＭ１２によって画素表示回路１により決定される信号供給線Ｖｉｄｅｏの近傍電位に規定する。
【００６１】
次に、図１の画素表示回路１と図６の従来の画素表示回路１との相違点を説明し、本発明の構成の特徴を明確にする。即ち、図１の本発明の構成においては、Ｍ１／Ｓ、Ｍ２／Ｓ及びコンデンサーＣ１が接続されたノードは、電源ＶＣＣに直接接続されるのではなく、ソース電極が電源ＶＣＣに接続されゲート電極が制御パルスＰ２で制御されたＭ６／Ｄに接続されるとともに、ソース電極が電源ＶＣＣに接続されゲート電極とドレイン電極とが短絡されたトランジスタＭ５に接続される。
【００６２】
このような構成とすることにより、後述の説明で明らかとなるように、信号供給線Ｖｉｄｅｏから混入するノイズによりコンデンサーＣに与えられる電位差が所定の値からずれることを防止することができる。
【００６３】
図１の画素表示回路１の動作を図３のタイムチャートを使用して説明する。図３（ａ）〜（ｃ）はＶｉｄｅｏから入力される発光設定電流信号、制御パルスＰ１、制御パルスＰ２のレベルを示しており、図７のタイムチャートと同様である。図３（ｄ）の＃１及び＃２はＭ１／Ｇ（Ｍ２／Ｇ）及びＭ１／Ｓ（Ｍ２／Ｇ）の信号を示す。
【００６４】
（時刻ｔ０以前において）
Ｍ３＝ＯＦＦ、Ｍ４＝ＯＦＦ、Ｍ６＝ＯＮである為、Ｍ２／Ｓ（Ｍ１／Ｓ）は電源ＶＣＣになり、図６の画素表示回路１と同様に前回電流設定によって電圧Ｖｄ＃（ｎ）がＭ１／Ｇに与えられ、トランジスタＭ１からの出力電流によってＥＬ素子は設定された発光を行っている。
【００６５】
（時刻ｔ０において）
Ｍ３＝ＯＮ、Ｍ４＝ＯＮに変化し、Ｍ６はＯＦＦする為、このとき信号供給線Ｖｉｄｅｏに供給される設定電流Ｉｄ（ｎ）がトランジスタＭ５に供給されることによりＭ２／Ｓは１）式を満たすＭ５のＶｇｓに向かって電圧降下始めるとともに、トランジスタＭ２に設定電流Ｉｄ（ｎ）が供給される為、Ｍ２／ＧはＭ２／Ｓからさらに１）式を満たすＭ２のＶｇｓに向かって電圧降下始める。そして時刻ｔ１までにトランジスタＭ５とＭ２によるコンデンサーＣ１への充電動作を終了し、Ｍ２／Ｓに対するＭ２／Ｇの電圧は図６の画素表示回路１と同様に設定電流をＭ１に発生する設定電圧Ｖｄ（ｎ）になる。
【００６６】
（時刻ｔ１において）
Ｍ３＝ＯＦＦに変化するが、Ｍ２／Ｓ（Ｍ１／Ｓ）電圧に対してＭ１／Ｇ（Ｍ２／Ｇ）電圧は設定電圧Ｖｄ（ｎ）のままである。
【００６７】
（時刻ｔ２において）
Ｍ４＝ＯＦＦ及びＭ６＝ＯＮに変化し、Ｍ２／Ｓ（Ｍ１／Ｓ）電圧は電源ＶＣＣに変化するが、Ｍ２／Ｓ（Ｍ１／Ｓ）電圧に対してＭ１／Ｇ（Ｍ２／Ｇ）電圧はコンデンサーＣにより設定電圧Ｖｄ（ｎ）のまま保持され、トランジスタＭ１の出力電流がＥＬ素子に供給され次回の発光設定動作が開始されるまで設定した発光動作を行う。次行の画素表示回路１の発光設定動作を同様に開始する。
【００６８】
図３（ｅ）は電流設定方式の課題であった信号供給線Ｖｉｄｅｏへのノイズ混入に対する図１の画素表示回路１の動作を示すものである。該当表示回路１はトランジスタＭ２がＯＮしている期間ｔ０〜ｔ１において信号供給線Ｖｉｄｅｏへのノイズ混入により、図３（ｅ）の＃１及び＃２の様にＭ２／Ｇ及びＭ２／Ｓがノイズ信号で変動するが、これらは類似した波形となる。なぜならば、前述したように信号供給線Ｖｉｄｅｏに供給される設定電流は微小電流〜極小電流である為、トランジスタＭ６の動抵抗は１ＭΩ〜１０ＭΩが想定され、このような高抵抗においてコンデンサーＣ１は期間ｔ０〜ｔ１に比べて短い期間で変動するノイズ信号に対して電圧保持動作になることによってＭ２／ＧとＭ２／Ｓのノイズ混入による変動Ｎ１とＮ２はほとんど等しくなるからである。このため信号供給線Ｖｉｄｅｏにノイズ混入があってもＭ２／Ｓに対するＭ２／Ｇの電圧は所望電圧Ｖｄ（ｎ）にほとんど等しい設定電圧Ｖｄ％（ｎ）とすることができる。このため時刻ｔ１以降のＭ１／Ｇに与えられる設定電圧Ｖｄ％（ｎ）は所望設定電圧Ｖｄ（ｎ）にほとんど等しく、したがってトランジスタＭ１の出力電流による発光するＥＬ素子はおおよそ所望発光動作を行うことができる。
【００６９】
なお、図１の画素表示回路１におけるトランジスタＭ３、Ｍ４、Ｍ５のＰ型／Ｎ型のタイプを限定しているものではなく、トランジスタＭ３、Ｍ４は制御パルスＰ１、Ｐ２の極性を変えれば容易に構成できることは明確である。
【００７０】
（実施の形態２）
図２は本発明のＥＬ素子駆動回路の実施形態２を示す回路図である。図２において、図１と同じ符号は同じ要素を示している。また、Ｍ７は第４スイッチである。
【００７１】
まず、図２で示される本形態と前記の図１の形態との、画素表示回路１と信号供給回路２との構成の差異について説明する。
【００７２】
画素表示回路１と信号供給回路２とは、信号供給線Ｖｉｄｅｏの他にノイズ抑制線ｘｘｘにより接続されている。ノイズ抑制線ｘｘｘは信号供給線Ｖｉｄｅｏと同様に該当列の画素表示回路１群に引き回され接続される。
【００７３】
図２の画素表示回路１においては、Ｍ２／Ｓ、Ｍ１／Ｓ及びコンデンサーＣ１が接続されたノードには、ソース電極がノイズ抑制線ｘｘｘに接続されゲート電極が制御パルスＰ２で制御された第４スイッチＭ７のドレイン電極が接続される。
【００７４】
また、本形態においては、第３トランジスタＭ５は信号供給回路２に含まれている。
【００７５】
次に動作を図３のタイムチャートの（ｆ）を使用して説明する。
【００７６】
（時刻ｔ０以前において）
Ｍ３＝ＯＦＦ、Ｍ４＝ＯＦＦ、Ｍ７＝ＯＦＦでありＭ６＝ＯＮしている為、Ｍ２／Ｓ（Ｍ１／Ｓ）は電源ＶＣＣになり、図６の画素表示回路１と同様に前回電流設定によって電圧Ｖｄ＃（ｎ）がＭ１／Ｇに与えられ、トランジスタＭ１からの出力電流によってＥＬ素子は設定された発光を行っている。
【００７７】
（時刻ｔ０において）
Ｍ３＝ＯＮ、Ｍ４＝ＯＮ及びＭ６＝ＯＦＦに変化し、Ｍ７＝ＯＮとなる為、このとき信号供給線Ｖｉｄｅｏに供給される設定電流Ｉｄ（ｎ）がノイズ抑制線ｘｘｘを介して信号供給回路２内のトランジスタＭ５に供給される。したがってＭ２／Ｓ電圧は１）式を満たすＭ５のＶｇｓに向かって電圧降下始めるとともに、トランジスタＭ２に設定電流Ｉｄ（ｎ）が供給される為Ｍ２／ＧはＭ２／Ｓからさらに１）式を満たすＭ２のＶｇｓに向かって電圧降下始める。そして時刻ｔ１までにトランジスタＭ５とＭ２によるコンデンサーＣ１への充電動作を終了し、Ｍ２／Ｓに対するＭ２／Ｇの電圧は図６の画素表示回路１と同様に設定電流をＭ１に発生する設定電圧Ｖｄ（ｎ）になる。
【００７８】
（時刻ｔ１において）
Ｍ３＝ＯＦＦ、Ｍ７＝ＯＦＦに変化するためノイズ抑制線ｘｘｘは該当画素表示回路１から切り離され、信号供給線Ｖｉｄｅｏに供給されている設定電流Ｉｄ（ｎ）によってＭ２／Ｓ電圧は電圧降下を開始する。しかし設定電流Ｉｄ（ｎ）は微小〜極小であるためこの電圧降下は急激なものではなく、Ｍ１／Ｓ（Ｍ２／Ｓ）電圧に対してＭ１／Ｇ（Ｍ２／Ｇ）電圧は設定電圧Ｖｄ（ｎ）のままである。
【００７９】
（時刻ｔ２において）
Ｍ４＝ＯＦＦ、Ｍ６＝ＯＮに変化して、Ｍ１／Ｓ（Ｍ２／Ｓ）の時刻ｔ１からの電圧降下は停止してＭ１／Ｓ（Ｍ２／Ｓ）は急速に電源ＶＣＣになる。この過程においてＭ１／Ｇ（Ｍ２／Ｇ）電圧は、コンデンサーＣにより電源ＶＣＣから設定電圧Ｖｄ（ｎ）のまま保持され、トランジスタＭ１の出力電流がＥＬ素子に供給され次回の発光設定動作が開始されるまで設定した発光動作を行う。そして次行の画素表示回路１の発光設定動作を同様に開始する。
【００８０】
このような本形態によれば、Ｍ２／Ｇ及びＭ２／Ｓのノイズ混入による変動Ｎ１及びＮ２は、ノイズ抑制線ｘｘｘが信号供給線Ｖｉｄｅｏと同様に引き回されることから実施の形態１の画素表示回路１の動作よりもさらに類似した波形となり、より高いノイズ抑制効果が得られるとともに、期間ｔ０〜ｔ１に比べて長周期のノイズ変動に対してもＭ２／Ｓに対するＭ２／Ｇの電圧を設定電圧にほぼ等しいＶｄ％（ｎ）にできる。このため時刻ｔ２以降のＭ１／Ｇに与えられる設定電圧Ｖｄ％（ｎ）は所望設定電圧Ｖｄ（ｎ）にほとんど等しく、したがってトランジスタＭ１の出力電流により発光するＥＬ素子はおおよそ所望発光動作を行うことができる。尚、図３（ｇ）は、本形態においても図３（ｅ）に示した実施の形態１の形態の効果と同様な効果が得られることを明示したものである。
【００８１】
本形態においても、図２の画素表示回路１におけるトランジスタＭ３、Ｍ４、Ｍ７のＰ型／Ｎ型のタイプを限定してしているものではなく、各トランジスタのゲート制御パルス信号を適宜入力すれば、容易に構成できることは明確である。
【００８２】
表示パネルの画素表示回路１において前述したようにスペース的な制約は非常に大きい。図２の画素表示回路１に関してＴＦＴプロセスを想定したレイアウト構成の一例を図４に示す。また、その際に使用したＴＦＴプロセスの構造の概念図を図１１に示す。
【００８３】
ガラス基板ａの上に、他の配線にも使用できるゲート配線層ｂを設け、そのゲート配線層ｂの上に薄い絶縁層であるゲート酸化膜層ｃを設け、その上にポリシリコン層ｄを設け、その上に第１の配線絶縁層ｅを設け、第１の配線絶縁層ｅの結線個所にスルーホールを設けておき、その上に第１の配線層ｆを設け、その上に比較的厚い第２の配線絶縁層ｇを設けたあと表面を平滑化しておき、ＥＬ素子の電流注入端子に接続されるノード個所にスルーホールを設けたのち第２の配線層ｈを該当ＥＬ素子の発光領域に設け、その上にＥＬ発光層ｉを設けた後に前面に透明導体（ＩＴＯ）層ｊを設ける構成である。
【００８４】
図１１に示したポリシリコン層ｄの領域に形成されるトランジスタは、ＥＬ素子を駆動するトランジスタＭ１を示している。
【００８５】
以上説明したＴＦＴプロセスを一般にボトムゲート方式といいゲート配線層ｂの配線使用条件に制約があるがトランジスタ特性に良いとされている。
【００８６】
図１１のＴＦＴプロセスで構成した図４の画素表示回路１のレイアウトにおいては、表示パネルにおける行配線となる電源ＶＣＣ、制御パルスＰ１、Ｐ２はゲート配線層ｂを使用し、列配線となる信号供給線Ｖｉｄｅｏ及びノイズ抑制線ｘｘｘは第１の配線層ｆを使用している。コンデンサーＣ１はゲート配線層ｂ、ゲート酸化膜層ｃ及びポリシリコン層ｄで構成している。尚、図４においてＥＬと記したノードＭ１／ＤがＥＬ素子の電流注入端子への接続パッドであり図４には第２の配線層ｈ、ＥＬ発光層ｉ、透明導体層ｊは省略している。
【００８７】
表示パネルにおいて画素表示回路１を前述したようにΔ配列することは非常に重要である。図５は図４の画素表示回路１のレイアウトを使用してΔ配列レイアウトを実現したものである。
【００８８】
Δ配列レイアウトにおいては列配線数の制約が大きいが、図２の画素表示回路１におけるノイズ抑制線ｘｘｘの結線される信号供給回路２は、信号供給線Ｖｉｄｅｏと異なり、何れかの色の信号供給回路２に接続されれば良いので、列配線への制約が減少できる。例えば図５においてＲ色のノイズ抑制線ｘｘｘは最も近接した行のＢ色の画素表示回路１のノイズ抑制線ｘｘｘを介して接続している。
【００８９】
図２の画素表示回路１の使用トランジスタ数＝６は図６、図９に示す従来の電流設定方式及び電圧設定方式の使用トランジスタ数＝４に比べて２つ多い。しかし、電圧設定方式の場合、コンデンサーＣ２を必要とし、これはトランジスタより大きくなる。また、従来の電流設定方式においても対ノイズ性を向上させるため図６のトランジスタＭ２を大きくして信号供給線Ｖｉｄｅｏに供給される設定電流を増やす為、トランジスタ数＝４であるこれら２つのＥＬ素子駆動回路にレイアウト上の優位性はない。
【００９０】
さらに、図５のΔ配列の画素表示回路１のレイアウトにおいては、実用化されている４μルールのＴＦＴプロセスで列方向が１９０ｐｐｉ、行方向は２００ｐｐｉを実現できる。進化の著しいＴＦＴプロセスの微細化によって列方向も目標である２００ｐｐｉの実現性は極めて高い。
【００９１】
【発明の効果】
以上説明した様に本発明のＥＬ素子駆動回路を使用した場合、従来の電圧設定方式に比べて使用する回路素子の特性バラツキの影響を受けずにＥＬ素子の発光動作を行うことができ、従来の電流設定方式に比べて信号供給線へのノイズ混入によるＥＬ素子の発光動作誤差（変動）を著しく減少させるとともに、駆動回路レイアウトの制約を最小限にでき、高画質のＥＬ素子を使用した表示パネルを実現できる効果がある。
【図面の簡単な説明】
【図１】本発明のＥＬ素子駆動回路の一実施形態を示す回路図である。
【図２】本発明のＥＬ素子駆動回路の別の実施形態を示す回路図である。
【図３】図１、図２に示した形態のＥＬ素子駆動回路の動作を説明するためのタイムチャートである。
【図４】図２に示した形態のＥＬ素子駆動回路に含まれる画素表示回路の回路レイアウトの一例である。
【図５】図４の形態の回路レイアウトを有する画素表示回路を複数Δ配置したタイプの表示パネルの回路レイアウトである。
【図６】従来の電流設定方式による画素表示回路の回路図である。
【図７】図６の画素表示回路の動作を説明するためのタイムチャートである。
【図８】電流設定方式による表示パネルの全体ブロック図である。
【図９】従来の電圧設定方式による画素表示回路の回路図である。
【図１０】図９の画素表示回路の動作を説明するためのタイムチャートである。
【図１１】ＴＦＴプロセスの構成概念図である。
【符号の説明】
１ 画素表示回路
２ 信号供給回路
３ サンプルホールド回路
４ 水平（列）走査シフトレジスタ
５ パルス発生回路
６ 基準電流発生回路
７ 垂直（行）走査シフトレジスタ
８ 入力回路
Ｃ コンデンサー
ＥＬ ＥＬ素子
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第１スイッチ
Ｍ４ 第２スイッチ
Ｍ５ 第３トランジスタ
Ｍ６ 第３スイッチ
Ｍ７ 第４スイッチ
ｘｘｘ ノイズ抑制線
Ｖｉｄｅｏ 信号供給線
ＶＣＣ 電源

Claims (4)

1. 注入電流で発光動作するエレクトロルミネッセンス（ＥＬ）素子を発光させるＥＬ素子駆動回路において、
   ＥＬ素子と、第１、第２及び第３のトランジスタと、コンデンサーと、第１、第２及び第３のスイッチと、を少なくとも備え、
   前記第１トランジスタと第２トランジスタとは、第１主電極同士及びゲート電極同士が互いに接続され、
   前記コンデンサーは、前記第１トランジスタの第１主電極とゲート電極との間に接続され、
   前記ＥＬ素子は、前記第１トランジスタの第２主電極に接続され、
   前記第１スイッチは、前記第２トランジスタの第２主電極とゲート電極との間に接続され、
   前記第２スイッチは、前記ＥＬ素子への注入電流を規定する信号電流を供給するための信号供給線と前記第２トランジスタの第２主電極との間に接続され、
   前記第３トランジスタは、第１主電極が電源に接続され、第２主電極が前記第１トランジスタの第１主電極に接続され、第１主電極と第２主電極との間の電位差により所定の方向に電流が流れるようにゲート電極と第１主電極又は第２主電極とが短絡され、
   前記第３スイッチは、電源と前記第１トランジスタの第１主電極との間に接続され、
   前記第１スイッチ及び第２スイッチが短絡されているときに前記第３スイッチを開放させ、第１スイッチ及び第２スイッチが開放しているときは前記第３スイッチを短絡させるように構成されていることを特徴とするＥＬ素子駆動回路。
2. 請求項１に記載のＥＬ素子駆動回路をマトリクス状に複数接続したことを特徴とする表示パネル。
3. 請求項１に記載のＥＬ素子駆動回路において、該ＥＬ素子駆動回路が少なくとも画素表示回路と信号供給回路とを含み、
   前記画素表示回路は、前記ＥＬ素子と、前記第１及び第２のトランジスタと、前記コンデンサーと、前記第１、第２及び第３のスイッチと、を含み、さらに第４のスイッチを備えた回路であり、
   前記信号供給回路は、前記第３のトランジスタを含み、
   前記画素表示回路と前記信号供給回路とは、少なくともノイズ抑制線と前記信号供給線とにより接続され、
   前記第３トランジスタの第２主電極と前記第１トランジスタの第１主電極とは、前記ノイズ抑制線と前記第４スイッチとを介して接続され、
   前記第１スイッチ及び第２スイッチが短絡されているときに前記第３スイッチを開放し前記第４スイッチを短絡し、第１スイッチ及び第２スイッチが開放しているときは前記第３スイッチを短絡し前記第４スイッチを開放させるように構成されていることを特徴とするＥＬ素子駆動回路。
4. 少なくとも請求項３に記載のＥＬ素子駆動回路を複数含み、画素表示回路はマトリクス状に接続され、該マトリクス状に接続された画素表示回路のうち１ラインに属する画素表示回路を１組として、各組の画素表示回路を各組毎に１つずつ配置された信号供給回路のそれぞれに共通に接続したことを特徴とする表示パネル。

Images