JP3974275B2

JP3974275B2 - 行プレチャージ時間を減らすことができる高密度半導体メモリ装置

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Publication number: JP3974275B2
Application number: JP33167998A
Authority: JP
Inventors: 中和李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-11-20
Filing date: 1998-11-20
Publication date: 2007-09-12
Anticipated expiration: 2018-11-20
Also published as: KR100266750B1; KR19990040858A; JPH11224487A; US6023437A; TW394956B

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、行プレチャージ時間（ＲｏｗＰｒｅｃｈａｒｇｅＴｉｍｅ：ｔＲＰ）が短縮できる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置が次第に高密度されると、メモリセルアレー（ｍｅｍｏｒｙｃｅｌｌａｒｒａｙ）の密度もなお増加されるはずである。結局、メモリ装置が高密度化されることによってチップサイズ（ｃｈｉｐｓｉｚｅ）も増加され、その結果いろいろの問題点が誘発されることができる。１例で、信号ラインの抵抗が増加される。例えばチップサイズが増加されると、信号ラインが長くなることによって信号ライン抵抗が増加される。又は、信号ライン自体抵抗が増加される。例えば、信号ラインをアルミニウムＡｌ材質で使用した場合、誘発されるコンタクトが充填される特性（ｃｏｎｔａｃｔｆｉｌｌｃｈａｒａｃｔｅｒｉｓｔｉｃ）の低下を改善するため、タングステンＷ材質の信号ラインを使用する場合に、信号ラインの抵抗が増加される。又は、層間段差（ｉｎｔｅｒｌａｙｅｒｔｏｐｏｌｏｇｙ）を低めるため、信号ラインの厚さを減らす場合、信号ラインの抵抗が増加される。以後、説明される本発明の関心は、行プレチャージ時間（ＲｏｗＰｒｅｃｈａｒｇｅＴｉｍｅ：ｔＲＰ）にある。
【０００３】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ：ＤＲＡＭ）装置は、この分野でよく知られたように感知増幅回路が隣接する２つのメモリセルブロックに共有される構造を有する（図１参照）。この場合、隣接する２つのメモリセルブロックと対応する感知増幅回路を電気的に連結、又は絶縁させるための絶縁トランジスター（ｉｓｏｌａｔｉｏｎｔｒａｎｓｉｓｔｏｒｓ）が使用される。そのような絶縁トランジスターは、隣接する２つのメモリセルブロックのうち、１つが選択されると、選択されたメモリセルブロックを感知増幅回路に連結させ、非選択された他の１つのメモリセルブロックと感知増幅回路を電気的に絶縁させる。この時、各メモリセルブロックに対応する絶縁トランジスターは、対応する制御信号（例えば、ＰＩＳＯｍ及びＰＩＳＯｎ、図１参照）によって、各々制御される。
【０００４】
一般的に、ワードラインが活性化される書き込み／読出動作の間に選択されたメモリセルブロックに対応する絶縁トランジスター用信号ラインは、電源電圧ＶＣＣの割に高い電圧ＶＰＰで維持され、その結果選択されたメモリセルブロックのビットライン対と対応する感知増幅回路を電気的に連結させる。反面、非選択されたメモリセルブロックに対応する絶縁トランジスター用信号ラインは、接地電位ＧＮＤで維持されるため、非選択されたメモリセルブロックのビットライン対と感知増幅回路を電気的に絶縁させる。
【０００５】
そして、ワードラインが非活性化される行プレチャージ動作の間に、即ち行アドレスストロブ信号（ＲＡＳＢ）がプレチャージ状態になる時、隣接する２つのメモリセルブロックに対応する絶縁トランジスター用信号ライン（例えば、３１０ｍ及び３１０ｎ、図１参照）は、次のサイクル動作のため、同一のレベルで設定、即ち等化される。もし、電圧ＶＰＰと接地電位ＧＮＤを有する隣接する２つのメモリセルブロックに対応する信号ライン（例えば、３１０ｍ及び３１０ｎ、図１参照）を等化させるための時間が長くなると、次のサイクルの動作が遅くなる。即ち、行プレチャージ特性が低下されるため、動作速度もなお低下される。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、行プレチャージ時間ｔＲＰが短縮できる高密度半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は、向上された速度特性を有する高密度半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための本発明の１特徴によると、複数のメモリセルブロックと、各メモリセルブロックに連結された複数のビットライン対と、各メモリセルブロックのビットライン対に、各々接続できるとともに、隣接するメモリセルブロックに共有される複数の感知増幅器と、行プレチャージ動作の間に、各メモリセルブロックのビットライン対を同一のレベルで維持させるための複数のビットライン等化器と、各々が制御端子を有し、各メモリセルブロックのビットライン対と対応する感知増幅器を電気的にスイッチングするための複数のスイッチと、各メモリセルブロックに対応するスイッチの制御端子に共通に連結された複数のラインと、各メモリセルブロックをアドレシングするためのアドレス信号を受けて、各メモリセルブロックに対応し、各メモリセルブロックを、各々選択するための複数の選択信号を発生するブロック選択手段と、選択信号を受けて、行プレチャージ動作の間に、メモリセルブロックに、各々対応するビットライン等化器を活性化させる各メモリセルブロックに対応する第１制御信号を発生する第１制御手段と、選択信号を受けて、行プレチャージ動作の間に、メモリセルブロックに、各々対応するスイッチをオフさせる各メモリセルブロックに対応する第２制御信号を発生する第２制御手段と、メモリセルブロックのうち、隣接する２つのものに対応する信号ラインの一側に、そしてそれらの間に接続され、行プレチャージ動作の間にメモリセルブロックのうち、隣接する２つのものに、各々対応する第２制御信号に応じて、２つの隣接するブロックに対応する信号ラインを同一のレベルで設定するための第１等化手段と、２つの隣接するメモリセルブロックに対応する信号ラインの他の側に、そしてそれらの間に連結され、行プレチャージ動作の間に隣接する２つのブロックに、各々対応する第１制御信号に応じて、第１等化手段と同時に隣接する２つのブロックに対応する信号ラインを同一のレベルで設定するための第２等化手段とを含む。
【０００９】
本発明において、第１等化手段は、２つの入力端子及び１つの出力端子を有し、２つの隣接するメモリセルブロックに対応する第２制御信号が入力端子に、各々印加される論理ゲート回路と、２つの隣接するメモリセルブロックに対応する信号ラインの間に連結されたソース／ドレーンチャンネル及び論理ゲート回路の出力端子に連結されたゲートを有するＭＯＳトランジスターとを含む。
【００１０】
本発明において、論理ゲート回路は、オアＯＲゲートで構成され、ＭＯＳトランジスターは、ｐチャンネルＭＯＳトランジスターで構成される。
【００１１】
本発明において、第２等化手段は、２つの入力端子及び１つの出力端子を有し、２つの隣接するメモリセルブロックに対応する第１制御信号が、入力端子に、各々印加される論理ゲート回路と、２つの隣接するメモリセルブロックに対応する信号ラインの間に連結されたソース／ドレーンチャンネル及び論理ゲート回路の出力端子に連結されたゲートを有するＭＯＳトランジスターとを含む。
【００１２】
本発明において、論理ゲート回路は、ノアＮＯＲゲートで構成され、ＭＯＳトランジスターは、ｐチャンネルＭＯＳトランジスターで構成される。
【００１３】
本発明の他の特徴によると、少なくとも１対のビットラインが連結された少なくとも２つのメモリセルブロックと、メモリセルブロックの各ビットライン対に共有される感知増幅器と、各メモリセルブロックに対応し、各メモリセルブロックのビットライン対を、感知増幅器とスイッチングするためのスイッチと、各メモリセルブロックに対応し、各メモリセルブロックに対応するビットライン対を等化するためのビットライン等化器を備えたダイナミックランダムアクセスメモリ装置において、各メモリセルブロックに対応するスイッチに、各々連結された第１及び第２信号ラインと、信号ラインの一側に、そしてそれらの間に接続され、行プレチャージ動作の間に、各メモリセルブロックに対応するスイッチを、各々制御するための第１制御信号に応じて第１及び第２信号ラインを等化するための第１等化手段と、信号ラインの他の側に、そしてそれらの間に連結され、行プレチャージ動作の間に、各メモリセルブロックに対応するビットライン等化器を、各々制御するための第２制御信号に応じて第１等化手段と同時に第１及び第２信号ラインを等化するための第２等化手段とを含む。
【００１４】
本発明において、ＤＲＡＭ装置は、メモリセルブロックを選択するためのブロック選択デコーダを付加的に含み、ブロック選択デコーダは、各メモリセルブロックをアドレシングするためのアドレス信号を受けて、各メモリセルブロックに対応し、各メモリセルブロックを、各々選択するための選択信号を発生する。
【００１５】
本発明において、ＤＲＡＭ装置は、各メモリセルブロックに対応するスイッチを制御するための第１制御手段を付加的に含み、第１制御手段は、選択信号を受けて、行プレチャージ動作の間に、メモリセルブロックに、各々対応するスイッチをオフさせるための第１制御信号を発生する。
【００１６】
本発明において、ＤＲＡＭ装置は、ビットライン感知増幅器を制御するための第２制御手段を付加的に含み、第２制御手段は、選択信号に応じて、行プレチャージ動作の間にメモリセルブロックに、各々対応するビットライン等化器を活性化させる第２制御信号を発生する。
【００１７】
本発明において、第１等化手段は、２つの入力端子及び１つの出力端子を有し、２つの隣接するメモリセルブロックに対応する第１制御信号が、入力端子に各々印加されるオアゲート回路と、２つの隣接するメモリセルブロックに対応する信号ラインの間に連結されたソース／ドレーンチャンネル及びオアゲート回路の出力端子に連結されたゲートを有するｐチャンネルＭＯＳトランジスターとを含む。
【００１８】
本発明において、第２等化手段は、２つの入力端子及び１つの出力端子を有し、メモリセルブロックに対応する第２制御信号が入力端子に、各々印加されるナンドゲート回路と、第１及び第２信号ラインの間に連結されたソース／ドレーンチャンネル及びナンドゲート回路の出力端子に連結されたゲートを有するｐチャンネルＭＯＳトランジスターとを含む。
【００１９】
このような装置によって、行プレチャージ動作時、隣接するメモリセルブロックに対応する絶縁トランジスター制御用信号ラインの両側にビットライン等化用制御信号及び絶縁トランジスター用制御信号を利用して、同時に活性化される等化回路を具現することによって、行プレチャージ時間が短縮できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図１、図２そして図３に基づいて詳細に説明する。
【００２１】
図１及び図２を参照すると、本発明の新規な高密度半導体メモリ装置は、第１等化回路３００及び第２等化回路３２０を提供し、等化回路３００及び３２０は、各々信号ＰＩＳＯｍ，ＰＩＳＯｎ及びＰＥＱｍＢ，ＰＥＱｎＢに応じて行プレチャージ動作時、隣接するメモリセルブロック１００ｍ及び１００ｎに対応するスイッチ回路１６０を、各々制御するための信号ＰＩＳＯｍ及びＰＩＳＯｎを伝達する信号ライン３１０ｍ及び３１０ｎを同時に等化する。というわけで、行プレチャージ時間が短縮でき、その結果、動作速度が速い高密度半導体メモリ装置を提供できる。
【００２２】
再び、図１及び図２を参照すると、本発明の望ましい実施形態によるＤＲＡＭ装置の構成を示すブロック図が図示されている。本発明の高密度ＤＲＡＭ装置は、複数のメモリセルブロック（ｍｅｍｏｒｙｃｅｌｌｂｌｏｃｋ）を含み、便宜上、本実施形態で、ｍ番目メモリセルブロック１００ｍ及びｎ番目メモリセルブロック１００ｎが図示された。複数のビットラインＢＬ０〜ＢＬｒ（ここで、ｒは、１又はそれより大きい定数）が、各メモリセルブロック１００ｍ及び１００ｎの一側に連結されている。ここで、ビットラインＢＬ０〜ＢＬｒが対からなることは、この分野の通常的な知識を持っている者に自明である。
【００２３】
各メモリセルブロック１００ｍ及び１００ｎに対応するビットライン対（例えば、ＢＬ０及びＢＬ１、ＢＬ２及びＢＬ３、…、等）を同一のレベルで設定するためのビットライン等化器１２０がビットライン対の間に提供される。各ビットライン等化器１２０は、各ゲートが各メモリセルブロックに対応するビットライン等化信号ＰＥＱｍＢ／ＰＥＱｎＢが伝達される信号ライン３３０ｍ／３３０ｎに共通に連結された３つのＮＭＯＳトランジスターＭ１，Ｍ２，そしてＭ３からなった。
【００２４】
続いて、メモリセルブロック１００ｍと１００ｎとの間に提供される感知増幅器及びＩ／０ゲート回路１４０は、メモリセル１００ｍ及び１００ｎに対応するビットライン対（例えば、ＢＬ０及びＢＬ１，ＢＬ２及びＢＬ３，…，等）によって共有される。共有された感知増幅器及びＩ／０ゲート回路１４０は、隣接する２つのメモリセルブロック１００ｍ及び１００ｎによって共有されるため、感知増幅及びＩ／０ゲート回路１４０は、選択されたメモリセルブロックによって使用されると、他のメモリセルブロックによって使用されない。このため、感知増幅及びＩ／０ゲート回路１４０と各メモリセルブロック１００ｍと１００ｎとの間に、各々対応するスイッチ回路１６０が提供される。スイッチ回路１４０は、２つの絶縁トランジスターＭ４及びＭ５からなる。ここで、絶縁トランジスターＭ４及びＭ５は、ｎチャンネルＭＯＳトランジスターからなる。各スイッチ回路１６０を構成する各絶縁トランジスターＭ４及びＭ５のゲートは、各メモリセルブロック１００ｍ及び１００ｎに対応する絶縁信号ＰＩＳＯｍ及びＰＩＳＯｎを伝達するための信号ライン３１０ｍ及び３１０ｎに、各々共通に連結されている。
【００２５】
又、本発明のＤＲＡＭ装置は、行アドレスストロブバッファ回路（ｒｏｗａｄｄｒｅｓｓｓｔｒｏｂｅｂｕｆｆｅｒ( RASB ) ｃｉｒｃｕｉｔ）１８０、アドレスバッファ回路２００、ブロック選択デコーダ（ｂｌｏｃｋｓｅｌｅｃｔｉｎｇｄｅｃｏｄｅｒ）２２０、第１制御回路（ｆｉｒｓｔｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）２４０、第２制御回路（ｓｅｃｏｎｄｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）２６０、第１等化回路（ｆｉｒｓｔｅｑｕａｌｉｚｉｎｇｃｉｒｃｕｉｔ）３００及び第２等化回路（ｓｅｃｏｎｄｅｑｕａｌｉｚｉｎｇｃｉｒｃｕｉｔ）３２０とを含む。
【００２６】
行アドレスストロブバッファ回路１８０は、外部から印加されるＴＴＬレベルの信号ＲＡＳＢを受けて、ＣＭＯＳレベルの信号ＲＡＳＢに出力する。そして、アドレスバッファ回路２００は、外部から印加されるＴＴＬレベルのアドレス信号Ａｉ（ここで、ｉは定数）を受けてＣＭＯＳレベルのアドレス信号ＲＡｉに出力し、アドレス信号ＲＡｉは、メモリセルブロック１００ｍ及び１００ｎの一側に連結された対応する行デコーダ２８０（２８０ｍ及び２８０ｎ）に、各々提供される。
【００２７】
ブロック選択デコーダ２２０は、アドレスバッファ回路２００から出力されるアドレス信号ＲＡｉのうち、ｍ番目及びｎ番目メモリセルブロック１００ｍ及び１００ｎをアドレシングするためのアドレス信号ＲＡｋ（ここで、ｋは定数）及び信号ＲＡＳＢに応じて、各メモリセルブロック１００ｍ及び１００ｎに対応するブロック選択信号ＰＢＬＳｊ（ここで、ｊ＝ｍ及びｎ）を出力する。例えば、信号ＰＢＬＳｊのうち、ある１つだけが活性化され、余りの信号が非活性化されると、各メモリセルブロック１００ｍ及び１００ｎに提供されるアドレス信号ＲＡｉが活性化されたブロック選択信号によって選択された行デコーダだけでディコーディングされることは、この分野の通常的な知識を持っている者に自明である。
【００２８】
第１制御回路２４０は、ブロック選択信号ＰＢＬＳｊを受けて、メモリセルブロック１００ｍ及び１００ｎに対応するビットライン等化回路１２０を、各々活性化させるための等化信号ＰＥＱｊＢを発生する。そして、第２制御回路２６０は、ブロック選択信号ＰＢＬＳｊを受けて、メモリセルブロック１００ｍ及び１００ｎに対応するスイッチ回路１６０を、各々活性化させるための絶縁信号ＰＩＳＯｊを発生する。
【００２９】
各メモリセルブロック１００ｍ及び１００ｎに対応するスイッチ回路１６０を構成した絶縁トランジスターＭ４及びＭ５に共通に連結された各絶縁信号ＰＩＳＯｍ及びＰＩＳＯｎが伝達される信号ライン３１０ｍと３１０ｎとの間に、そしてそれらの一側に第１等化回路３００が連結されている。第１等化回路３００は、１つのＯＲゲートＧ１及び１つのＰＭＯＳトランジスターＭ６からなる。そして、第２等化回路３２０は、信号ライン３１０ｍ及び３１０ｎの他の側に、そしてそれらの間に連結されているとともに、１つのＮＡＮＤゲートＧ２及び１つのＰＭＯＳトランジスターＭ７からなる。これに対する詳細な説明は、以後説明される。
【００３０】
図３は、本発明による動作タイミング図である。以下、図１、図２、そして図３に基づいて本発明による行プレチャージ動作が説明される。
【００３１】
図３で、行アドレスストロブ信号ＲＡＳＢが高レベルから低レベルに遷移されると、外部からアドレス信号Ａｉ（例えば、行アドレシングのための信号）がアドレスバッファ回路２００に印加される。続いて、回路２００から出力された行アドレス信号ＲＡｉは、メモリセルブロック１００ｍ及び１００ｎに、各々対応する行デコーダ２８０ｍ及び２８０ｎに提供される。
【００３２】
これと同時に、ブロック選択デコーダ２２０は、行アドレスストロブ信号ＲＡＳＢに応じて、行アドレス信号ＲＡｉのうち、メモリセルブロック１００ｍ及び１００ｎをアドレシングするためのアドレス信号ＲＡｋ（ここで、ｋは定数）を受ける。そして、デコーダ２２０は、アドレス信号ＲＡｋをディコーディングして、図３に図示されたように、メモリセルブロック１００ｍ及び１００ｎのうち、１つを選択するための低レベルから高レベルに遷移されたブロック選択信号（例えば、ｍ番目ブロックを選択するためのＰＢＬｍ）及び余りのブロックを非選択するための低レベルで維持されつつあるブロック選択信号（例えば、ｎ番目ブロックを選択するためのＰＢＬｎ）を、各々発生する。これによって、選択されたメモリセルブロック１００ｍに対応する行デコーダ２８０ｍは、バッファ回路２００から提供されたアドレス信号ＲＡｉをディコーディングして、ある１つのワードラインＷＬを活性させる。
【００３３】
又、第２制御回路２６０は、ブロック選択信号ＰＢＬｍ及びＰＢＬｎを受けて、選択されたメモリセルブロック１００ｍに対応するスイッチ回路１６０の絶縁トランジスターＭ４及びＭ５が導電されるように電源電圧ＶＣＣより高い電圧ＶＰＰのレベルを有するｍ番目絶縁信号ＰＩＳＯｍを発生する。これによって、選択されたメモリセルブロック１００ｍのビットライン対のうち、ある１対が対応する感知増幅及びＩ／０ゲート回路１４０に連結される。
【００３４】
この時、回路２６０は、隣接する、即ち非選択されたメモリセルブロック１００ｎに対応するスイッチ回路１６０の絶縁トランジスターＭ４及びＭ５が非導電されるように接地電位ＧＮＤのレベルを有するｎ番目絶縁信号ＰＩＳＯｎを発生する。これによって、非選択されたメモリセルブロック１００ｎと対応する感知増幅回路１４０は、電気的に絶縁された状態で維持される。
【００３５】
そして、第１制御回路２４０は、ブロック選択信号ＰＢＬＳｍ及びＰＢＬＳｎに応じて選択されたブロック１００ｍに対応するビットライン等化回路１２０を制御するための等化信号ＰＥＱｍＢを高レベルから低レベルに遷移させる。というわけで、ビットライン等化回路１２０は非活性化される。付け加えて、第１制御回路２４０は、非選択されたメモリセルブロック１００ｎに対応するビットライン等化回路１２０を制御するための等化信号ＰＥＱｎＢを高レベルで維持する。
【００３６】
以後、選択されたワードラインが非活性化されると、即ち行アドレスストロブ信号ＲＡＳＢがプレチャージ状態の高レベルで遷移されると、図３に図示されたように、選択された信号ＰＢＬＳｍ及びＰＥＱｍＢは、各々低レベルと高レベルで非活性化されることによって、次のサイクルの間に行われるように行プレチャージ動作が行われる。
【００３７】
まず、第１等化回路３００は、低レベルの絶縁信号ＰＩＳＯｍ及びＰＩＳＯｎに応じて絶縁信号を伝達するための信号ライン３１０ｍ及び３１０ｎを同一のレベルで設定、即ち等化する。この時、各メモリセルブロック１００ｍ及び１００ｎに対応するビットライン等化回路１２０を制御するための等化信号ＰＥＱｍＢ及びＰＥＱｎＢは、図３に図示されたように、全部高レベルである。従って、第２等化回路３２０は、高レベルの等化信号ＰＥＱｍＢ及びＰＥＱｎＢに応じて、第１等化回路３００と同時に、各々電圧ＶＰＰ及び接地電位ＧＮＤのレベルを有する信号ライン３１０ｍ及び３１０ｎを等化するようになる。
【００３８】
図３で分かるように、従来の場合、絶縁信号ＰＩＳＯｍ及びＰＩＳＯｎによって信号ライン３１０ｍ及び３１０ｎに対する等化動作が行われる反面、本発明の場合、第１及び第２等化回路３００及び３２０によって同時に信号ライン３１０ｍ及び３１０ｎが等化される。結果的に、行プレチャージ動作が速く行われることが分かる。
【００３９】
【発明の効果】
隣接するメモリセルブロックと感知増幅回路を電気的に絶縁、又は連結させるスイッチ回路の信号ライン３１０ｍ及び３１０ｎを等化するための等化回路をそれらの両側に配置することによって、行プレチャージ時間が従来の割に短縮される。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるダイナミックランダムアクセスメモリ装置の構成を示すブロック図である。
【図２】本発明の望ましい実施形態によるダイナミックランダムアクセスメモリ装置の構成を示すブロック図である。
【図３】本発明の行プレチャージ動作による動作タイミング図である。
【符号の説明】
１００ｍ，１００ｎメモリセルブロック
１２０ビットライン等化回路（ビットライン等化器）
１４０感知増幅及びＩ／Ｏゲート回路
１６０スイッチ回路（スイッチ）
２２０ブロック選択デコーダ（ブロック選択手段）
２４０制御回路（第１制御手段）
２６０制御回路（第２制御手段）
３００等化回路（第１等化手段）
３２０等化回路（第２等化手段）
３１０ｍ，３１０ｎ，３３０ｍ，３３０ｎ信号ライン（ライン）
ＢＬ０，...，ＢＬｒビットライン対
Ｇ１ＯＲゲート（論理ゲート回路，オアゲート回路）
Ｇ２ＮＡＮＤゲート（論理ゲート回路，ナンドゲート回路）
Ｍ６，Ｍ７ＰＭＯＳトランジスター（ＭＯＳトランジスター，ｐチャンネルＭＯＳトランジスター）

Claims

複数のメモリセルブロック（１００ｍ、１００ｎ・・・）と、
前記各メモリセルブロックに連結された複数のビットライン対（ＢＬ０及びＢＬ１〜ＢＬ _ｒ−１及びＢＬ _ｒ）と、
前記複数のメモリセルブロックのうちの隣接する２つのメモリセルブロック（１００ｍ、１００ｎ）に共有される複数の感知増幅器（１４０）と、
行プレチャージ動作の間に、前記各メモリセルブロックのビットライン対を同一のレベルで維持させるための複数のビットライン等化器（１２０）と、
各々が制御端子を有し、前記各メモリセルブロックのビットライン対と対応する感知増幅器を電気的に接続するための複数の絶縁スイッチ回路（１６０）と、
前記各メモリセルブロックに対応する前記複数の絶縁スイッチ回路の各制御端子に共通に連結されると共に、前記メモリセルブロック毎に独立した複数の絶縁信号ライン（３１０ｍ、３１０ｎ・・・）と、
前記各メモリセルブロックをアドレシングするためのアドレス信号を受けて、前記各メモリセルブロックを各々選択するための複数のブロック選択信号（ＰＢＬＳｍ、ＰＢＬＳｎ・・・）を発生するブロック選択手段（２２０）と、
前記ブロック選択信号（ＰＢＬＳｍ、ＰＢＬＳｎ）を受けて、選択ブロック側（１００ｍ）のビットライン等化器を非活性化させるＬレベルのビットライン等化信号（ＰＥＱｍＢ）を発生すると共に、非選択ブロック側（１００ｎ）のビットライン等化器を活性化させるＨレベルのビットライン等化信号（ＰＥＱｎＢ）を発生する第１制御手段（２４０）と、
前記ブロック選択信号（ＰＢＬＳｍ、ＰＢＬＳｎ）を受けて、選択ブロック側の絶縁スイッチ回路を活性化させるためにＶＰＰレベルの絶縁信号（ＰＩＳＯｍ）を発生すると共に、非選択ブロック側の絶縁スイッチ回路を非活性化させるためにＧＮＤレベルの絶縁信号（ＰＩＳＯｎ）を発生する第２制御手段（２６０）と、
前記複数の絶縁信号ラインの中の一組の隣接絶縁信号ライン（３１０ｍ、３１０ｎ）の一方の側において、前記一組の隣接絶縁信号ラインの間に接続されると共に、前記一組の隣接絶縁信号ラインの低レベルへの変化に応じて活性化され、前記一組の隣接絶縁信号ラインを同一のレベルに等化する第１等化手段（３００）と、
前記一組の隣接絶縁信号ラインの他方の側において、前記一組の隣接絶縁信号ラインの間に接続されると共に、行プレチャージ動作が開始されると、前記一組のビットライン等化信号（ＰＥＱｍＢ、ＰＥＱｎＢ）がともにＨレベルになることによって活性化され、前記一組の隣接絶縁信号ラインを等化することによって低レベルへ変化させる第２等化手段（３２０）とを含み、
前記第２等化手段が、前記一組の隣接絶縁信号ラインの等化動作を開始し、前記第２等化手段の等化動作によって前記一組の隣接絶縁信号ラインのレベルが低レベルへ変化すると、前記第２等化手段に続いて更に前記第１等化手段が等化動作を開始し、前記第１、第２等化手段が同時に等化動作を実行する
ことを特徴とするダイナミックランダムアクセスメモリ装置。
前記第１等化手段は、２つの入力端子及び１つの出力端子を有し、２つの隣接するメモリセルブロックに対応する第２制御信号が前記入力端子に各々印加される論理ゲート回路（Ｇ１）と、２つの隣接するメモリセルブロックに対応する前記隣接絶縁信号ラインの間に連結されたソース／ドレーンチャンネル及び前記論理ゲート回路の出力端子に連結されたゲートを有するＭＯＳトランジスター（Ｍ６）とを含み、
前記論理ゲート回路は、オアゲートで構成され、前記ＭＯＳトランジスターは、ｐチャンネルＭＯＳトランジスターで構成されることを特徴とする請求項１に記載のダイナミックランダムアクセスメモリ装置。
前記第２等化手段は、２つの入力端子及び１つの出力端子を有し、２つの隣接するメモリセルブロックに対応する第１制御信号が前記入力端子に各々印加される論理ゲート回路（Ｇ２）と、２つの隣接するメモリセルブロックに対応する前記隣接絶縁信号ラインの間に連結されたソース／ドレーンチャンネル及び前記論理ゲート回路の出力端子に連結されたゲートを有するＭＯＳトランジスター（Ｍ７）とを含み、
前記論理ゲート回路は、ナンドゲートで構成され、前記ＭＯＳトランジスターは、ｐチャンネルＭＯＳトランジスターで構成されることを特徴とする請求項１に記載のダイナミックランダムアクセスメモリ装置。