JP3955241B2

JP3955241B2 - Ｍｅｍｓアレイとその製造方法及びそれに基づくｍｅｍｓデバイスの製造方法

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Publication number: JP3955241B2
Application number: JP2002181965A
Authority: JP
Inventors: 光博湯浅
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2002-06-21
Filing date: 2002-06-21
Publication date: 2007-08-08
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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＥＭＳ（Micro Electro-Mechanical System）を利用する技術に関し、特に複数の回路素子とスイッチを備えるマイクロマシンないしＭＥＭＳアレイに関する。
【０００２】
【従来の技術】
ＭＥＭＳは、電子回路だけではなくセンサやアクチュエータのような異なる要素をＳｉ等の基板上に集積化し高度な機能をもたせるもので、大きな発展が期待されている。従来、ＭＥＭＳデバイスを製造する技術としては、（１）ＭＥＭＳの技術を利用して作られたセンサなどの個別素子を基板上に実装して製造すること、また（２）専用のＭＥＭＳ回路として個別に製造すること等が知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記（１）の場合は、個別素子の製造にＭＥＭＳを利用してはいても、実装する際の制約から大幅な小型化が困難であり、素子性能の限界と実装面積の削減に限界があり、また、配線遅延の問題もある。また、上記（２）の場合は、専用品であることから、（１）と比較して開発時間の増大や開発費の増加が避けられない。
【０００４】
本発明は、これらの問題点に鑑み、小型化が可能であるとともに、開発時間や開発費を削減できるプログラマブルなＭＥＭＳアレイを提供すること及びこれを用いてＭＥＭＳデバイスを製造する方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、複数の素子及び各素子を接続するスイッチを基板上に配置して各素子を任意に配線可能としたＭＥＭＳアレイを提供するものである。
【０００６】
また、本発明のＭＥＭＳアレイは、少なくともその１層に複数の素子を設け、他の層にスイッチを設けて製造される。本発明のＭＥＭＳアレイのスイッチはトランジスタで構成しても、機械的スイッチで構成してもよい。
本発明によれば、スイッチのオンオフを選択するだけで所望の回路を構成することができ、多様なニーズに応えることができる。
【０００７】
また、本発明によれば、ＭＥＭＳアレイに基づいてＭＥＭＳデバイスを製造することができる。すなわち、ＭＥＭＳアレイの各スイッチの接続状態を決定して所望の回路を構成し、その後、スイッチの接続状態に応じて配線を行うステップを採用してＭＥＭＳデバイスを製造する。
このようにすれば、スイッチの接続状態を維持するための電力を削減することができるＭＥＭＳデバイスを量産することができる。
【０００８】
【発明の実施の形態】
（第１の実施形態）
図１〜６を参照して、本発明の第１の実施形態における任意結線可能なプログラマブルなＭＥＭＳアレイについて説明する。
【０００９】
図１は、本例の任意に結線可能なＭＥＭＳアレイの部分断面図であり、図２に、本発明のＭＥＭＳアレイの全体の概略図を示す。図３は、図１に断面が示された本例の等価回路を示す図である。
【００１０】
図２のＭＥＭＳアレイの全体概略図に見られるように、本発明の任意に結線可能なＭＥＭＳアレイは、半導体ウェハプロセスを利用して、たとえば１０ｍｍ²のＳｉチップ上に約３０万個の任意結線可能な回路要素を集積したもので、図３に示すように、本例では、１０μｍ平方の領域Ｔに、３個のＬＣＲ回路が配置されて１回路が形成されている。
【００１１】
図１に示す断面図は、図３に示す等価回路の太線で示したＬＣＲ回路の断面である。
図１に示されるように、本例のＭＥＭＳアレイは、基板Ｓにトランジスタ４１〜４４のソースドレイン領域が形成され、その上に配線層Ｍ０〜Ｍ４が形成され、その上にパッシベーション層Ｐが設けられるものである。そして、ＬＣＲ回路は、配線層Ｍ０〜Ｍ１に形成された抵抗１０、コンデンサ２０、コイル３０及びそのビア配線が、基板Ｓに形成された４個のトランジスタ（ＦＥＴ）からなるスイッチ４１〜４４で直列に結線可能に構成されている。
【００１２】
なお、図１においては、スイッチ４１等を構成するトランジスタを駆動するための配線は省略されている。
【００１３】
本例では、ＬＣＲ各々３個が隣接する素子同士でスイッチ４１〜４４を含む多数のスイッチにより結線可能であり、最下部には、各素子をバイパスできるように各素子に並列に配置されるスイッチ４５が設けられ、各素子の任意の組合せが可能となっている。
【００１４】
すなわち、本例のＬＣＲ回路から構成されるＭＥＭＳアレイは、複数の抵抗、コンデンサ及びコイルを平面的（２次元）に規則的に並べ、各素子間はスイッチを介して任意に結線可能なものである。
【００１５】
図４には、図１のＡ−Ａ線で切った基板Ｓの上面図を示し、図５には、Ｂ−Ｂ線で切った配線層Ｍ１の上面図を示し、図６には、Ｃ−Ｃ線で切った配線層Ｍ３の上面図を示す。
図４に、基板Ｓに設けられるスイッチを構成するトランジスタのソース−ドレインの配置の概略を示す。スイッチ４１〜４４に対応するソース−ドレインの配置を同一の番号で示してある。
【００１６】
配線層Ｍ０は、トランジスタのゲート電極が形成され、またソース−ドレインへの配線の一部が形成された配線層である。配線（ビア）は、スイッチ４１に対する抵抗１０への配線１２とコンデンサ２０の上部電極２１への配線２３、スイッチ４２に対するコンデンサ２０の下部電極２２への配線２４とコイル３０に対する配線３１、３２及びスイッチ４３，４４に対する配線５１及び５２が形成されている。
【００１７】
配線層Ｍ１は、図５に示され、抵抗１０の一方の配線部１２、コンデンサ２０の上部電極２１への配線２３及び下部電極２２への配線２４、コイル３０の配線３１及び３２、スイッチ４３，４４の配線５１及び５２が配置されている。配線１２，２３，２４，３１，３２は並列接続するためのスイッチにつながる配線も兼ねる。
【００１８】
配線層Ｍ２は、他の配線層と同様に各素子とスイッチとの配線の一部が形成された配線層である。配線としては、配線層Ｍ０と同様であるので、説明は省略する。
配線層Ｍ３は、図６に示され、抵抗１０の配線部１１及び１２、コンデンサ２０の上部電極への配線２３、コンデンサ２０の下部電極２２、コイル３０及びスイッチ４３，４４への配線部５１，５２が配置されている。配線１１，５１は並列接続の配線を兼ねる。下端の配線（番号なし）は迂回用の配線である。
【００１９】
配線層Ｍ４には、抵抗１０が設けられ、コンデンサ２０の上部電極２１が設けられ、最上部にはパッシベーション層Ｐが設けられる。
なお、この層の構成は説明のための単なる一例であって、層の数等層構成が限定されるものではなく、素子の種類もＬＣＲに限定されない。素子は、高周波フィルタ回路等所望の電気電子回路の構成要素となり得る回路であればよく、その形状配置等適宜適切なものが選択可能である。
【００２０】
本例のＭＥＭＳアレイの製造方法は、Ｓｉのウエハプロセスと同様であり、トランジスタスイッチを形成する基板１上に配線層を複数形成するものである。例えば受動素子の形成も導電層の材料により適宜の形状とすることができることなど、適宜公知のウエハプロセスを用いて製造することができる。
【００２１】
このように、本例のＭＥＭＳアレイは、複数の回路素子がスイッチを介して適宜結線可能に配置されているから、設計者の設計に応じて各スイッチのオンオフを決定するだけで、自由に所望の回路を組むことができる。
【００２２】
次に、本発明のＭＥＭＳアレイを用いて回路を組み、その後ＭＥＭＳデバイスとして量産する場合などに用いられるＭＥＭＳデバイスの製造方法について説明する。
【００２３】
図１に示したＬＣＲ回路を例にする。図７は、図１のＭＥＭＳアレイを用いて組まれた回路におけるスイッチ４１〜４４のオンオフの状態を示す図である。
すなわち、図７には、本発明によるＭＥＭＳアレイを用い、スイッチのオンオフを選択して所望の回路とした結果が示されている。状態（１）は回路動作中にスイッチングを行うことのない静的回路の例であり、状態（２）は回路動作中にスイッチングを行う場合がある動的回路の例である。
【００２４】
スイッチの状態（１）では、スイッチ４１がＯＮ、スイッチ４２がＯＦＦ、スイッチ４３がＯＮ、スイッチ４４がＯＮとなっている。この状態は回路動作中に変化しない。したがって、常にＯＮとなるスイッチについては、ゲート電圧を印加してオン状態を維持する必要があり、電力消費を考えると不経済である。
【００２５】
そこで、図８に示すように、基板Ｓにトランジスタスイッチを形成することなく、配線層Ｍ０をスイッチの状態のオンオフに対応する配線層Ｍ０’に代えるものである。すなわちスイッチ４１，４３及び４４のスイッチＯＮの場合には配線６０を行って結線（ショート）し、スイッチ４２のスイッチＯＦＦの場合は配線しない（オープン）。このようにすると電力を節減できるともに故障のほとんど起こらない製品とすることができる。
【００２６】
ＭＥＭＳデバイスの製造工程についてみても、専用マスクを１枚を追加すれば、ＭＥＭＳアレイの製造工程を利用でき、さらにトランジスタ形成工程を省略でき、基板Ｓも低コストなものが使用できるので、低コストで量産品を製造できる。
【００２７】
スイッチの状態（２）は、スイッチ４３が切換え可能なスイッチとして用いられる点を除き、状態（１）と同じである。本例は、状態（１）の場合とは異なり、スイッチをすべて配線のショート／オープンに代えることはできない。
【００２８】
しかしながら、図９に示すように、配線層Ｍ０層の上に配線層Ｍ１ａを追加して、スイッチ４１，４４のようにＯＮ状態を維持する場合はスイッチ４１、４４を短絡するように配線６０を設け（ショート）、スイッチ４２のようにＯＦＦの場合は配線することなく回路を遮断し（オープン）、トランジスタのゲートに電圧をかけないようにし、スイッチング動作をするスイッチ４３に対しては、従前の配線を維持するようにビアを設けて上下のコンタクトをとるようにすればよい。
【００２９】
このようにすれば、常時オンのトランジスタについてはオン状態を維持するために電圧を印加する必要がなく、消費電力を節減することが可能で、また、製造工程においてもＭＥＭＳアレイの製造工程に配線層Ｍ１ａを追加するだけですむ。
【００３０】
（第２の実施形態）
第１の実施形態では、隣接する各素子を接続するスイッチはトランジスタで構成されていたが、本例は、このスイッチを機械的なスイッチである静電スイッチで構成するものである。静電スイッチを動作させるためには駆動用トランジスタを必要とするが、機械的なスイッチはトランジスタスイッチに比較してオンオフに際して回路特性が変化しないので、ＭＥＭＳアレイを用いて回路を組む際には有利である。
【００３１】
図１０に、本例のＭＥＭＳアレイの基板を省略した部分断面図を示す。第１の実施形態と同一機能を有する要素には同一の符号を付した。
【００３２】
図１０には、基板の上の配線層Ｍ０〜Ｍ４及びパッシベーション層Ｐが示されている。なお、各層間には窒化Ｓｉ等からなるＣｕキャップ層Ｃが設けられ、配線層の銅が絶縁膜中に拡散してデバイス不良を起こすことを防止している。最外層に片持ち式の可動部を有する静電スイッチ４１’〜４３’が配置されている。スイッチ駆動部７１〜７３は図示しない基板に設けられたトランジスタに配線ビア７４〜７６を介して接続されている。静電スイッチ４１’〜４３’はスイッチ駆動部７１〜７３に所定の電位を与えると、対応する可動片が吸引されてその接点を閉じるものである。図示していないが、スイッチの保護、ゴミの侵入防止のためにカバーを付けることもある。
【００３３】
また、第１の実施形態と同様に、抵抗１０、コンデンサ２０及びコイル３０の各素子が形成され、抵抗１０、スイッチ４１’、コンデンサ２０、スイッチ４２’、コイル３０、スイッチ４３’が直列に接続可能であり、図１０の断面図に示されていない他の隣接する素子に対してもスイッチを介して接続可能に構成され、各素子は任意に結線可能となっている。
【００３４】
以下、図１１〜２０を参照して、その製造工程の概要を説明する。なお、例えばＣｕキャップ層の形成など説明を省略した工程もある。
まず、図１１には、配線層Ｍ１の形成までの工程（ａ）〜（ｄ）を示す。
工程（ａ）では、図示しない基板に静電スイッチ駆動のためのトランジスタを形成した後、配線のためのビア７４〜７６を設けて配線層Ｍ０とする。
【００３５】
工程（ｂ）で絶縁膜を成膜し、工程（ｃ）でコンデンサ２０の下部電極２２及ビアを形成するために絶縁膜をエッチングし、工程（ｄ）でコンデンサ下部電極の形成及びビア配線を行い、配線層Ｍ１を形成する。
【００３６】
図１２には、配線層Ｍ２のビアの形成までの工程（ｅ）〜（ｇ）が示されている、工程（ｅ）で絶縁膜を成膜し、工程（ｆ）でビアの形成のために絶縁膜のエッチングを行い、工程（ｇ）で配線層Ｍ２のビア７４〜７６を形成する。
【００３７】
図１３に示した工程（ｈ）では、配線層Ｍ２のコンデンサ上部電極とコイルの形成前のエッチングが示されている。これを先の工程でビア７４〜７６と同時に形成しなかったのは、Ｃｕキャップ層をコンデンサの誘電体として利用するために残す必要があったからである。次いで、工程（ｉ）で、コンデンサ上部電極２１とコイル３０が形成される。
【００３８】
図１３に示した工程（ｊ）、図１４に示した工程（ｋ）、（ｌ）で、配線層Ｍ３のビア配線が形成される。配線層Ｍ３では、スイッチ駆動用配線７４〜７６とともに、コンデンサ２０への配線２３，２４及びコイル３０への配線３１，３２が形成される。
【００３９】
図１４に示した工程（ｍ）、図１５に示した工程（ｎ）、（ｏ）で、配線層Ｍ４が形成される。すなわち工程（ｍ）で絶縁膜を成膜し、工程（ｎ）で抵抗１０（図１０）、コンデンサ２０及びコイル３０の入出力部とスイッチ駆動用電極の形成部分をエッチングし、工程（ｏ）で、抵抗１０（図１０）の入出力部１１，１２、コンデンサ２０の入出力部２５，２６及びコイル３０の入出力部３３，３４とスイッチ駆動用電極７１〜７３等を形成する。
【００４０】
図１６、１７に抵抗１０の形成工程を示す。まず工程（ｐ）で、Ｃｕキャップ層Ｃを成膜する。工程（ｑ）では、Ｃｕキャップ層Ｃをエッチングして抵抗用薄膜形成部分を作成する。工程（ｒ）では、抵抗用薄膜Ｒを全面に成膜し、工程（ｓ）で抵抗として用いる部分だけを残してエッチングし、抵抗１０を形成する。
【００４１】
図１８〜２０には、保護のためのパッシベーション膜Ｐの成膜から、スイッチを形成する工程を示す。
図１８の工程（ｔ）では、上面全面に保護のためのパッシベーション膜Ｐを成膜する。工程（ｕ）では、スイッチ４１’〜４３’上部を設けるためのエッチングを行い、図１９の工程（ｖ）で、スイッチ４１’〜４３’の導通部を設けるためにエッチングを行う。次いで工程（ｗ）でスイッチを作成し、図２０の工程（ｘ）で、スイッチ４１’〜４３’上部をリリースし、工程（ｙ）でスイッチ４１’〜４３’下部をリリースすることにより完成する。
【００４２】
このようにして、抵抗１０、コンデンサ２０、コイル３０がスイッチ４１’〜４３’を介して直列に結線可能となる。このＲＣＬ直列回路が平面（２次元）的に多数形成される点では、第１実施形態と同様で、スイッチのオンオフを選択して、所望の回路を構成できるものである。
【００４３】
本例は、静電スイッチを駆動するためのトランジスタスイッチを必要とするから、第１実施形態と比較すると静電スイッチを設ける工程が増加するが、静電スイッチを用いることの回路特性の安定化の利点に加えて、静的回路又は動的回路のＭＥＭＳデバイスを製造する上で次の利点がある。
【００４４】
すなわち、本例のＭＥＭＳアレイを用いて実際の回路を組み、スイッチが常にオンないしオフとなる静的回路で構成されるＭＥＭＳデバイスを製造する場合、スイッチが最上層に形成されているために、製造の最終工程であるスイッチ形成工程に代えて、配線層を形成する工程を採用すれば済む。この点では第１の実施形態よりも製造容易である。スイッチ駆動用トランジスタ、スイッチ駆動用電極を省略し、上記配線層を形成する前の状態でストックしておけば低コスト、短納期も実現できる。
【００４５】
また、一部のスイッチを残す動的回路をＭＥＭＳデバイスとして製造する場合にも、必要なスイッチはそのまま残し、常にオン又はオフとなるスイッチ部分については、例えば、図１９（ｖ）に示したスイッチ導通部エッチングの際パッシベーション膜のエッチング個所を選択することにより、短絡ないし遮断の回路を形成することができ、やはり第１の実施例に比べて容易である。スイッチ形成前まではＭＥＭＳアレイと全く同じ構造であるため、ＭＥＭＳデバイス専用の在庫を持つ必要が無く、低コスト化が可能となる。
【００４６】
なお、本例の場合、スイッチとして、片持ち式の可動電極を備え、静電気力により吸着してオンになる静電スイッチを用いたが、図２１に示す静電スイッチ９０を用いることもできる。これは、駆動電極９１に電圧を印加することにより可動電極９２が静電気力により吸着して短絡され、オフとなるものである。また、これ以外にも適宜のスイッチを採用することができる。
【００４７】
また、静電スイッチは配線層の上部に配置したが、配線層に設けてもよい。
さらに、第１及び第２の実施形態のいずれにおいても、複数の素子の配置は３次元に配置してもよいし、ランダムに配置してもよい。
【００４８】
本発明のＭＥＭＳアレイの基板には、他の信号処理用の半導体回路を作成配置したものであってもよいし、また半導体基板に配置される半導体回路を３次元構造としてもよい。さらにＭＥＭＳデバイスが収容される同一パッケージにマイクロプロセッサ、フラッシュメモリ、ＥＥＰＲＯＭ等の信号処理に好適な半導体回路ないし装置を収容して製品としてもよい。このような他の半導体回路ないし装置を付加することにより、さらに回路構成の自由度が高められ、所望の高性能ＭＥＭＳ素子を得ることができる。
【００４９】
【発明の効果】
以上のとおり、本発明の任意結線可能なＭＥＭＳアレイはプログラマブルで汎用性があるので、専用マスクや専用のプロセスが不要となり、配線状態を指定するだけで、所望のＭＥＭＳデバイスが低コストで開発できる。再試作もスイッチのオンオフを再設定するだけで可能である。また、スイッチのオンオフ固定部を配線のショート／オープンで代替して製造できるので、セミカスタム品での短納期・低消費電力化を可能とする。量産品としても、低消費電力で故障の少ない製品を得ることができる。また、ＭＥＭＳアレイで事前テストを行っておけば、ほとんど同一の回路であるため、ＭＥＭＳデバイス製造後のテストでスペックアウトすることはほとんどなく、デバイスの検証期間が短縮できる。
【図面の簡単な説明】
【図１】ＭＥＭＳアレイの第１実施形態の断面を示す断面図である。
【図２】ＭＥＭＳアレイの第１実施形態の外観を示す図である。
【図３】ＭＥＭＳアレイの第１実施形態の等価回路を示す図である。
【図４】図２のＡ−Ａ断面図であり、ＭＥＭＳアレイの第１実施形態のスイッチのソースドレインの配置を示す平面図である。
【図５】図２のＢ−Ｂ断面図であり、ＭＥＭＳアレイの第１実施形態のＭ１層の配線を示す平面図である。
【図６】図２のＣ−Ｃ断面図であり、ＭＥＭＳアレイの第１実施形態のＭ３層の配線を示す平面図である。
【図７】ＭＥＭＳアレイの第１実施形態のスイッチのオンオフ例を示す図である。
【図８】ＭＥＭＳアレイを用いて製造された静的回路であるＭＥＭＳデバイスを示す例である。
【図９】ＭＥＭＳアレイを用いて製造された動的回路であるＭＥＭＳデバイスを示す例である。
【図１０】ＭＥＭＳアレイの第２実施形態を示す図である。
【図１１】ＭＥＭＳアレイの第２実施形態の製造工程（ａ）〜（ｄ）を示す図である。
【図１２】ＭＥＭＳアレイの第２実施形態の製造工程（ｅ）〜（ｇ）を示す図である。
【図１３】ＭＥＭＳアレイの第２実施形態の製造工程（ｈ）〜（ｊ）を示す図である。
【図１４】ＭＥＭＳアレイの第２実施形態の製造工程（ｋ）〜（ｍ）を示す図である。
【図１５】ＭＥＭＳアレイの第２実施形態の製造工程（ｎ），（ｏ）を示す図である。
【図１６】ＭＥＭＳアレイの第２実施形態の製造工程（ｐ），（ｑ）を示す図である。
【図１７】ＭＥＭＳアレイの第２実施形態の製造工程（ｒ），（ｓ）を示す図である。
【図１８】ＭＥＭＳアレイの第２実施形態の製造工程（ｔ），（ｕ）を示す図である。
【図１９】ＭＥＭＳアレイの第２実施形態の製造工程（ｖ），（ｗ）を示す図である。
【図２０】ＭＥＭＳアレイの第２実施形態の製造工程（ｘ），（ｙ）を示す図である。
【図２１】ＭＥＭＳアレイの第２実施形態に用いられる静電スイッチの他の例を示す図である。
【符号の説明】
１０…抵抗
２０…コンデンサ
３０…コイル
４１〜４３…トランジスタスイッチ
４１’〜４３’…静電スイッチ
６０…配線
７１〜７３…静電スイッチ駆動電極
Ｓ…基板
Ｍ０〜Ｍ４…配線層

Claims

複数の素子及び前記各素子を接続する前記素子の数以上の数のスイッチを備え、前記スイッチを介して前記各素子を任意に配線可能としたＭＥＭＳアレイであって、前記スイッチの接続状態を決定することにより前記各素子を任意に組み合わせ可能としたことを特徴とするＭＥＭＳアレイ。
前記各素子を接続するスイッチは半導体スイッチである請求項１に記載のＭＥＭＳアレイ。
前記各素子を接続するスイッチは機械的スイッチである請求項１に記載のＭＥＭＳアレイ。
基板と配線層を備え、前記基板には前記スイッチが形成され、前記配線層には前記スイッチを介して接続される前記各素子が設けられる請求項１又は２に記載のＭＥＭＳアレイ。
基板と配線層を備え、前記配線層には前記各素子及び前記各素子を接続するスイッチが設けられる請求項１又は３に記載のＭＥＭＳアレイ。
基板と配線層を備え、前記配線層には前記各素子が設けられ、前記各素子を接続するスイッチは配線層の上に設けられる請求項１又は３に記載のＭＥＭＳアレイ。
前記基板には前記スイッチを駆動する駆動部が設けられる請求項５又は６に記載のＭＥＭＳアレイ。
前記基板にはさらに、前記ＭＥＭＳアレイに接続されて、前記素子及び前記スイッチを介して流れる信号を処理する信号処理用の半導体回路が設けられた請求項４〜７のいずれか１項に記載のＭＥＭＳアレイ。
同一パッケージに前記半導体回路を組み込んでパッケージされた請求項８に記載のＭＥＭＳアレイ。
基板上に配線層を備える請求項４に記載のＭＥＭＳアレイの製造方法であって、
前記基板内に複数のスイッチを形成するステップと、
前記配線層に前記複数のスイッチを介して接続される複数の素子を形成するステップを有することを特徴とするＭＥＭＳアレイの製造方法。
基板上に配線層を備える請求項６に記載のＭＥＭＳアレイの製造方法であって、
前記配線層に複数の素子を形成するステップと、
前記配線層の上に前記複数の素子を互いに接続する複数のスイッチを設けるステップを有することを特徴とするＭＥＭＳアレイの製造方法。
基板上に配線層を備える請求項６に記載のＭＥＭＳアレイの製造方法であって、
前記基板にスイッチ駆動部を形成するステップと、
前記配線層に複数の素子を形成するステップと、
前記配線層の上に前記複数の素子を互いに接続する複数のスイッチを設けるステップを有することを特徴とするＭＥＭＳアレイの製造方法。
複数の素子及び前記各素子を接続するスイッチを備えるＭＥＭＳアレイに基づいてＭＥＭＳデバイスを製造する製造方法であって、
前記ＭＥＭＳアレイの各スイッチの接続状態を決定するステップと、
前記各スイッチの接続状態に応じて配線する配線層を形成するステップを備えることを特徴とするＭＥＭＳデバイスの製造方法。
複数の素子及び前記各素子を接続するスイッチを備えるＭＥＭＳアレイに基づいてＭＥＭＳデバイスを製造する製造方法であって、
前記ＭＥＭＳアレイの各スイッチの接続状態を決定するステップと、
前記ＭＥＭＳデバイスの基板上に前記スイッチの接続状態に応じて配線する配線層を形成するステップ
前記配線層の上にＭＥＭＳアレイと同一配置の複数の素子を形成するステップを有することを特徴とするＭＥＭＳデバイスの製造方法。
複数の素子及び前記各素子を接続するスイッチを備えるＭＥＭＳアレイに基づいてＭＥＭＳデバイスを製造する製造方法であって、
前記ＭＥＭＳアレイの各スイッチの接続状態を決定するステップと、
ＭＥＭＳデバイスの基板内にスイッチを設けるステップと、
ＭＥＭＳデバイスの基板上に前記スイッチの接続状態に対応して、前記スイッチを短絡、遮断ないし配線する追加の配線層を設けるステップと、
前記追加の配線層の上に前記ＭＥＭＳアレイと同一配置の複数の素子を配置する配線層を設けるステップ
を備えることを特徴とするＭＥＭＳデバイスの製造方法。
複数の素子及び前記各素子を接続するスイッチを備えるＭＥＭＳアレイに基づいてＭＥＭＳデバイスを製造する製造方法であって、
前記ＭＥＭＳアレイの各スイッチの接続状態を決定するステップと、
前記ＭＥＭＳアレイと同一配置の複数の素子を設ける配線層を形成するステップと、
各スイッチの接続状態に基づいて、前記配線層の上にスイッチないし配線を選択形成するステップを備えることを
特徴とするＭＥＭＳデバイスの製造方法。