JP3941882B2 - 高密度メモリ用自己整合化ソースのためのプロセス - Google Patents

Description

発明の分野
本発明は、半導体装置に関し、より詳細にはメモリセルと離れた位置にある周辺のトランジスタとを組合せた半導体構造に関する。
発明の背景
図１から図３は、１９９２年６月９日発行のタン（Tang）他の米国特許第５，１２０，６７１号に関し、従来技術の方法で製造した高密度自己整合ソースフラッシュメモリセルを示す。図１はそのように形成したメモリ装置の部分を示す平面図である。フィールド酸化物領域１０、１２は基板１５においてソース線１４を横切る連続する線として形成される。従来技術により、ゲート酸化物層をフィールド酸化物の線の間の基板領域上に形成し、続いて第１のポリシリコン層を堆積かつパターニングして、次に集積誘電体層を形成する。第２のポリシリコン層１６を堆積し、適切なマスキングを行なった後、ポリシリコンの露出した部分をエッチングして除去し、コントロールゲート領域１８、２０（ワード線）を形成する。この時点で、適当なエッチング工程を用いて、ワード線の間に露出した集積誘電体および第１のポリシリコンを除去する。次いで、ソース領域を露出するフォトレジストマスクを装置上に付与する。露出したフィールド酸化物領域１０、１２はシリコンに対して選択性のある酸化物エッチングプロセスを用いてエッチング除去され、ソース領域１４同士を接続するソース線が形成される。この連続するソース線は先に規定したワード線のエッジに対して平行でかつ自己整合される。
図２および図３は、フィールド酸化物領域１０、１２のエッチングの前の、図１のそれぞれ線２−２および３−３に沿って破断した断面図である。図２は、ゲート酸化物２４−フローティングゲート２６−集積誘電体２８−制御ゲート３０からなる第１の積層２２と、ゲート酸化物３４−フローティングゲート３６−集積誘電体３８−制御ゲート４０からなる第２の積層３２を示し、基板４８中のソース４２およびドレイン４４、４６が制御ゲート３０、４０のエッジに自己整合されている。ワード線１８、２０はそれぞれ制御ゲート３０、４０を規定し、領域１０、１２等のフィールド酸化物領域上方に延在する（図３）。
フィールド酸化物領域１０、１２のエッチングの際には、エッチャントがシリコン基板４８に到達して積層３０と４０の間の領域で基板がえぐられてしまう状況が避けられない。このように基板がえぐられることは、ソース接合部４２の形成に影響を及ぼし、消去機能の速度低下をもたらし、またトランジスタ間でえぐられ方が均一でないため消去分布が広くなる可能性がある。
このような問題を克服するため、図４から図５に示すような方法が用いられている（図４は、断面図４ａ、４ｂおよび４ｃを含み、図４ａおよび４ｂが図２および図３の断面図に対応し、かつ図４ｃが同じ集積回路内の周辺トランジスタの断面図である。図５から図９および図１０から図１４についても同じ図示方法を用いる）。
図４ａに示すとおり、シリコン基板１３０の上にゲート酸化物１３２を形成する。第１のフローティングゲート１３４−集積誘電体１３６−制御ゲート１３８からなる積層１４０を酸化物層１３２上に設け、かつ第２のフローティングゲート１４２−集積誘電体１４４−制御ゲート１４６からなる積層１４８も酸化物層１３２の上に積層１４０から間隔をあけて設ける。ソース領域１５０を基板１３０内に設け、積層１４０、１４８の隣接するエッジに自己整合させる。ドレイン領域１５２、１５４も基板１３０内に含まれ、積層１４０、１４８のそれぞれ対向するエッジに自己整合する。制御ゲート１３８、１４６は、基板１３０上にあるフィールド酸化物１５６上に延在する（図４ｂ）。図４ａおよび図４ｂに示す構造物から離れた位置に高電圧周辺トランジスタ１５８（図４ｃ）が存在し、同トランジスタは基板１３０上のゲート酸化物１６０、およびゲート１６２を含み、軽くドーピングしたソースおよびドレイン領域１６４、１６６がゲート１６２のエッジに自己整合される。
この構造物上に酸化物からなる厚い（たとえば３０００Å）層を堆積する。この堆積酸化物１６８に異方性エッチングを行なって各積層１４０、１４８の側部に比較的広いスペーサ１７０、１７２、１７４、１７６を、フィールド酸化物１５６上の制御ゲート１３８、１４６の隣接する側部には比較的広いスペーサ１７８、１８０を、かつ高電圧周辺トランジスタ１５８のゲート１６２の側部に比較的広いスペーサ１８２、１８４を形成する。高電圧周辺トランジスタ１５８のゲート１６２の側部の比較的広いスペーサ１８２、１８４は、後に形成される重くドーピングされたソースおよびドレイン領域がスペーサ１８２、１８４に自己整合されかつ軽くドーピングされたソースおよびドレイン領域１６４、１６６に対して適切な位置にくるように適切に構成されている。この広いスペーサ１８２、１８４は高いトランジスタ接合の降伏要件を満たすために必要である。しかしながら、このような比較的広いスペーサ１７８、１８０をフィールド酸化物１５６上の制御ゲート１３８、１４０の内側部上に設けることで、次に説明するようなある種の問題が引き起こされる。
図５に示すとおり、マスキング１８６が、この構造物の適切な領域にわたって設けられ、かつさらに異方性エッチングが行なわれる。このエッチングは、薄い酸化物層１３２（図６ａ）およびフィールド酸化物１５６（図６ｂ）を介して行なわれ、フィールド酸化物１５６を介するエッチングによるシリコン１３０の露出幅（寸法Ｘ）は比較的小さい。これはスペーサ１７８、１８０の当初の幅が大きいためである。一方、マスキング１８６が上に存在するため、エッチャントは高電圧周辺トランジスタ１５８に到達することができない。
次に、マスキング１８６を除去した後、酸化物からなる薄い層１８８を積層１４０、１４８の間のシリコン１３０の露出した部分上に成長させ、かつフィールド酸化物１５６中の開口によってできるシリコン１３０の露出部分上に酸化物からなる薄い層１９０を成長させる。薄い酸化物層１８８、１９０および１９１は同時に形成する。
さらなるマスキング１９２を行なった後、先ほど成長させた酸化物の薄い層１８８、１９０を介してイオン注入１９４を行ない、拡散工程を経てソース領域１５０は図９ａに示す形状となり、フィールド酸化物に隣接する拡散領域１９６（図９ｂ）がソース領域１５０と他のソース領域との間の接続部を構成する。次にさらなる処理工程を経てスペーサ１８２、１８４に自己整合された周辺トランジスタ１５８の重くドーピングしたソースおよびドレイン領域１９８、２００を形成する。
この方法では、スペーサ１７０、１７２、１７４、１７６を設けたため、図１に関して上に述べたようなゲートエッジでの基板がえぐられるという問題を回避している。しかしながら、図６ｂに示すとおり寸法Ｘが非常に小さいため、その狭い接続領域によって装置間の直列抵抗が高くなる。
また、上に説明した方法は、２つのマスキング工程を要する点に注意されたい。製造効率を向上させるためには、常にプロセスに含まれるマスキング工程の数を減らすことが望ましい点は理解されよう。
発明の要約
本発明は、まず、フラッシュメモリトランジスタのソースおよびドレイン接合部を形成し、その後フラッシュメモリトランジスタのフローティングゲート−集積誘電体−制御ゲートからなる積層上に堆積する酸化物の比較的薄い層を、フィールド酸化物上の制御ゲート延長部上方および高電圧周辺トランジスタのゲート酸化物およびゲート上方にわたって設けることによって、上に述べたような問題を克服するものである。適切なマスキングを行なった後、このように堆積させた薄い酸化物をエッチングして比較的狭いスペーサを、積層の隣接する側部上とフィールド酸化物上の制御ゲートの隣接する側部上に設ける。次に、このフィールド酸化物をエッチングするが、その間ソース接合部は積層の隣接する側部上のスペーサによって保護される。周辺トランジスタ上に堆積される薄い酸化物はこの時点でマスキングによりブロックされる。次に、積層間のシリコンの露出した領域上と、このフィールド酸化物を介するエッチングにより露出したシリコン領域上とに薄い酸化物を成長させた後、注入（レジストマスクを用いない）および拡散を行なって隣接する装置のソース領域間の相互接続部を形成する。このように堆積した薄い酸化物を注入ブロックマスクとして使用すれば、プロセスにおけるフォトレジストマスキング工程を１つ省くことができる。スペーサは比較的幅が狭いため、フィールド酸化物を介するエッチングにより露出するシリコンの部分は比較的広くなり、したがってシリコンの比較的広い幅が注入物に対し露出されることになり、装置のソース間の直列抵抗は低くなる。
次に、酸化物からなるもう１つの層を、周辺トランジスタを含む結果として得られた構造物上に積層し、かつエッチングの際に好ましい比較的広いスペーサを周辺トランジスタのゲートの対向する側部上に設け、これによって周辺トランジスタの重くドーピングされたソースおよびドレイン領域が、これら広いスペーサのエッジに自己整合され、この周辺トランジスタの接合の降伏電圧が高くなる。
【図面の簡単な説明】
図１は、先行技術の典型的なフラッシュメモリ構造の平面図である。
図２は、図１の線２−２に沿って破断した断面図である。
図３は、図１の線３−３に沿って破断した断面図である。
図４から図９は、もう１つのフラッシュメモリシステムのプロセスフローを示す一連の断面図である。
図１０から図１４は、本発明のプロセスフローを示す断面図である。
好ましい実施例の説明
図において、図１０は部分的に処理されたフラッシュＥＰＲＯＭメモリ装置のいくつかの領域を示す断面図である。図１０ａは、たとえばｐ型シリコンからなる半導体基板２２０を含み、その上にゲート酸化物２２２、第１の積層２２４（ゲート酸化物２２２上のフローティングゲート２２６、集積誘電体層２２８、および制御ゲート２３０を含む）、および第２の積層２３２（ゲート酸化物２２２上のフローティングゲート２３４、集積誘電体層２３６および制御ゲート２３８を含む）が設けられ段階まで形成されたトランジスタ対を示す。基板２２０中に、それぞれの積層２２４、２３２の隣接するエッジに自己整合したｎ型ソース領域２３９を設ける。
図１０ｂは、図１０ａの構造に隣接する構造を示し、制御ゲート２３０、２３８の延長部がフィールド酸化物２４０上に存在し、同フィールド酸化物２４０は基板２２０上に存在する。図１０ｃは、図１０ａおよび図１０ｂの構造物とは別の領域に存在する高電圧遠方周辺トランジスタ２４２を示し、同トランジスタは基板２２０上のゲート酸化物２４４、ゲート２４６、ゲート２４６のエッジに自己整合される、軽くドーピングされたソースおよびドレイン領域２４８、２５０を含む。
薄膜層２５２を図１０ａ、図１０ｂおよび図１０ｃに示される構造上に堆積する。この薄膜層２５２は酸化物、窒化物、ポリシリコンもしくはそれらの組合せまたはいずれかの誘電体の形をとり得る。
こうして得られた構造に対し図１１に示す適切なマスキング（２５４）を行ない、かつ異方性エッチングを行なって、積層２２４、２３２の隣接する側部上に比較的狭いスペーサ２５６、２５８を、またフィールド酸化物２４０上の制御ゲート２３０、２３８の隣接する側部上には比較的狭いスペーサ２６０、２６２を設ける。このエッチングは、酸化物層２２２を介して続けられかつ基板２２０内に至り、またフィールド酸化物２４０を介して基板２２０へ至る。一方、周辺トランジスタ２４２はフォトレジストマスクに覆われたままである。
なお、スペーサ２６０、２６２が比較的薄いため、フィールド酸化物２４０を介するエッチングにより生じる露出したシリコンの幅Ｙ（図１１ｂ）は比較的大きい。
マスキング２５４を除去した後、酸化物からなる薄い層を２６４および２６６で示す露出したシリコン領域上に成長させる。次に、イオン注入２６８を行ない、スペーサ２５６、２５８およびスペーサ２６０、２６２に自己整合化させ、スペーサ２５６、２５８、２６０および２６２が比較的薄いため、注入物は積層２２４と２３２との間およびフィールド酸化物２４０の部分の間の、先行技術に比べて実質的に広い領域をカバーする。この注入物を拡散させた後（図１３）、メモリトランジスタのソース間の接続部２６９は先行技術のものに比べてかなり広くなるため、最終的に形成された構造におけるソース間の直列抵抗がかなり低くなることがわかる。
一方、薄膜層２５２は注入物２６８が周辺トランジスタ２４２のソースおよびドレイン領域に到達しないようにする（図１２ｃ）。なお、この注入の際には周辺トランジスタを保護するためのレジストマスキング工程は必要とされない。
ここで、図１３を参照して、上に述べたような選択された材料からなるもう１つの薄膜層２７０を、結果として得られた構造の上に堆積するが、高電圧周辺トランジスタ２４２上に堆積される薄膜層２５２は保護されておりかつ図１０ｃに示す元の堆積物から変化していない。層２７０と層２５２とを合わせた厚さは上に述べた先行技術の層１６８の厚さにほぼ等しい。
もう一度異方性エッチングを行なって、トランジスタ２４２のゲート２４６の対向する側部に比較的広いスペーサ２８０、２８２を設け、後に形成する重くドーピングした領域２８４、２８６がこれらスペーサ２８０、２８２の側部に適切に自己整合できるようにし、軽くドーピングされる領域２４８、２５０に関して適切な寸法決めを行なえるようにする。
なお、Ｖｓｓ接続の幅が増大するため、先行技術のものに比べてソースの直列抵抗が低くなり、かつまた図４から図９に示すマスキングは２工程だったのに比べ、図１０から図１４に示す方法ステップにおいてはマスキング工程は１回しか要しない。
明細書中、本発明の好ましい実施例につき特定の型の半導体装置（フラッシュＥＰＲＯＭメモリ）に関連して説明を行なった。当業者においては、記載の方法は他のさまざまなタイプの半導体装置に応用可能である点を認識すべきである。また、誘電体、ゲート、スペーサ膜、エッチング、注入およびレジストストリップについては他の材料や方法を用いることができ、しかもそれら応用が本発明の精神および範囲の中にあることを認識されたい。
好ましい実施例の図面および説明は例示を目的とするものであり、添付の請求の範囲に示した発明のより広い精神および範囲内で他のさまざまな修正および変更が可能である。

Claims (20)

1. （ｉ）半導体本体上のゲート酸化物と、制御ゲートとを有する第１のトランジスタ、（ii）前記第１のトランジスタに隣接し、かつその上に前記制御ゲートの延長部分を有する前記半導体本体上のフィールド酸化物領域、および（iii）前記半導体本体上のゲート酸化物および前記ゲート酸化物上のゲートを有する第２のトランジスタを含む半導体構造を製造する方法であって、
   前記制御ゲートを覆うように第１の薄膜層を設けるステップと、
   前記第１の薄膜層を異方性エッチングして前記制御ゲートの側部上に第１のスペーサを設け、かつ前記制御ゲートの前記延長部分の側部上に第２のスペーサを設け、前記エッチングが、前記第１のスペーサに隣接する前記半導体本体の部分を露出しかつ前記フィールド酸化物領域を介して前記制御ゲートの前記延長部分に隣接する前記半導体本体の部分を露出し、さらに
   前記半導体本体の露出していた部分へイオンを注入するステップと、
   前記制御ゲートおよび前記ゲート上に第２の薄膜層を設けるステップと、
   前記第２の薄膜層に異方性エッチングを行なって前記第２のトランジスタのゲートの側部に隣接して第３のスペーサを設けるステップとを含む、方法。
2. 前記イオンが前記第１および第２のスペーサの側部に自己整合的に注入される、請求項１に記載の方法。
3. 前記薄膜層を誘電体として設けるステップをさらに含む、請求項１に記載の方法。
4. 前記誘電体を酸化物として設けるステップをさらに含む、請求項３に記載の方法。
5. 前記第２のトランジスタは高電圧トランジスタである、請求項１に記載の方法。
6. 前記第１および第２のスペーサを形成するステップの前に、前記制御ゲートに隣接する前記半導体本体中にソース領域を設けるステップをさらに含む、請求項１に記載の方法。
7. 前記第１および第２のスペーサを形成するステップの前に、前記制御ゲートに隣接して前記半導体本体中にドレイン領域を設けるステップをさらに含む、請求項１に記載の方法。
8. 前記第１および第２のスペーサの形成に引き続きパターン処理されたマスクを設けるステップをさらに含み、前記マスクが、前記フィールド酸化物がエッチングされる際に、前記第１および第２のスペーサに隣接する、前記半導体本体の選択された領域を露出するようにパターン処理されている、請求項１に記載の方法。
9. 前記第３のスペーサを形成する前記ステップの前に、前記第２のトランジスタのゲートに隣接して前記半導体本体中にソースおよびドレイン領域を設けるステップをさらに含む、請求項１に記載の方法。
10. 前記第１のトランジスタの前記制御ゲートを、順に積層したフローティングゲートと誘電体の上に設けるステップをさらに含む、請求項１に記載の方法。
11. 前記第２の薄膜層を設けるステップの前に、（ｉ）前記第１のスペーサに隣接する前記半導体本体の露出した部分上と、前記第２のスペーサに隣接する前記半導体本体の露出した部分上に酸化物層を成長させるステップと、（ii）前記成長させた酸化物層を介し前記半導体本体の露出していた部分にイオンを注入するステップとをさらに含む、請求項１に記載の方法。
12. （ｉ）半導体本体上にはゲート酸化物を、かつゲート酸化物上には制御ゲートを有する１対の隣接する第１のトランジスタを含み、前記半導体本体は前記第１のトランジスタの対に関連するソース領域を有し、さらに（ii）前記トランジスタの対に隣接する前記半導体本体上のフィールド酸化物領域であって、前記酸化物領域上に前記第１のトランジスタの対の制御ゲートの延長部分が存在するフィールド酸化物領域と、（iii）前記半導体本体上にはゲート酸化物を、かつ前記ゲート酸化物上にはゲートを有する第２のトランジスタとを含む半導体構造を製造する方法であって、
    前記第１のトランジスタの制御ゲート間に位置する前記半導体本体内に前記ソース領域を設けるステップと、
    前記制御ゲートと前記ゲート上に第１の薄膜層を設けるステップと、
    前記第１の薄膜層上にパターン処理されたマスクを設けて前記マスクを介して開口を規定し、前記第１のトランジスタの対の間の第１の薄膜層の部分と、前記制御ゲートの前記延長部分の間の前記第１の薄膜層の部分とを露出させるステップと、
    前記第１の薄膜層の前記露出部分を異方性エッチングして、第１のスペーサの第１の対を、それぞれ前記第１のトランジスタ対のそれぞれの制御ゲートの側部上に設け、かつ第２のスペーサの第２の対を、それぞれ制御ゲートのそれぞれの延長部分の側部上に設けるステップを含み、前記エッチングは、前記ソース領域と前記第１のスペーサの第１の対とに隣接する前記半導体本体の部分を露出しかつ前記フィールド酸化物を介して、前記制御ゲートの前記延長部分に隣接する前記半導体本体の部分を露出し、さらに
    前記パターン処理されたマスクを除去するステップと、
    前記半導体本体の露出していた部分にイオンを注入するステップを含み、前記イオンはそれぞれのスペーサの側部に自己整合的に注入され、さらに
    前記制御ゲートと前記ゲート上に第２の薄膜層を設けるステップと、
    前記第２の薄膜層を異方性エッチングして前記第２のトランジスタのゲートの側部に第３のスペーサを設けるステップとを含む、方法。
13. 前記薄膜層を誘電体として設けるステップをさらに含む、請求項１２に記載の方法。
14. 前記誘電体を酸化物として設けるステップをさらに含む、請求項１３に記載の方法。
15. 前記第２のトランジスタは高電圧トランジスタである、請求項１２に記載の方法。
16. 前記第１および第２のスペーサを形成する前記ステップの前に、前記制御ゲートに隣接する前記半導体本体中であって前記制御ゲートに対して前記ソース領域を反対側にドレイン領域を設けるステップをさらに含む、請求項１２に記載の方法。
17. 前記第３のスペーサを形成する前記ステップの前に、前記第２のトランジスタのゲートに隣接する前記半導体本体中にソースおよびドレイン領域を設けるステップをさらに含む、請求項１２に記載の方法。
18. 前記隣接する第１のトランジスタの対の制御ゲートの各々を順に積層したフローティングゲートと誘電体の上に設けるステップをさらに含む、請求項１２に記載の方法。
19. 前記第２の薄膜層を設けるステップの前に、（ｉ）前記第１のスペーサの第１の対に隣接する前記半導体本体の露出した部分上および前記第２のスペーサの第２の対に隣接する前記半導体本体の前記露出した部分上に酸化物層を成長させるステップと、（ii）前記成長させた酸化物層を介して前記半導体本体の露出していた部分へイオンを注入するステップとを含む、請求項１２に記載の方法。
20. 前記半導体本体中へイオンを注入する際に前記第１の薄膜層を前記第２のトランジスタ上に残すことで前記第１の薄膜層を注入ブロックマスクとして機能させるようにする、請求項１２に記載の方法。

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