JP3940218B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に関し、特に、データの読出とデータの書込／消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯用のパーソナルコンピュータおよび通信装置用の記憶装置として、ＢＧＯ（Back Ground Operation ）モードを有するフラッシュメモリが開発されている。このＢＧＯモードでは、メインメモリブロックで読出動作を行なうと同時に、ＢＧＯブロックで書込／消去動作を行なうことが可能となっている。
【０００３】
図９は、そのようなＢＧＯモードを有する従来のフラッシュメモリの構成を示す一部省略したブロック図である。図９を参照して、このフラッシュメモリは、アドレスバッファ３０、ＢＧＯブロック３１、メインメモリブロック４１、Ｘデコーダ３２，４２、Ｙデコーダ３３，４３、ＳＧ・ＳＬデコーダ３４，４４、書込・読出回路３５，４５、入力バッファ５０、出力バッファ５１およびコントローラ５２を備える。
【０００４】
ＢＧＯブロック３１は、半導体基板のウェルＷ３１の表面に形成された複数のサブブロックＢＬＫ０〜ＢＬＫｎ（ｎは自然数である）を含む。サブブロックＢＬＫ０〜ＢＬＫｎの各々は、図１０に示すように、複数行・複数列に配列された複数のメモリセルＭＣと、それぞれが複数行に対応して設けられた複数のワード線ＷＬ０〜ＷＬｍ（ｍは自然数である）と、各隣接する２つの行に対応して設けられたソース線（電圧制御線）ＳＬと、それぞれが複数列（図では、図面の簡単化のため２列のみが示される）に対応して設けられた複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられた選択ゲートＳＧ（ＮチャネルＭＯＳトランジスタ）とを含む。また、サブブロックＢＬＫ０〜ＢＬＫｎに共通に、複数の主ビット線ＭＢＬ０，ＭＢＬ１が設けられる。各副ビット線ＳＢＬは選択ゲートＳＧを介して主ビット線ＭＢＬに接続される。
【０００５】
各メモリセルＭＣは、図１１（ａ）（ｂ）に示すように、ウェルＷ３１表面の上方に絶縁層を介して浮遊ゲート６２を形成し、さらにその上方に絶縁層を介して制御ゲート６３を形成し、ゲート６２，６３の両側のウェルＷ３１表面にそれぞれソース（第１の導通ノード）６１ｓおよびドレイン（第２の導通ノード）６１ｄを形成したものである。制御ゲート６３、ドレイン６１ｄおよびソース６１ｓは、それぞれ対応のワード線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続される。
【０００６】
書込動作時は、表１上段に示すように、メモリセルＭＣのドレイン６１ｄおよび制御ゲート６３にそれぞれ＋６Ｖおよび−８Ｖが印加され、ソース６１ｓはオープン（フローティング）にされ、ウェルＷ３１は接地される。これにより、図１１（ａ）に示すように、トンネル効果によって浮遊ゲート６２からドレイン６１ｄに電子が引抜かれ、図１２に示すように、メモリセルＭＣのしきい値電圧Ｖｔｈが約２Ｖに下がる。すなわち、データ「０」が書込まれる。
【０００７】
【表１】
【０００８】
消去動作時は、表１中段に示すように、メモリセルＭＣの制御ゲート６３に＋１０Ｖが印加され、ソース６１ｓおよびウェルＷ３１に−８Ｖが印加され、ドレイン６１ｄはオープンにされる。これにより、図１１（ｂ）に示すように、トンネル効果によってソース６１ｓおよびウェルＷ３１から浮遊ゲート６３に電子が注入され、図１２に示すようにメモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」が書込まれる。
【０００９】
読出動作時は、表１下段に示すように、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に＋３．３Ｖが印加され、ソース６１ｓおよびウェル６３に０Ｖが印加されて、図１２に示すように、ドレイン６１ｄとソース６１ｓの間にしきい値電流Ｉｔｈ（通常は数十μＡ）が流れるか否かが検出される。メモリセルＭＣにデータ「０」が書込まれている場合は電流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れない。
【００１０】
書込ベリファイ動作時は、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に目標とするしきい値電圧Ｖｔｈよりも若干大きな電圧（たとえば２．５Ｖ）が印加され、ソース６１ｓおよびウェルＷ３１に０Ｖが印加されて、ドレイン６１ｄとソース６１ｓの間に所定の電流Ｉｃが流れるか否かが検出される。なお、データの書込は、メモリセルＭＣのしきい値電圧Ｖｔｈのばらつきをなくすため複数回に分けて行なわれ、上記電流Ｉｃが検出された時点でデータの書込が停止される。
【００１１】
消去ベリファイ動作時は、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に目標とするしきい値電圧Ｖｔｈよりも若干小さな電圧（たとえば５．５Ｖ）が印加され、ソース６１ｓおよびウェル３１に０Ｖが印加されて、ドレイン６１ｄとソース６１ｓとの間に電流Ｉｃが流れるか否かが検出される。データの消去は、メモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖとなるまで行なわれ、上記電流Ｉｃが検出されなくなった時点でデータの消去が停止される。
【００１２】
図９に戻って、アドレスバッファ３０は、外部から与えられたアドレス信号Ａ０〜Ａｊ（ｊは自然数である）をデコーダ３２〜３４，４２〜４４の各々に選択的に与える。
【００１３】
Ｘデコーダ３２は、アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。
【００１４】
Ｙデコーダ３３は、アドレス信号に従って、複数の列選択信号φ０，φ１のうちのいずれかの信号を出力し、複数の主ビット線ＭＢＬのうちのいずれかの主ビット線を選択する。
【００１５】
ＳＧ・ＳＬデコーダ３４は、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎを導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ主ビット線ＭＢＬ０，ＭＢＬ１に結合させる。また、ＳＧ・ＳＬデコーダ３４は、動作モードに応じて、ウェル電圧ＶＷを０Ｖまたは−８Ｖにするとともに、ソース線ＳＬをオープン，０Ｖまたは−８Ｖにする。
【００１６】
書込・読出回路３５は、図１０に示すように、それぞれが複数列に対応して設けられた複数のデータバッファＤＢ０，ＤＢ１、それぞれが複数列に対応して設けられた複数のＹゲート（ＮチャネルＭＯＳトランジスタ）ＹＧ０，ＹＧ１、データ読出線ＲＬ、センスアンプ５３および書込制御回路５４を含む。
【００１７】
データバッファＤＢ０，ＤＢ１は、それぞれ主ビット線ＭＢＬ０，ＭＢＬ１に接続される。データバッファＤＢ０，ＤＢ１は、書込制御回路５４から書込信号ＲＳ０，ＲＳ１が与えられたことに応じて、書込電圧（＋６Ｖ）を主ビット線ＭＢＬ０，ＭＢＬ１にパルス的に与える。
【００１８】
ＹゲートＹＧ０，ＹＧ１は、それぞれ主ビット線ＭＢＬ０，ＭＢＬ１とデータ読出線ＲＬとの間に接続され、各々のゲートはそれぞれＹゲート３３から出力された列選択信号φ０，φ１を受ける。たとえば列選択信号φ０が選択レベルの「Ｈ」レベルになるとＹゲートＹＧ０が導通し、主ビット線ＭＢＬ０とデータ読出線ＲＬとが結合される。
【００１９】
センスアンプ５３は、読出動作時に、データ読出線ＲＬ、ＹゲートＹＧ、主ビット線ＭＢＬ、選択ゲートＳＧおよび副ビット線ＳＢＬを介して選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流が流入するか否かを検出し、検出結果に応じたデータを出力バッファ５１を介して外部に出力する。また、センスアンプ５３は、書込ベリファイ動作時に、選択されたメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入したことに応じて書込停止信号ＳＴＰを書込制御回路５４に与える。また、センスアンプ５３は、消去ベリファイ動作時に、選択されたメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入しなくなったことに応じて、消去動作を停止させるための消去停止信号（図示せず）をＸデコーダ３２に与える。
【００２０】
書込制御回路５４は、入力バッファ５０を介して外部から与えられたデータＤｉｎに従って、書込信号ＲＳをデータバッファＤＢに与えて選択されたメモリセルＭＣにデータを書込み、センスアンプ５３から信号ＳＴＰが出力されたことに応じて、そのメモリセルＭＣへのデータの書込を終了する。
【００２１】
メインメモリブロック４１、Ｘデコーダ４２、Ｙデコーダ４３、ＳＧ・ＳＬデコーダ４４および書込・読出回路４５は、列の数が多い点が異なるだけで、基本的にはＢＧＯブロック３１、Ｘデコーダ３２、Ｙデコーダ３３、ＳＧ・ＳＬデコーダ３４および書込・読出回路３５と同様の構成である。
【００２２】
コントローラ５２は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ５０を介して外部から与えられるコマンド信号ＣＭＤとに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【００２３】
次に、このフラッシュメモリの動作について簡単に説明する。
まず、制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤがコントローラ５２に与えられて動作モードが設定される。
【００２４】
書込動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖが印加され、そのメモリセルＭＣが選択ゲートＳＧを介して主ビット線ＭＢＬに接続され、ソース線ＳＬがオープンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態で書込制御回路５４およびデータバッファＤＢによって主ビット線ＭＢＬに＋６Ｖがパルス的に与えられ、選択されたメモリセルＭＣにデータ「０」が複数回に分けて書込まれる。データ「０」の書込が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが２Ｖになったかどうかは、センスアンプ５３によってベリファイされる。
【００２５】
消去動作時は、ソース線ＳＬおよびウェル電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号Ａ０〜Ａｊで指定されたワード線ＷＬに＋１０Ｖがパルス的に与えられ、ワード線ＷＬに接続されたメモリセルＭＣのデータが複数回に分けて消去される。データの消去が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが６Ｖになったかどうかは、センスアンプ５３によってベリファイされる。
【００２６】
読出動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲートＳＧ、メインビット線ＭＢＬ、ＹゲートＹＧおよびデータ読出線ＲＬを介してセンスアンプ５３に接続されるとともに、そのメモリセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭＣのデータは、センスアンプ５３によって読出され、出力バッファ５１を介して外部に出力される。
【００２７】
ＢＧＯ動作時は、メインメモリブロック４１でデータの読出が行なわれると同時に、ＢＧＯブロック３１でデータの書込／消去が行なわれる。
【００２８】
【発明が解決しようとする課題】
しかし、従来のフラッシュメモリでは、ＢＧＯブロック３１の領域とメインメモリブロック４１の領域とが固定されており、用途によってブロック３１と４１の容量比を変えることはできなかった。
【００２９】
それゆえに、この発明の主たる目的は、ＢＧＯ領域とメインメモリ領域を任意に設定でき、両者の容量比を任意に変えることが可能な不揮発性半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、データの読出とデータの書込／消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置であって、複数のメモリブロック、ワード線、電圧制御線、副ビット線、読出用主ビット線、書込用主ビット線、選択手段、第１の接続手段、第２の接続手段、およびモード実行手段を備える。複数のメモリブロックは、それぞれが、行列状に配列された複数のメモリセルを含み、固有のウェル内に形成される。ワード線は、各メモリブロックの各行に対応して設けられ、対応のメモリセルの制御ゲートに接続される。電圧制御線は、各メモリブロックの各行に対応して設けられ、対応のメモリセルの第１の導通ノードに接続される。副ビット線は、各メモリブロックの各列に対応して設けられ、対応のメモリセルの第２の導通ノードに接続される。読出用主ビット線は、複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの読出を行なうために設けられる。書込用主ビット線は、複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの書込を行なうために設けられる。選択手段は、アドレス信号に従って、データの読出を行なうべきメモリセルと、そのメモリセルが属するメモリブロックと異なるメモリブロックの前記データの書込／消去を行なうべきメモリセルとを選択する。第１の接続手段は、選択手段によって選択されたデータの読出を行なうべきメモリセルに対応する副ビット線を対応の読出用主ビット線に接続する。第２の接続手段は、選択手段によって選択されたデータの書込を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続する。モード実行手段は、バックグラウンドオペレーションモードを実行する。
【００３１】
好ましくは、モード実行手段は、読出手段、書込手段および消去手段を含む。読出手段は、ウェル、ワード線および電圧制御線の各々の電位を制御して選択手段によって選択されたデータの読出を行なうべきメモリセルを読出可能状態にし、そのメモリセルに対応する読出用主ビット線および副ビット線を介してそのメモリセルのデータを読出す。書込手段は、ウェルおよびワード線の各々の電位を制御して選択手段によって選択されたデータの書込を行なうべきメモリセルを書込可能状態にし、そのメモリセルに対応する書込用主ビット線および副ビット線を介してそのメモリセルにデータを書込む。消去手段は、ウェル、ワード線および電圧制御線の各々の電位を制御して、選択手段によって選択されたデータの消去を行なうべきメモリセルのデータを消去する。
【００３２】
また好ましくは、書込手段は、複数回に分けてデータの書込を行ない、消去手段は、複数回に分けてデータの消去を行ない、第２の接続手段は、選択手段によって選択されたデータの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、モード実行手段は、さらに、第１および第２のベリファイ手段を含む。第１のベリファイ手段は、データの書込を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、書込手段のデータ書込動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第１の値になったことに応じてそれ以後の書込手段のデータ書込動作を停止させる。第２のベリファイ手段は、データの消去を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、消去手段のデータ消去動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第２の値になったことに応じてそれ以後の消去手段のデータ消去動作を停止させる。
【００３３】
また好ましくは、書込手段は、複数回に分けてデータの書込を行ない、消去手段は、複数回に分けてデータの消去を行ない、第２の接続手段は、選択手段によって選択されたデータの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、モード実行手段は、さらに、第１および第２のベリファイ手段を含む。第１のベリファイ手段は、書込手段のデータ書込動作が１回行なわれるごとにデータの書込が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後ウェル、ワード線および電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、充電した書込用主ビット線および副ビット線が放電されたことに応じてそれ以後の書込手段のデータ書込動作を停止させる。第２のベリファイ手段は、消去手段のデータ消去動作が１回行なわれるごとにデータの消去が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後ウェル、ワード線および電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、充電した書込用主ビット線および副ビット線が放電されないことに応じてそれ以後の消去手段のデータ消去動作を停止させる。
【００３５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＢＧＯモードを有するフラッシュメモリの構成を示す一部省略したブロック図である。図１を参照して、このフラッシュメモリは、アドレスバッファ１、メモリセルアレイ２、Ｘデコーダ３、Ｙデコーダ４、ＳＧ・ＳＬデコーダ５、書込・読出回路６、入力バッファ７、出力バッファ８およびコントローラ９を備える。メモリセルアレイ２は、図５のＢＧＯブロック３１とメインメモリブロック４１とを兼ねている。
【００３６】
メモリセルアレイ２は、それぞれが半導体基板の複数のウェルＷ０〜Ｗｎの表面に形成された複数のサブブロックＢＬＫ０〜ＢＬＫｎを含む。サブブロックＢＬＫｎは、図２に示すように、複数行・複数列に配列された複数のメモリセルＭＣと、それぞれが複数行に対応して設けられた複数のワード線ＷＬ０〜ＷＬｍと、各隣接する２つの行に対応して設けられたソース線ＳＬｎと、それぞれが複数列（図では、図面の簡単化のため２列のみが示される）に対応して設けられた複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられた２つの選択ゲートＳＧｎ０，ＳＧｎ１（ＮチャネルＭＯＳトランジスタ）とを含む。また、サブブロックＢＬＫ０〜ＢＬＫｎに共通に、複数組の読出用主ビット線および書込用主ビット線ＷＢＬ０，ＲＢＬ０；ＷＢＬ１，ＲＢＬ１が設けられる。各副ビット線ＳＢＬは、選択ゲートＳＧｎ０を介して書込用主ビット線ＷＢＬに接続されるとともに、選択ゲートＳＧｎ１を介して読出用主ビット線ＲＢＬに接続される。他のサブブロックＢＬＫ０〜ＢＬＫｎ−１も同様である。
【００３７】
図１に戻って、アドレスバッファ１は、外部から与えられたアドレス信号Ａ０〜Ａｊをデコーダ３〜５の各々に選択的に与える。
【００３８】
Ｘデコーダ３は、アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。
【００３９】
Ｙデコーダ４は、書込動作時に、アドレス信号に従って複数の列選択信号φＷ０，φＷ１のうちのいずれかの信号を出力し、複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１のうちのいずれかの書込用主ビット線を選択する。またＹデコーダ４は、読出動作時に、アドレス信号に従って複数の列選択信号φＲ０，φＲ１のうちのいずれかの信号を出力し、複数の読出用主ビット線ＲＢＬ０，ＲＢＬ１のうちのいずれかの読出用主ビット線を選択する。
【００４０】
ＳＧ，ＳＬデコーダ５は、書込動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎ０を導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に結合させる。
【００４１】
また、ＳＧ・ＳＬデコーダ５は、読出動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎ１を導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１に結合させる。
【００４２】
また、ＳＧ・ＳＬデコーダ５は、ＢＧＯ動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎからデータの書込を行なうためのサブブロック（たとえばＢＬＫ０）とデータの読出を行なうためのサブブロック（たとえばＢＬＫ１）とを選択する。そして、ＳＧ・ＳＬデコーダ５は、図３に示すように、選択したサブブロックＢＬＫ０の選択ゲートＳＧ００を導通させて、サブＢＬＫ０の副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に結合させるとともに、選択したサブブロックＢＬＫ１の選択ゲートＳＧ１１を導通させて、サブブロックＢＬＫ１の副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１に結合させる。
【００４３】
また、ＳＧ・ＳＬデコーダ５は、動作モードおよび選択したサブブロックＢＬＫ０〜ＢＬＫｎに応じて、各ウェルＷ０〜Ｗｎの電圧ＶＷ０〜ＶＷｎを０Ｖまたは８Ｖにするとともに、ソース線ＳＬ０〜ＳＬｎをオープン，０Ｖまたは８Ｖにする。
【００４４】
書込・読出回路６は、図２に示すように、それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられ複数のデータバッファＤＢ０，ＤＢ１、それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられた複数の書込用Ｙゲート（ＮチャネルＭＯＳトランジスタ）ＷＹＧ０，ＷＹＧ１、それぞれが複数の読出用主ビット線ＲＢＬ０，ＲＢＬ１に対応して設けられた複数の読出用Ｙゲート（ＮチャネルＭＯＳトランジスタ）ＲＹＧ０，ＲＹＧ１、データ読出線ＲＬ０，ＲＬ１、読出用センスアンプ１０、書込制御回路１１およびベリファイ用センスアンプ１２を含む。
【００４５】
データバッファＤＢ０，ＤＢ１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に接続される。データバッファＤＢ０，ＤＢ１は、書込制御回路１１から書込信号ＲＳ０，ＲＳ１が与えられたことに応じて、書込電圧（＋６Ｖ）を書込用主ビット線ＷＢＬ０，ＷＢＬ１にパルス的に与える。
【００４６】
書込用ＹゲートＷＹＧ０，ＷＹＧ１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１とデータ読出線ＲＬ０との間に接続され、各々のゲートはそれぞれＹデコーダ４から出力された列選択信号φＷ０，φＷ１を受ける。たとえば列選択信号φＷ０が選択レベルの「Ｈ」レベルになるとＹゲートＷＹＧ０が導通し、書込用主ビット線ＷＢＬ０とデータ読出線ＲＬ０とが結合される。
【００４７】
読出用ＹゲートＲＹＧ０，ＲＹＧ１は、それぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１とデータ読出線ＲＬ１との間に接続され、各々のゲートはそれぞれＹデコーダ４から出力された列選択信号φＲ０，φＲ１を受ける。たとえば列選択信号φＲ０が選択レベルの「Ｈ」レベルになるとＹゲートＲＹＧ０が導通し、読出用主ビット線ＲＢＬ０とデータ読出線ＲＬ１とが結合される。
【００４８】
読出用センスアンプ１０は、読出動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流が流入するか否かを検出し、検出結果に応じたデータを出力バッファ７を介して外部に出力する。
【００４９】
ベリファイ用センスアンプ１２は、書込ベリファイ動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入したことに応じて書込停止信号ＳＴＰを書込制御回路１１に与える。また、ベリファイ用センスアンプ１２は、消去ベリファイ動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入しなくなったことに応じて、消去動作を停止させるための消去停止信号（図示せず）をＸデコーダ３に与える。
【００５０】
書込制御回路１１は、入力バッファ８を介して外部から与えられたデータＤｉｎに従って、書込信号ＲＳをデータバッファＤＢに与えて選択されたメモリセルＭＣにデータを書込み、ベリファイ用センスアンプ１２から信号ＳＴＰが出力されたことに応じてそのメモリセルＭＣへのデータの書込を終了する。
【００５１】
コントローラ９は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ７を介して外部から与えられるコマンド信号ＣＭＤとに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【００５２】
次に、このフラッシュメモリの動作について簡単に説明する。
まず、制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤがコントローラ９に与えられて動作モードが設定される。
【００５３】
書込動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖが印加され、そのメモリセルＭＣが対応の選択ゲート（たとえばＳＧｎ０）を介して書込用主ビット線ＷＢＬに接続され、ソース線ＳＬｎがオープンにされ、ウェル電圧ＶＷｎは０Ｖにされる。この状態で書込制御回路１１およびデータバッファＤＢによって書込用主ビット線ＷＢＬに＋６Ｖがパルス的に与えられ、選択されたメモリセルＭＣにデータ「０」が複数回に分けて書込まれる。データ「０」の書込が終了したかどうかすなわちメモリセルＭＣのしきい値電圧Ｖｔｈが２Ｖになったかどうかは、ベリファイ用センスアンプ１２によって確かめられる。
【００５４】
消去動作時は、アドレス信号Ａ０〜Ａｊで指定されたブロック（たとえばＢＬＫｎ）のソース線ＳＬｎおよびウェル電圧ＶＷｎが−８Ｖにされる。この状態で、そのブロックＢＬＫｎのワード線ＷＬ０〜ＷＬｎに＋１０Ｖがパルス的に与えられ、そのブロックＢＬＫｎのメモリセルＭＣのデータが複数回に分けて消去される。データの消去が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが６Ｖになったかどうかは、ベリファイ用センスアンプ１２によって列単位でベリファイされる。
【００５５】
読出動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣが対応の副ビット線ＳＢＬ、選択ゲート（たとえばＳＧｎ１）、読出用主ビット線ＲＢＬ、読出用ＹゲートＲＹＧおよびデータ読出線ＲＬ１を介して読出用センスアンプ１０に接続され、そのメモリセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加されてソース線ＳＬｎおよびウェル電圧ＶＷｎは０Ｖにされる。メモリセルＭＣのデータは、読出用センスアンプ１０によって読出され、出力バッファ７を介して外部に出力される。
【００５６】
ＢＧＯ動作時は、あるサブブロック（たとえばＢＬＫ０）でデータの読出が行なわれると同時に、他のサブブロック（たとえばＢＬＫ１）でデータの書込／消去が行なわれる。この場合、図３に示すように、サブブロックＢＬＫ０のメモリセルＭＣが選択ゲートＳＧ０１を介して読出用主ビット線ＲＢＬ０に結合されるとともに、サブブロックＢＬＫ１のメモリセルＭＣが選択ゲートＳＧ１０を介して書込用主ビット線ＷＢＬ０に結合される。ソース線ＳＬ０，ＳＬ１はそれぞれ０Ｖ，オープン／−８Ｖにされ、ウェル電圧ＶＷ０，ＷＶＬはそれぞれ０Ｖ，０Ｖ／−８Ｖにされる。
【００５７】
この実施の形態では、各列に書込用主ビット線ＷＢＬおよび読出用主ビット線ＲＢＬを設けるとともに、ソース線ＳＬの電圧およびウェル電圧ＶＷをサブブロックＢＬＫ単位で設定できるようにしたので、１つのメモリセルアレイ２内でデータの読出とデータの書込／消去を同時に行なうことができる。したがって、ＢＧＯ領域の容量とメインメモリ領域の容量との比を自由に設定できる。
【００５８】
また、従来はそれぞれが２箇所に分割して配置されていたＸデコーダ、Ｙデコーダ、ＳＧ・ＳＬデコーダおよび書込・読出回路を、それぞれ１箇所に配置できるので、レイアウト面積が小さくなるという利点もある。
【００５９】
なお、従来のフラッシュメモリでは、図４に示すように、各列に主ビット線ＭＢＬが１本しか設けられていないので、１つのメモリセルアレイ内でデータの読出と書込／消去とを同時に行なうことはできない。
【００６０】
［実施の形態２］
図５は、この発明の実施の形態２によるフラッシュメモリの要部を示す一部省略した回路ブロック図であって、図２と対比される図である。
【００６１】
図５を参照して、このフラッシュメモリが実施の形態１のフラッシュメモリと異なる点は、ベリファイ回路１３．０，１３．１が新たに設けられ、ベリファイ用センスアンプ１２、書込用ＹゲートＷＹＧ０，ＷＹＧ１およびデータ読出線ＲＬ０が除去されている点である。ベリファイ回路１３．０，１３．１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられる。
【００６２】
ベリファイ回路１３．０は、図６に示すように、判定回路１４、ラッチ回路１５、トランスファゲート１８およびインバータ１９を含む。トランスファゲート１８は、ノードＮ１５と対応の書込用主ビット線ＷＢＬ０との間に接続される。信号ＷＣＴＬは、トランスファゲート１８のＮチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ１９を介してトランスファゲート１８のＰチャネルＭＯＳトランジスタ側のゲートに入力される。ラッチ回路１５は、逆並列に接続された１対のインバータ１６，１７を含み、ノードＮ１５に現れる信号をラッチする。
【００６３】
判定回路１４は、ノードＮ１５に現れる信号に基づいて書込が終了したか否かを検出し、書込が終了したことに応じて書込停止信号ＳＴＰ０を書込制御回路１１に与える。また、判定回路１４は、ノードＮ１５に現れる信号に基づいて消去が終了したか否かを検出し、消去が終了したことに応じて消去停止信号（図示せず）をＸデコーダ３に与える。ベリファイ回路１３．１もベリファイ回路１３．０と同様である。
【００６４】
次に、このフラッシュメモリの動作について説明する。書込ベリファイ動作時は、書込後、その書込に用いられた書込用主ビット線（たとえばＷＰＬ０）がデータバッファＤＢ０によって「Ｈ」レベルに充電されるとともに、その書込用主ビット線ＷＢＬ０に対応するベリファイ回路１３．０のノードＮ１５が判定回路１４によって「Ｈ」レベルに充電される。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。
【００６５】
次いで、書込が行なわれたメモリセルＭＣが属するブロック（たとえばＢＬＫｎ）の書込に用いられたワード線（たとえばＷＬｍ）が書込ベリファイ電圧２．５Ｖに立上げられ、ソース線ＳＬｎおよびウェルＷｎが０Ｖにされるとともに、書込に用いられた選択ゲートＳＧｎ０が導通状態にされる。このとき、書込が終了している場合はセル電流が流れて書込用主ビット線ＷＢＬ０が「Ｌ」レベルとなり、書込が終了していない場合はセル電流が流れず書込用主ビット線ＷＢＬ０は「Ｈ」レベルのままである。
次いで、信号ＷＣＴＬが一定時間「Ｈ」レベルに立上げられてベリファイ回路１３．０のトランスファゲート１８が一定時間導通する。これにより、書込が終了している場合はノードＮ１５が「Ｌ」レベルとなり、書込が終了していない場合はノードＮ１５が「Ｈ」レベルとなる。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。判定回路１４は、ノードＮ１５が「Ｌ」レベルの場合は書込停止信号ＳＴＰ０を書込制御回路１１に与えて書込を停止させ、ノードＮ１５が「Ｈ」レベルの場合は書込制御回路１１に書込を再度行なわせる。以下、ノードＮ１５の電位が「Ｈ」レベルから「Ｌ」レベルに反転するまで書込が繰返し行なわれる。
【００６６】
消去ベリファイ動作時は、消去後、ある書込用主ビット線（たとえばＷＢＬ０）がデータバッファＤＢ０によって「Ｈ」レベルに充電されるとともに、その書込用主ビット線ＷＢＬ０に対応するベリファイ回路１３．０のノードＮ１５が判定回路１４によって「Ｈ」レベルに充電される。ノードＮ１５の電位は、ラッチ回路１５によってラッチされる。
【００６７】
次いで、消去が行なわれたブロック（たとえばＢＬＫｎ）のワード線ＷＬ０〜ＷＬｍが消去ベリファイ電圧５．５Ｖに立上げられ、ソース線ＳＬｎおよびウェルＷｎが０Ｖにされるとともに、消去が行なわれたブロックＢＬＫｎの選択ゲートＳＧｎ０が導通状態にされる。このとき、消去が終了している場合はセル電流は流れず書込用主ビット線ＷＢＬ０は「Ｈ」レベルのままであり、消去が終了していない場合はセル電流が流れて書込用主ビット線ＷＢＬ０は「Ｌ」レベルとなる。
【００６８】
次いで、信号ＷＣＴＬが一定時間「Ｈ」レベルに立上げられてベリファイ回路１３．０のトランスファゲート１８が一定時間導通する。これにより、消去が終了している場合はノードＮ１５が「Ｈ」レベルとなり、消去が終了していない場合はノードＮ１５が「Ｌ」レベルとなる。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。判定回路１４は、ノードＮ１５が「Ｈ」レベルの場合は消去停止信号をＸデコーダ３に与えて消去を停止させ、ノードＮ１５が「Ｌ」レベルの場合はＸデコーダ３に消去を再度行なわせる。以下、ベリファイ回路１３．０，１３．１のノードＮ１５の電位が「Ｈ」レベルのまま反転しなくなるまで消去が行なわれる。
【００６９】
なお、消去ベリファイにおいては、メモリセルＭＣのしきい値電圧が一定値になることは必要でなく、６Ｖよりも大きくなれば足りる。他の構成および動作は、実施の形態１のフラッシュメモリと同じであるので、その説明は繰返さない。
【００７０】
この実施の形態では、実施の形態１と同じ効果が得られるほか、簡単な構成で複数のメモリセルＭＣのベリファイを同時に行なうことができる。
【００７１】
［実施の形態３］
図７は、この発明の実施の形態３によるフラッシュメモリの要部を示す一部省略した回路ブロック図であって、図２と対比される図である。図７を参照して、このフラッシュメモリが実施の形態１のフラッシュメモリと異なる点は、ベリファイ回路２１．０，２１．１が新たに設けられ、ベリファイ用センスアンプ１２およびデータバッファＤＢ０，ＤＢ１が除去され、書込制御回路１１が書込制御回路２０で置換されている点である。また、データ読出線ＲＬ０は、データ書込線として用いられる。
【００７２】
ベリファイ回路２１．０，２１．１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられる。ベリファイ回路２１．０は、図８に示すように、図６のベリファイ回路１３．０に加えてＮチャネルＭＯＳトランジスタ２２を設けたものである。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ１５と接地電位ＧＮＤのラインとの間に接続され、そのゲートが信号ＰＢＣＬＲを受ける。ベリファイ動作時はＮチャネルＭＯＳトランジスタ２２が非導通となり、ベリファイ回路２１．０は、図６のベリファイ回路１３．０と同一構成となり同様に動作する。書込動作時は、ラッチ回路１５およびＮチャネルＭＯＳトランジスタ２２は、データバッファとして用いられる。ベリファイ回路２１．１もベリファイ回路２１．０と同様である。
【００７３】
書込制御回路２０の出力ノード２０ａは、データ書込線ＲＬ０に接続される。書込制御回路２０は、書込動作時に、データ書込線ＲＬ０、書込用ＹゲートＷＹＧ０，ＷＹＧ１および書込用主ビット線ＷＢＬ０，ＷＢＬ１を介してベリファイ回路２１．０，２１．１に「Ｈ」レベルの書込信号を与えてデータ書込を行なわせる。
【００７４】
次に、図７および図８で示したフラッシュメモリの動作について説明する。書込動作時は、まず信号ＰＢＣＬＲが一定時間「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ２２が導通し、ノードＮ１５が「Ｌ」レベルとなる。ノードＮ１５のレベルはラッチ回路１５によってラッチされる。
【００７５】
次いで、データの書込が行なわれるべきメモリセルＭＣに対応する列の書込用Ｙゲート（たとえばＷＹＧ０）が導通状態にされる。この状態で、書込制御回路２０から「Ｈ」レベルの書込信号が出力され、書込用ＹゲートＷＹＧ０を介して書込用主ビット線ＷＢＬ０が「Ｈ」レベルに立上げられる。
【００７６】
次いで、信号ＷＣＴＬが「Ｈ」レベルに立上げられてベリファイ回路２１．０，２１．１のトランスファゲート１８が導通し、ベリファイ回路２１．０のノードＮ１５が「Ｈ」レベルとなる。ノードＮ１５のレベルはラッチ回路１５によってラッチされ、ラッチ回路１５の出力が書込用主ビット線ＷＢＬ０に与えられる。書込用主ビット線ＷＢＬ０のレベルは、データの書込が行なわれるべきメモリセルＭＣの属するブロック（たとえばＢＬＫｎ）の選択ゲートＳＧｎ０を介してそのメモリセルＭＣのドレインに与えられる。そのメモリセルに対応するワード線（たとえばＷＬｍ）が一定時間−８Ｖにされてデータ書込が行なわれる。
【００７７】
書込ベリファイおよび消去ベリファイ動作時は、信号ＰＢＣＬＲが「Ｌ」レベルとなり、ＮチャネルＭＯＳトランジスタ２２が非導通となってベリファイ回路２１．０は図６のベリファイ回路１３．０と同じ構成となる。書込用主ビット瀬ＷＢＬ０，ＷＢＬ１の充電が書込制御回路１１およびデータバッファＤＢ０，ＤＢ１によって行なわれる代わりに書込制御回路２０および書込用ＹゲートＷＹＧ０，ＷＹＧ１によって行なわれる以外は、実施の形態２と同様に行なわれる。
【００７８】
この実施の形態では、実施の形態２と同じ効果が得られるほか、データバッファＤＢ０，ＤＢ１の分だけレイアウト面積が小さくてすむ。
【００７９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８０】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置では、各メモリブロックを固有のウェル内に形成し、各メモリブロックの各行に対応して電圧制御線を設け、各メモリブロックの各列に対応して副ビット線を設け、複数のメモリブロックに共通に各列に対応して読出用主ビット線および書込用主ビット線を設けたので、あるメモリブロックのメモリセルのデータを読出すと同時に他のメモリブロックのメモリセルのデータの書込／消去を行なうことができる。したがって、１つのメモリセルアレイ内でバックグラウンドオペレーションモードを実行することができ、ＢＧＯ領域とメインメモリ領域の容量比をメモリブロック単位で任意に変えることができる。
【００８１】
好ましくは、モード実行手段は、読出用主ビット線および副ビット線を介してメモリセルのデータの読出を行なう読出手段と、書込用主ビット線および副ビット線を介してメモリセルのデータの書込を行なう書込手段と、メモリセルのデータの消去を行なう消去手段とを含む。これによりモード実行手段を容易に構成できる。
【００８２】
また好ましくは、モード実行手段は、さらに、データ書込動作が１回行なわれるごとに書込用主ビット線および副ビット線を介して選択メモリセルのしきい値電圧を検出し、その検出値が予め定められた第１の値になったことに応じてそれ以後のデータ書込動作を停止させる第１のベリファイ手段と、データ消去動作が１回行なわれるごとに書込用主ビット線および副ビット線を介して選択メモリセルのしきい値電圧を検出し、その検出値が予め定められた第２の値になったことに応じてそれ以後のデータ消去動作を停止させる第２のベリファイ手段とが設けられる。この場合は、メモリセルのしきい値電圧のばらつきをなくすことができる。
【００８３】
また好ましくは、モード実行手段は、さらに、データ書込動作が１回行なわれるごとに、選択メモリセルに対応する書込用主ビット線および副ビット線を充電した後に選択メモリセルを読出可能状態にし、充電した書込用主ビット線および副ビット線が放電されたことに応じてそれ以後のデータ書込動作を停止させる第１のベリファイ手段と、データ消去動作が１回行なわれるごとに、選択メモリセルに対応する書込用主ビット線および副ビット線を充電した後に選択メモリセルを読出可能状態にし、充電した書込用主ビット線および副ビット線が放電されないことに応じてそれ以後のデータ消去動作を停止させる第２のベリファイ手段とが設けられる。この場合は、簡単な構成でメモリセルのしきい値電圧のばらつきをなくすことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメモリの構成を示す一部省略したブロック図である。
【図２】 図１に示したフラッシュメモリの要部の構成を示す回路ブロック図である。
【図３】 図１に示したフラッシュメモリの効果を説明するための図である。
【図４】 図１に示したフラッシュメモリの効果を説明するための他の図である。
【図５】 この発明の実施の形態２によるフラッシュメモリの要部の構成を示す回路ブロック図である。
【図６】 図５に示したベリファイ回路の構成を示す回路ブロック図である。
【図７】 この発明の実施の形態３によるフラッシュメモリの要部の構成を示す回路ブロック図である。
【図８】 図７に示したベリファイ回路の構成を示す回路ブロック図である。
【図９】 従来のフラッシュメモリの構成を示す一部省略したブロック図である。
【図１０】 図９に示したフラッシュメモリの要部の構成を示す回路ブロック図である。
【図１１】 図１０に示したメモリセルの構成および動作を説明するための図である。
【図１２】 図１１に示したメモリセルの動作を説明するための図である。
【符号の説明】
１，３０ アドレスバッファ、２ メモリセルアレイ、３，３２，４２ Ｘデコーダ、４，３３，４３ Ｙデコーダ、５，３４，４４ ＳＧ・ＳＬデコーダ、６，３５，４５ 書込・読出回路、７，５０ 入力バッファ、８，５１ 出力バッファ、９，５２ コントローラ、１０，１２，５３ センスアンプ、１１，２０，５４ 書込制御回路、１３，２１ ベリファイ回路、１４ 判定回路、１５ラッチ回路、１６，１７，１９ インバータ、１８ トランスファゲート、２２ ＮＭＯＳ、６１ｄ ドレイン、６１ｓ ソース、６２ 浮遊ゲート、６３制御ゲート、Ｗ ウェル、ＢＬＫ サブブロック、ＭＣ メモリセル、ＷＬ ワード線、ＭＢＬ 主ビット線、ＳＢＬ 副ビット線、ＷＢＬ 書込用主ビット線、ＲＢＬ 読出用主ビット線、ＳＬ ソース線、ＲＬ データ読出線、ＤＢ データバッファ、ＳＧ 選択ゲート。
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に関し、特に、データの読出とデータの書込／消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯用のパーソナルコンピュータおよび通信装置用の記憶装置として、ＢＧＯ（Back Ground Operation ）モードを有するフラッシュメモリが開発されている。このＢＧＯモードでは、メインメモリブロックで読出動作を行なうと同時に、ＢＧＯブロックで書込／消去動作を行なうことが可能となっている。
【０００３】
図９は、そのようなＢＧＯモードを有する従来のフラッシュメモリの構成を示す一部省略したブロック図である。図９を参照して、このフラッシュメモリは、アドレスバッファ３０、ＢＧＯブロック３１、メインメモリブロック４１、Ｘデコーダ３２，４２、Ｙデコーダ３３，４３、ＳＧ・ＳＬデコーダ３４，４４、書込・読出回路３５，４５、入力バッファ５０、出力バッファ５１およびコントローラ５２を備える。
【０００４】
ＢＧＯブロック３１は、半導体基板のウェルＷ３１の表面に形成された複数のサブブロックＢＬＫ０〜ＢＬＫｎ（ｎは自然数である）を含む。サブブロックＢＬＫ０〜ＢＬＫｎの各々は、図１０に示すように、複数行・複数列に配列された複数のメモリセルＭＣと、それぞれが複数行に対応して設けられた複数のワード線ＷＬ０〜ＷＬｍ（ｍは自然数である）と、各隣接する２つの行に対応して設けられたソース線（電圧制御線）ＳＬと、それぞれが複数列（図では、図面の簡単化のため２列のみが示される）に対応して設けられた複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられた選択ゲートＳＧ（ＮチャネルＭＯＳトランジスタ）とを含む。また、サブブロックＢＬＫ０〜ＢＬＫｎに共通に、複数の主ビット線ＭＢＬ０，ＭＢＬ１が設けられる。各副ビット線ＳＢＬは選択ゲートＳＧを介して主ビット線ＭＢＬに接続される。
【０００５】
各メモリセルＭＣは、図１１（ａ）（ｂ）に示すように、ウェルＷ３１表面の上方に絶縁層を介して浮遊ゲート６２を形成し、さらにその上方に絶縁層を介して制御ゲート６３を形成し、ゲート６２，６３の両側のウェルＷ３１表面にそれぞれソース（第１の導通ノード）６１ｓおよびドレイン（第２の導通ノード）６１ｄを形成したものである。制御ゲート６３、ドレイン６１ｄおよびソース６１ｓは、それぞれ対応のワード線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続される。
【０００６】
書込動作時は、表１上段に示すように、メモリセルＭＣのドレイン６１ｄおよび制御ゲート６３にそれぞれ＋６Ｖおよび−８Ｖが印加され、ソース６１ｓはオープン（フローティング）にされ、ウェルＷ３１は接地される。これにより、図１１（ａ）に示すように、トンネル効果によって浮遊ゲート６２からドレイン６１ｄに電子が引抜かれ、図１２に示すように、メモリセルＭＣのしきい値電圧Ｖｔｈが約２Ｖに下がる。すなわち、データ「０」が書込まれる。
【０００７】
【表１】
消去動作時は、表１中段に示すように、メモリセルＭＣの制御ゲート６３に＋１０Ｖが印加され、ソース６１ｓおよびウェルＷ３１に−８Ｖが印加され、ドレイン６１ｄはオープンにされる。これにより、図１１（ｂ）に示すように、トンネル効果によってソース６１ｓおよびウェルＷ３１から浮遊ゲート６３に電子が注入され、図１２に示すようにメモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」が書込まれる。
【０００９】
読出動作時は、表１下段に示すように、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に＋３．３Ｖが印加され、ソース６１ｓおよびウェル６３に０Ｖが印加されて、図１２に示すように、ドレイン６１ｄとソース６１ｓの間にしきい値電流Ｉｔｈ（通常は数十μＡ）が流れるか否かが検出される。メモリセルＭＣにデータ「０」が書込まれている場合は電流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れない。
【００１０】
書込ベリファイ動作時は、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に目標とするしきい値電圧Ｖｔｈよりも若干大きな電圧（たとえば２．５Ｖ）が印加され、ソース６１ｓおよびウェルＷ３１に０Ｖが印加されて、ドレイン６１ｄとソース６１ｓの間に所定の電流Ｉｃが流れるか否かが検出される。なお、データの書込は、メモリセルＭＣのしきい値電圧Ｖｔｈのばらつきをなくすため複数回に分けて行なわれ、上記電流Ｉｃが検出された時点でデータの書込が停止される。
【００１１】
消去ベリファイ動作時は、メモリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御ゲート６３に目標とするしきい値電圧Ｖｔｈよりも若干小さな電圧（たとえば５．５Ｖ）が印加され、ソース６１ｓおよびウェル３１に０Ｖが印加されて、ドレイン６１ｄとソース６１ｓとの間に電流Ｉｃが流れるか否かが検出される。データの消去は、メモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖとなるまで行なわれ、上記電流Ｉｃが検出されなくなった時点でデータの消去が停止される。
【００１２】
図９に戻って、アドレスバッファ３０は、外部から与えられたアドレス信号Ａ０〜Ａｊ（ｊは自然数である）をデコーダ３２〜３４，４２〜４４の各々に選択的に与える。
【００１３】
Ｘデコーダ３２は、アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。
【００１４】
Ｙデコーダ３３は、アドレス信号に従って、複数の列選択信号φ０，φ１のうちのいずれかの信号を出力し、複数の主ビット線ＭＢＬのうちのいずれかの主ビット線を選択する。
【００１５】
ＳＧ・ＳＬデコーダ３４は、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎを導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ主ビット線ＭＢＬ０，ＭＢＬ１に結合させる。また、ＳＧ・ＳＬデコーダ３４は、動作モードに応じて、ウェル電圧ＶＷを０Ｖまたは−８Ｖにするとともに、ソース線ＳＬをオープン，０Ｖまたは−８Ｖにする。
【００１６】
書込・読出回路３５は、図１０に示すように、それぞれが複数列に対応して設けられた複数のデータバッファＤＢ０，ＤＢ１、それぞれが複数列に対応して設けられた複数のＹゲート（ＮチャネルＭＯＳトランジスタ）ＹＧ０，ＹＧ１、データ読出線ＲＬ、センスアンプ５３および書込制御回路５４を含む。
【００１７】
データバッファＤＢ０，ＤＢ１は、それぞれ主ビット線ＭＢＬ０，ＭＢＬ１に接続される。データバッファＤＢ０，ＤＢ１は、書込制御回路５４から書込信号ＲＳ０，ＲＳ１が与えられたことに応じて、書込電圧（＋６Ｖ）を主ビット線ＭＢＬ０，ＭＢＬ１にパルス的に与える。
【００１８】
ＹゲートＹＧ０，ＹＧ１は、それぞれ主ビット線ＭＢＬ０，ＭＢＬ１とデータ読出線ＲＬとの間に接続され、各々のゲートはそれぞれＹゲート３３から出力された列選択信号φ０，φ１を受ける。たとえば列選択信号φ０が選択レベルの「Ｈ」レベルになるとＹゲートＹＧ０が導通し、主ビット線ＭＢＬ０とデータ読出線ＲＬとが結合される。
【００１９】
センスアンプ５３は、読出動作時に、データ読出線ＲＬ、ＹゲートＹＧ、主ビット線ＭＢＬ、選択ゲートＳＧおよび副ビット線ＳＢＬを介して選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流が流入するか否かを検出し、検出結果に応じたデータを出力バッファ５１を介して外部に出力する。また、センスアンプ５３は、書込ベリファイ動作時に、選択されたメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入したことに応じて書込停止信号ＳＴＰを書込制御回路５４に与える。また、センスアンプ５３は、消去ベリファイ動作時に、選択されたメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入しなくなったことに応じて、消去動作を停止させるための消去停止信号（図示せず）をＸデコーダ３２に与える。
【００２０】
書込制御回路５４は、入力バッファ５０を介して外部から与えられたデータＤｉｎに従って、書込信号ＲＳをデータバッファＤＢに与えて選択されたメモリセルＭＣにデータを書込み、センスアンプ５３から信号ＳＴＰが出力されたことに応じて、そのメモリセルＭＣへのデータの書込を終了する。
【００２１】
メインメモリブロック４１、Ｘデコーダ４２、Ｙデコーダ４３、ＳＧ・ＳＬデコーダ４４および書込・読出回路４５は、列の数が多い点が異なるだけで、基本的にはＢＧＯブロック３１、Ｘデコーダ３２、Ｙデコーダ３３、ＳＧ・ＳＬデコーダ３４および書込・読出回路３５と同様の構成である。
【００２２】
コントローラ５２は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ５０を介して外部から与えられるコマンド信号ＣＭＤとに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【００２３】
次に、このフラッシュメモリの動作について簡単に説明する。
まず、制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤがコントローラ５２に与えられて動作モードが設定される。
【００２４】
書込動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖが印加され、そのメモリセルＭＣが選択ゲートＳＧを介して主ビット線ＭＢＬに接続され、ソース線ＳＬがオープンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態で書込制御回路５４およびデータバッファＤＢによって主ビット線ＭＢＬに＋６Ｖがパルス的に与えられ、選択されたメモリセルＭＣにデータ「０」が複数回に分けて書込まれる。データ「０」の書込が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが２Ｖになったかどうかは、センスアンプ５３によってベリファイされる。
【００２５】
消去動作時は、ソース線ＳＬおよびウェル電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号Ａ０〜Ａｊで指定されたワード線ＷＬに＋１０Ｖがパルス的に与えられ、ワード線ＷＬに接続されたメモリセルＭＣのデータが複数回に分けて消去される。データの消去が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが６Ｖになったかどうかは、センスアンプ５３によってベリファイされる。
【００２６】
読出動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲートＳＧ、メインビット線ＭＢＬ、ＹゲートＹＧおよびデータ読出線ＲＬを介してセンスアンプ５３に接続されるとともに、そのメモリセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭＣのデータは、センスアンプ５３によって読出され、出力バッファ５１を介して外部に出力される。
【００２７】
ＢＧＯ動作時は、メインメモリブロック４１でデータの読出が行なわれると同時に、ＢＧＯブロック３１でデータの書込／消去が行なわれる。
【００２８】
【発明が解決しようとする課題】
しかし、従来のフラッシュメモリでは、ＢＧＯブロック３１の領域とメインメモリブロック４１の領域とが固定されており、用途によってブロック３１と４１の容量比を変えることはできなかった。
【００２９】
それゆえに、この発明の主たる目的は、ＢＧＯ領域とメインメモリ領域を任意に設定でき、両者の容量比を任意に変えることが可能な不揮発性半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、データの読出とデータの書込／消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置であって、複数のメモリブロック、ワード線、電圧制御線、副ビット線、読出用主ビット線、書込用主ビット線、選択手段、第１の接続手段、第２の接続手段、およびモード実行手段を備える。複数のメモリブロックは、それぞれが、行列状に配列された複数のメモリセルを含み、固有のウェル内に形成される。ワード線は、各メモリブロックの各行に対応して設けられ、対応のメモリセルの制御ゲートに接続される。電圧制御線は、各メモリブロックの各行に対応して設けられ、対応のメモリセルの第１の導通ノードに接続される。副ビット線は、各メモリブロックの各列に対応して設けられ、対応のメモリセルの第２の導通ノードに接続される。読出用主ビット線は、複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの読出を行なうために設けられる。書込用主ビット線は、複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの書込を行なうために設けられる。選択手段は、アドレス信号に従って、データの読出を行なうべきメモリセルと、そのメモリセルが属するメモリブロックと異なるメモリブロックの前記データの書込／消去を行なうべきメモリセルとを選択する。第１の接続手段は、選択手段によって選択されたデータの読出を行なうべきメモリセルに対応する副ビット線を対応の読出用主ビット線に接続する。第２の接続手段は、選択手段によって選択されたデータの書込を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続する。モード実行手段は、バックグラウンドオペレーションモードを実行する。
【００３１】
好ましくは、モード実行手段は、読出手段、書込手段および消去手段を含む。読出手段は、ウェル、ワード線および電圧制御線の各々の電位を制御して選択手段によって選択されたデータの読出を行なうべきメモリセルを読出可能状態にし、そのメモリセルに対応する読出用主ビット線および副ビット線を介してそのメモリセルのデータを読出す。書込手段は、ウェルおよびワード線の各々の電位を制御して選択手段によって選択されたデータの書込を行なうべきメモリセルを書込可能状態にし、そのメモリセルに対応する書込用主ビット線および副ビット線を介してそのメモリセルにデータを書込む。消去手段は、ウェル、ワード線および電圧制御線の各々の電位を制御して、選択手段によって選択されたデータの消去を行なうべきメモリセルのデータを消去する。
【００３２】
また好ましくは、書込手段は、複数回に分けてデータの書込を行ない、消去手段は、複数回に分けてデータの消去を行ない、第２の接続手段は、選択手段によって選択されたデータの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、モード実行手段は、さらに、第１および第２のベリファイ手段を含む。第１のベリファイ手段は、データの書込を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、書込手段のデータ書込動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第１の値になったことに応じてそれ以後の書込手段のデータ書込動作を停止させる。第２のベリファイ手段は、データの消去を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、消去手段のデータ消去動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第２の値になったことに応じてそれ以後の消去手段のデータ消去動作を停止させる。
【００３３】
また好ましくは、書込手段は、複数回に分けてデータの書込を行ない、消去手段は、複数回に分けてデータの消去を行ない、第２の接続手段は、選択手段によって選択されたデータの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、モード実行手段は、さらに、第１および第２のベリファイ手段を含む。第１のベリファイ手段は、書込手段のデータ書込動作が１回行なわれるごとにデータの書込が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後ウェル、ワード線および電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、充電した書込用主ビット線および副ビット線が放電されたことに応じてそれ以後の書込手段のデータ書込動作を停止させる。第２のベリファイ手段は、消去手段のデータ消去動作が１回行なわれるごとにデータの消去が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後ウェル、ワード線および電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、充電した書込用主ビット線および副ビット線が放電されないことに応じてそれ以後の消去手段のデータ消去動作を停止させる。
【００３５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＢＧＯモードを有するフラッシュメモリの構成を示す一部省略したブロック図である。図１を参照して、このフラッシュメモリは、アドレスバッファ１、メモリセルアレイ２、Ｘデコーダ３、Ｙデコーダ４、ＳＧ・ＳＬデコーダ５、書込・読出回路６、入力バッファ７、出力バッファ８およびコントローラ９を備える。メモリセルアレイ２は、図５のＢＧＯブロック３１とメインメモリブロック４１とを兼ねている。
【００３６】
メモリセルアレイ２は、それぞれが半導体基板の複数のウェルＷ０〜Ｗｎの表面に形成された複数のサブブロックＢＬＫ０〜ＢＬＫｎを含む。サブブロックＢＬＫｎは、図２に示すように、複数行・複数列に配列された複数のメモリセルＭＣと、それぞれが複数行に対応して設けられた複数のワード線ＷＬ０〜ＷＬｍと、各隣接する２つの行に対応して設けられたソース線ＳＬｎと、それぞれが複数列（図では、図面の簡単化のため２列のみが示される）に対応して設けられた複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられた２つの選択ゲートＳＧｎ０，ＳＧｎ１（ＮチャネルＭＯＳトランジスタ）とを含む。また、サブブロックＢＬＫ０〜ＢＬＫｎに共通に、複数組の読出用主ビット線および書込用主ビット線ＷＢＬ０，ＲＢＬ０；ＷＢＬ１，ＲＢＬ１が設けられる。各副ビット線ＳＢＬは、選択ゲートＳＧｎ０を介して書込用主ビット線ＷＢＬに接続されるとともに、選択ゲートＳＧｎ１を介して読出用主ビット線ＲＢＬに接続される。他のサブブロックＢＬＫ０〜ＢＬＫｎ−１も同様である。
【００３７】
図１に戻って、アドレスバッファ１は、外部から与えられたアドレス信号Ａ０〜Ａｊをデコーダ３〜５の各々に選択的に与える。
【００３８】
Ｘデコーダ３は、アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。
【００３９】
Ｙデコーダ４は、書込動作時に、アドレス信号に従って複数の列選択信号φＷ０，φＷ１のうちのいずれかの信号を出力し、複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１のうちのいずれかの書込用主ビット線を選択する。またＹデコーダ４は、読出動作時に、アドレス信号に従って複数の列選択信号φＲ０，φＲ１のうちのいずれかの信号を出力し、複数の読出用主ビット線ＲＢＬ０，ＲＢＬ１のうちのいずれかの読出用主ビット線を選択する。
【００４０】
ＳＧ，ＳＬデコーダ５は、書込動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎ０を導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に結合させる。
【００４１】
また、ＳＧ・ＳＬデコーダ５は、読出動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎ１を導通させて、選択したサブブロックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１に結合させる。
【００４２】
また、ＳＧ・ＳＬデコーダ５は、ＢＧＯ動作時に、アドレス信号に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎからデータの書込を行なうためのサブブロック（たとえばＢＬＫ０）とデータの読出を行なうためのサブブロック（たとえばＢＬＫ１）とを選択する。そして、ＳＧ・ＳＬデコーダ５は、図３に示すように、選択したサブブロックＢＬＫ０の選択ゲートＳＧ００を導通させて、サブＢＬＫ０の副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に結合させるとともに、選択したサブブロックＢＬＫ１の選択ゲートＳＧ１１を導通させて、サブブロックＢＬＫ１の副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１に結合させる。
【００４３】
また、ＳＧ・ＳＬデコーダ５は、動作モードおよび選択したサブブロックＢＬＫ０〜ＢＬＫｎに応じて、各ウェルＷ０〜Ｗｎの電圧ＶＷ０〜ＶＷｎを０Ｖまたは８Ｖにするとともに、ソース線ＳＬ０〜ＳＬｎをオープン，０Ｖまたは８Ｖにする。
【００４４】
書込・読出回路６は、図２に示すように、それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられ複数のデータバッファＤＢ０，ＤＢ１、それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられた複数の書込用Ｙゲート（ＮチャネルＭＯＳトランジスタ）ＷＹＧ０，ＷＹＧ１、それぞれが複数の読出用主ビット線ＲＢＬ０，ＲＢＬ１に対応して設けられた複数の読出用Ｙゲート（ＮチャネルＭＯＳトランジスタ）ＲＹＧ０，ＲＹＧ１、データ読出線ＲＬ０，ＲＬ１、読出用センスアンプ１０、書込制御回路１１およびベリファイ用センスアンプ１２を含む。
【００４５】
データバッファＤＢ０，ＤＢ１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に接続される。データバッファＤＢ０，ＤＢ１は、書込制御回路１１から書込信号ＲＳ０，ＲＳ１が与えられたことに応じて、書込電圧（＋６Ｖ）を書込用主ビット線ＷＢＬ０，ＷＢＬ１にパルス的に与える。
【００４６】
書込用ＹゲートＷＹＧ０，ＷＹＧ１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１とデータ読出線ＲＬ０との間に接続され、各々のゲートはそれぞれＹデコーダ４から出力された列選択信号φＷ０，φＷ１を受ける。たとえば列選択信号φＷ０が選択レベルの「Ｈ」レベルになるとＹゲートＷＹＧ０が導通し、書込用主ビット線ＷＢＬ０とデータ読出線ＲＬ０とが結合される。
【００４７】
読出用ＹゲートＲＹＧ０，ＲＹＧ１は、それぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１とデータ読出線ＲＬ１との間に接続され、各々のゲートはそれぞれＹデコーダ４から出力された列選択信号φＲ０，φＲ１を受ける。たとえば列選択信号φＲ０が選択レベルの「Ｈ」レベルになるとＹゲートＲＹＧ０が導通し、読出用主ビット線ＲＢＬ０とデータ読出線ＲＬ１とが結合される。
【００４８】
読出用センスアンプ１０は、読出動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流が流入するか否かを検出し、検出結果に応じたデータを出力バッファ７を介して外部に出力する。
【００４９】
ベリファイ用センスアンプ１２は、書込ベリファイ動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入したことに応じて書込停止信号ＳＴＰを書込制御回路１１に与える。また、ベリファイ用センスアンプ１２は、消去ベリファイ動作時に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入しなくなったことに応じて、消去動作を停止させるための消去停止信号（図示せず）をＸデコーダ３に与える。
【００５０】
書込制御回路１１は、入力バッファ８を介して外部から与えられたデータＤｉｎに従って、書込信号ＲＳをデータバッファＤＢに与えて選択されたメモリセルＭＣにデータを書込み、ベリファイ用センスアンプ１２から信号ＳＴＰが出力されたことに応じてそのメモリセルＭＣへのデータの書込を終了する。
【００５１】
コントローラ９は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ７を介して外部から与えられるコマンド信号ＣＭＤとに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【００５２】
次に、このフラッシュメモリの動作について簡単に説明する。
まず、制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤがコントローラ９に与えられて動作モードが設定される。
【００５３】
書込動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖが印加され、そのメモリセルＭＣが対応の選択ゲート（たとえばＳＧｎ０）を介して書込用主ビット線ＷＢＬに接続され、ソース線ＳＬｎがオープンにされ、ウェル電圧ＶＷｎは０Ｖにされる。この状態で書込制御回路１１およびデータバッファＤＢによって書込用主ビット線ＷＢＬに＋６Ｖがパルス的に与えられ、選択されたメモリセルＭＣにデータ「０」が複数回に分けて書込まれる。データ「０」の書込が終了したかどうかすなわちメモリセルＭＣのしきい値電圧Ｖｔｈが２Ｖになったかどうかは、ベリファイ用センスアンプ１２によって確かめられる。
【００５４】
消去動作時は、アドレス信号Ａ０〜Ａｊで指定されたブロック（たとえばＢＬＫｎ）のソース線ＳＬｎおよびウェル電圧ＶＷｎが−８Ｖにされる。この状態で、そのブロックＢＬＫｎのワード線ＷＬ０〜ＷＬｎに＋１０Ｖがパルス的に与えられ、そのブロックＢＬＫｎのメモリセルＭＣのデータが複数回に分けて消去される。データの消去が終了したかどうか、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが６Ｖになったかどうかは、ベリファイ用センスアンプ１２によって列単位でベリファイされる。
【００５５】
読出動作時は、アドレス信号Ａ０〜Ａｊで指定されたメモリセルＭＣが対応の副ビット線ＳＢＬ、選択ゲート（たとえばＳＧｎ１）、読出用主ビット線ＲＢＬ、読出用ＹゲートＲＹＧおよびデータ読出線ＲＬ１を介して読出用センスアンプ１０に接続され、そのメモリセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加されてソース線ＳＬｎおよびウェル電圧ＶＷｎは０Ｖにされる。メモリセルＭＣのデータは、読出用センスアンプ１０によって読出され、出力バッファ７を介して外部に出力される。
【００５６】
ＢＧＯ動作時は、あるサブブロック（たとえばＢＬＫ０）でデータの読出が行なわれると同時に、他のサブブロック（たとえばＢＬＫ１）でデータの書込／消去が行なわれる。この場合、図３に示すように、サブブロックＢＬＫ０のメモリセルＭＣが選択ゲートＳＧ０１を介して読出用主ビット線ＲＢＬ０に結合されるとともに、サブブロックＢＬＫ１のメモリセルＭＣが選択ゲートＳＧ１０を介して書込用主ビット線ＷＢＬ０に結合される。ソース線ＳＬ０，ＳＬ１はそれぞれ０Ｖ，オープン／−８Ｖにされ、ウェル電圧ＶＷ０，ＷＶＬはそれぞれ０Ｖ，０Ｖ／−８Ｖにされる。
【００５７】
この実施の形態では、各列に書込用主ビット線ＷＢＬおよび読出用主ビット線ＲＢＬを設けるとともに、ソース線ＳＬの電圧およびウェル電圧ＶＷをサブブロックＢＬＫ単位で設定できるようにしたので、１つのメモリセルアレイ２内でデータの読出とデータの書込／消去を同時に行なうことができる。したがって、ＢＧＯ領域の容量とメインメモリ領域の容量との比を自由に設定できる。
【００５８】
また、従来はそれぞれが２箇所に分割して配置されていたＸデコーダ、Ｙデコーダ、ＳＧ・ＳＬデコーダおよび書込・読出回路を、それぞれ１箇所に配置できるので、レイアウト面積が小さくなるという利点もある。
【００５９】
なお、従来のフラッシュメモリでは、図４に示すように、各列に主ビット線ＭＢＬが１本しか設けられていないので、１つのメモリセルアレイ内でデータの読出と書込／消去とを同時に行なうことはできない。
【００６０】
［実施の形態２］
図５は、この発明の実施の形態２によるフラッシュメモリの要部を示す一部省略した回路ブロック図であって、図２と対比される図である。
【００６１】
図５を参照して、このフラッシュメモリが実施の形態１のフラッシュメモリと異なる点は、ベリファイ回路１３．０，１３．１が新たに設けられ、ベリファイ用センスアンプ１２、書込用ＹゲートＷＹＧ０，ＷＹＧ１およびデータ読出線ＲＬ０が除去されている点である。ベリファイ回路１３．０，１３．１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられる。
【００６２】
ベリファイ回路１３．０は、図６に示すように、判定回路１４、ラッチ回路１５、トランスファゲート１８およびインバータ１９を含む。トランスファゲート１８は、ノードＮ１５と対応の書込用主ビット線ＷＢＬ０との間に接続される。信号ＷＣＴＬは、トランスファゲート１８のＮチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ１９を介してトランスファゲート１８のＰチャネルＭＯＳトランジスタ側のゲートに入力される。ラッチ回路１５は、逆並列に接続された１対のインバータ１６，１７を含み、ノードＮ１５に現れる信号をラッチする。
【００６３】
判定回路１４は、ノードＮ１５に現れる信号に基づいて書込が終了したか否かを検出し、書込が終了したことに応じて書込停止信号ＳＴＰ０を書込制御回路１１に与える。また、判定回路１４は、ノードＮ１５に現れる信号に基づいて消去が終了したか否かを検出し、消去が終了したことに応じて消去停止信号（図示せず）をＸデコーダ３に与える。ベリファイ回路１３．１もベリファイ回路１３．０と同様である。
【００６４】
次に、このフラッシュメモリの動作について説明する。書込ベリファイ動作時は、書込後、その書込に用いられた書込用主ビット線（たとえばＷＰＬ０）がデータバッファＤＢ０によって「Ｈ」レベルに充電されるとともに、その書込用主ビット線ＷＢＬ０に対応するベリファイ回路１３．０のノードＮ１５が判定回路１４によって「Ｈ」レベルに充電される。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。
【００６５】
次いで、書込が行なわれたメモリセルＭＣが属するブロック（たとえばＢＬＫｎ）の書込に用いられたワード線（たとえばＷＬｍ）が書込ベリファイ電圧２．５Ｖに立上げられ、ソース線ＳＬｎおよびウェルＷｎが０Ｖにされるとともに、書込に用いられた選択ゲートＳＧｎ０が導通状態にされる。このとき、書込が終了している場合はセル電流が流れて書込用主ビット線ＷＢＬ０が「Ｌ」レベルとなり、書込が終了していない場合はセル電流が流れず書込用主ビット線ＷＢＬ０は「Ｈ」レベルのままである。
次いで、信号ＷＣＴＬが一定時間「Ｈ」レベルに立上げられてベリファイ回路１３．０のトランスファゲート１８が一定時間導通する。これにより、書込が終了している場合はノードＮ１５が「Ｌ」レベルとなり、書込が終了していない場合はノードＮ１５が「Ｈ」レベルとなる。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。判定回路１４は、ノードＮ１５が「Ｌ」レベルの場合は書込停止信号ＳＴＰ０を書込制御回路１１に与えて書込を停止させ、ノードＮ１５が「Ｈ」レベルの場合は書込制御回路１１に書込を再度行なわせる。以下、ノードＮ１５の電位が「Ｈ」レベルから「Ｌ」レベルに反転するまで書込が繰返し行なわれる。
【００６６】
消去ベリファイ動作時は、消去後、ある書込用主ビット線（たとえばＷＢＬ０）がデータバッファＤＢ０によって「Ｈ」レベルに充電されるとともに、その書込用主ビット線ＷＢＬ０に対応するベリファイ回路１３．０のノードＮ１５が判定回路１４によって「Ｈ」レベルに充電される。ノードＮ１５の電位は、ラッチ回路１５によってラッチされる。
【００６７】
次いで、消去が行なわれたブロック（たとえばＢＬＫｎ）のワード線ＷＬ０〜ＷＬｍが消去ベリファイ電圧５．５Ｖに立上げられ、ソース線ＳＬｎおよびウェルＷｎが０Ｖにされるとともに、消去が行なわれたブロックＢＬＫｎの選択ゲートＳＧｎ０が導通状態にされる。このとき、消去が終了している場合はセル電流は流れず書込用主ビット線ＷＢＬ０は「Ｈ」レベルのままであり、消去が終了していない場合はセル電流が流れて書込用主ビット線ＷＢＬ０は「Ｌ」レベルとなる。
【００６８】
次いで、信号ＷＣＴＬが一定時間「Ｈ」レベルに立上げられてベリファイ回路１３．０のトランスファゲート１８が一定時間導通する。これにより、消去が終了している場合はノードＮ１５が「Ｈ」レベルとなり、消去が終了していない場合はノードＮ１５が「Ｌ」レベルとなる。ノードＮ１５のレベルは、ラッチ回路１５によってラッチされる。判定回路１４は、ノードＮ１５が「Ｈ」レベルの場合は消去停止信号をＸデコーダ３に与えて消去を停止させ、ノードＮ１５が「Ｌ」レベルの場合はＸデコーダ３に消去を再度行なわせる。以下、ベリファイ回路１３．０，１３．１のノードＮ１５の電位が「Ｈ」レベルのまま反転しなくなるまで消去が行なわれる。
【００６９】
なお、消去ベリファイにおいては、メモリセルＭＣのしきい値電圧が一定値になることは必要でなく、６Ｖよりも大きくなれば足りる。他の構成および動作は、実施の形態１のフラッシュメモリと同じであるので、その説明は繰返さない。
【００７０】
この実施の形態では、実施の形態１と同じ効果が得られるほか、簡単な構成で複数のメモリセルＭＣのベリファイを同時に行なうことができる。
【００７１】
［実施の形態３］
図７は、この発明の実施の形態３によるフラッシュメモリの要部を示す一部省略した回路ブロック図であって、図２と対比される図である。図７を参照して、このフラッシュメモリが実施の形態１のフラッシュメモリと異なる点は、ベリファイ回路２１．０，２１．１が新たに設けられ、ベリファイ用センスアンプ１２およびデータバッファＤＢ０，ＤＢ１が除去され、書込制御回路１１が書込制御回路２０で置換されている点である。また、データ読出線ＲＬ０は、データ書込線として用いられる。
【００７２】
ベリファイ回路２１．０，２１．１は、それぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けられる。ベリファイ回路２１．０は、図８に示すように、図６のベリファイ回路１３．０に加えてＮチャネルＭＯＳトランジスタ２２を設けたものである。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ１５と接地電位ＧＮＤのラインとの間に接続され、そのゲートが信号ＰＢＣＬＲを受ける。ベリファイ動作時はＮチャネルＭＯＳトランジスタ２２が非導通となり、ベリファイ回路２１．０は、図６のベリファイ回路１３．０と同一構成となり同様に動作する。書込動作時は、ラッチ回路１５およびＮチャネルＭＯＳトランジスタ２２は、データバッファとして用いられる。ベリファイ回路２１．１もベリファイ回路２１．０と同様である。
【００７３】
書込制御回路２０の出力ノード２０ａは、データ書込線ＲＬ０に接続される。書込制御回路２０は、書込動作時に、データ書込線ＲＬ０、書込用ＹゲートＷＹＧ０，ＷＹＧ１および書込用主ビット線ＷＢＬ０，ＷＢＬ１を介してベリファイ回路２１．０，２１．１に「Ｈ」レベルの書込信号を与えてデータ書込を行なわせる。
【００７４】
次に、図７および図８で示したフラッシュメモリの動作について説明する。書込動作時は、まず信号ＰＢＣＬＲが一定時間「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ２２が導通し、ノードＮ１５が「Ｌ」レベルとなる。ノードＮ１５のレベルはラッチ回路１５によってラッチされる。
【００７５】
次いで、データの書込が行なわれるべきメモリセルＭＣに対応する列の書込用Ｙゲート（たとえばＷＹＧ０）が導通状態にされる。この状態で、書込制御回路２０から「Ｈ」レベルの書込信号が出力され、書込用ＹゲートＷＹＧ０を介して書込用主ビット線ＷＢＬ０が「Ｈ」レベルに立上げられる。
【００７６】
次いで、信号ＷＣＴＬが「Ｈ」レベルに立上げられてベリファイ回路２１．０，２１．１のトランスファゲート１８が導通し、ベリファイ回路２１．０のノードＮ１５が「Ｈ」レベルとなる。ノードＮ１５のレベルはラッチ回路１５によってラッチされ、ラッチ回路１５の出力が書込用主ビット線ＷＢＬ０に与えられる。書込用主ビット線ＷＢＬ０のレベルは、データの書込が行なわれるべきメモリセルＭＣの属するブロック（たとえばＢＬＫｎ）の選択ゲートＳＧｎ０を介してそのメモリセルＭＣのドレインに与えられる。そのメモリセルに対応するワード線（たとえばＷＬｍ）が一定時間−８Ｖにされてデータ書込が行なわれる。
【００７７】
書込ベリファイおよび消去ベリファイ動作時は、信号ＰＢＣＬＲが「Ｌ」レベルとなり、ＮチャネルＭＯＳトランジスタ２２が非導通となってベリファイ回路２１．０は図６のベリファイ回路１３．０と同じ構成となる。書込用主ビット瀬ＷＢＬ０，ＷＢＬ１の充電が書込制御回路１１およびデータバッファＤＢ０，ＤＢ１によって行なわれる代わりに書込制御回路２０および書込用ＹゲートＷＹＧ０，ＷＹＧ１によって行なわれる以外は、実施の形態２と同様に行なわれる。
【００７８】
この実施の形態では、実施の形態２と同じ効果が得られるほか、データバッファＤＢ０，ＤＢ１の分だけレイアウト面積が小さくてすむ。
【００７９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８０】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置では、各メモリブロックを固有のウェル内に形成し、各メモリブロックの各行に対応して電圧制御線を設け、各メモリブロックの各列に対応して副ビット線を設け、複数のメモリブロックに共通に各列に対応して読出用主ビット線および書込用主ビット線を設けたので、あるメモリブロックのメモリセルのデータを読出すと同時に他のメモリブロックのメモリセルのデータの書込／消去を行なうことができる。したがって、１つのメモリセルアレイ内でバックグラウンドオペレーションモードを実行することができ、ＢＧＯ領域とメインメモリ領域の容量比をメモリブロック単位で任意に変えることができる。
【００８１】
好ましくは、モード実行手段は、読出用主ビット線および副ビット線を介してメモリセルのデータの読出を行なう読出手段と、書込用主ビット線および副ビット線を介してメモリセルのデータの書込を行なう書込手段と、メモリセルのデータの消去を行なう消去手段とを含む。これによりモード実行手段を容易に構成できる。
【００８２】
また好ましくは、モード実行手段は、さらに、データ書込動作が１回行なわれるごとに書込用主ビット線および副ビット線を介して選択メモリセルのしきい値電圧を検出し、その検出値が予め定められた第１の値になったことに応じてそれ以後のデータ書込動作を停止させる第１のベリファイ手段と、データ消去動作が１回行なわれるごとに書込用主ビット線および副ビット線を介して選択メモリセルのしきい値電圧を検出し、その検出値が予め定められた第２の値になったことに応じてそれ以後のデータ消去動作を停止させる第２のベリファイ手段とが設けられる。この場合は、メモリセルのしきい値電圧のばらつきをなくすことができる。
【００８３】
また好ましくは、モード実行手段は、さらに、データ書込動作が１回行なわれるごとに、選択メモリセルに対応する書込用主ビット線および副ビット線を充電した後に選択メモリセルを読出可能状態にし、充電した書込用主ビット線および副ビット線が放電されたことに応じてそれ以後のデータ書込動作を停止させる第１のベリファイ手段と、データ消去動作が１回行なわれるごとに、選択メモリセルに対応する書込用主ビット線および副ビット線を充電した後に選択メモリセルを読出可能状態にし、充電した書込用主ビット線および副ビット線が放電されないことに応じてそれ以後のデータ消去動作を停止させる第２のベリファイ手段とが設けられる。この場合は、簡単な構成でメモリセルのしきい値電圧のばらつきをなくすことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメモリの構成を示す一部省略したブロック図である。
【図２】 図１に示したフラッシュメモリの要部の構成を示す回路ブロック図である。
【図３】 図１に示したフラッシュメモリの効果を説明するための図である。
【図４】 図１に示したフラッシュメモリの効果を説明するための他の図である。
【図５】 この発明の実施の形態２によるフラッシュメモリの要部の構成を示す回路ブロック図である。
【図６】 図５に示したベリファイ回路の構成を示す回路ブロック図である。
【図７】 この発明の実施の形態３によるフラッシュメモリの要部の構成を示す回路ブロック図である。
【図８】 図７に示したベリファイ回路の構成を示す回路ブロック図である。
【図９】 従来のフラッシュメモリの構成を示す一部省略したブロック図である。
【図１０】 図９に示したフラッシュメモリの要部の構成を示す回路ブロック図である。
【図１１】 図１０に示したメモリセルの構成および動作を説明するための図である。
【図１２】 図１１に示したメモリセルの動作を説明するための図である。
【符号の説明】
１，３０ アドレスバッファ、２ メモリセルアレイ、３，３２，４２ Ｘデコーダ、４，３３，４３ Ｙデコーダ、５，３４，４４ ＳＧ・ＳＬデコーダ、６，３５，４５ 書込・読出回路、７，５０ 入力バッファ、８，５１ 出力バッファ、９，５２ コントローラ、１０，１２，５３ センスアンプ、１１，２０，５４ 書込制御回路、１３，２１ ベリファイ回路、１４ 判定回路、１５ラッチ回路、１６，１７，１９ インバータ、１８ トランスファゲート、２２ ＮＭＯＳ、６１ｄ ドレイン、６１ｓ ソース、６２ 浮遊ゲート、６３制御ゲート、Ｗ ウェル、ＢＬＫ サブブロック、ＭＣ メモリセル、ＷＬ ワード線、ＭＢＬ 主ビット線、ＳＢＬ 副ビット線、ＷＢＬ 書込用主ビット線、ＲＢＬ 読出用主ビット線、ＳＬ ソース線、ＲＬ データ読出線、ＤＢ データバッファ、ＳＧ 選択ゲート。
Claims (4)
- データの読出とデータの書込／消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置であって、
それぞれが、行列状に配列された複数のメモリセルを含み、固有のウェル内に形成された複数のメモリブロック、
各メモリブロックの各行に対応して設けられ、対応のメモリセルの制御ゲートに接続されたワード線、
各メモリブロックの各行に対応して設けられ、対応のメモリセルの第１の導通ノードに接続された電圧制御線、
各メモリブロックの各列に対応して設けられ、対応のメモリセルの第２の導通ノードに接続された副ビット線、
前記複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの読出を行なうための読出用主ビット線、
前記複数のメモリブロックに共通に各列に対応して設けられ、対応のメモリセルのデータの書込を行なうための書込用主ビット線、
アドレス信号に従って、前記データの読出を行なうべきメモリセルと、そのメモリセルが属するメモリブロックと異なるメモリブロックの前記データの書込／消去を行なうべきメモリセルとを選択する選択手段、
前記選択手段によって選択された前記データの読出を行なうべきメモリセルに対応する副ビット線を対応の読出用主ビット線に接続する第１の接続手段、
前記選択手段によって選択された前記データの書込を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続する第２の接続手段、および
前記バックグラウンドオペレーションモードを実行するモード実行手段を備える、不揮発性半導体記憶装置。 - 前記モード実行手段は、
前記ウェル、前記ワード線および前記電圧制御線の各々の電位を制御して前記選択手段によって選択された前記データの読出を行なうべきメモリセルを読出可能状態にし、そのメモリセルに対応する読出用主ビット線および副ビット線を介してそのメモリセルのデータを読出す読出手段、
前記ウェルおよび前記ワード線の各々の電位を制御して前記選択手段によって選択された前記データの書込を行なうべきメモリセルを書込可能状態にし、そのメモリセルに対応する書込用主ビット線および副ビット線を介してそのメモリセルにデータを書込む書込手段、および
前記ウェル、前記ワード線および前記電圧制御線の各々の電位を制御して、前記選択手段によって選択された前記データの消去を行なうべきメモリセルのデータを消去する消去手段を含む、請求項１に記載の不揮発性半導体記憶装置。 - 前記書込手段は、複数回に分けて前記データの書込を行ない、
前記消去手段は、複数回に分けて前記データの消去を行ない、
前記第２の接続手段は、前記選択手段によって選択された前記データの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、
前記モード実行手段は、さらに、
前記データの書込を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、前記書込手段のデータ書込動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第１の値になったことに応じてそれ以後の前記書込手段のデータ書込動作を停止させる第１のベリファイ手段、および
前記データの消去を行なうべきメモリセルに対応する書込用主ビット線および副ビット線を介して、前記消去手段のデータ消去動作が１回行なわれるごとにそのメモリセルのしきい値電圧を検出し、その検出値が予め定められた第２の値になったことに応じてそれ以後の前記消去手段のデータ消去動作を停止させる第２のベリファイ手段を含む、請求項２に記載の不揮発性半導体記憶装置。 - 前記書込手段は、複数回に分けて前記データの書込を行ない、
前記消去手段は、複数回に分けて前記データの消去を行ない、
前記第２の接続手段は、前記選択手段によって選択された前記データの書込／消去を行なうべきメモリセルに対応する副ビット線を対応の書込用主ビット線に接続し、
前記モード実行手段は、さらに、
前記書込手段のデータ書込動作が１回行なわれるごとに前記データの書込が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後前記ウェル、前記ワード線および前記電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、前記充電した書込用主ビット線および副ビット線が放電されたことに応じてそれ以後の前記書込手段のデータ書込動作を停止させる第１のベリファイ手段、および
前記消去手段のデータ消去動作が１回行なわれるごとに前記データの消去が行なわれるべきメモリセルに対応する書込用主ビット線および副ビット線を基準電位に充電した後前記ウェル、前記ワード線および前記電圧制御線の各々の電位を制御してそのメモリセルを読出可能状態とし、前記充電した書込用主ビット線および副ビット線が放電されないことに応じてそれ以後の前記消去手段のデータ消去動作を停止させる第２のベリファイ手段を含む、請求項２に記載の不揮発性半導体記憶装置。
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