JP3939583B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3939583B2 JP3939583B2 JP2002121810A JP2002121810A JP3939583B2 JP 3939583 B2 JP3939583 B2 JP 3939583B2 JP 2002121810 A JP2002121810 A JP 2002121810A JP 2002121810 A JP2002121810 A JP 2002121810A JP 3939583 B2 JP3939583 B2 JP 3939583B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor layer
- conductivity type
- mask material
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと記す）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（以下、Ｓｉと記す）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に、非常に優れた材料となることが期待される。
【０００３】
図８は、従来のＳｉＣプレーナ型ＭＯＳＦＥＴ構造を示す断面図であり、例えば特開平１０−２３３５０３号公報に開示されている。
図に示すように、高濃度Ｎ型（以下、高濃度は「＋」、低濃度は「−」を用いて記載する）ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０が形成されている。そして、エピタキシャル領域２０の表層部における所定領域には、Ｐ型べース領域６０、およびＮ＋型ソース領域５０が形成されている。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上には、ゲート絶縁膜３０を介してゲート電極４０が配置され、ゲート電極４０は層間絶縁膜７０にて覆われている。Ｎ＋型ソース領域５０に接するようにソース電極８０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。なお、Ｐ型ベース領域６０は、図示されないところで、ソース電極８０と同電位となるように接続されている。
【０００４】
図９は、この従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オフ時）、図１０は、この従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン時）である。
【０００５】
このプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向したＰ型ベース領域６０の表層に反転型のチャネル領域１００が形成され、図１０に示すように、ドレイン電極９０からソース電極８０へと電流を流すことが可能となる。
【０００６】
また、ゲート電極４０に印加された電圧を取り去ることによってドレイン電極９０とソース電極８０との間は電気的に絶縁され、スイッチング機能を示すことになる。なお、このとき、素子の耐圧は、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウンで決まり、ゲート絶縁膜３０にかかる電界は、図９に示すように、ＰＮ接合から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【０００７】
【発明が解決しようとする課題】
しかしながら、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜３０と反転型のチャネル領域１００との界面に不完全な結晶構造、すなわち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(1997)321.）。 このため、ゲート電極４０に電圧を印加して形成した、チャネル領域１００の表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にチャネル抵抗が大きくなるという問題があった。
【０００８】
チャネル長を短くすれば、チャネル抵抗は小さくなる。例えばチャネル長が１０μｍから１μｍになれば、チャネル抵抗は１／１０になる。チャネル長が短すぎると、ゲート電極４０およびソース電極８０を接地した状態でドレイン電極９０に高電圧を印加した場合、チャネル領域でパンチスルーがおこる心配があるので、例えば０．１μｍというようにチャネル長を極端に短く形成することは難しい。素子の設計条件にもよるが、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴにおいては、チャネル長は１μｍ程度に設計可能である。
【０００９】
それゆえ、チャネル長が１μｍ以下となるように素子を作製すればよいが、しかし、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製においては、プロセス上の制約が大きく、チャネル長１μｍ以下の素子を作製することが難しかった。
【００１０】
以下、そのプロセス上の制約について説明する。
まず、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程について説明する。
図１１（ａ）〜（ｃ）、図１２（ｄ）〜（ｆ）は図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【００１１】
図１１（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００１２】
図１１（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、マスク材１４３を用いて例えば１００〜１０００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速電圧で多段注入し、Ｎ＋型ソース領域５０を形成する。総ドーズ量は例えば１０１４〜１０１６ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００１３】
図１１（ｃ）の工程においては、マスク材１４４を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量は例えば１０１２〜１０１６ｃｍ−２である。もちろん、Ｐ型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００１４】
なお、本例では、ソース領域５０を形成するための燐イオン注入を先に行ったが、べース領域６０を形成するためのアルミニウムイオン注入を先に行った後に、ソース領域５０を形成するための燐イオン注入を行ってもよい。
【００１５】
図１２（ｄ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００１６】
図１２（ｅ）の工程においては、ゲート絶縁膜３０を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極４０を形成する。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積し、コシタクトホールを開孔する。
【００１７】
図１２（ｆ）の工程においては、Ｎ＋型ソース領域５０上に開孔されたコンタクトホールにソース電極８０を形成する。また、Ｎ＋基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
このようにして従来例として示した図８のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００１８】
ここで、上記「プロセス上の制約」とは、図１１（ｂ）および図１１（ｃ）の工程にある。
図１１（ｃ）におけるＰ型ベース領域６０とＮ＋型ソース領域５０の重なり部分、すなわち、図中の１５０がチャネル長となる。そして、図１１（ｂ）のソース領域５０と図１１（ｃ）のＰ型ベース領域６０は別々のマスク材を用いて形成される。このため、チャネル長１５０の設計寸法は、マスク材１４３、１４４をパターニングする際のフォトリソグラフィの合わせ精度を考慮に入れざるを得ない。例えばその合わせ精度が２μｍであるとすると、ソース領域５０の形成で２μｍ、ベース領域６０の形成で２μｍ、そしてチャネル長１５０は最低１μｍは必要であるから、チャネル長１５０の設計寸法は、それらを足し合わせて５μｍとしなくてはならない。
このような制約が上記ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程にあり、チャネル長１５０の設計寸法にフォトリソグラフィの合わせ精度を考慮せざるをえず、チャネル長１５０を必要以上に長く設計しなくてはならないという問題があった。
【００１９】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、チャネル長を任意の長さに設計できる製造工程を経た、チャネル抵抗の小さい高耐圧電界効果トランジスタの製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【００２１】
すなわち、本発明の電界効果トランジスタの製造方法は、炭化珪素半導体基板と、前記炭化珪素半導体基板の主表面上に形成され、前記炭化珪素半導体基板よりも高抵抗な第一導電型の半導体層と、前記半導体層の表層部の所定領域に形成された第一導電型のソース領域と、前記半導体層の表層部の所定領域に形成された第一導電型の低抵抗チャネル接続領域と、前記ソース領域と前記低抵抗チャネル接続領域に挟まれて、前記低抵抗チャネル接続領域よりも浅く形成された蓄積型のチャネル領域と、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して形成され、前記ソース領域の深さよりも深い第二導電型のベース領域と、少なくとも前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接触するソース電極と、ドレイン電極とを備えた電界効果トランジスタの製造方法において、ドレイン領域となる第一導電型の前記炭化珪素半導体基板の主表面上に、前記炭化珪素半導体基板よりも高抵抗な第一導電型の前記半導体層を形成する工程と、前記半導体層の表層部の所定領域に第１のマスク材を堆積する工程と、前記第１のマスク材をパターニングする工程と、前記第１のマスク材越しに前記半導体層中に第一導電型の不純物を導入することで、第一導電型の前記ソース領域および前記低抵抗チャネル接続領域を同時に離間して形成する工程と、前記半導体層の表層部の所定領域に第２のマスク材を堆積する工程と、前記第２のマスク材をパターニングする工程と、前記第２のマスク材越しに前記半導体層中に第二導電型の不純物を導入することで、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して重なり、且つ前記ソース領域の深さよりも深い第二導電型の前記ベース領域を形成する工程と、前記半導体層の表層部の所定領域に第３のマスク材を堆積する工程と、前記第３のマスク材をパターニングする工程と、前記第３のマスク材越しに前記半導体層中の前記ベース領域の表層部に第一導電型の不純物を導入することで、前記ソース領域および前記低抵抗チャネル接続領域の間に第一導電型の前記チャネル領域を形成する工程とを少なくとも含むことを特徴とする。
【００２６】
【発明の効果】
本発明の電界効果トランジスタの製造方法によれば、
(1)第一導電型の高濃度不純物層である低抵抗チャネル接続領域を設けたことで、オン抵抗の大幅な低減を図ることができる。
【００２７】
(2)ソース領域と低抵抗チャネル接続領域を同時に形成し、両者に挟まれる部分をチャネルとすることができるため、チャネル長の設計にフォトリソグラフィの合わせ精度を考慮に入れる必要がない。チャネル長の設計は、フォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は、一般的に１μｍ以下であり、チャネル長の設計を必要に応じて任意に行うことができる。
【００２８】
(3)チャネル長を従来のＳｉＣプレーナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を小さくし、素子のオン抵抗を低減することができる。
【００２９】
(4)低抵抗チャネル接続領域は、ベース領域と重なる必要がある。そのため、低抵抗チャネル接続領域の長さはフォトリソグラフィの合わせ精度を考慮し、その分長く設計してやらなくてはならない。しかし、低抵抗チャネル接続領域はその抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
(5) チャネル領域が蓄積型チャネルなので、チャネルを流れるキャリアがゲート絶縁膜と半導体基体との界面に存在する界面準位の影響を受けにくくすることができるため、さらにチャネル抵抗を低減することができる。
【００３０】
請求項２記載の電界効果トランジスタによれば、ソース領域と低抵抗チャネル接続領域を同時に形成することがいるので、製造工程が簡単である。
【００３２】
(6)ワイドバンドギャップ半導体としてＳｉＣを用いるので高耐圧性を有し、高キャリア移動度、高飽和ドリフト速度を権保することができる。このため、電界効果トランジスタを高速スイッチング素子や大電力用素子に用いることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。なお、本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、以下の実施の形態では、すべてドレイン電極を半導体基板の裏面に形成し、ソース電極を基板表面に配置して、電流を素子内部に縦方向に流す構造の電界効果トランジスタで説明するが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の電界効果トランジスタでも本発明が適用可能である。
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
さらに、ＳｉＣのほかにＧａＮやダイヤモンドにも本発明を適用できる。
【００３５】
実施の形態
図１は、本発明の実施の形態の電界効果トランジスタの製造方法で製造した構造を示す断面図である。
図に示すように、Ｎ＋型ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０が形成されている。そして、エピタキシャル領域２０の表層部における所定領域には、Ｐ型ベース領域６０、Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続領域５１が形成されている。そして、ソース領域５０とＮ＋型低抵抗チャネル接続領域５１の間には、蓄積型チャネル１１０が形成されている。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上にはゲート絶縁膜３０を介してゲート電極４０が配置され、ゲート電極４０は層間絶縁膜７０にて覆われている。Ｎ＋型ソース領域５０に接するようにソース電極８０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。なお、Ｐ型ベース領域６０は、図示されないところでソース電極８０と同電位となるように接続されている。
【００３７】
以下、本実施の形態の電界効果トランジスタの動作について説明する。
【００３８】
図２は、本実施の形態の電界効果トランジスタの動作説明図（オフ時）、図３は、本実施の形態１の電界効果トランジスタの動作説明図（オン時）である。
【００３９】
ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。その結果、図３に示すように、電流がドレイン領域２０から低抵抗チャネル接続領域５１、蓄積型チャネル１１０、ソース領域５０を経て、ソース電極８０へと流れる。
【００４０】
また、ゲート電極４０に印加された電圧を取り去ると、蓄積型チャネル１１０はＰ型ベース領域６０とのビルトインポテンシャルにより空乏化される。その結果、低抵抗チャネル接続領域５１から蓄積型チャネル１１０へと電流が流れなくなり、ドレイン電極９０とソース電極８０との間は電気的に絶縁され、スイッチング機能を示すことになる。ドレイン耐圧が大きくなると、図２に示すように、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０との界面から該エピタキシャル領域２０側に拡がる空乏層によって、低抵抗チャネル接続領域５１に印加される電界が緩和されるからゲート酸化膜３０も保護される。そして、素子の耐圧については、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウンで決まるから、この電界効果トランジスタのドレイン耐圧は高い。
【００４１】
次に、本実施の形態の電界効果トランジスタの製造方法の一例を、図４（ａ）〜（ｃ）、図５（ｄ）〜（ｆ）、および図６（ｇ）の工程断面図を用いて説明する。
図４（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００４２】
図４（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、フォトリソグラフィを経てパターニングされたマスク材１４０を用いて、例えば１００〜１０００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速電圧で多段注入し、Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続領域５１を形成する。総ドーズ量は、例えば１０１４〜１０１６ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。このとき、ソース領域５０と低抵抗チャネル接続領域５１との間の幅がチャネル長１２０となる。チャネル長１２０の設計は、マスク材１４０をパターニングする際のフォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は一般的に１μｍ以下であり、チャネル長１２０の設計を必要に応じて任意に行うことができる。
【００４３】
図４（ｃ）の工程においては、マスク材１４１を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量は、例えば１０１２〜１０１６ｃｍ−２である。もちろん、Ｐ型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００４４】
このとき、低抵抗チャネル接続領域５１は、ベース領域６０と重なる必要がある。そのため、低抵抗チャネル接続領域５１の長さは、フォトリソグラフィの合わせ精度を考慮し、その分長く設計（図中１３０）してやらなくてはならない。しかし、低抵抗チャネル接続領域５１は、その抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
【００４５】
図５（ｄ）の工程においては、マスク材１４２を用いて、例えば１００〜１０００℃の高温で窒素イオンを１００ｅＶ〜１ＭｅＶの加速電圧で多段注入し、Ｎ型蓄積チャネル１１０を形成する。総ドーズ量は、例えば１０１１〜１０１３ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００４６】
なお、本実施形態では、イオン注入を、ソース領域５０および低抵抗チャネル接続領域５１を形成するための燐イオン注入、Ｐ型ベース領域６０を形成するためのアルミニウムイオン注入、蓄積型チャネル１１０を形成するための窒素イオン注入、の順に行ったが、各イオン注入を行う順番はこの限りではない。
【００４７】
図５（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００４８】
図５（ｆ）の工程においては、ゲート絶縁膜３０を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極４０を形成する。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積し、コンタクトホールを開孔する。
【００４９】
図６（ｇ）の工程においてはＮ＋型ソース領域５０上に開孔されたコンタクトホールに例えば金属膜からなるソース電極８０を形成する。また、Ｎ＋基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
このようにして図１に示す電界効果トランジスタが完成する。
【００５０】
すなわち、本実施の形態の電界効果トランジスタの製造方法は、炭化珪素半導体基板（Ｎ ＋ 型ＳｉＣ基板１０）と、前記炭化珪素半導体基板の主表面上に形成され、前記炭化珪素半導体基板よりも高抵抗な第一導電型の半導体層（Ｎ − 型ＳｉＣエピタキシャル領域２０）と、前記半導体層の表層部の所定領域に形成された第一導電型のソース領域（Ｎ ＋ 型ソース領域５０）と、前記半導体層の表層部の所定領域に形成された第一導電型の低抵抗チャネル接続領域（Ｎ ＋ 型低抵抗チャネル接続領域５１）と、前記ソース領域と前記低抵抗チャネル接続領域に挟まれて、前記低抵抗チャネル接続領域よりも浅く形成された蓄積型のチャネル領域（蓄積型チャネル１１０）と、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して形成され、前記ソース領域の深さよりも深い第二導電型のベース領域（Ｐ型ベース領域６０）と、少なくとも前記チャネル領域上に、ゲート絶縁膜（３０）を介して形成されたゲート電極（４０）と、前記ソース領域に接触するソース電極（８０）と、ドレイン電極（９０）とを備えた電界効果トランジスタの製造方法において、ドレイン領域となる第一導電型の前記炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１０）の主表面上に、前記炭化珪素半導体基板よりも高抵抗な第一導電型の前記半導体層（Ｎ−型ＳｉＣエピタキシャル領域２０）を形成する工程（図４（ａ）の工程）と、前記半導体層の表層部の所定領域に第１のマスク材（１４０）を堆積する工程と、前記第１のマスク材をパターニングする工程と、前記第１のマスク材越しに前記半導体層中に第一導電型の不純物を導入することで、第一導電型の前記ソース領域（Ｎ＋型ソース領域５０）および前記低抵抗チャネル接続領域（Ｎ＋型低抵抗チャネル接続領域５１）を同時に離間して形成する工程（図４（ｂ）の工程）と、前記半導体層の表層部の所定領域に第２のマスク材（１４１）を堆積する工程と、前記第２のマスク材をパターニングする工程と、前記第２のマスク材越しに前記半導体層中に第二導電型の不純物を導入することで、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して重なり、且つ前記ソース領域の深さよりも深い第二導電型の前記ベース領域（Ｐ型ベース領域６０）を形成する工程（図４（ｃ）の工程）と、前記半導体層の表層部の所定領域に第３のマスク材（１４２）を堆積する工程と、前記第３のマスク材をパターニングする工程と、前記第３のマスク材越しに前記半導体層中の前記ベース領域の表層部に第一導電型の不純物を導入することで、前記ソース領域および前記低抵抗チャネル接続領域の間に第一導電型の前記チャネル領域（蓄積型チャネル１１０）を形成する工程（図４（ｄ）の工程）とを少なくとも含む。
【００５１】
これらの結果、本実施の形態の電界効果トランジスタにおいては、次のような効果が得られる。
【００５２】
(1)Ｎ＋型低抵抗チャネル接続領域５１を設けたことで、オン抵抗の大幅な低減を図ることができる。
【００５３】
(2)ソース領域５０と低抵抗チャネル接続領域５１を同時に形成し、両者に挟まれる部分をチャネルとすることができるため、チャネル長１２０の設計にフォトリソグラフィの合わせ精度を考慮に入れる必要がない。チャネル長１２０の設計は、フォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は、一般的に１μｍ以下であり、チャネル長１２０の設計を必要に応じて任意に行うことができる。
【００５４】
(3)チャネル長１２０を従来のＳｉＣプレーナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を小さくし、素子のオン抵抗を低減することができる。
【００５５】
(4)低抵抗チャネル接続領域５１は、ベース領域６０と重なる必要がある。そのため、低抵抗チャネル接続領域５１の長さはフォトリソグラフィの合わせ精度を考慮し、その分長く設計してやらなくてはならない。しかし、低抵抗チャネル接続領域５１はその抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
(5) チャネル領域１１０が蓄積型チャネルなので、チャネルを流れるキャリアがゲート絶縁膜３０と半導体基体との界面に存在する界面準位の影響を受けにくくすることができるため、さらにチャネル抵抗を低減することができる。
【００５６】
参考例
図７は、本発明の参考例の電界効果トランジスタの構造を示す断面図である。
図１に示す実施の形態との構成上の違いは、蓄積型チャネル（１１０）ではなく、反転型チャネル１１１が形成される点である。その動作は、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向したＰ型ベース領域６０の表層に反転型のチャネル領域１１１が形成され、ドレイン電極９０からソース電極８０へと電流を流すことが可能となる。製造方法は、図４〜６に示した実施の形態の製造方法において、図５（ｄ）で説明した窒素のイオン注入が省略されるだけである。
【００５７】
このように、本発明によりチャネル長を例えば１μｍとする素子を作製できるため、チャネル領域が反転型で動作する実施の形態２のような電界効果トランジスタにおいても、実用上十分にオン抵抗の小さい素子を提供することが可能である。
【００５８】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の実施の形態の電界効果トランジスタの製造方法で製造した構造を示す断面図である。
【図２】 本実施の形態の電界効果トランジスタの動作説明図（オフ時）である。
【図３】 本実施の形態の電界効果トランジスタの動作説明図（オン時）である。
【図４】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図５】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図６】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図７】 本発明の参考例の電界効果トランジスタの構造を示す断面図である。
【図８】従来のＳｉＣプレーナ型ＭＯＳＦＥＴ構造を示す断面図である。
【図９】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オフ時）である。
【図１０】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン時）である。
【図１１】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図１２】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【符号の説明】
１０…Ｎ＋型ＳｉＣ基板
２０…Ｎ−型ＳｉＣエピタキシャル領域
３０…ゲート絶縁膜
４０…ゲート電極
５０…Ｎ＋型ソース領域
５１…Ｎ＋型低抵抗チャネル接続領域
６０…Ｐ型ベース領域
７０…層間絶縁膜
８０…ソース電極
９０…ドレイン電極
１００…反転型チャネル領域
１１０…蓄積型チャネル領域
１１１…反転型チャネル領域
１２０…チャネル長
１３０…低抵抗チャネル接続領域５１とベース領域６０の重なり幅
１４０、１４１、１４２、１４３、１４４…マスク材
【発明の属する技術分野】
本発明は、電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと記す）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（以下、Ｓｉと記す）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に、非常に優れた材料となることが期待される。
【０００３】
図８は、従来のＳｉＣプレーナ型ＭＯＳＦＥＴ構造を示す断面図であり、例えば特開平１０−２３３５０３号公報に開示されている。
図に示すように、高濃度Ｎ型（以下、高濃度は「＋」、低濃度は「−」を用いて記載する）ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０が形成されている。そして、エピタキシャル領域２０の表層部における所定領域には、Ｐ型べース領域６０、およびＮ＋型ソース領域５０が形成されている。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上には、ゲート絶縁膜３０を介してゲート電極４０が配置され、ゲート電極４０は層間絶縁膜７０にて覆われている。Ｎ＋型ソース領域５０に接するようにソース電極８０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。なお、Ｐ型ベース領域６０は、図示されないところで、ソース電極８０と同電位となるように接続されている。
【０００４】
図９は、この従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オフ時）、図１０は、この従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン時）である。
【０００５】
このプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向したＰ型ベース領域６０の表層に反転型のチャネル領域１００が形成され、図１０に示すように、ドレイン電極９０からソース電極８０へと電流を流すことが可能となる。
【０００６】
また、ゲート電極４０に印加された電圧を取り去ることによってドレイン電極９０とソース電極８０との間は電気的に絶縁され、スイッチング機能を示すことになる。なお、このとき、素子の耐圧は、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウンで決まり、ゲート絶縁膜３０にかかる電界は、図９に示すように、ＰＮ接合から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【０００７】
【発明が解決しようとする課題】
しかしながら、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜３０と反転型のチャネル領域１００との界面に不完全な結晶構造、すなわち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162(1997)321.）。 このため、ゲート電極４０に電圧を印加して形成した、チャネル領域１００の表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にチャネル抵抗が大きくなるという問題があった。
【０００８】
チャネル長を短くすれば、チャネル抵抗は小さくなる。例えばチャネル長が１０μｍから１μｍになれば、チャネル抵抗は１／１０になる。チャネル長が短すぎると、ゲート電極４０およびソース電極８０を接地した状態でドレイン電極９０に高電圧を印加した場合、チャネル領域でパンチスルーがおこる心配があるので、例えば０．１μｍというようにチャネル長を極端に短く形成することは難しい。素子の設計条件にもよるが、図８に示すようなＳｉＣプレーナ型ＭＯＳＦＥＴにおいては、チャネル長は１μｍ程度に設計可能である。
【０００９】
それゆえ、チャネル長が１μｍ以下となるように素子を作製すればよいが、しかし、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製においては、プロセス上の制約が大きく、チャネル長１μｍ以下の素子を作製することが難しかった。
【００１０】
以下、そのプロセス上の制約について説明する。
まず、ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程について説明する。
図１１（ａ）〜（ｃ）、図１２（ｄ）〜（ｆ）は図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【００１１】
図１１（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００１２】
図１１（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、マスク材１４３を用いて例えば１００〜１０００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速電圧で多段注入し、Ｎ＋型ソース領域５０を形成する。総ドーズ量は例えば１０１４〜１０１６ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００１３】
図１１（ｃ）の工程においては、マスク材１４４を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量は例えば１０１２〜１０１６ｃｍ−２である。もちろん、Ｐ型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００１４】
なお、本例では、ソース領域５０を形成するための燐イオン注入を先に行ったが、べース領域６０を形成するためのアルミニウムイオン注入を先に行った後に、ソース領域５０を形成するための燐イオン注入を行ってもよい。
【００１５】
図１２（ｄ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００１６】
図１２（ｅ）の工程においては、ゲート絶縁膜３０を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極４０を形成する。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積し、コシタクトホールを開孔する。
【００１７】
図１２（ｆ）の工程においては、Ｎ＋型ソース領域５０上に開孔されたコンタクトホールにソース電極８０を形成する。また、Ｎ＋基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
このようにして従来例として示した図８のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００１８】
ここで、上記「プロセス上の制約」とは、図１１（ｂ）および図１１（ｃ）の工程にある。
図１１（ｃ）におけるＰ型ベース領域６０とＮ＋型ソース領域５０の重なり部分、すなわち、図中の１５０がチャネル長となる。そして、図１１（ｂ）のソース領域５０と図１１（ｃ）のＰ型ベース領域６０は別々のマスク材を用いて形成される。このため、チャネル長１５０の設計寸法は、マスク材１４３、１４４をパターニングする際のフォトリソグラフィの合わせ精度を考慮に入れざるを得ない。例えばその合わせ精度が２μｍであるとすると、ソース領域５０の形成で２μｍ、ベース領域６０の形成で２μｍ、そしてチャネル長１５０は最低１μｍは必要であるから、チャネル長１５０の設計寸法は、それらを足し合わせて５μｍとしなくてはならない。
このような制約が上記ＳｉＣプレーナ型ＭＯＳＦＥＴの作製工程にあり、チャネル長１５０の設計寸法にフォトリソグラフィの合わせ精度を考慮せざるをえず、チャネル長１５０を必要以上に長く設計しなくてはならないという問題があった。
【００１９】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、チャネル長を任意の長さに設計できる製造工程を経た、チャネル抵抗の小さい高耐圧電界効果トランジスタの製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【００２１】
すなわち、本発明の電界効果トランジスタの製造方法は、炭化珪素半導体基板と、前記炭化珪素半導体基板の主表面上に形成され、前記炭化珪素半導体基板よりも高抵抗な第一導電型の半導体層と、前記半導体層の表層部の所定領域に形成された第一導電型のソース領域と、前記半導体層の表層部の所定領域に形成された第一導電型の低抵抗チャネル接続領域と、前記ソース領域と前記低抵抗チャネル接続領域に挟まれて、前記低抵抗チャネル接続領域よりも浅く形成された蓄積型のチャネル領域と、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して形成され、前記ソース領域の深さよりも深い第二導電型のベース領域と、少なくとも前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接触するソース電極と、ドレイン電極とを備えた電界効果トランジスタの製造方法において、ドレイン領域となる第一導電型の前記炭化珪素半導体基板の主表面上に、前記炭化珪素半導体基板よりも高抵抗な第一導電型の前記半導体層を形成する工程と、前記半導体層の表層部の所定領域に第１のマスク材を堆積する工程と、前記第１のマスク材をパターニングする工程と、前記第１のマスク材越しに前記半導体層中に第一導電型の不純物を導入することで、第一導電型の前記ソース領域および前記低抵抗チャネル接続領域を同時に離間して形成する工程と、前記半導体層の表層部の所定領域に第２のマスク材を堆積する工程と、前記第２のマスク材をパターニングする工程と、前記第２のマスク材越しに前記半導体層中に第二導電型の不純物を導入することで、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して重なり、且つ前記ソース領域の深さよりも深い第二導電型の前記ベース領域を形成する工程と、前記半導体層の表層部の所定領域に第３のマスク材を堆積する工程と、前記第３のマスク材をパターニングする工程と、前記第３のマスク材越しに前記半導体層中の前記ベース領域の表層部に第一導電型の不純物を導入することで、前記ソース領域および前記低抵抗チャネル接続領域の間に第一導電型の前記チャネル領域を形成する工程とを少なくとも含むことを特徴とする。
【００２６】
【発明の効果】
本発明の電界効果トランジスタの製造方法によれば、
(1)第一導電型の高濃度不純物層である低抵抗チャネル接続領域を設けたことで、オン抵抗の大幅な低減を図ることができる。
【００２７】
(2)ソース領域と低抵抗チャネル接続領域を同時に形成し、両者に挟まれる部分をチャネルとすることができるため、チャネル長の設計にフォトリソグラフィの合わせ精度を考慮に入れる必要がない。チャネル長の設計は、フォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は、一般的に１μｍ以下であり、チャネル長の設計を必要に応じて任意に行うことができる。
【００２８】
(3)チャネル長を従来のＳｉＣプレーナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を小さくし、素子のオン抵抗を低減することができる。
【００２９】
(4)低抵抗チャネル接続領域は、ベース領域と重なる必要がある。そのため、低抵抗チャネル接続領域の長さはフォトリソグラフィの合わせ精度を考慮し、その分長く設計してやらなくてはならない。しかし、低抵抗チャネル接続領域はその抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
(5) チャネル領域が蓄積型チャネルなので、チャネルを流れるキャリアがゲート絶縁膜と半導体基体との界面に存在する界面準位の影響を受けにくくすることができるため、さらにチャネル抵抗を低減することができる。
【００３０】
請求項２記載の電界効果トランジスタによれば、ソース領域と低抵抗チャネル接続領域を同時に形成することがいるので、製造工程が簡単である。
【００３２】
(6)ワイドバンドギャップ半導体としてＳｉＣを用いるので高耐圧性を有し、高キャリア移動度、高飽和ドリフト速度を権保することができる。このため、電界効果トランジスタを高速スイッチング素子や大電力用素子に用いることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。なお、本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、以下の実施の形態では、すべてドレイン電極を半導体基板の裏面に形成し、ソース電極を基板表面に配置して、電流を素子内部に縦方向に流す構造の電界効果トランジスタで説明するが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の電界効果トランジスタでも本発明が適用可能である。
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
さらに、ＳｉＣのほかにＧａＮやダイヤモンドにも本発明を適用できる。
【００３５】
実施の形態
図１は、本発明の実施の形態の電界効果トランジスタの製造方法で製造した構造を示す断面図である。
図に示すように、Ｎ＋型ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０が形成されている。そして、エピタキシャル領域２０の表層部における所定領域には、Ｐ型ベース領域６０、Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続領域５１が形成されている。そして、ソース領域５０とＮ＋型低抵抗チャネル接続領域５１の間には、蓄積型チャネル１１０が形成されている。また、Ｎ−型ＳｉＣエピタキシャル領域２０の上にはゲート絶縁膜３０を介してゲート電極４０が配置され、ゲート電極４０は層間絶縁膜７０にて覆われている。Ｎ＋型ソース領域５０に接するようにソース電極８０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。なお、Ｐ型ベース領域６０は、図示されないところでソース電極８０と同電位となるように接続されている。
【００３７】
以下、本実施の形態の電界効果トランジスタの動作について説明する。
【００３８】
図２は、本実施の形態の電界効果トランジスタの動作説明図（オフ時）、図３は、本実施の形態１の電界効果トランジスタの動作説明図（オン時）である。
【００３９】
ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。その結果、図３に示すように、電流がドレイン領域２０から低抵抗チャネル接続領域５１、蓄積型チャネル１１０、ソース領域５０を経て、ソース電極８０へと流れる。
【００４０】
また、ゲート電極４０に印加された電圧を取り去ると、蓄積型チャネル１１０はＰ型ベース領域６０とのビルトインポテンシャルにより空乏化される。その結果、低抵抗チャネル接続領域５１から蓄積型チャネル１１０へと電流が流れなくなり、ドレイン電極９０とソース電極８０との間は電気的に絶縁され、スイッチング機能を示すことになる。ドレイン耐圧が大きくなると、図２に示すように、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０との界面から該エピタキシャル領域２０側に拡がる空乏層によって、低抵抗チャネル接続領域５１に印加される電界が緩和されるからゲート酸化膜３０も保護される。そして、素子の耐圧については、Ｐ型ベース領域６０とＮ−型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウンで決まるから、この電界効果トランジスタのドレイン耐圧は高い。
【００４１】
次に、本実施の形態の電界効果トランジスタの製造方法の一例を、図４（ａ）〜（ｃ）、図５（ｄ）〜（ｆ）、および図６（ｇ）の工程断面図を用いて説明する。
図４（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００４２】
図４（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、フォトリソグラフィを経てパターニングされたマスク材１４０を用いて、例えば１００〜１０００℃の高温で燐イオンを１００ｅＶ〜３ＭｅＶの加速電圧で多段注入し、Ｎ＋型ソース領域５０およびＮ＋型低抵抗チャネル接続領域５１を形成する。総ドーズ量は、例えば１０１４〜１０１６ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。このとき、ソース領域５０と低抵抗チャネル接続領域５１との間の幅がチャネル長１２０となる。チャネル長１２０の設計は、マスク材１４０をパターニングする際のフォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は一般的に１μｍ以下であり、チャネル長１２０の設計を必要に応じて任意に行うことができる。
【００４３】
図４（ｃ）の工程においては、マスク材１４１を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１００ｅＶ〜５ＭｅＶの加速電圧で多段注入し、Ｐ型ベース領域６０を形成する。総ドーズ量は、例えば１０１２〜１０１６ｃｍ−２である。もちろん、Ｐ型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００４４】
このとき、低抵抗チャネル接続領域５１は、ベース領域６０と重なる必要がある。そのため、低抵抗チャネル接続領域５１の長さは、フォトリソグラフィの合わせ精度を考慮し、その分長く設計（図中１３０）してやらなくてはならない。しかし、低抵抗チャネル接続領域５１は、その抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
【００４５】
図５（ｄ）の工程においては、マスク材１４２を用いて、例えば１００〜１０００℃の高温で窒素イオンを１００ｅＶ〜１ＭｅＶの加速電圧で多段注入し、Ｎ型蓄積チャネル１１０を形成する。総ドーズ量は、例えば１０１１〜１０１３ｃｍ−２である。もちろん、Ｎ型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００４６】
なお、本実施形態では、イオン注入を、ソース領域５０および低抵抗チャネル接続領域５１を形成するための燐イオン注入、Ｐ型ベース領域６０を形成するためのアルミニウムイオン注入、蓄積型チャネル１１０を形成するための窒素イオン注入、の順に行ったが、各イオン注入を行う順番はこの限りではない。
【００４７】
図５（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００４８】
図５（ｆ）の工程においては、ゲート絶縁膜３０を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極４０を形成する。その後、層間絶縁膜７０としてＣＶＤ酸化膜を堆積し、コンタクトホールを開孔する。
【００４９】
図６（ｇ）の工程においてはＮ＋型ソース領域５０上に開孔されたコンタクトホールに例えば金属膜からなるソース電極８０を形成する。また、Ｎ＋基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
このようにして図１に示す電界効果トランジスタが完成する。
【００５０】
すなわち、本実施の形態の電界効果トランジスタの製造方法は、炭化珪素半導体基板（Ｎ ＋ 型ＳｉＣ基板１０）と、前記炭化珪素半導体基板の主表面上に形成され、前記炭化珪素半導体基板よりも高抵抗な第一導電型の半導体層（Ｎ − 型ＳｉＣエピタキシャル領域２０）と、前記半導体層の表層部の所定領域に形成された第一導電型のソース領域（Ｎ ＋ 型ソース領域５０）と、前記半導体層の表層部の所定領域に形成された第一導電型の低抵抗チャネル接続領域（Ｎ ＋ 型低抵抗チャネル接続領域５１）と、前記ソース領域と前記低抵抗チャネル接続領域に挟まれて、前記低抵抗チャネル接続領域よりも浅く形成された蓄積型のチャネル領域（蓄積型チャネル１１０）と、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して形成され、前記ソース領域の深さよりも深い第二導電型のベース領域（Ｐ型ベース領域６０）と、少なくとも前記チャネル領域上に、ゲート絶縁膜（３０）を介して形成されたゲート電極（４０）と、前記ソース領域に接触するソース電極（８０）と、ドレイン電極（９０）とを備えた電界効果トランジスタの製造方法において、ドレイン領域となる第一導電型の前記炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１０）の主表面上に、前記炭化珪素半導体基板よりも高抵抗な第一導電型の前記半導体層（Ｎ−型ＳｉＣエピタキシャル領域２０）を形成する工程（図４（ａ）の工程）と、前記半導体層の表層部の所定領域に第１のマスク材（１４０）を堆積する工程と、前記第１のマスク材をパターニングする工程と、前記第１のマスク材越しに前記半導体層中に第一導電型の不純物を導入することで、第一導電型の前記ソース領域（Ｎ＋型ソース領域５０）および前記低抵抗チャネル接続領域（Ｎ＋型低抵抗チャネル接続領域５１）を同時に離間して形成する工程（図４（ｂ）の工程）と、前記半導体層の表層部の所定領域に第２のマスク材（１４１）を堆積する工程と、前記第２のマスク材をパターニングする工程と、前記第２のマスク材越しに前記半導体層中に第二導電型の不純物を導入することで、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して重なり、且つ前記ソース領域の深さよりも深い第二導電型の前記ベース領域（Ｐ型ベース領域６０）を形成する工程（図４（ｃ）の工程）と、前記半導体層の表層部の所定領域に第３のマスク材（１４２）を堆積する工程と、前記第３のマスク材をパターニングする工程と、前記第３のマスク材越しに前記半導体層中の前記ベース領域の表層部に第一導電型の不純物を導入することで、前記ソース領域および前記低抵抗チャネル接続領域の間に第一導電型の前記チャネル領域（蓄積型チャネル１１０）を形成する工程（図４（ｄ）の工程）とを少なくとも含む。
【００５１】
これらの結果、本実施の形態の電界効果トランジスタにおいては、次のような効果が得られる。
【００５２】
(1)Ｎ＋型低抵抗チャネル接続領域５１を設けたことで、オン抵抗の大幅な低減を図ることができる。
【００５３】
(2)ソース領域５０と低抵抗チャネル接続領域５１を同時に形成し、両者に挟まれる部分をチャネルとすることができるため、チャネル長１２０の設計にフォトリソグラフィの合わせ精度を考慮に入れる必要がない。チャネル長１２０の設計は、フォトリソグラフィに用いる感光材の加工精度のみ考慮に入れればよい。感光材の加工精度は、一般的に１μｍ以下であり、チャネル長１２０の設計を必要に応じて任意に行うことができる。
【００５４】
(3)チャネル長１２０を従来のＳｉＣプレーナ型ＭＯＳＦＥＴよりも短く作製できるため、チャネル抵抗を小さくし、素子のオン抵抗を低減することができる。
【００５５】
(4)低抵抗チャネル接続領域５１は、ベース領域６０と重なる必要がある。そのため、低抵抗チャネル接続領域５１の長さはフォトリソグラフィの合わせ精度を考慮し、その分長く設計してやらなくてはならない。しかし、低抵抗チャネル接続領域５１はその抵抗が小さくなるように形成されており、合わせ精度を考慮した分長くなってしまっても、オン抵抗への寄与は小さく、十分にオン抵抗の小さい素子を得ることができる。
(5) チャネル領域１１０が蓄積型チャネルなので、チャネルを流れるキャリアがゲート絶縁膜３０と半導体基体との界面に存在する界面準位の影響を受けにくくすることができるため、さらにチャネル抵抗を低減することができる。
【００５６】
参考例
図７は、本発明の参考例の電界効果トランジスタの構造を示す断面図である。
図１に示す実施の形態との構成上の違いは、蓄積型チャネル（１１０）ではなく、反転型チャネル１１１が形成される点である。その動作は、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極４０に正の電圧が印加されると、ゲート電極４０に対向したＰ型ベース領域６０の表層に反転型のチャネル領域１１１が形成され、ドレイン電極９０からソース電極８０へと電流を流すことが可能となる。製造方法は、図４〜６に示した実施の形態の製造方法において、図５（ｄ）で説明した窒素のイオン注入が省略されるだけである。
【００５７】
このように、本発明によりチャネル長を例えば１μｍとする素子を作製できるため、チャネル領域が反転型で動作する実施の形態２のような電界効果トランジスタにおいても、実用上十分にオン抵抗の小さい素子を提供することが可能である。
【００５８】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の実施の形態の電界効果トランジスタの製造方法で製造した構造を示す断面図である。
【図２】 本実施の形態の電界効果トランジスタの動作説明図（オフ時）である。
【図３】 本実施の形態の電界効果トランジスタの動作説明図（オン時）である。
【図４】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図５】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図６】 本発明の実施の形態の電界効果トランジスタの製造方法を示す工程断面図である。
【図７】 本発明の参考例の電界効果トランジスタの構造を示す断面図である。
【図８】従来のＳｉＣプレーナ型ＭＯＳＦＥＴ構造を示す断面図である。
【図９】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オフ時）である。
【図１０】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの動作説明図（オン時）である。
【図１１】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図１２】図８に示した従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【符号の説明】
１０…Ｎ＋型ＳｉＣ基板
２０…Ｎ−型ＳｉＣエピタキシャル領域
３０…ゲート絶縁膜
４０…ゲート電極
５０…Ｎ＋型ソース領域
５１…Ｎ＋型低抵抗チャネル接続領域
６０…Ｐ型ベース領域
７０…層間絶縁膜
８０…ソース電極
９０…ドレイン電極
１００…反転型チャネル領域
１１０…蓄積型チャネル領域
１１１…反転型チャネル領域
１２０…チャネル長
１３０…低抵抗チャネル接続領域５１とベース領域６０の重なり幅
１４０、１４１、１４２、１４３、１４４…マスク材
Claims (1)
- 炭化珪素半導体基板と、
前記炭化珪素半導体基板の主表面上に形成され、前記炭化珪素半導体基板よりも高抵抗な第一導電型の半導体層と、
前記半導体層の表層部の所定領域に形成された第一導電型のソース領域と、
前記半導体層の表層部の所定領域に形成された第一導電型の低抵抗チャネル接続領域と、
前記ソース領域と前記低抵抗チャネル接続領域に挟まれて、前記低抵抗チャネル接続領域よりも浅く形成された蓄積型のチャネル領域と、
前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して形成され、前記ソース領域の深さよりも深い第二導電型のベース領域と、
少なくとも前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接触するソース電極と、
ドレイン電極とを備えた電界効果トランジスタの製造方法において、
ドレイン領域となる第一導電型の前記炭化珪素半導体基板の主表面上に、前記炭化珪素半導体基板よりも高抵抗な第一導電型の前記半導体層を形成する工程と、
前記半導体層の表層部の所定領域に第１のマスク材を堆積する工程と、
前記第１のマスク材をパターニングする工程と、
前記第１のマスク材越しに前記半導体層中に第一導電型の不純物を導入することで、第一導電型の前記ソース領域および前記低抵抗チャネル接続領域を同時に離間して形成する工程と、
前記半導体層の表層部の所定領域に第２のマスク材を堆積する工程と、
前記第２のマスク材をパターニングする工程と、
前記第２のマスク材越しに前記半導体層中に第二導電型の不純物を導入することで、前記ソース領域を含む前記半導体層の表層部に、前記低抵抗チャネル接続領域まで延設して重なり、且つ前記ソース領域の深さよりも深い第二導電型の前記ベース領域を形成する工程と、
前記半導体層の表層部の所定領域に第３のマスク材を堆積する工程と、
前記第３のマスク材をパターニングする工程と、
前記第３のマスク材越しに前記半導体層中の前記ベース領域の表層部に第一導電型の不純物を導入することで、前記ソース領域および前記低抵抗チャネル接続領域の間に第一導電型の前記チャネル領域を形成する工程と
を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121810A JP3939583B2 (ja) | 2002-04-24 | 2002-04-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121810A JP3939583B2 (ja) | 2002-04-24 | 2002-04-24 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318397A JP2003318397A (ja) | 2003-11-07 |
| JP3939583B2 true JP3939583B2 (ja) | 2007-07-04 |
Family
ID=29537602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121810A Expired - Fee Related JP3939583B2 (ja) | 2002-04-24 | 2002-04-24 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3939583B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028110A1 (en) * | 2001-09-14 | 2003-04-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP4620368B2 (ja) * | 2004-03-08 | 2011-01-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP4986408B2 (ja) * | 2005-04-22 | 2012-07-25 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2006303323A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP5071763B2 (ja) * | 2006-10-16 | 2012-11-14 | 独立行政法人産業技術総合研究所 | 炭化ケイ素半導体装置およびその製造方法 |
| JP2008103636A (ja) * | 2006-10-20 | 2008-05-01 | Sumitomo Electric Ind Ltd | 縦型トランジスタ、および縦型トランジスタを作製する方法 |
| JP5012286B2 (ja) * | 2007-07-27 | 2012-08-29 | 住友電気工業株式会社 | 酸化膜電界効果トランジスタ |
| JP5098489B2 (ja) * | 2007-07-27 | 2012-12-12 | 住友電気工業株式会社 | 酸化膜電界効果トランジスタの製造方法 |
| JP4800286B2 (ja) | 2007-10-16 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置とその製造方法 |
| KR101067124B1 (ko) | 2009-09-08 | 2011-09-22 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| JP5002693B2 (ja) * | 2010-09-06 | 2012-08-15 | 株式会社東芝 | 半導体装置 |
| JP2012124536A (ja) * | 2012-03-23 | 2012-06-28 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
| JP2012156544A (ja) * | 2012-04-11 | 2012-08-16 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2015032615A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP5916792B2 (ja) * | 2014-05-07 | 2016-05-11 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP6711100B2 (ja) * | 2016-04-15 | 2020-06-17 | 富士電機株式会社 | 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387771A (ja) * | 1987-07-17 | 1988-04-19 | Nec Corp | 電界効果トランジスタ |
| JPH11261061A (ja) * | 1998-03-11 | 1999-09-24 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP3206727B2 (ja) * | 1997-02-20 | 2001-09-10 | 富士電機株式会社 | 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法 |
-
2002
- 2002-04-24 JP JP2002121810A patent/JP3939583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003318397A (ja) | 2003-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3620513B2 (ja) | 炭化珪素半導体装置 | |
| TWI390637B (zh) | 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法 | |
| CN102449768B (zh) | 形成包括外延层和相关结构的半导体器件的方法 | |
| JP4122880B2 (ja) | 縦型接合型電界効果トランジスタ | |
| US6303947B1 (en) | Silicon carbide vertical FET and method for manufacturing the same | |
| JP5428116B2 (ja) | 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 | |
| JP3502371B2 (ja) | 半導体素子 | |
| JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3573149B2 (ja) | 炭化珪素半導体装置 | |
| JP2017092368A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2011023675A (ja) | 半導体装置及びその製造方法 | |
| JP2018046163A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2019004078A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN108604600A (zh) | 碳化硅半导体装置及其制造方法 | |
| EP3024018A1 (en) | Semiconductor device, and method for manufacturing same | |
| JP4965756B2 (ja) | 半導体装置 | |
| JP2019029501A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN101233618A (zh) | 半导体装置及其制造方法 | |
| JP3921862B2 (ja) | 炭化けい素縦形ｆｅｔの製造方法 | |
| JP2004200391A (ja) | 半導体装置 | |
| JP3941641B2 (ja) | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 | |
| JP6651801B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005101147A (ja) | 半導体装置及びその製造方法 | |
| JP3997886B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| CN112514037A (zh) | 半导体装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070328 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3939583 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |