JP3897339B2 - Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法 - Google Patents
Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法 Download PDFInfo
- Publication number
- JP3897339B2 JP3897339B2 JP2002068920A JP2002068920A JP3897339B2 JP 3897339 B2 JP3897339 B2 JP 3897339B2 JP 2002068920 A JP2002068920 A JP 2002068920A JP 2002068920 A JP2002068920 A JP 2002068920A JP 3897339 B2 JP3897339 B2 JP 3897339B2
- Authority
- JP
- Japan
- Prior art keywords
- contacts
- diffusion region
- interconnect
- contact
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 36
- 238000009792 diffusion process Methods 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 235000012431 wafers Nutrition 0.000 claims description 21
- 230000001404 mediated effect Effects 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 15
- 238000010276 construction Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 238000013461 design Methods 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 238000012545 processing Methods 0.000 description 11
- 238000004891 communication Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000007667 floating Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般に、半導体デバイスおよびその製造方法に関する。詳細には、本発明はシリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたデバイスのプラズマ誘起損傷の低減に有効な方法および構造（回路構成）に関する。
【０００２】
【従来の技術】
超大規模集積（ＵＬＳＩ）チップの設計および製造に対して高まる関心によって、製造中のプラズマ・チャージング損傷のモードならびにこのような損傷の最小化に有効な設計の詳細な理解が要求されている。具体的な関心事は、製造中の金属酸化物半導体（ＭＯＳ）デバイスのゲート酸化物のプラズマ関連損傷である。バルク・シリコン・プロセスでは、プラズマ電荷がゲート端子に集まる。これはだだ単にゲート端子が、ウェハ・バルクに対して唯一のノードであるからである。ゲートと基板の間に接続された保護ダイオードを使用すると、これらのタイプのチャージング効果からデバイスを有効に保護することができる。しかしＳＯＩ技術では、埋込み酸化層の存在によって、拡散ノードとゲート・ノードの両方がバルクに対して浮遊している。ＳＯＩウェハのプラズマ処理中に、ゲートおよびソース／ドレイン・アンテナは、それらのアンテナ特性に応じてさまざまな電圧に帯電し、ゲート酸化物を貫くトンネル電流が生じる可能性があり、これによってゲート酸化物が損傷する可能性がある。さらに、プラズマが介在する処理（プラズマ介在処理）中にはゲートとソース／ドレイン・アンテナの両方が帯電しうるので、ＳＯＩ回路構成での保護ダイオードの使用は実際的な解決とはならない。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、ＳＯＩ基板上に製造されたデバイスのプラズマ誘起損傷の低減に有効な方法および回路構成を提供することにある。
【０００４】
【課題を解決するための手段】
製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ回路構成は、ゲート電極と、ソース拡散領域およびドレイン拡散領域を有する半導体本体と、前記ゲート電極および前記半導体本体に接続された電荷収集体を備え、それぞれの前記電荷収集体が、同じ形状および寸法、または実質的に同じ形状および寸法を有する。このような構成は、プラズマ損傷効果に対して回路を本質的に強くすることによって、製造中のプラズマ・チャージングの影響を低減させる。
【０００５】
他の実施形態で、本発明の発明者らは、ＳＯＩウェハ上のデバイスのＳ／Ｄアンテナが蓄積する電荷の極性は正にも負にもなりうること、および正のアンテナを一方の端子に接続し、負のアンテナをもう一方の端子に接続したほうが、それぞれの端子に同じ極性のアンテナを接続するよりも、大きなプラズマ誘起チャージング損傷が観察されることを認めた。この実施形態によればＳＯＩ構成は、ゲート電極と、ソース拡散領域およびドレイン拡散領域を有する半導体本体と、選択された前記ゲート電極および前記半導体本体に接続された複数のコンタクトを含む。これらのコンタクトは、正電荷を与えるのに有効なプラズマ介在プロセスによって形成される。複数の相互接続が前記コンタクトと連絡し、これらの相互接続は、負電荷を与えるのに有効なプラズマ介在プロセスによって形成される。前記コンタクトの幅が前記相互接続の幅よりも狭いことが好ましい。このＳＯＩ構成は、プラズマ誘起チャージング損傷を低減させる。
【０００６】
他の実施形態ではＳＯＩ構成が、基板と、前記基板上に付着した埋込み酸化層と、前記埋込み酸化層中に形成され、前記基板と連絡した導電性コンタクトと、前記埋込み酸化層の上に製造されたデバイスと前記導電性コンタクトの間に形成された接続構造を含む。前記接続構造と導電性コンタクトの間の前記連絡を、最後の相互接続レベルが前記デバイスに形成されるまで遅らせる。
【０００７】
したがって、ＳＯＩウェハ製造中のプラズマ誘起損傷を軽減する方法は、電荷収集体を形成する段階であって、それぞれの前記電荷収集体が、前記ゲート電極または半導体に接続された等しい、または実質的に等しい量の相互接続およびコンタクトを有する段階、前記ゲート電極または半導体に接続された等しい、または実質的に等しいサイズの相互接続およびコンタクトを提供する段階、デバイスと前記デバイスから離れて位置した基板の裏面との間に構造を接続する段階であって、最後の相互接続レベルが前記デバイスに形成されるまで接続を遅らせる段階のうちの１つまたは複数を含む。
【０００８】
これらの方法およびＳＯＩ構成は、以下の詳細な説明を添付図面とともに考慮すればより完全に理解されよう。添付図面は例示的なものであって、制限的なものではない。
【０００９】
【発明の実施の形態】
製造中のプラズマ損傷に対して本質的に強いＳＯＩ回路構成の設計のためにはまず、このような損傷が生じる機構を理解することが必要である。バルク・シリコン・ウェハ上に製造されたデバイス（ＳＯＩ回路構成とは対照をなす）が、ゲート・アンテナ上への電荷の蓄積によって損傷を受けることはよく知られている。この電荷および損傷はそれぞれ、プラズマ・チャージングおよびゲート酸化物を貫く対応する高いゲート電流から生じる。全てのデバイスの拡散端子は、ｐｎ接合を介してバルク・シリコン・ウェハ基板に電気的に接続され、そのため拡散端子は、基板電位から大きく逸脱しない可能性がある。局所的なプラズマと基板の間の電位差が、ゲート酸化物を貫いて高電流が流れる原因となる。ゲート酸化物の損傷は、Ｑｂｄ（charge-to-breakdown）限界に近づいた電流束によって引き起こされる。
【００１０】
対照的にＳＯＩ回路構成は、バック基板とデバイス本体との間に埋込み酸化層を含み、これによってデバイスからバルクへの直接電流経路を妨げている。この埋込み酸化層を使用することによって、ゲート、ソース／ドレイン領域および本体端子が全てウェハ・バルクに対して分離された、すなわちゲートおよびＳ／Ｄ（ソース／ドレイン）拡散アンテナが浮遊したデバイスが得られる。これらのＳＯＩ回路構成のプラズマ処理中、ゲートおよびＳ／Ｄアンテナは電荷収集体（charge collector）の働きをし、その特性に応じてさまざまな電圧に帯電することができる。集められた電荷がＱｂｄ限界に近づくと、その結果として自体を貫くトンネル電流によってゲート酸化物は損傷を受ける可能性がある。
【００１１】
次に図面、具体的には図１を参照する。この図には、全体を参照符号１で示す従来のＳＯＩ回路構成が示されている。このＳＯＩ回路は、シリコン基板１０および基板１０の上に付着した酸化層１２を含む。酸化層１２の上にはシリコン層１４が付着しており、そのためこの酸化層を「埋込み酸化層」と呼ぶ。シリコン層１４は、シリコン層１４を貫通して延び、シリコン層１４の活性領域どうしを電気的に分離する少なくとも１つの浅いトレンチ３４を含む。これらの活性領域は一般に、シリコン層１４に形成されたトランジスタなどを含む。トレンチ３４には一般に、絶縁酸化物材料が充てんされる。
【００１２】
シリコン層１４の上にはゲート１８が付着している。シリコン層１４の上およびゲート１８の周囲には、パシベーション層２６が付着している。パシベーション層２６の上にはバリア材料２０が付着している。バリア材料２０は一般に、リンケイ酸ガラス（ＰＳＧ）、ＢＰＳＧ、窒化物または他の同様な材料などの誘電材料である。ゲート１８の上には、図１に示すようにゲート金属コンタクト３０が付着している。ゲート金属コンタクト３０は、ＳＯＩチップ１の上面からバリア材料２０およびパシベーション層２６を貫いて延び、ゲート１８と電気的な接触を形成する。シリコン層１４の上には図１に示すように、第２および第３の金属コンタクト４０が付着している。金属コンタクト４０は、ＳＯＩチップ１の上面からバリア材料２０およびパシベーション層２６を貫いて延び、シリコン層１４の選択された領域と電気的な接触を形成する。図２〜５および図６〜９にそれぞれ、デバイス製造で一般的に実施されるさまざまなコンタクト（またはビア）／相互接続構成を示す断面図、ならびに対応する上面図を示す。図では、コンタクトまたは相互接続は回路設計に応じてさまざまな幅および高さを有することができる。プラズマ誘起チャージング損傷を最小化するためには、ＳＯＩ回路構成中のコンタクトまたは相互接続の設計および構成が重要であることに発明者らは気づいた。
【００１３】
プラズマ誘起チャージング損傷は、半導体本体上に形成されたコンタクトまたは相互接続の量とゲート電極上に形成されたコンタクトまたは相互接続の量が等しくないＳＯＩ回路構成で起こることが分かった。例えば図１０に示すように、コンタクトまたは相互接続５０の量が等しくないＳＯＩ回路構成では、ゲート酸化物のプラズマ誘起チャージング損傷が観察された。この特定の設計では、ゲート電極５４上のコンタクトまたは相互接続の総量が、半導体本体５２上に形成されたコンタクトまたは相互接続の総量よりも大きい（ゲート電極５４上には４つのコンタクトまたは相互接続が形成されており、それに対して半導体本体５２上には２つのコンタクトまたは相互接続が形成されている）。さらに、ゲート電極上に形成された「余剰の」コンタクトまたは相互接続（図１０の下列のコンタクトまたは相互接続）は、半導体本体上の追加のコンタクトまたは相互接続と一致または整列していないので、プラズマ介在処理中にチャージング損傷が生じる。対照的に、図１１に示すように等しい量のコンタクトまたは相互接続５０を有するＳＯＩ回路構成では、プラズマ誘起チャージング損傷は観察されなかった。すなわち、プラズマが介在する誘電体および金属のエッチング、スパッタリング、誘電体付着などの処理段階中にＱｂｄ（charge-to-breakdown）限界に達しなかった。したがって、等しい量のコンタクトまたは相互接続が半導体本体上とゲート電極上に形成されたＳＯＩ回路構成では、電荷の不均衡（したがってゲート酸化物を貫く電流伝導）は軽減または回避される。
【００１４】
図１２および１３にそれぞれ、プラズマ誘起チャージング損傷を示すＳＯＩウェハ上の回路構成の断面図および上面図を示す。このＳＯＩ構成をプラズマ６０に暴露すると、チャージング誘起損傷が生じる。異なるサイズのコンタクトまたは相互接続によって、デバイス製造が、プラズマ誘起チャージング損傷を受けやすいものになることが分かった。この特定の例では、半導体本体５２上のコンタクトまたは相互接続６２の幅が、ゲート電極５４上のコンタクトまたは相互接続６４の幅よりも広く示されている。コンタクトまたは相互接続のサイズが等しい、または実質的に等しいデバイスに比べ、このほうが、プラズマ誘起チャージング損傷が起こりやすいことが分かった。同様に、半導体本体上のコンタクトまたは相互接続の幅が、ゲート電極上のコンタクトまたは相互接続の幅よりも狭い場合も電荷不均衡の条件が存在し、そのため、プラズマ介在処理中にプラズマ誘起チャージング損傷が起こる可能性があると予想される。
【００１５】
図１４および１５にそれぞれ、プラズマ誘起チャージング損傷を最小化し、または排除する本発明の一実施形態に基づくＳＯＩウェハ上の回路構成の断面図および上面図を示す。図では、半導体本体５２上のコンタクトまたは相互接続７２とゲート電極５４上のコンタクトまたは相互接続７２のサイズは同じである。プラズマ誘起チャージング損傷に対する抵抗性を高めるためには、コンタクトまたは相互接続のサイズが同じか、または実質的に同じであることに加えて、半導体本体上のコンタクトまたは相互接続の総量と、ゲート電極上のコンタクトまたは相互接続の総量とが等しいことが好ましい。
【００１６】
図１６および１７に、プラズマ介在処理段階中にプラズマ誘起チャージング損傷を招きやすいＳＯＩウェハ上の回路構成の断面図および上面図を示す。図では、ゲート電極５４上のコンタクトまたは相互接続８２の高さＨは、半導体本体５２上に形成されたコンタクトまたは相互接続８０の高さＨ*とは異なっている。対照的に、半導体本体５２上およびゲート電極５４上に形成された全てのコンタクトまたは相互接続９０、９２の高さＨが等しいか、または実質的に等しい図１８および１９に示すようなＳＯＩ回路構成では、プラズマ誘起チャージングは観察されない。
【００１７】
次に図２０〜２１および２２〜２３を参照すると、相互接続の寸法差に起因する効果を示すＳＯＩウェハ上の回路構成が示されている。図２０および２１では、半導体本体５２上の相互接続１００のほうがゲート電極５４の上に形成された相互接続１０２よりも幅が狭いが、一方、コンタクトまたはビアはゲート電極上と半導体本体上で同じサイズである。図では、半導体本体の上に形成された相互接続１００は、その下のコンタクト１０１と同じ幅を有する。これらの条件の下ではプラズマ介在処理中に電荷の不均衡が生じる可能性がある。対照的に、図２２および２３に示すように、ゲート電極５４上および半導体本体５２上のコンタクト１１０および相互接続１１２の寸法が、それぞれの対応するコンタクトまたは相互接続の寸法と互いに等しいか、または実質的に等しい場合には、プラズマ誘起チャージング損傷は観察されない。コンタクトと相互接続の組合せを逆Ｔ字形として示したが、それぞれの対応するコンタクトまたは相互接続が等しいか、または実質的に等しい寸法を有する限り、他の形状、例えば逆Ｌ字形でも同様の結果が得られると予想される。
【００１８】
ＳＯＩウェハ上でのプラズマ誘起チャージング損傷は、以上に述べた設計構成の全てまたはいくつかを使用することによって、最小化または排除される。半導体本体上に形成されたコンタクトまたは相互接続とゲート電極上に形成されたコンタクトまたは相互接続の量および寸法が同じか、または実質的に同じであることが好ましい。しかし、コンタクトに対して相互接続の寸法が同じ、または実質的に同じである必要は必ずしもなく、その逆もまた真である。それらのノード接続、すなわち半導体本体接続か、またはゲート電極接続かにかかわらず、形成されたそれぞれの相互接続の寸法が同じか、または実質的に同じであることが好ましく、同様に、形成された全てのコンタクトの寸法は同じか、または実質的に同じであるべきである。
【００１９】
改良型ＳＯＩ設計の他の態様によれば、ＳＯＩ回路構成が、電荷収集体の極性が同じになるように設計される。本発明の発明者らは、ＳＯＩウェハ上のデバイスのアンテナが蓄積する電荷の極性は、プラズマ・プロセスでエッチングされる構造の寸法に応じて正にも負にもなりうることを認めた。大きな寸法を有する構造のプラズマ・エッチングは一般に、収集領域に負電荷を蓄積させ、一方、非常に小さな寸法を有する構造のエッチングは一般に、アンテナ上に正電荷を蓄積させる。正のアンテナを一方の端子に接続し、負のアンテナをもう一方の端子に接続したほうが、それぞれの端子に同じ極性のアンテナを接続するよりも、大きなプラズマ誘起チャージング損傷が観察される。改良型ＳＯＩ設計の一態様によれば、例えば先に図１４〜１５および図１８〜１９で示したように、ゲート電極上および半導体上に接続されたコンタクト（またはビア）あるいは相互接続のサイズが同じになるようにＳＯＩ回路構成が設計される。このような設計にすると、ゲートと半導体本体がともに等しく正に帯電し、電圧差、したがって回路に損傷を与える可能性がある電流を軽減し、または防止する。したがって、幅の狭いコンタクトまたはビア、およびこれらのコンタクトまたはビアと連絡した幅の広い相互接続を有することが好ましい。
【００２０】
チャージング損傷は、デバイスが埋込み基板から分離されていない場合にも起こりうる。図２４および図２５に概略的に示すように、ＳＯＩトランジスタは一般に、埋込み酸化層を横切るコンタクトによって基板に接続される。この接続はしたがって、ゲート電極、ゲート酸化物を通り基板に至る追加の電荷経路を提供する。図２４に示すように、下位の金属レベルにコンタクトを形成する、例えば下位の金属レベル１２４に基板１２２への埋込みコンタクト１２０を形成することによってデバイスが基板に接続される場合、チャージング損傷は、金属レベル１２６から上の全ての金属レベル１２６および１２８で起こる。本発明の発明者らは、製造中、基板の裏面に電気的に接続されたＳＯＩウェハ上のＭＯＳ（金属酸化物半導体）デバイスは、プラズマ関連損傷をよりうけやすいとの実験に基づく直接の証拠を得た。ＳＯＩウェハ上でバルク・シリコン・チャージング条件をシミュレートするため、ゲートおよび拡散端子がバックサイド・シリコン基板に選択的に接続された構造を製造した。これらの接続は、全ての金属およびビア・プロセスの前に、埋込み酸化物に貫通穴をエッチングし、高濃度にドープしたポリシリコンをこれに充てんすることによって製作した。ゲートおよび拡散端子への大きなアンテナを有するデバイスは、浮遊しているときにはチャージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまたはゲート・ノードを基板の裏面に接続したときにはひどく損傷を受けた（図２４および２６〜２７）。
【００２１】
製造中のプラズマ関連損傷を軽減し、または防止する戦略はしたがって、図２５に示すように、埋込み酸化物を通した基板の裏側へのデバイスの電気的接続をできるだけ遅らせ、好ましくは処理の最終段階とすることを含む。例えば図２５に概略的に示すように、基板１２２への埋込コンタクト１２０を、上位の金属層（例えば金属層１２８）でデバイスに接続することによって、金属層１２８までデバイスは接続されず、上位の金属層の処理中に電流が流れないので、下位の金属層１２４および１２６のチャージング損傷が最小化される。処理のできるだけ遅くまでレベル間コンタクト１２０の形成を遅らせることによって、プラズマ介在プロセスの適用中に損傷を引き起こす可能性がある電子の経路が形成されないことが保証される。
【００２２】
以下の非限定的な実施例によって本発明をさらに説明する。
【００２３】
【実施例】
実施例１
バルク・シリコン・ウェハをＳＯＩウェハと一緒に、同じロットで、同じマスク・セットを使用して処理した。全てのアンテナ構造は、ポリシリコン、局所相互接続、７つの金属および最小許容ピッチで全てのビア・スタック・フィンガ・タイプ構造を完備し、最悪の場合のチャージ損傷を評価するため、最小許容ビア寸法のビア・アンテナ列によって接続されている。テスト構造は、寸法０．３ミクロン×２０ミクロンおよび０．１８ミクロン×２０ミクロンのＰ−ＭＯＳおよびＮ−ＭＯＳトランジスタであり、ゲート酸化物の厚さは２．０から２．５ナノメートルである。
【００２４】
ゲート・リーク電流および時間依存性誘電破壊（time-dependent dielectric breakdown：ＴＤＤＢ）の測定は、厚さ２．０から２．５ｎｍのゲート酸化物のプラズマ・チャージング損傷を示す有効な手段である。図２８および２９に、古典的な大きなアンテナ構成（ゲート・アンテナのみ）を有するバルク・シリコン・デバイスとＳＯＩデバイスの間のゲート・リーク電流分布の違いを示す。保護ダイオードを有するバルク・シリコン・ウェハ上のデバイスと比べても、ＳＯＩデバイスが、プラズマ・チャージング損傷に対してはるかにロバストであることを、このプロットは明らかに示している。
【００２５】
実施例２
ＳＯＩウェハ上でバルク・シリコン・チャージング条件をシミュレートするため、ゲートおよび拡散端子がバックサイド・シリコン基板に選択的に接続された構造を製造した。これらの接続は、全ての金属およびビア・プロセスの前に、埋込み酸化物に貫通穴をエッチングし、高濃度にドープしたポリシリコンをこれに充てんすることによって製作した。ゲートおよび拡散端子への大きなアンテナを有するデバイスは、浮遊しているときにはチャージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまたはゲート・ノードを基板の裏面に接続したときにはひどく損傷を受けた（図２４および２６〜２７）。
【００２６】
実施例３
ビア・アンテナおよびビア・バー・アンテナを、トランジスタのゲートおよび拡散端子に接続した。ビア・アンテナは、ビア・バー・アンテナよりも正に帯電し、ゲート酸化物の損傷につながることが分かった。
【００２７】
実施例４
ビアのサイズは同一だが、異なるサイズの相互接続ワイヤにつながるアンテナは、異なる電位に帯電する可能性がある。アンテナ比およびビア・サイズは同じだが異なる幅のワイヤに接続するアンテナを、トランジスタのゲートおよび拡散に取り付けた。アンテナ・デバイスは、プラズマ処理中に重大な酸化物損傷を示した。
【００２８】
実施例５
ビア・サイズが同じで、同じサイズの相互接続につながるアンテナは、相互接続の下のビアの位置（中心か縁か）に応じて異なる電位に帯電する可能性がある。相互接続の中心にビアを有するアンテナは、相互接続の縁にビアを有するアンテナよりも低い正電位に帯電し、プラズマ処理中にゲート酸化物が損傷した。
【００２９】
好ましい実施形態を示し説明したが、本発明の趣旨および範囲から逸脱することなしに、さまざまな修正および置換えをこれらの実施形態に実施することができる。したがって、以上の本発明の説明は例示的なものであって、本発明を限定するものではないことを理解されたい。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３１】
（１）製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ構造であって、
ゲート電極と、
ソース拡散領域およびドレイン拡散領域を有する半導体本体と、
前記ゲート電極および前記半導体本体に接続された電荷収集体
を備え、
それぞれの前記電荷収集体が、同じ形状および寸法、または実質的に同じ形状および寸法を有する
ＳＯＩ構造。
（２）前記ゲート電極上の電荷収集体の総数が、前記半導体本体上の電荷収集体の総数に等しい、前記（１）に記載のＳＯＩ構造。
（３）それぞれの前記電荷収集体が、コンタクトおよび前記コンタクトと連絡した相互接続の一部分を含み、それぞれの電荷収集体の断面が、他の電荷収集体と同じか、または実質的に同じである、前記（１）に記載のＳＯＩ構造。
（４）前記電荷収集体の前記コンタクトの断面が同じか、または実質的に同じである、前記（３）に記載のＳＯＩ構造。
（５）それぞれの電荷収集体のそれぞれの前記コンタクトの寸法および形状が同じか、または実質的に同じであり、前記相互接続の幅が前記コンタクトの幅よりも広い、前記（３）に記載のＳＯＩ構造。
（６）前記電荷収集体のそれぞれの前記相互接続の形状および寸法が同じである、前記（３）に記載のＳＯＩ構造。
（７）製造中のプラズマ誘起損傷の軽減に有効なＳＯＩ構造であって、
ゲート電極と、
ソース拡散領域およびドレイン拡散領域を有する半導体本体と、
正電荷を与えるのに有効なプラズマ介在プロセスによって形成され、選択された前記ゲート電極および前記半導体本体に接続された複数のコンタクトと、
負電荷を与えるのに有効なプラズマ介在プロセスによって形成され、前記コンタクトと連絡した複数の相互接続
を備えたＳＯＩ構造。
（８）前記相互接続の部分が前記コンタクトと連絡し、それぞれのコンタクトが、それぞれの前記相互接続に対して同じ、または実質的に同じ相対位置にある、前記（７）に記載のＳＯＩ構造。
（９）前記相互接続の幅が前記コンタクトの幅よりも広い、前記（７）に記載のＳＯＩ構造。
（１０）製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ構造であって、
基板と、
前記基板上に付着した埋込み酸化層と、
前記埋込み酸化層中に形成され、前記基板と連絡した導電性コンタクトと、
前記埋込み酸化層の上に製造されたデバイスと前記導電性コンタクトの間に形成された接続構造
を備え、
前記接続構造と導電性コンタクトの間の前記連絡を、最後の相互接続レベルが前記デバイスに形成されるまで遅らせた
ＳＯＩ構造。
（１１）ＳＯＩウェハ上に集積回路を製造する間のプラズマ介在プロセス中のチャージング損傷を低減させる方法であって、
それぞれの前記電荷収集体が、前記ゲート電極または半導体に接続された等しい量の、または実質的に等しい量の相互接続およびコンタクトを有する、電荷収集体を形成する段階、
前記ゲート電極または半導体に接続された等しい、または実質的に等しいサイズの相互接続およびコンタクトを提供する段階、
デバイスと前記デバイスから離れて位置した基板の裏面との間に構造を接続する段階であって、最後の相互接続レベルが前記デバイスに形成されるまで接続を遅らせる段階
のうちの１つまたは複数を含む方法。
【図面の簡単な説明】
【図１】従来のＳＯＩ回路構成を示す断面図である。
【図２】デバイス製造で使用されるビア／相互接続構成を示す断面図である。
【図３】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図４】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図５】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図６】デバイス製造で使用されるビア／相互接続構成を示す上面図である。
【図７】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図８】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図９】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図１０】半導体本体上とゲート電極上のビアまたは相互接続の量の不均衡を示す上面図である。
【図１１】半導体本体上とゲート電極上のビアまたは相互接続の量の均衡を示す本発明の一実施形態に基づく上面図である。
【図１２】プラズマ誘起チャージング損傷を示す従来の設計の断面図である。
【図１３】プラズマ誘起チャージング損傷を示す従来の設計の上面図である。
【図１４】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図１５】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図１６】プラズマ誘起チャージング損傷を示す従来の設計の断面図である。
【図１７】プラズマ誘起チャージング損傷を示す従来の設計の上面図である。
【図１８】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図１９】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図２０】プラズマ誘起チャージング損傷を受けやすい従来の設計の断面図である。
【図２１】プラズマ誘起チャージング損傷を受けやすい従来の設計の上面図である。
【図２２】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図２３】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図２４】埋込み酸化層を横切るコンタクトによって基板に接続されたＳＯＩトランジスタの概略図である。
【図２５】埋込み酸化層中の埋込みコンタクトとの接続構造が上位の金属層に配置された本発明の一実施形態に基づくＳＯＩトランジスタの概略図である。
【図２６】基準デバイス、浮遊アンテナＳＯＩデバイスおよびＳＯＩアンテナ・デバイスのゲート・リーク電流分布を示すグラフである。
【図２７】基準デバイス、浮遊アンテナＳＯＩデバイスおよびＳＯＩアンテナ・デバイスのゲート・リーク電流分布を示すグラフである。
【図２８】バック基板への接続がある場合とない場合のＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムである。
【図２９】バック基板への接続がある場合とない場合のＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムである。
【符号の説明】
１ ＳＯＩ回路構成
１０ シリコン基板
１２ 埋込み酸化層
１４ シリコン層
１８ ゲート
２０ バリア材料
２６ パシベーション層
３０ ゲート金属コンタクト
３４ 浅いトレンチ
４０ 金属コンタクト
５０ コンタクトまたは相互接続
５２ 半導体本体
５４ ゲート電極
６０ プラズマ
６２ 半導体本体上のコンタクトまたは相互接続
６４ ゲート電極上のコンタクトまたは相互接続
７２ コンタクトまたは相互接続
８０ 半導体本体上のコンタクトまたは相互接続
８２ ゲート電極上のコンタクトまたは相互接続
９０ 半導体本体上のコンタクトまたは相互接続
９２ ゲート電極上のコンタクトまたは相互接続
１００ 半導体本体上の相互接続
１０１ 半導体本体上のコンタクト
１０２ ゲート電極の上の相互接続
１０３ ゲート電極上のコンタクト
１１０ コンタクト
１１２ 相互接続
１２０ 埋込みコンタクト
１２２ 基板
１２４ 金属レベル
１２６ 金属レベル
１２８ 金属レベル
【発明の属する技術分野】
本発明は一般に、半導体デバイスおよびその製造方法に関する。詳細には、本発明はシリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたデバイスのプラズマ誘起損傷の低減に有効な方法および構造（回路構成）に関する。
【０００２】
【従来の技術】
超大規模集積（ＵＬＳＩ）チップの設計および製造に対して高まる関心によって、製造中のプラズマ・チャージング損傷のモードならびにこのような損傷の最小化に有効な設計の詳細な理解が要求されている。具体的な関心事は、製造中の金属酸化物半導体（ＭＯＳ）デバイスのゲート酸化物のプラズマ関連損傷である。バルク・シリコン・プロセスでは、プラズマ電荷がゲート端子に集まる。これはだだ単にゲート端子が、ウェハ・バルクに対して唯一のノードであるからである。ゲートと基板の間に接続された保護ダイオードを使用すると、これらのタイプのチャージング効果からデバイスを有効に保護することができる。しかしＳＯＩ技術では、埋込み酸化層の存在によって、拡散ノードとゲート・ノードの両方がバルクに対して浮遊している。ＳＯＩウェハのプラズマ処理中に、ゲートおよびソース／ドレイン・アンテナは、それらのアンテナ特性に応じてさまざまな電圧に帯電し、ゲート酸化物を貫くトンネル電流が生じる可能性があり、これによってゲート酸化物が損傷する可能性がある。さらに、プラズマが介在する処理（プラズマ介在処理）中にはゲートとソース／ドレイン・アンテナの両方が帯電しうるので、ＳＯＩ回路構成での保護ダイオードの使用は実際的な解決とはならない。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、ＳＯＩ基板上に製造されたデバイスのプラズマ誘起損傷の低減に有効な方法および回路構成を提供することにある。
【０００４】
【課題を解決するための手段】
製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ回路構成は、ゲート電極と、ソース拡散領域およびドレイン拡散領域を有する半導体本体と、前記ゲート電極および前記半導体本体に接続された電荷収集体を備え、それぞれの前記電荷収集体が、同じ形状および寸法、または実質的に同じ形状および寸法を有する。このような構成は、プラズマ損傷効果に対して回路を本質的に強くすることによって、製造中のプラズマ・チャージングの影響を低減させる。
【０００５】
他の実施形態で、本発明の発明者らは、ＳＯＩウェハ上のデバイスのＳ／Ｄアンテナが蓄積する電荷の極性は正にも負にもなりうること、および正のアンテナを一方の端子に接続し、負のアンテナをもう一方の端子に接続したほうが、それぞれの端子に同じ極性のアンテナを接続するよりも、大きなプラズマ誘起チャージング損傷が観察されることを認めた。この実施形態によればＳＯＩ構成は、ゲート電極と、ソース拡散領域およびドレイン拡散領域を有する半導体本体と、選択された前記ゲート電極および前記半導体本体に接続された複数のコンタクトを含む。これらのコンタクトは、正電荷を与えるのに有効なプラズマ介在プロセスによって形成される。複数の相互接続が前記コンタクトと連絡し、これらの相互接続は、負電荷を与えるのに有効なプラズマ介在プロセスによって形成される。前記コンタクトの幅が前記相互接続の幅よりも狭いことが好ましい。このＳＯＩ構成は、プラズマ誘起チャージング損傷を低減させる。
【０００６】
他の実施形態ではＳＯＩ構成が、基板と、前記基板上に付着した埋込み酸化層と、前記埋込み酸化層中に形成され、前記基板と連絡した導電性コンタクトと、前記埋込み酸化層の上に製造されたデバイスと前記導電性コンタクトの間に形成された接続構造を含む。前記接続構造と導電性コンタクトの間の前記連絡を、最後の相互接続レベルが前記デバイスに形成されるまで遅らせる。
【０００７】
したがって、ＳＯＩウェハ製造中のプラズマ誘起損傷を軽減する方法は、電荷収集体を形成する段階であって、それぞれの前記電荷収集体が、前記ゲート電極または半導体に接続された等しい、または実質的に等しい量の相互接続およびコンタクトを有する段階、前記ゲート電極または半導体に接続された等しい、または実質的に等しいサイズの相互接続およびコンタクトを提供する段階、デバイスと前記デバイスから離れて位置した基板の裏面との間に構造を接続する段階であって、最後の相互接続レベルが前記デバイスに形成されるまで接続を遅らせる段階のうちの１つまたは複数を含む。
【０００８】
これらの方法およびＳＯＩ構成は、以下の詳細な説明を添付図面とともに考慮すればより完全に理解されよう。添付図面は例示的なものであって、制限的なものではない。
【０００９】
【発明の実施の形態】
製造中のプラズマ損傷に対して本質的に強いＳＯＩ回路構成の設計のためにはまず、このような損傷が生じる機構を理解することが必要である。バルク・シリコン・ウェハ上に製造されたデバイス（ＳＯＩ回路構成とは対照をなす）が、ゲート・アンテナ上への電荷の蓄積によって損傷を受けることはよく知られている。この電荷および損傷はそれぞれ、プラズマ・チャージングおよびゲート酸化物を貫く対応する高いゲート電流から生じる。全てのデバイスの拡散端子は、ｐｎ接合を介してバルク・シリコン・ウェハ基板に電気的に接続され、そのため拡散端子は、基板電位から大きく逸脱しない可能性がある。局所的なプラズマと基板の間の電位差が、ゲート酸化物を貫いて高電流が流れる原因となる。ゲート酸化物の損傷は、Ｑｂｄ（charge-to-breakdown）限界に近づいた電流束によって引き起こされる。
【００１０】
対照的にＳＯＩ回路構成は、バック基板とデバイス本体との間に埋込み酸化層を含み、これによってデバイスからバルクへの直接電流経路を妨げている。この埋込み酸化層を使用することによって、ゲート、ソース／ドレイン領域および本体端子が全てウェハ・バルクに対して分離された、すなわちゲートおよびＳ／Ｄ（ソース／ドレイン）拡散アンテナが浮遊したデバイスが得られる。これらのＳＯＩ回路構成のプラズマ処理中、ゲートおよびＳ／Ｄアンテナは電荷収集体（charge collector）の働きをし、その特性に応じてさまざまな電圧に帯電することができる。集められた電荷がＱｂｄ限界に近づくと、その結果として自体を貫くトンネル電流によってゲート酸化物は損傷を受ける可能性がある。
【００１１】
次に図面、具体的には図１を参照する。この図には、全体を参照符号１で示す従来のＳＯＩ回路構成が示されている。このＳＯＩ回路は、シリコン基板１０および基板１０の上に付着した酸化層１２を含む。酸化層１２の上にはシリコン層１４が付着しており、そのためこの酸化層を「埋込み酸化層」と呼ぶ。シリコン層１４は、シリコン層１４を貫通して延び、シリコン層１４の活性領域どうしを電気的に分離する少なくとも１つの浅いトレンチ３４を含む。これらの活性領域は一般に、シリコン層１４に形成されたトランジスタなどを含む。トレンチ３４には一般に、絶縁酸化物材料が充てんされる。
【００１２】
シリコン層１４の上にはゲート１８が付着している。シリコン層１４の上およびゲート１８の周囲には、パシベーション層２６が付着している。パシベーション層２６の上にはバリア材料２０が付着している。バリア材料２０は一般に、リンケイ酸ガラス（ＰＳＧ）、ＢＰＳＧ、窒化物または他の同様な材料などの誘電材料である。ゲート１８の上には、図１に示すようにゲート金属コンタクト３０が付着している。ゲート金属コンタクト３０は、ＳＯＩチップ１の上面からバリア材料２０およびパシベーション層２６を貫いて延び、ゲート１８と電気的な接触を形成する。シリコン層１４の上には図１に示すように、第２および第３の金属コンタクト４０が付着している。金属コンタクト４０は、ＳＯＩチップ１の上面からバリア材料２０およびパシベーション層２６を貫いて延び、シリコン層１４の選択された領域と電気的な接触を形成する。図２〜５および図６〜９にそれぞれ、デバイス製造で一般的に実施されるさまざまなコンタクト（またはビア）／相互接続構成を示す断面図、ならびに対応する上面図を示す。図では、コンタクトまたは相互接続は回路設計に応じてさまざまな幅および高さを有することができる。プラズマ誘起チャージング損傷を最小化するためには、ＳＯＩ回路構成中のコンタクトまたは相互接続の設計および構成が重要であることに発明者らは気づいた。
【００１３】
プラズマ誘起チャージング損傷は、半導体本体上に形成されたコンタクトまたは相互接続の量とゲート電極上に形成されたコンタクトまたは相互接続の量が等しくないＳＯＩ回路構成で起こることが分かった。例えば図１０に示すように、コンタクトまたは相互接続５０の量が等しくないＳＯＩ回路構成では、ゲート酸化物のプラズマ誘起チャージング損傷が観察された。この特定の設計では、ゲート電極５４上のコンタクトまたは相互接続の総量が、半導体本体５２上に形成されたコンタクトまたは相互接続の総量よりも大きい（ゲート電極５４上には４つのコンタクトまたは相互接続が形成されており、それに対して半導体本体５２上には２つのコンタクトまたは相互接続が形成されている）。さらに、ゲート電極上に形成された「余剰の」コンタクトまたは相互接続（図１０の下列のコンタクトまたは相互接続）は、半導体本体上の追加のコンタクトまたは相互接続と一致または整列していないので、プラズマ介在処理中にチャージング損傷が生じる。対照的に、図１１に示すように等しい量のコンタクトまたは相互接続５０を有するＳＯＩ回路構成では、プラズマ誘起チャージング損傷は観察されなかった。すなわち、プラズマが介在する誘電体および金属のエッチング、スパッタリング、誘電体付着などの処理段階中にＱｂｄ（charge-to-breakdown）限界に達しなかった。したがって、等しい量のコンタクトまたは相互接続が半導体本体上とゲート電極上に形成されたＳＯＩ回路構成では、電荷の不均衡（したがってゲート酸化物を貫く電流伝導）は軽減または回避される。
【００１４】
図１２および１３にそれぞれ、プラズマ誘起チャージング損傷を示すＳＯＩウェハ上の回路構成の断面図および上面図を示す。このＳＯＩ構成をプラズマ６０に暴露すると、チャージング誘起損傷が生じる。異なるサイズのコンタクトまたは相互接続によって、デバイス製造が、プラズマ誘起チャージング損傷を受けやすいものになることが分かった。この特定の例では、半導体本体５２上のコンタクトまたは相互接続６２の幅が、ゲート電極５４上のコンタクトまたは相互接続６４の幅よりも広く示されている。コンタクトまたは相互接続のサイズが等しい、または実質的に等しいデバイスに比べ、このほうが、プラズマ誘起チャージング損傷が起こりやすいことが分かった。同様に、半導体本体上のコンタクトまたは相互接続の幅が、ゲート電極上のコンタクトまたは相互接続の幅よりも狭い場合も電荷不均衡の条件が存在し、そのため、プラズマ介在処理中にプラズマ誘起チャージング損傷が起こる可能性があると予想される。
【００１５】
図１４および１５にそれぞれ、プラズマ誘起チャージング損傷を最小化し、または排除する本発明の一実施形態に基づくＳＯＩウェハ上の回路構成の断面図および上面図を示す。図では、半導体本体５２上のコンタクトまたは相互接続７２とゲート電極５４上のコンタクトまたは相互接続７２のサイズは同じである。プラズマ誘起チャージング損傷に対する抵抗性を高めるためには、コンタクトまたは相互接続のサイズが同じか、または実質的に同じであることに加えて、半導体本体上のコンタクトまたは相互接続の総量と、ゲート電極上のコンタクトまたは相互接続の総量とが等しいことが好ましい。
【００１６】
図１６および１７に、プラズマ介在処理段階中にプラズマ誘起チャージング損傷を招きやすいＳＯＩウェハ上の回路構成の断面図および上面図を示す。図では、ゲート電極５４上のコンタクトまたは相互接続８２の高さＨは、半導体本体５２上に形成されたコンタクトまたは相互接続８０の高さＨ*とは異なっている。対照的に、半導体本体５２上およびゲート電極５４上に形成された全てのコンタクトまたは相互接続９０、９２の高さＨが等しいか、または実質的に等しい図１８および１９に示すようなＳＯＩ回路構成では、プラズマ誘起チャージングは観察されない。
【００１７】
次に図２０〜２１および２２〜２３を参照すると、相互接続の寸法差に起因する効果を示すＳＯＩウェハ上の回路構成が示されている。図２０および２１では、半導体本体５２上の相互接続１００のほうがゲート電極５４の上に形成された相互接続１０２よりも幅が狭いが、一方、コンタクトまたはビアはゲート電極上と半導体本体上で同じサイズである。図では、半導体本体の上に形成された相互接続１００は、その下のコンタクト１０１と同じ幅を有する。これらの条件の下ではプラズマ介在処理中に電荷の不均衡が生じる可能性がある。対照的に、図２２および２３に示すように、ゲート電極５４上および半導体本体５２上のコンタクト１１０および相互接続１１２の寸法が、それぞれの対応するコンタクトまたは相互接続の寸法と互いに等しいか、または実質的に等しい場合には、プラズマ誘起チャージング損傷は観察されない。コンタクトと相互接続の組合せを逆Ｔ字形として示したが、それぞれの対応するコンタクトまたは相互接続が等しいか、または実質的に等しい寸法を有する限り、他の形状、例えば逆Ｌ字形でも同様の結果が得られると予想される。
【００１８】
ＳＯＩウェハ上でのプラズマ誘起チャージング損傷は、以上に述べた設計構成の全てまたはいくつかを使用することによって、最小化または排除される。半導体本体上に形成されたコンタクトまたは相互接続とゲート電極上に形成されたコンタクトまたは相互接続の量および寸法が同じか、または実質的に同じであることが好ましい。しかし、コンタクトに対して相互接続の寸法が同じ、または実質的に同じである必要は必ずしもなく、その逆もまた真である。それらのノード接続、すなわち半導体本体接続か、またはゲート電極接続かにかかわらず、形成されたそれぞれの相互接続の寸法が同じか、または実質的に同じであることが好ましく、同様に、形成された全てのコンタクトの寸法は同じか、または実質的に同じであるべきである。
【００１９】
改良型ＳＯＩ設計の他の態様によれば、ＳＯＩ回路構成が、電荷収集体の極性が同じになるように設計される。本発明の発明者らは、ＳＯＩウェハ上のデバイスのアンテナが蓄積する電荷の極性は、プラズマ・プロセスでエッチングされる構造の寸法に応じて正にも負にもなりうることを認めた。大きな寸法を有する構造のプラズマ・エッチングは一般に、収集領域に負電荷を蓄積させ、一方、非常に小さな寸法を有する構造のエッチングは一般に、アンテナ上に正電荷を蓄積させる。正のアンテナを一方の端子に接続し、負のアンテナをもう一方の端子に接続したほうが、それぞれの端子に同じ極性のアンテナを接続するよりも、大きなプラズマ誘起チャージング損傷が観察される。改良型ＳＯＩ設計の一態様によれば、例えば先に図１４〜１５および図１８〜１９で示したように、ゲート電極上および半導体上に接続されたコンタクト（またはビア）あるいは相互接続のサイズが同じになるようにＳＯＩ回路構成が設計される。このような設計にすると、ゲートと半導体本体がともに等しく正に帯電し、電圧差、したがって回路に損傷を与える可能性がある電流を軽減し、または防止する。したがって、幅の狭いコンタクトまたはビア、およびこれらのコンタクトまたはビアと連絡した幅の広い相互接続を有することが好ましい。
【００２０】
チャージング損傷は、デバイスが埋込み基板から分離されていない場合にも起こりうる。図２４および図２５に概略的に示すように、ＳＯＩトランジスタは一般に、埋込み酸化層を横切るコンタクトによって基板に接続される。この接続はしたがって、ゲート電極、ゲート酸化物を通り基板に至る追加の電荷経路を提供する。図２４に示すように、下位の金属レベルにコンタクトを形成する、例えば下位の金属レベル１２４に基板１２２への埋込みコンタクト１２０を形成することによってデバイスが基板に接続される場合、チャージング損傷は、金属レベル１２６から上の全ての金属レベル１２６および１２８で起こる。本発明の発明者らは、製造中、基板の裏面に電気的に接続されたＳＯＩウェハ上のＭＯＳ（金属酸化物半導体）デバイスは、プラズマ関連損傷をよりうけやすいとの実験に基づく直接の証拠を得た。ＳＯＩウェハ上でバルク・シリコン・チャージング条件をシミュレートするため、ゲートおよび拡散端子がバックサイド・シリコン基板に選択的に接続された構造を製造した。これらの接続は、全ての金属およびビア・プロセスの前に、埋込み酸化物に貫通穴をエッチングし、高濃度にドープしたポリシリコンをこれに充てんすることによって製作した。ゲートおよび拡散端子への大きなアンテナを有するデバイスは、浮遊しているときにはチャージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまたはゲート・ノードを基板の裏面に接続したときにはひどく損傷を受けた（図２４および２６〜２７）。
【００２１】
製造中のプラズマ関連損傷を軽減し、または防止する戦略はしたがって、図２５に示すように、埋込み酸化物を通した基板の裏側へのデバイスの電気的接続をできるだけ遅らせ、好ましくは処理の最終段階とすることを含む。例えば図２５に概略的に示すように、基板１２２への埋込コンタクト１２０を、上位の金属層（例えば金属層１２８）でデバイスに接続することによって、金属層１２８までデバイスは接続されず、上位の金属層の処理中に電流が流れないので、下位の金属層１２４および１２６のチャージング損傷が最小化される。処理のできるだけ遅くまでレベル間コンタクト１２０の形成を遅らせることによって、プラズマ介在プロセスの適用中に損傷を引き起こす可能性がある電子の経路が形成されないことが保証される。
【００２２】
以下の非限定的な実施例によって本発明をさらに説明する。
【００２３】
【実施例】
実施例１
バルク・シリコン・ウェハをＳＯＩウェハと一緒に、同じロットで、同じマスク・セットを使用して処理した。全てのアンテナ構造は、ポリシリコン、局所相互接続、７つの金属および最小許容ピッチで全てのビア・スタック・フィンガ・タイプ構造を完備し、最悪の場合のチャージ損傷を評価するため、最小許容ビア寸法のビア・アンテナ列によって接続されている。テスト構造は、寸法０．３ミクロン×２０ミクロンおよび０．１８ミクロン×２０ミクロンのＰ−ＭＯＳおよびＮ−ＭＯＳトランジスタであり、ゲート酸化物の厚さは２．０から２．５ナノメートルである。
【００２４】
ゲート・リーク電流および時間依存性誘電破壊（time-dependent dielectric breakdown：ＴＤＤＢ）の測定は、厚さ２．０から２．５ｎｍのゲート酸化物のプラズマ・チャージング損傷を示す有効な手段である。図２８および２９に、古典的な大きなアンテナ構成（ゲート・アンテナのみ）を有するバルク・シリコン・デバイスとＳＯＩデバイスの間のゲート・リーク電流分布の違いを示す。保護ダイオードを有するバルク・シリコン・ウェハ上のデバイスと比べても、ＳＯＩデバイスが、プラズマ・チャージング損傷に対してはるかにロバストであることを、このプロットは明らかに示している。
【００２５】
実施例２
ＳＯＩウェハ上でバルク・シリコン・チャージング条件をシミュレートするため、ゲートおよび拡散端子がバックサイド・シリコン基板に選択的に接続された構造を製造した。これらの接続は、全ての金属およびビア・プロセスの前に、埋込み酸化物に貫通穴をエッチングし、高濃度にドープしたポリシリコンをこれに充てんすることによって製作した。ゲートおよび拡散端子への大きなアンテナを有するデバイスは、浮遊しているときにはチャージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまたはゲート・ノードを基板の裏面に接続したときにはひどく損傷を受けた（図２４および２６〜２７）。
【００２６】
実施例３
ビア・アンテナおよびビア・バー・アンテナを、トランジスタのゲートおよび拡散端子に接続した。ビア・アンテナは、ビア・バー・アンテナよりも正に帯電し、ゲート酸化物の損傷につながることが分かった。
【００２７】
実施例４
ビアのサイズは同一だが、異なるサイズの相互接続ワイヤにつながるアンテナは、異なる電位に帯電する可能性がある。アンテナ比およびビア・サイズは同じだが異なる幅のワイヤに接続するアンテナを、トランジスタのゲートおよび拡散に取り付けた。アンテナ・デバイスは、プラズマ処理中に重大な酸化物損傷を示した。
【００２８】
実施例５
ビア・サイズが同じで、同じサイズの相互接続につながるアンテナは、相互接続の下のビアの位置（中心か縁か）に応じて異なる電位に帯電する可能性がある。相互接続の中心にビアを有するアンテナは、相互接続の縁にビアを有するアンテナよりも低い正電位に帯電し、プラズマ処理中にゲート酸化物が損傷した。
【００２９】
好ましい実施形態を示し説明したが、本発明の趣旨および範囲から逸脱することなしに、さまざまな修正および置換えをこれらの実施形態に実施することができる。したがって、以上の本発明の説明は例示的なものであって、本発明を限定するものではないことを理解されたい。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３１】
（１）製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ構造であって、
ゲート電極と、
ソース拡散領域およびドレイン拡散領域を有する半導体本体と、
前記ゲート電極および前記半導体本体に接続された電荷収集体
を備え、
それぞれの前記電荷収集体が、同じ形状および寸法、または実質的に同じ形状および寸法を有する
ＳＯＩ構造。
（２）前記ゲート電極上の電荷収集体の総数が、前記半導体本体上の電荷収集体の総数に等しい、前記（１）に記載のＳＯＩ構造。
（３）それぞれの前記電荷収集体が、コンタクトおよび前記コンタクトと連絡した相互接続の一部分を含み、それぞれの電荷収集体の断面が、他の電荷収集体と同じか、または実質的に同じである、前記（１）に記載のＳＯＩ構造。
（４）前記電荷収集体の前記コンタクトの断面が同じか、または実質的に同じである、前記（３）に記載のＳＯＩ構造。
（５）それぞれの電荷収集体のそれぞれの前記コンタクトの寸法および形状が同じか、または実質的に同じであり、前記相互接続の幅が前記コンタクトの幅よりも広い、前記（３）に記載のＳＯＩ構造。
（６）前記電荷収集体のそれぞれの前記相互接続の形状および寸法が同じである、前記（３）に記載のＳＯＩ構造。
（７）製造中のプラズマ誘起損傷の軽減に有効なＳＯＩ構造であって、
ゲート電極と、
ソース拡散領域およびドレイン拡散領域を有する半導体本体と、
正電荷を与えるのに有効なプラズマ介在プロセスによって形成され、選択された前記ゲート電極および前記半導体本体に接続された複数のコンタクトと、
負電荷を与えるのに有効なプラズマ介在プロセスによって形成され、前記コンタクトと連絡した複数の相互接続
を備えたＳＯＩ構造。
（８）前記相互接続の部分が前記コンタクトと連絡し、それぞれのコンタクトが、それぞれの前記相互接続に対して同じ、または実質的に同じ相対位置にある、前記（７）に記載のＳＯＩ構造。
（９）前記相互接続の幅が前記コンタクトの幅よりも広い、前記（７）に記載のＳＯＩ構造。
（１０）製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ構造であって、
基板と、
前記基板上に付着した埋込み酸化層と、
前記埋込み酸化層中に形成され、前記基板と連絡した導電性コンタクトと、
前記埋込み酸化層の上に製造されたデバイスと前記導電性コンタクトの間に形成された接続構造
を備え、
前記接続構造と導電性コンタクトの間の前記連絡を、最後の相互接続レベルが前記デバイスに形成されるまで遅らせた
ＳＯＩ構造。
（１１）ＳＯＩウェハ上に集積回路を製造する間のプラズマ介在プロセス中のチャージング損傷を低減させる方法であって、
それぞれの前記電荷収集体が、前記ゲート電極または半導体に接続された等しい量の、または実質的に等しい量の相互接続およびコンタクトを有する、電荷収集体を形成する段階、
前記ゲート電極または半導体に接続された等しい、または実質的に等しいサイズの相互接続およびコンタクトを提供する段階、
デバイスと前記デバイスから離れて位置した基板の裏面との間に構造を接続する段階であって、最後の相互接続レベルが前記デバイスに形成されるまで接続を遅らせる段階
のうちの１つまたは複数を含む方法。
【図面の簡単な説明】
【図１】従来のＳＯＩ回路構成を示す断面図である。
【図２】デバイス製造で使用されるビア／相互接続構成を示す断面図である。
【図３】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図４】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図５】デバイス製造で使用される他のビア／相互接続構成を示す断面図である。
【図６】デバイス製造で使用されるビア／相互接続構成を示す上面図である。
【図７】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図８】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図９】デバイス製造で使用される他のビア／相互接続構成を示す上面図である。
【図１０】半導体本体上とゲート電極上のビアまたは相互接続の量の不均衡を示す上面図である。
【図１１】半導体本体上とゲート電極上のビアまたは相互接続の量の均衡を示す本発明の一実施形態に基づく上面図である。
【図１２】プラズマ誘起チャージング損傷を示す従来の設計の断面図である。
【図１３】プラズマ誘起チャージング損傷を示す従来の設計の上面図である。
【図１４】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図１５】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図１６】プラズマ誘起チャージング損傷を示す従来の設計の断面図である。
【図１７】プラズマ誘起チャージング損傷を示す従来の設計の上面図である。
【図１８】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図１９】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図２０】プラズマ誘起チャージング損傷を受けやすい従来の設計の断面図である。
【図２１】プラズマ誘起チャージング損傷を受けやすい従来の設計の上面図である。
【図２２】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の断面図である。
【図２３】ゲート電極上のビアと半導体本体上のビアが同様のサイズを有する本発明の一実施形態に基づく改良型の集積回路設計の上面図である。
【図２４】埋込み酸化層を横切るコンタクトによって基板に接続されたＳＯＩトランジスタの概略図である。
【図２５】埋込み酸化層中の埋込みコンタクトとの接続構造が上位の金属層に配置された本発明の一実施形態に基づくＳＯＩトランジスタの概略図である。
【図２６】基準デバイス、浮遊アンテナＳＯＩデバイスおよびＳＯＩアンテナ・デバイスのゲート・リーク電流分布を示すグラフである。
【図２７】基準デバイス、浮遊アンテナＳＯＩデバイスおよびＳＯＩアンテナ・デバイスのゲート・リーク電流分布を示すグラフである。
【図２８】バック基板への接続がある場合とない場合のＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムである。
【図２９】バック基板への接続がある場合とない場合のＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムである。
【符号の説明】
１ ＳＯＩ回路構成
１０ シリコン基板
１２ 埋込み酸化層
１４ シリコン層
１８ ゲート
２０ バリア材料
２６ パシベーション層
３０ ゲート金属コンタクト
３４ 浅いトレンチ
４０ 金属コンタクト
５０ コンタクトまたは相互接続
５２ 半導体本体
５４ ゲート電極
６０ プラズマ
６２ 半導体本体上のコンタクトまたは相互接続
６４ ゲート電極上のコンタクトまたは相互接続
７２ コンタクトまたは相互接続
８０ 半導体本体上のコンタクトまたは相互接続
８２ ゲート電極上のコンタクトまたは相互接続
９０ 半導体本体上のコンタクトまたは相互接続
９２ ゲート電極上のコンタクトまたは相互接続
１００ 半導体本体上の相互接続
１０１ 半導体本体上のコンタクト
１０２ ゲート電極の上の相互接続
１０３ ゲート電極上のコンタクト
１１０ コンタクト
１１２ 相互接続
１２０ 埋込みコンタクト
１２２ 基板
１２４ 金属レベル
１２６ 金属レベル
１２８ 金属レベル
Claims (7)
- 製造中のプラズマ誘起チャージング損傷を最小化するのに有効なＳＯＩ構造であって、
ゲート電極と、
ソース拡散領域およびドレイン拡散領域を有する半導体本体と、
前記ゲート電極、前記ソース拡散領域、及び前記ドレイン拡散領域の各々に接続された各コンタクトと、
を備え、
前記各コンタクトが、同じ形状および寸法を有し、且つ、前記ゲート電極上のコンタクトの数が、前記ソース拡散領域上及び前記ドレイン拡散領域上のコンタクトの合計数に等しい、
ＳＯＩ構造。 - ＳＯＩ構造が、少なくとも２つの前記コンタクトの各々の上に形成され及び該少なくとも２つの前記コンタクトを接続する相互接続をさらに含み、前記相互接続の幅が前記少なくとも２つのコンタクトの各々の幅よりも広い、請求項１に記載のＳＯＩ構造。
- 前記ゲート電極上のコンタクトに接続された相互接続と、前記ソース拡散領域、又は前記ドレイン拡散領域のコンタクト上に接続された相互接続とが、同じ形状および寸法を有する、請求項２に記載のＳＯＩ構造。
- 前記各コンタクトが、正電荷を与えるのに有効なプラズマ介在プロセスによって形成され、
前記相互接続が、負電荷を与えるのに有効なプラズマ介在プロセスによって形成された、請求項２または３記載のＳＯＩ構造。 - 前記少なくとも２つのコンタクトの各々が、前記相互接続に対して同じ相対位置にある、請求項２〜４のいずれか１項に記載のＳＯＩ構造。
- ＳＯＩ構造が、基板上に付着された埋込み酸化層中を通って形成され及び前記基板と接続された導電性コンタクトをさらに含み、
該導電性コンタクトは、最上層に形成された相互接続を介して、前記コンタクトの少なくとも１つと接続されている、
請求項１〜 ５のいずれか１項記載のＳＯＩ構造。 - ＳＯＩウェハ上に集積回路を製造する間のプラズマ介在プロセス中のチャージング損傷を低減させる方法であって、
ゲート電極上と、ソース拡散領域上、及びドレイン拡散領域上の各々に、コンタクトを形成する段階であって、前記コンタクトの各々の形状及び寸法を等しくし、且つ、前記ゲート電極上のコンタクトの総数を、前記ソース拡散領域上と前記ドレイン拡散領域上のコンタクトの総数に等しくする、段階、
埋込み酸化層中を通って、該埋込み酸化層の下の基板に接続された導電性コンタクトを形成し、該導電性コンタクトを最上層に形成された相互接続を介して、ゲート電極、ソース拡散領域又はドレイン拡散領域に接続する段階、
のうちの１つまたは複数を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/822453 | 2001-03-30 | ||
| US09/822,453 US20020142526A1 (en) | 2001-03-30 | 2001-03-30 | Structures and methods to minimize plasma charging damage in silicon on insulator devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002324903A JP2002324903A (ja) | 2002-11-08 |
| JP3897339B2 true JP3897339B2 (ja) | 2007-03-22 |
Family
ID=25236073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002068920A Expired - Fee Related JP3897339B2 (ja) | 2001-03-30 | 2002-03-13 | Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020142526A1 (ja) |
| JP (1) | JP3897339B2 (ja) |
| SG (1) | SG111048A1 (ja) |
| TW (1) | TW544851B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10324434B4 (de) * | 2003-05-28 | 2005-08-25 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Einstellen der Ätzselektivität durch Anpassen von Aspektverhältnissen bei einem Mehrebenen-Ätzprozess |
| US7470959B2 (en) * | 2003-11-04 | 2008-12-30 | International Business Machines Corporation | Integrated circuit structures for preventing charging damage |
| US7067886B2 (en) * | 2003-11-04 | 2006-06-27 | International Business Machines Corporation | Method of assessing potential for charging damage in SOI designs and structures for eliminating potential for damage |
| US20050242439A1 (en) * | 2004-04-28 | 2005-11-03 | International Business Machines Corporation | Method and structure for connecting ground/power networks to prevent charge damage in silicon on insulator |
| US7445966B2 (en) * | 2005-06-24 | 2008-11-04 | International Business Machines Corporation | Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof |
| KR20120017258A (ko) * | 2010-08-18 | 2012-02-28 | 삼성모바일디스플레이주식회사 | 박막 대전 센서 |
| JP5996893B2 (ja) * | 2012-03-13 | 2016-09-21 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US9996654B2 (en) * | 2014-12-22 | 2018-06-12 | Wallace W Lin | Transistor plasma charging evaluator |
| US9852248B2 (en) * | 2014-12-22 | 2017-12-26 | Wallace W Lin | Transistor plasma charging eliminator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| JP3491805B2 (ja) * | 1997-08-05 | 2004-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
| JP2000006460A (ja) * | 1998-06-22 | 2000-01-11 | Sharp Corp | 飛翔型画像形成装置 |
| FR2799307B1 (fr) * | 1999-10-01 | 2002-02-15 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
| US6303414B1 (en) * | 2000-07-12 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method of forming PID protection diode for SOI wafer |
-
2001
- 2001-03-30 US US09/822,453 patent/US20020142526A1/en not_active Abandoned
-
2002
- 2002-02-28 SG SG200201205A patent/SG111048A1/en unknown
- 2002-03-13 JP JP2002068920A patent/JP3897339B2/ja not_active Expired - Fee Related
- 2002-03-27 TW TW091106085A patent/TW544851B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| SG111048A1 (en) | 2005-05-30 |
| JP2002324903A (ja) | 2002-11-08 |
| TW544851B (en) | 2003-08-01 |
| US20020142526A1 (en) | 2002-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7160786B2 (en) | Silicon on insulator device and layout method of the same | |
| US5955764A (en) | MOS LSI with projection structure | |
| US7732866B2 (en) | Grounding front-end-of-line structures on a SOI substrate | |
| CN100466225C (zh) | 半导体晶片及其制造方法 | |
| US5825072A (en) | Circuits for ESD Protection of metal to-metal antifuses during processing | |
| US6933551B1 (en) | Large value, compact, high yielding integrated circuit capacitors | |
| US5705427A (en) | Method of forming a landing pad structure in an integrated circuit | |
| JPH07183302A (ja) | 金属層の形成及びボンディング方法 | |
| US20080108186A1 (en) | Method of providing protection against charging damage in hybrid orientation transistors | |
| US5914518A (en) | Method of forming a metal contact to landing pad structure in an integrated circuit | |
| US6346475B1 (en) | Method of manufacturing semiconductor integrated circuit | |
| JP3897339B2 (ja) | Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法 | |
| US20040188841A1 (en) | Extended length metal line for improved ESD performance | |
| JP3273001B2 (ja) | 半導体記憶装置とその製造方法 | |
| JP2000286383A (ja) | 半導体装置およびその製造方法 | |
| US10978443B2 (en) | Zener-triggered transistor with vertically integrated Zener diode | |
| JP3795798B2 (ja) | 半導体記憶装置 | |
| US6969902B2 (en) | Integrated circuit having antenna proximity lines coupled to the semiconductor substrate contacts | |
| JPH07321118A (ja) | 半導体装置の配線形成方法 | |
| US7026198B2 (en) | Focused ion beam treatment method and semiconductor device suitable for its implementation | |
| US6642582B1 (en) | Circuit structure with a parasitic transistor having high threshold voltage | |
| JPH08162542A (ja) | 半導体装置及びその製造方法 | |
| CN118039693A (zh) | 半导体管芯和制造半导体管芯的方法 | |
| KR100679941B1 (ko) | 반도체장치의 콘택 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050913 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050913 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20050913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060810 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060810 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20061213 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20061213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061218 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |