JP2000286383A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 キャパシタ、特に大容量で占有スペースの大
きいキャパシタに好適に適用される半導体装置およびそ
の製造方法を提供する。 【解決手段】 半導体装置は、シリコン基板１０の上に
静電容量部１００が形成されている。静電容量部１００
は、複数の単位静電容量部２１に分割され、該単位静電
容量部２１の相互は分離絶縁層２０によって区画されて
いる。各単位静電容量部２１は、シリコン基板１０内に
形成された不純物拡散層からなる第１の電極層と、導電
性ポリシリコン層からなる第２の電極層と、第１の電極
層および第２の電極層の間に配置された酸化シリコン層
からなる誘電体層とを有する。各単位静電容量部２１
は、接続部４１によって並列に接続されている。
きいキャパシタに好適に適用される半導体装置およびそ
の製造方法を提供する。 【解決手段】 半導体装置は、シリコン基板１０の上に
静電容量部１００が形成されている。静電容量部１００
は、複数の単位静電容量部２１に分割され、該単位静電
容量部２１の相互は分離絶縁層２０によって区画されて
いる。各単位静電容量部２１は、シリコン基板１０内に
形成された不純物拡散層からなる第１の電極層と、導電
性ポリシリコン層からなる第２の電極層と、第１の電極
層および第２の電極層の間に配置された酸化シリコン層
からなる誘電体層とを有する。各単位静電容量部２１
は、接続部４１によって並列に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、大容量の静電容量
部を含む半導体装置およびその製造方法に関する。
部を含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】携帯電
話などの、小型で持ち運びを主体とする機器は、その軽
量化および小型化を達成するためにさまざまな要求があ
る。このような要求に応えるための手段として、部品点
数を減らすことが検討されている。
話などの、小型で持ち運びを主体とする機器は、その軽
量化および小型化を達成するためにさまざまな要求があ
る。このような要求に応えるための手段として、部品点
数を減らすことが検討されている。
【０００３】ところで、たとえば、電源回路において、
外部からの電源電圧を３〜９Ｖ程度の高電圧に昇圧する
ための昇圧回路に用いられる大容量のキャパシタは、そ
の占有スペースが大きいために、ドライバ回路が形成さ
れたＩＣチップとは別部品で形成され、ボードや基板に
実装されることがある。この場合、部品点数が多くな
り、軽量化および小型化の要求を満足せず、しかも部品
の実装工程が必要で、組立コストの点で不利である。
外部からの電源電圧を３〜９Ｖ程度の高電圧に昇圧する
ための昇圧回路に用いられる大容量のキャパシタは、そ
の占有スペースが大きいために、ドライバ回路が形成さ
れたＩＣチップとは別部品で形成され、ボードや基板に
実装されることがある。この場合、部品点数が多くな
り、軽量化および小型化の要求を満足せず、しかも部品
の実装工程が必要で、組立コストの点で不利である。
【０００４】本発明の目的は、キャパシタ、特に大容量
で占有スペースの大きいキャパシタに好適に適用される
半導体装置およびその製造方法を提供することにある。
で占有スペースの大きいキャパシタに好適に適用される
半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板の上に静電容量部が形成され、前記静電
容量部は、複数の単位静電容量部に分割され、該単位静
電容量部の相互は分離層によって区画され、各前記単位
静電容量部は、第１の電極層と、第２の電極層と、該第
１の電極層および該第２の電極層の間に配置された誘電
体層とを含む。
は、半導体基板の上に静電容量部が形成され、前記静電
容量部は、複数の単位静電容量部に分割され、該単位静
電容量部の相互は分離層によって区画され、各前記単位
静電容量部は、第１の電極層と、第２の電極層と、該第
１の電極層および該第２の電極層の間に配置された誘電
体層とを含む。
【０００６】この半導体装置においては、静電容量部
は、分離層によって所定のパターンで複数の単位静電容
量部に分割されている。そして、分離層は、好ましくは
前記半導体基板上に積層された複数の酸化シリコン層か
ら構成されている。そして、分離層は、酸化シリコン層
からなる、いわば固い層であるため、この分離層によっ
て静電容量部の機械的強度を大きくでき、したがって単
位静電容量部に作用する外力を緩和することができる。
は、分離層によって所定のパターンで複数の単位静電容
量部に分割されている。そして、分離層は、好ましくは
前記半導体基板上に積層された複数の酸化シリコン層か
ら構成されている。そして、分離層は、酸化シリコン層
からなる、いわば固い層であるため、この分離層によっ
て静電容量部の機械的強度を大きくでき、したがって単
位静電容量部に作用する外力を緩和することができる。
【０００７】このように、分離層によって静電容量部の
機械的強度を大きくすることができるので、本発明に係
る半導体装置は、たとえばＣＯＢ（Chip on Boar
d）、ＣＯＧ（Chip on Glass）、ＣＯＦ（Chip on
Film）、ＴＣＰ（Tape CarrierPackage）などのベアチ
ップで実装する半導体装置に特に有用である。すなわ
ち、これらの実装方法では、半導体チップを圧着によっ
てボードや基板に接合するため、半導体チップに圧力が
作用し、半導体チップ内の素子がストレスを受ける。そ
して、このような問題は、素子の面積が大きい程顕著に
なる。しかし、本発明の半導体装置によれば、分離層に
よって単位静電容量部に加わるストレスが緩和されるの
で、静電容量部が仮に大面積であっても、ストレスによ
る単位静電容量部の破損を確実に防止することができ
る。
機械的強度を大きくすることができるので、本発明に係
る半導体装置は、たとえばＣＯＢ（Chip on Boar
d）、ＣＯＧ（Chip on Glass）、ＣＯＦ（Chip on
Film）、ＴＣＰ（Tape CarrierPackage）などのベアチ
ップで実装する半導体装置に特に有用である。すなわ
ち、これらの実装方法では、半導体チップを圧着によっ
てボードや基板に接合するため、半導体チップに圧力が
作用し、半導体チップ内の素子がストレスを受ける。そ
して、このような問題は、素子の面積が大きい程顕著に
なる。しかし、本発明の半導体装置によれば、分離層に
よって単位静電容量部に加わるストレスが緩和されるの
で、静電容量部が仮に大面積であっても、ストレスによ
る単位静電容量部の破損を確実に防止することができ
る。
【０００８】本発明の半導体装置に含まれる静電容量部
としては、以下の態様を挙げることができる。
としては、以下の態様を挙げることができる。
【０００９】（１）第１の態様 前記単位静電容量部は、前記半導体基板に形成された、
不純物拡散層からなる第１の電極層と、前記第１の電極
層上に形成された、たとえば酸化シリコン層からなる誘
電体層と、前記誘電体層上に形成された、導電性シリコ
ン層からなる第２の電極層と、を含むことができる。
不純物拡散層からなる第１の電極層と、前記第１の電極
層上に形成された、たとえば酸化シリコン層からなる誘
電体層と、前記誘電体層上に形成された、導電性シリコ
ン層からなる第２の電極層と、を含むことができる。
【００１０】この半導体装置は、公知のＭＯＳトランジ
スタを含む半導体装置のプロセスと共通の工程で製造で
きるので、製造が容易である。
スタを含む半導体装置のプロセスと共通の工程で製造で
きるので、製造が容易である。
【００１１】すなわち、前記誘電体層は、ＭＯＳトラン
ジスタのゲート絶縁層と同じ工程で形成される酸化シリ
コン層から構成することができ、かつ、前記第２の電極
層は、ＭＯＳトランジスタのゲート電極と同じ工程で形
成される導電性シリコン層から構成することができる。
また、前記単位静電容量部を区画するための分離層は、
少なくとも素子分離領域と同じ工程で形成される酸化シ
リコン層を含むことが望ましい。そして、この半導体装
置では、前記誘電体層が、ＭＯＳトランジスタのゲート
絶縁層と同じ熱酸化層によって構成されるので、膜厚が
小さくかつ緻密となり、したがって、静電容量部は、容
量が大きく、かつ信頼性が高い。
ジスタのゲート絶縁層と同じ工程で形成される酸化シリ
コン層から構成することができ、かつ、前記第２の電極
層は、ＭＯＳトランジスタのゲート電極と同じ工程で形
成される導電性シリコン層から構成することができる。
また、前記単位静電容量部を区画するための分離層は、
少なくとも素子分離領域と同じ工程で形成される酸化シ
リコン層を含むことが望ましい。そして、この半導体装
置では、前記誘電体層が、ＭＯＳトランジスタのゲート
絶縁層と同じ熱酸化層によって構成されるので、膜厚が
小さくかつ緻密となり、したがって、静電容量部は、容
量が大きく、かつ信頼性が高い。
【００１２】さらに、この半導体装置においては、前記
第２の電極層より上に、少なくとも１層の遮光層が形成
されることが望ましい。そして、前記遮光層は、ＭＯＳ
トランジスタを含む半導体装置の金属配線層と同じ工程
で形成される金属層から構成することができる。このよ
うな構造では、外部からの光は遮光層によって反射され
てほとんど半導体装置の内部に到達しないので、静電容
量部がＰＮ接合における光の影響を受けにくく、安定し
た動作を長時間にわたって行うことができる。
第２の電極層より上に、少なくとも１層の遮光層が形成
されることが望ましい。そして、前記遮光層は、ＭＯＳ
トランジスタを含む半導体装置の金属配線層と同じ工程
で形成される金属層から構成することができる。このよ
うな構造では、外部からの光は遮光層によって反射され
てほとんど半導体装置の内部に到達しないので、静電容
量部がＰＮ接合における光の影響を受けにくく、安定し
た動作を長時間にわたって行うことができる。
【００１３】（２）第２の態様 前記単位静電容量部は、前記半導体基板より上に形成さ
れた、金属層からなる第１の電極層と、前記第１の電極
層上に形成された誘電体層と、前記誘電体層上に形成さ
れた、金属層からなる第２の電極層と、を含む。
れた、金属層からなる第１の電極層と、前記第１の電極
層上に形成された誘電体層と、前記誘電体層上に形成さ
れた、金属層からなる第２の電極層と、を含む。
【００１４】この半導体装置は、第１の態様の半導体装
置と同様に、公知のＭＯＳトランジスタを含む半導体装
置のプロセスと共通の工程で製造できるので、製造が容
易である。
置と同様に、公知のＭＯＳトランジスタを含む半導体装
置のプロセスと共通の工程で製造できるので、製造が容
易である。
【００１５】すなわち、前記単位静電容量部を構成する
前記第１の電極層は、ＭＯＳトランジスタを含む半導体
装置の第１の金属配線層と同じ工程で形成される金属層
から構成することができる。かつ、前記単位静電容量部
を構成する前記第２の電極層は、ＭＯＳトランジスタを
含む半導体装置の第２の金属配線層と同じ工程で形成さ
れる金属層から構成することができる。
前記第１の電極層は、ＭＯＳトランジスタを含む半導体
装置の第１の金属配線層と同じ工程で形成される金属層
から構成することができる。かつ、前記単位静電容量部
を構成する前記第２の電極層は、ＭＯＳトランジスタを
含む半導体装置の第２の金属配線層と同じ工程で形成さ
れる金属層から構成することができる。
【００１６】そして、前記単位静電容量部を区画するた
めの分離層は、少なくとも前記第１の電極層と前記第２
の電極層との間に形成された層間絶縁層を含む。
めの分離層は、少なくとも前記第１の電極層と前記第２
の電極層との間に形成された層間絶縁層を含む。
【００１７】前記誘電体層は、前記第１の電極層上の層
間絶縁層に形成された開口部の表面に沿って配置され、
前記開口部は、その側面が前記第２の電極層に向かうに
つれて径の大きくなるテーパ状に形成されることが望ま
しい。この構造によれば、第１の電極層と第２の電極層
との間にある層間絶縁層の開口部にテーパーを設けてい
るため、この開口部内に誘電体層を形成する際、ステッ
プカバレージが悪くなるのを抑制することができる。し
たがって、層間絶縁層の開口部内における第２の電極層
と第１の電極層の短絡を確実に防止することができる。
間絶縁層に形成された開口部の表面に沿って配置され、
前記開口部は、その側面が前記第２の電極層に向かうに
つれて径の大きくなるテーパ状に形成されることが望ま
しい。この構造によれば、第１の電極層と第２の電極層
との間にある層間絶縁層の開口部にテーパーを設けてい
るため、この開口部内に誘電体層を形成する際、ステッ
プカバレージが悪くなるのを抑制することができる。し
たがって、層間絶縁層の開口部内における第２の電極層
と第１の電極層の短絡を確実に防止することができる。
【００１８】本発明の半導体装置は、上述した静電容量
部と、少なくともＭＯＳトランジスタを含む他の回路素
子が、同一の半導体基板上に搭載された構造を有するこ
とができる。この半導体装置は、静電容量部が公知のＭ
ＯＳトランジスタと共通する工程で作成できるので、ロ
ジック回路などの他の半導体回路領域と同じ半導体基板
に形成することができる。このように静電容量部と他の
半導体回路領域とを同一基板に搭載することで、本発明
の半導体装置は、実装コストおよび占有スペースの縮小
などの点で有利である。
部と、少なくともＭＯＳトランジスタを含む他の回路素
子が、同一の半導体基板上に搭載された構造を有するこ
とができる。この半導体装置は、静電容量部が公知のＭ
ＯＳトランジスタと共通する工程で作成できるので、ロ
ジック回路などの他の半導体回路領域と同じ半導体基板
に形成することができる。このように静電容量部と他の
半導体回路領域とを同一基板に搭載することで、本発明
の半導体装置は、実装コストおよび占有スペースの縮小
などの点で有利である。
【００１９】本発明の半導体基板の製造方法は、半導体
基板の上に静電容量部が形成される工程を含み、前記静
電容量部は、第１および第２の導電層が所定パターンの
分離層で分割されて複数の単位静電容量部に区画され、
各前記単位静電容量部は、第１の電極層と、第２の電極
層と、該第１の電極層および該第２の電極層の間に配置
された誘電体層とを含む。
基板の上に静電容量部が形成される工程を含み、前記静
電容量部は、第１および第２の導電層が所定パターンの
分離層で分割されて複数の単位静電容量部に区画され、
各前記単位静電容量部は、第１の電極層と、第２の電極
層と、該第１の電極層および該第２の電極層の間に配置
された誘電体層とを含む。
【００２０】そして、上述した第１の態様の前記単位静
電容量部を含む半導体装置の製造方法は、前記半導体基
板に不純物拡散層を所定パターンで形成することによ
り、第１の電極層が形成される工程、前記第１の電極層
上に例えば酸化シリコン層を形成することにより、誘電
体層が形成される工程、および前記誘電体層上に所定パ
ターンで導電性シリコン層を形成することにより、第２
の電極層が形成される工程、を含む。
電容量部を含む半導体装置の製造方法は、前記半導体基
板に不純物拡散層を所定パターンで形成することによ
り、第１の電極層が形成される工程、前記第１の電極層
上に例えば酸化シリコン層を形成することにより、誘電
体層が形成される工程、および前記誘電体層上に所定パ
ターンで導電性シリコン層を形成することにより、第２
の電極層が形成される工程、を含む。
【００２１】また、上述した第２の態様の前記単位静電
容量部を含む半導体装置の製造方法は、前記半導体基板
より上に所定パターンで金属層を形成することにより、
第１の電極層が形成される工程、前記第１の電極層上に
誘電体層が形成される工程、および前記誘電体層上に所
定パターンで金属層を形成することにより、第２の電極
層が形成される工程、を含む。
容量部を含む半導体装置の製造方法は、前記半導体基板
より上に所定パターンで金属層を形成することにより、
第１の電極層が形成される工程、前記第１の電極層上に
誘電体層が形成される工程、および前記誘電体層上に所
定パターンで金属層を形成することにより、第２の電極
層が形成される工程、を含む。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について詳細に説明する。
の実施の形態について詳細に説明する。
【００２３】（第１の実施の形態）図１は、第１の実施
の形態に係る半導体装置の要部を模式的に示す平面図で
あり、図２は、図１において符号１Ａで示す領域を拡大
して示す平面図であり、図３は、図２におけるＢ−Ｂ線
に沿った部分の断面図である。
の形態に係る半導体装置の要部を模式的に示す平面図で
あり、図２は、図１において符号１Ａで示す領域を拡大
して示す平面図であり、図３は、図２におけるＢ−Ｂ線
に沿った部分の断面図である。
【００２４】本実施の形態に係る半導体装置に含まれる
静電容量部１００は、図１に示すように、複数の単位静
電容量部２１に分割されている。そして、各単位静電容
量部２１は、絶縁層からなる分離層（以下、これを「分
離絶縁層」という）２０によって区画されている。この
例では、分離絶縁層２０は格子状に形成され、分離絶縁
層２０の各格子内には、単位静電容量部２１がそれぞれ
形成されている。単位静電容量部２１は、その平面形状
がほぼ正方形をなすように形成されている。各単位静電
容量部２１は、図２に拡大して示すように、接続部４１
により互いに並列に接続されている。
静電容量部１００は、図１に示すように、複数の単位静
電容量部２１に分割されている。そして、各単位静電容
量部２１は、絶縁層からなる分離層（以下、これを「分
離絶縁層」という）２０によって区画されている。この
例では、分離絶縁層２０は格子状に形成され、分離絶縁
層２０の各格子内には、単位静電容量部２１がそれぞれ
形成されている。単位静電容量部２１は、その平面形状
がほぼ正方形をなすように形成されている。各単位静電
容量部２１は、図２に拡大して示すように、接続部４１
により互いに並列に接続されている。
【００２５】単位静電容量部２１は、図２および図３に
示すように、第１の電極層１４と、第２の電極層１９
と、第１の電極層１４と第２の電極層１９との間に配置
された誘電体層１８とから構成されるキャパシタを含
む。図２においては、図３に示す層間絶縁層２２０より
上の層は図示されていない。
示すように、第１の電極層１４と、第２の電極層１９
と、第１の電極層１４と第２の電極層１９との間に配置
された誘電体層１８とから構成されるキャパシタを含
む。図２においては、図３に示す層間絶縁層２２０より
上の層は図示されていない。
【００２６】第１の電極層１４は、たとえば、Ｐ型のシ
リコン基板１０内のＮ型ウェル１２内に形成されたＮ型
の高濃度不純物拡散層から構成されている。誘電体層１
８は、不純物拡散層からなる第１の電極層１４上に形成
された酸化シリコン層から構成されている。そして、第
２の電極層１９は、誘電体層１８上に形成された導電性
ポリシリコン層によって構成されている。
リコン基板１０内のＮ型ウェル１２内に形成されたＮ型
の高濃度不純物拡散層から構成されている。誘電体層１
８は、不純物拡散層からなる第１の電極層１４上に形成
された酸化シリコン層から構成されている。そして、第
２の電極層１９は、誘電体層１８上に形成された導電性
ポリシリコン層によって構成されている。
【００２７】以下に、図３を参照しながら静電容量部１
００の断面構造について説明する。
００の断面構造について説明する。
【００２８】静電容量部１００は、さらに、第２の電極
層１９上に、第１の層間絶縁層２２０、第１の遮光層２
３０、第２の層間絶縁層２６０および第２の遮光層３１
０をこの順序で積層して構成される。そして、最上層に
は保護層（パッシベーション層）３４が形成されてい
る。第１および第２の遮光層２３０および３１０は、そ
の平面形状が第２の電極層１９とほぼ同じように形成さ
れている。
層１９上に、第１の層間絶縁層２２０、第１の遮光層２
３０、第２の層間絶縁層２６０および第２の遮光層３１
０をこの順序で積層して構成される。そして、最上層に
は保護層（パッシベーション層）３４が形成されてい
る。第１および第２の遮光層２３０および３１０は、そ
の平面形状が第２の電極層１９とほぼ同じように形成さ
れている。
【００２９】したがって、単位静電容量部２１の相互間
には、ＬＯＣＯＳ層１６、第１の層間絶縁層２２０、第
２の層間絶縁層２６０および保護層３４を構成する絶縁
層によって、シリコン基板１０の膜厚方向に延びる一体
的な分離絶縁層２０が形成されることになる。すなわ
ち、隣接する単位静電容量部２１は、酸化シリコン層か
らなる分離絶縁層２０によって区画されている。より具
体的には、隣接する単位静電容量部２１および２１は、
誘電体層１８と連続するＬＯＣＯＳ層１６の一部１６ａ
と、第２の電極層１９を覆うように形成された第１の層
間絶縁層２２０の一部２２０ａと、第１の遮光層２３０
を覆うように形成された第２の層間絶縁層２６０の一部
２６０ａと、第２の遮光層３１０を覆うように形成され
た保護層３４の一部３４ａと、によって構成される積層
部２０ａによって分離されている。
には、ＬＯＣＯＳ層１６、第１の層間絶縁層２２０、第
２の層間絶縁層２６０および保護層３４を構成する絶縁
層によって、シリコン基板１０の膜厚方向に延びる一体
的な分離絶縁層２０が形成されることになる。すなわ
ち、隣接する単位静電容量部２１は、酸化シリコン層か
らなる分離絶縁層２０によって区画されている。より具
体的には、隣接する単位静電容量部２１および２１は、
誘電体層１８と連続するＬＯＣＯＳ層１６の一部１６ａ
と、第２の電極層１９を覆うように形成された第１の層
間絶縁層２２０の一部２２０ａと、第１の遮光層２３０
を覆うように形成された第２の層間絶縁層２６０の一部
２６０ａと、第２の遮光層３１０を覆うように形成され
た保護層３４の一部３４ａと、によって構成される積層
部２０ａによって分離されている。
【００３０】さらに、各単位静電容量部２１は、図２に
示すように、接続部４１によって互いに並列に接続され
ている。すなわち、不純物拡散層からなる第１の電極層
１４は、相互に第１の接続部４１ａによって接続され、
導電性シリコン層からなる第２の電極層１９は、第２の
接続部４１ｂによって相互に接続されている。第１の接
続部４１ａは、第１の電極層（不純物拡散層）１４と連
続する不純物拡散層から構成され、第２の接続部４１ｂ
は、第２の電極層（ポリシリコン層）と連続するポリシ
リコン層から構成される。
示すように、接続部４１によって互いに並列に接続され
ている。すなわち、不純物拡散層からなる第１の電極層
１４は、相互に第１の接続部４１ａによって接続され、
導電性シリコン層からなる第２の電極層１９は、第２の
接続部４１ｂによって相互に接続されている。第１の接
続部４１ａは、第１の電極層（不純物拡散層）１４と連
続する不純物拡散層から構成され、第２の接続部４１ｂ
は、第２の電極層（ポリシリコン層）と連続するポリシ
リコン層から構成される。
【００３１】さらに、本実施の形態では、図３に示すよ
うに、第２の電極層１９より上に、少なくとも１層（本
実施の形態では２層）の遮光層を有することが望まし
い。遮光層２３０および３１０は、いずれもシリコン基
板１０内のＰＮ接合（例えば図３における、Ｐ型シリコ
ン基板１０とＮ型ウェル１２との接合部）において静電
容量を変動させるような光を反射する機能を有する。す
なわち、ＰＮ接合に光が照射されるとキャリアが発生し
て、リーク電流を生ずることがあるが、本実施の形態で
は、遮光層２３０，３１０を有することにより、このよ
うなリーク電流の発生を防止できる。遮光層２３０，３
１０としては、アルミニウム合金（例えばＡｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｃｕ）などの金属配線層を構成する金属層
を用いることができる。
うに、第２の電極層１９より上に、少なくとも１層（本
実施の形態では２層）の遮光層を有することが望まし
い。遮光層２３０および３１０は、いずれもシリコン基
板１０内のＰＮ接合（例えば図３における、Ｐ型シリコ
ン基板１０とＮ型ウェル１２との接合部）において静電
容量を変動させるような光を反射する機能を有する。す
なわち、ＰＮ接合に光が照射されるとキャリアが発生し
て、リーク電流を生ずることがあるが、本実施の形態で
は、遮光層２３０，３１０を有することにより、このよ
うなリーク電流の発生を防止できる。遮光層２３０，３
１０としては、アルミニウム合金（例えばＡｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｃｕ）などの金属配線層を構成する金属層
を用いることができる。
【００３２】本実施の形態に係る静電容量部１００は、
ＭＯＳトランジスタを含む半導体装置の製造プロセスを
用いて、ＭＯＳトランジスタなどの電子素子と同一基板
に作成することができる。
ＭＯＳトランジスタを含む半導体装置の製造プロセスを
用いて、ＭＯＳトランジスタなどの電子素子と同一基板
に作成することができる。
【００３３】すなわち、第１の電極層１４を構成する不
純物拡散層は、イオン注入を用いた公知の方法によって
不純物をウェル１２中に導入することによって形成する
ことができる。誘電体層１８を構成する酸化シリコン層
は、ＭＯＳトランジスタのゲート絶縁層と同じ工程で形
成することができる。したがって、この誘電体層１８
は、緻密で、膜厚が１０〜１００ｎｍの薄い層を構成す
ることができ、単位静電容量部２１の静電容量を大きく
することができる。また、第２の電極層１９は、ＭＯＳ
トランジスタのゲート電極と同じ工程で形成することが
できる。遮光層２３０および３１０は、ＭＯＳトランジ
スタを含む半導体装置のための第１および第２の金属配
線層と同じ工程で形成することができる。同様に、ＬＯ
ＣＯＳ層１６、層間絶縁層２２０，２６０および保護層
（パッシベーション層）３４も同様にＭＯＳトランジス
タなどの素子を含む公知の半導体製造プロセスを用いて
形成することができる。
純物拡散層は、イオン注入を用いた公知の方法によって
不純物をウェル１２中に導入することによって形成する
ことができる。誘電体層１８を構成する酸化シリコン層
は、ＭＯＳトランジスタのゲート絶縁層と同じ工程で形
成することができる。したがって、この誘電体層１８
は、緻密で、膜厚が１０〜１００ｎｍの薄い層を構成す
ることができ、単位静電容量部２１の静電容量を大きく
することができる。また、第２の電極層１９は、ＭＯＳ
トランジスタのゲート電極と同じ工程で形成することが
できる。遮光層２３０および３１０は、ＭＯＳトランジ
スタを含む半導体装置のための第１および第２の金属配
線層と同じ工程で形成することができる。同様に、ＬＯ
ＣＯＳ層１６、層間絶縁層２２０，２６０および保護層
（パッシベーション層）３４も同様にＭＯＳトランジス
タなどの素子を含む公知の半導体製造プロセスを用いて
形成することができる。
【００３４】静電容量部１００を構成する各層は、ＭＯ
Ｓトランジスタなどの他の電子素子のプロセスに応じ
て、その材質を変更できる。たとえば、ＬＯＣＯＳ層１
６の代わりに、トレンチ内に絶縁層が埋め込まれたＳＴ
Ｉ（Shallow Trench Isolation）構造を用い、アルミ
ニウム合金層の代わりに銅などの他の金属層を用いるこ
とができる。また、第１の電極層１４を構成する不純物
拡散層の導電型はＰ型であってもよい。
Ｓトランジスタなどの他の電子素子のプロセスに応じ
て、その材質を変更できる。たとえば、ＬＯＣＯＳ層１
６の代わりに、トレンチ内に絶縁層が埋め込まれたＳＴ
Ｉ（Shallow Trench Isolation）構造を用い、アルミ
ニウム合金層の代わりに銅などの他の金属層を用いるこ
とができる。また、第１の電極層１４を構成する不純物
拡散層の導電型はＰ型であってもよい。
【００３５】また、誘電体層１８は、酸化シリコン層に
限定されず、窒化シリコン層、酸化タンタル層などの誘
電体層であってもよい。
限定されず、窒化シリコン層、酸化タンタル層などの誘
電体層であってもよい。
【００３６】（作用，効果）第１の実施の形態において
は、以下のような作用，効果を有する。
は、以下のような作用，効果を有する。
【００３７】（ａ）静電容量部１００は、連続する分離
絶縁層２０によって所定のパターンで複数の単位静電容
量部２１に分割されている。そして、分離絶縁層２０
は、シリコン基板１０の膜厚方向に積層された複数の酸
化シリコン層、具体的にはＬＯＣＯＳ層１６，第１の層
間絶縁層２２，第２の層間絶縁層２６および保護層３４
によって構成されている。したがって、図１に示すよう
に、各単位静電容量部２１は、連続する酸化シリコン層
からなる分離絶縁層２０によって周囲を囲まれた構造を
有する。そして、分離絶縁層２０は、酸化シリコン層か
らなる、いわば固い層であるため、この分離絶縁層２０
によって静電容量部１００の機械的強度を大きくでき、
したがって単位静電容量部２１に作用する外力を緩和す
ることができる。
絶縁層２０によって所定のパターンで複数の単位静電容
量部２１に分割されている。そして、分離絶縁層２０
は、シリコン基板１０の膜厚方向に積層された複数の酸
化シリコン層、具体的にはＬＯＣＯＳ層１６，第１の層
間絶縁層２２，第２の層間絶縁層２６および保護層３４
によって構成されている。したがって、図１に示すよう
に、各単位静電容量部２１は、連続する酸化シリコン層
からなる分離絶縁層２０によって周囲を囲まれた構造を
有する。そして、分離絶縁層２０は、酸化シリコン層か
らなる、いわば固い層であるため、この分離絶縁層２０
によって静電容量部１００の機械的強度を大きくでき、
したがって単位静電容量部２１に作用する外力を緩和す
ることができる。
【００３８】このように、分離絶縁層２０によって静電
容量部１００の機械的強度を大きくすることができるの
で、本実施の形態に係る半導体装置は、たとえばＣＯ
Ｂ、ＣＯＧ、ＣＯＦ、ＴＡＢなどのベアチップで実装す
る場合に特に有用である。すなわち、これらの実装方法
では、半導体チップを圧着によってボードや基板に接合
するため、半導体チップに圧力が作用し、半導体チップ
内の素子がストレスを受ける。このようなストレスは、
特にアルミニウム合金などの金属層においてひずみなど
の問題を生じやすい。そして、このような問題は、素子
の面積が大きい程顕著になる。
容量部１００の機械的強度を大きくすることができるの
で、本実施の形態に係る半導体装置は、たとえばＣＯ
Ｂ、ＣＯＧ、ＣＯＦ、ＴＡＢなどのベアチップで実装す
る場合に特に有用である。すなわち、これらの実装方法
では、半導体チップを圧着によってボードや基板に接合
するため、半導体チップに圧力が作用し、半導体チップ
内の素子がストレスを受ける。このようなストレスは、
特にアルミニウム合金などの金属層においてひずみなど
の問題を生じやすい。そして、このような問題は、素子
の面積が大きい程顕著になる。
【００３９】しかし、本実施の形態の半導体装置によれ
ば、分離絶縁層２０によって単位静電容量部２１に加わ
るストレスが緩和されるので、静電容量部１００が大面
積であっても、ストレスによる単位静電容量部２１の破
損を確実に防止することができる。
ば、分離絶縁層２０によって単位静電容量部２１に加わ
るストレスが緩和されるので、静電容量部１００が大面
積であっても、ストレスによる単位静電容量部２１の破
損を確実に防止することができる。
【００４０】（ｂ）本実施の形態では、第１および第２
の遮光層２３０および３１０は、光を反射するので、静
電容量部１００がＰＮ接合を有していても光の影響を受
けにくく、安定した動作を長時間にわたって行うことが
できる。
の遮光層２３０および３１０は、光を反射するので、静
電容量部１００がＰＮ接合を有していても光の影響を受
けにくく、安定した動作を長時間にわたって行うことが
できる。
【００４１】すなわち、静電容量部がＰＮ接合部を有す
ると、このＰＮ接合部に光が入射するとキャリアが発生
することにより、静電容量部の容量が不安定になりやす
くなる。しかし、本実施の形態では、静電容量部１００
の第２の電極層１９より上に、金属層からなる遮光層２
３０および３１０を有し、外部からの光はこれらの遮光
層２３０，３１０で反射されてほとんどシリコン基板１
０の内部に到達しないので、上述のような問題を生じな
い。
ると、このＰＮ接合部に光が入射するとキャリアが発生
することにより、静電容量部の容量が不安定になりやす
くなる。しかし、本実施の形態では、静電容量部１００
の第２の電極層１９より上に、金属層からなる遮光層２
３０および３１０を有し、外部からの光はこれらの遮光
層２３０，３１０で反射されてほとんどシリコン基板１
０の内部に到達しないので、上述のような問題を生じな
い。
【００４２】（ｃ）本実施の形態の半導体装置は、単位
静電容量部２１を構成する誘電体層１８が、ＭＯＳトラ
ンジスタのゲート絶縁層と同じ熱酸化層によって形成さ
れるので、膜厚が小さくかつ緻密である。したがって、
この静電容量部１００は、キャパシタが大きく、かつ信
頼性が高い。
静電容量部２１を構成する誘電体層１８が、ＭＯＳトラ
ンジスタのゲート絶縁層と同じ熱酸化層によって形成さ
れるので、膜厚が小さくかつ緻密である。したがって、
この静電容量部１００は、キャパシタが大きく、かつ信
頼性が高い。
【００４３】（ｄ）本実施の形態の半導体装置は、静電
容量部１００が公知のＭＯＳトランジスタと共通する工
程で作成できるので、ロジック回路などの他の半導体装
置と同じシリコン基板に形成することができる。このよ
うに静電容量部１００と他の半導体装置とを同一基板に
搭載することで、本実施の形態の半導体装置は、実装コ
ストおよび占有スペースの縮小などの点で有利である。
容量部１００が公知のＭＯＳトランジスタと共通する工
程で作成できるので、ロジック回路などの他の半導体装
置と同じシリコン基板に形成することができる。このよ
うに静電容量部１００と他の半導体装置とを同一基板に
搭載することで、本実施の形態の半導体装置は、実装コ
ストおよび占有スペースの縮小などの点で有利である。
【００４４】また、本実施の形態の半導体装置は、ロジ
ック回路などの他の半導体装置と共通の工程で製造でき
るので、製造も容易である。
ック回路などの他の半導体装置と共通の工程で製造でき
るので、製造も容易である。
【００４５】（ｅ）さらに、単位静電容量部２１は、接
続部４１により互いに並列に接続されているので、容量
を大きくすることができる。
続部４１により互いに並列に接続されているので、容量
を大きくすることができる。
【００４６】（特性の評価）次に、本実施の形態に係る
半導体装置の特性試験の代表的な結果について述べる。
試験に用いたサンプルとしては、第１の電極層１４は、
リンイオンを1.3×１０13／ｃｍ2の注入量および１００
ｋｅＶの注入エネルギーで、イオン注入して形成された
Ｎ型の不純物拡散層、誘電体層１８は、熱酸化によって
形成された酸化シリコン層、および第２の電極層１９
は、膜厚が約４００ｎｍの導電性のポリシリコン層から
構成されたものを用いた。
半導体装置の特性試験の代表的な結果について述べる。
試験に用いたサンプルとしては、第１の電極層１４は、
リンイオンを1.3×１０13／ｃｍ2の注入量および１００
ｋｅＶの注入エネルギーで、イオン注入して形成された
Ｎ型の不純物拡散層、誘電体層１８は、熱酸化によって
形成された酸化シリコン層、および第２の電極層１９
は、膜厚が約４００ｎｍの導電性のポリシリコン層から
構成されたものを用いた。
【００４７】静電容量部（キャパシタ）に要求される基
本的な特性としては、静電容量、耐圧および信頼性など
がある。
本的な特性としては、静電容量、耐圧および信頼性など
がある。
【００４８】（ａ）静電容量 面積の異なる酸化シリコン層からなる誘電体層を有する
３種の静電容量部のサンプルを作成し、これらの静電容
量部の電極に高周波を印加し、インピーダンスを測定
し、この結果から静電容量を求めた。その結果を図２１
に示す。図２１は、誘電体層の面積と静電容量との関係
を示す。図２１において、符号ａで示すラインは誘電体
層の膜厚が１８ｎｍのサンプルの場合、符号ｂで示すラ
インは誘電体層の膜厚が３０ｎｍの場合の結果を示す。
３種の静電容量部のサンプルを作成し、これらの静電容
量部の電極に高周波を印加し、インピーダンスを測定
し、この結果から静電容量を求めた。その結果を図２１
に示す。図２１は、誘電体層の面積と静電容量との関係
を示す。図２１において、符号ａで示すラインは誘電体
層の膜厚が１８ｎｍのサンプルの場合、符号ｂで示すラ
インは誘電体層の膜厚が３０ｎｍの場合の結果を示す。
【００４９】図２１から、本実施の形態のサンプルで
は、誘電体層の面積に比例して静電容量が大きくなるこ
とが確認された。
は、誘電体層の面積に比例して静電容量が大きくなるこ
とが確認された。
【００５０】（ｂ）静電容量の温度依存性 サンプルの静電容量を複数の温度条件（２５℃，４０
℃，８０℃）で求めた。その結果、空乏状態（第１の電
極層の電圧が０Ｖ、第２の電極層の電圧が負の状態）と
蓄積状態（第１の電極層の電圧が０Ｖ、第２の電極層の
電圧が正の状態）とで静電容量の変化の程度が異なるこ
とがわかった。すなわち、空乏状態では、温度２５℃と
８０℃とでは、誘電体層の膜厚が１８ｎｍのときは最大
で約２０％、誘電体層の膜厚が３０ｎｍのときは最大で
約１０％の静電容量の差がみられた。これに対し、蓄積
状態では、温度２５℃と８０℃とでは、誘電体層の膜厚
が１８ｎｍおよび３０ｎｍのいずれの場合も、静電容量
の差は約0.1％であり、実質的に温度依存性がないこと
が確認された。
℃，８０℃）で求めた。その結果、空乏状態（第１の電
極層の電圧が０Ｖ、第２の電極層の電圧が負の状態）と
蓄積状態（第１の電極層の電圧が０Ｖ、第２の電極層の
電圧が正の状態）とで静電容量の変化の程度が異なるこ
とがわかった。すなわち、空乏状態では、温度２５℃と
８０℃とでは、誘電体層の膜厚が１８ｎｍのときは最大
で約２０％、誘電体層の膜厚が３０ｎｍのときは最大で
約１０％の静電容量の差がみられた。これに対し、蓄積
状態では、温度２５℃と８０℃とでは、誘電体層の膜厚
が１８ｎｍおよび３０ｎｍのいずれの場合も、静電容量
の差は約0.1％であり、実質的に温度依存性がないこと
が確認された。
【００５１】（ｃ）静電容量の周波数依存性 サンプルの静電容量を複数の周波数条件で求めた。この
試験で用いられたサンプルの誘電体層は、膜厚が１８ｎ
ｍである。その結果、蓄積状態では、実質的に周波数依
存性がないことが確認された。そのことを図２２に示
す。図２２は、横軸に周波数を、縦軸に静電容量を示
す。図２２から、本実施の形態のサンプルでは、蓄積状
態で、静電容量は２０Ｈｚ〜約１００ｋＨｚの範囲にわ
たってほとんど変化がなく、周波数によらず一定である
ことが確認された。
試験で用いられたサンプルの誘電体層は、膜厚が１８ｎ
ｍである。その結果、蓄積状態では、実質的に周波数依
存性がないことが確認された。そのことを図２２に示
す。図２２は、横軸に周波数を、縦軸に静電容量を示
す。図２２から、本実施の形態のサンプルでは、蓄積状
態で、静電容量は２０Ｈｚ〜約１００ｋＨｚの範囲にわ
たってほとんど変化がなく、周波数によらず一定である
ことが確認された。
【００５２】（ｄ）ＴＤＤＢ（Time Dependent Diele
ctric Breakdown） ＴＤＤＢは、誘電体層の初期的な不良ではなく、電圧を
加えた状態である時間経過後に発生する絶縁破壊を意味
する。この試験により誘電体層のある使用状態での寿命
が予想できる。この試験では、蓄積状態で複数の電圧を
印加して、誘電体層に0.1％の不良が発生するときの時
間（ＴＴＦ：Time To Failure）求めた。図２３にそ
の結果を示す。この実験例では、誘電体層の膜厚を約１
８ｎｍ、測定温度を７０℃に設定した。図２３は、横軸
にストレス電界を、縦軸に0.1％の不良が発生する時間
（ＴＴＦ）を示す。図２３から、本実施の形態の半導体
装置では、たとえば使用電界強度が３．３ＭＶ／ｃｍと
すると、少なくとも１０年間にわたって誘電体層の不良
率が0.1％未満であることが確認された。
ctric Breakdown） ＴＤＤＢは、誘電体層の初期的な不良ではなく、電圧を
加えた状態である時間経過後に発生する絶縁破壊を意味
する。この試験により誘電体層のある使用状態での寿命
が予想できる。この試験では、蓄積状態で複数の電圧を
印加して、誘電体層に0.1％の不良が発生するときの時
間（ＴＴＦ：Time To Failure）求めた。図２３にそ
の結果を示す。この実験例では、誘電体層の膜厚を約１
８ｎｍ、測定温度を７０℃に設定した。図２３は、横軸
にストレス電界を、縦軸に0.1％の不良が発生する時間
（ＴＴＦ）を示す。図２３から、本実施の形態の半導体
装置では、たとえば使用電界強度が３．３ＭＶ／ｃｍと
すると、少なくとも１０年間にわたって誘電体層の不良
率が0.1％未満であることが確認された。
【００５３】以上のように、これらの試験から、本実施
の形態の半導体装置によれば、十分な静電容量が得ら
れ、しかも温度依存性、周波数依存性、およびＴＤＤＢ
などの各種特性で良好な結果が得られることが確認され
た。
の形態の半導体装置によれば、十分な静電容量が得ら
れ、しかも温度依存性、周波数依存性、およびＴＤＤＢ
などの各種特性で良好な結果が得られることが確認され
た。
【００５４】（第２の実施の形態）図４は、第２の実施
の形態に係る半導体装置の要部を拡大して模式的に示す
平面図であり、図５は、図４におけるＣ−Ｃ線に沿った
部分の断面図である。図４は、第１の実施の形態の図２
に対応する。
の形態に係る半導体装置の要部を拡大して模式的に示す
平面図であり、図５は、図４におけるＣ−Ｃ線に沿った
部分の断面図である。図４は、第１の実施の形態の図２
に対応する。
【００５５】本実施の形態に係る半導体装置に含まれる
静電容量部２００は、第１の実施の形態と同様に、図１
に示すように、複数の単位静電容量部２１に分割されて
いる。そして、各単位静電容量部２１は、絶縁層からな
る分離層（以下、これを「分離絶縁層」という）２０に
よって区画されている。この例では、分離絶縁層２０は
格子状に形成され、分離絶縁層２０の各格子内には、単
位静電容量部２１がそれぞれ形成されている。単位静電
容量部２１は、その平面形状がほぼ正方形をなすように
形成されている。各単位静電容量部２１は、図４に示す
ように、接続部４１により互いに並列に接続されてい
る。
静電容量部２００は、第１の実施の形態と同様に、図１
に示すように、複数の単位静電容量部２１に分割されて
いる。そして、各単位静電容量部２１は、絶縁層からな
る分離層（以下、これを「分離絶縁層」という）２０に
よって区画されている。この例では、分離絶縁層２０は
格子状に形成され、分離絶縁層２０の各格子内には、単
位静電容量部２１がそれぞれ形成されている。単位静電
容量部２１は、その平面形状がほぼ正方形をなすように
形成されている。各単位静電容量部２１は、図４に示す
ように、接続部４１により互いに並列に接続されてい
る。
【００５６】単位静電容量部２１は、図４および図５に
示すように、第１の電極層２５と、第２の電極層３１
と、第１の電極層１４と第２の電極層１９との間に配置
された誘電体層２７とから構成されるキャパシタを有す
る。図４においては、図５に示す保護層（パッシベーシ
ョン層）３４は図示されていない。
示すように、第１の電極層２５と、第２の電極層３１
と、第１の電極層１４と第２の電極層１９との間に配置
された誘電体層２７とから構成されるキャパシタを有す
る。図４においては、図５に示す保護層（パッシベーシ
ョン層）３４は図示されていない。
【００５７】第１の電極層２５は、酸化シリコン層から
なる第１の層間絶縁層２２上に形成された導電層から構
成されている。誘電体層１８は、第１の電極層２５上に
形成された酸化シリコン層から構成されている。そし
て、第２の電極層３１は、誘電体層２７上に形成された
金属層によって構成されている。第１の電極層２５は、
チタン層（図示せず）、窒化チタン層（図示せず）、ア
ルミニウム合金などからなる金属層２３、および窒化チ
タン層２４から構成されている。チタン層および窒化チ
タン層は、アルミニウム合金からなる金属層２３に対す
る層間絶縁層２２からの物質の移動を防止するバリアの
役割を果たし、スパイク現象を防止することができる。
さらに金属層２３上の窒化チタン層２４は、フォトリソ
グラフィー工程での反射防止膜として機能する。このよ
うな積層構造は、第１の実施の形態の遮光層２３０，３
１０でもとりうる。
なる第１の層間絶縁層２２上に形成された導電層から構
成されている。誘電体層１８は、第１の電極層２５上に
形成された酸化シリコン層から構成されている。そし
て、第２の電極層３１は、誘電体層２７上に形成された
金属層によって構成されている。第１の電極層２５は、
チタン層（図示せず）、窒化チタン層（図示せず）、ア
ルミニウム合金などからなる金属層２３、および窒化チ
タン層２４から構成されている。チタン層および窒化チ
タン層は、アルミニウム合金からなる金属層２３に対す
る層間絶縁層２２からの物質の移動を防止するバリアの
役割を果たし、スパイク現象を防止することができる。
さらに金属層２３上の窒化チタン層２４は、フォトリソ
グラフィー工程での反射防止膜として機能する。このよ
うな積層構造は、第１の実施の形態の遮光層２３０，３
１０でもとりうる。
【００５８】以下に、図５を参照しながら静電容量部２
００の断面構造について説明する。
００の断面構造について説明する。
【００５９】静電容量部２００は、第１の層間絶縁層２
２上に、第１の電極層１９、第２の層間絶縁層２６、誘
電体層２７，第２の電極層３１および保護層３４が積層
して構成されている。
２上に、第１の電極層１９、第２の層間絶縁層２６、誘
電体層２７，第２の電極層３１および保護層３４が積層
して構成されている。
【００６０】したがって、単位静電容量部２１の相互間
には、少なくとも第２の層間絶縁層２６および保護層３
４を構成する絶縁層によって、シリコン基板（図示せ
ず）の膜厚方向に延びる一体的な分離絶縁層２０が形成
されることになる。すなわち、隣接する単位静電容量部
２１は、酸化シリコン層からなる分離絶縁層２０によっ
て区画されている。より具体的には、隣接する単位静電
容量部２１および２１は、誘電体層２７の下にある第２
の層間絶縁層２６の一部２６ａと、誘電体層２７の一部
２７ａと、第２の電極層３１を覆うように形成された保
護層３４の一部３４ａと、によって構成される積層部２
０ａによって分離されている。
には、少なくとも第２の層間絶縁層２６および保護層３
４を構成する絶縁層によって、シリコン基板（図示せ
ず）の膜厚方向に延びる一体的な分離絶縁層２０が形成
されることになる。すなわち、隣接する単位静電容量部
２１は、酸化シリコン層からなる分離絶縁層２０によっ
て区画されている。より具体的には、隣接する単位静電
容量部２１および２１は、誘電体層２７の下にある第２
の層間絶縁層２６の一部２６ａと、誘電体層２７の一部
２７ａと、第２の電極層３１を覆うように形成された保
護層３４の一部３４ａと、によって構成される積層部２
０ａによって分離されている。
【００６１】さらに、各単位静電容量部２１は、図４に
示すように、接続部４１によって互いに並列に接続され
ている。すなわち、第１の電極層２５は、相互に第１の
接続部４１ａによって接続され、第２の電極層３１は、
第２の接続部４１ｂによって相互に接続されている。第
１の接続部４１ａは、第１の電極層２５と連続する導電
層から構成され、第２の接続部４１ｂは、第２の電極層
３１と連続する導電層から構成される。
示すように、接続部４１によって互いに並列に接続され
ている。すなわち、第１の電極層２５は、相互に第１の
接続部４１ａによって接続され、第２の電極層３１は、
第２の接続部４１ｂによって相互に接続されている。第
１の接続部４１ａは、第１の電極層２５と連続する導電
層から構成され、第２の接続部４１ｂは、第２の電極層
３１と連続する導電層から構成される。
【００６２】第２の層間絶縁層２６には、第１の電極層
２５の上に位置する開口部が形成されている。この開口
部は層間絶縁層２６をエッチングすることにより形成さ
れたものであり、この開口部の形成方法は後述する。こ
の開口部の内側壁は、第１の電極層２５の上面に対して
垂直ではなく上方にいくにつれて径が大きくなるように
テーパーが設けられている。この開口部内および層間絶
縁層２６の上には、厚さ１０〜１００ｎｍ程度の誘電体
層２７が形成されている。この誘電体層２７は、具体的
には酸化シリコン層またはＯＮＯ層（酸化層と窒化層と
酸化層の積層からなる層）などである。
２５の上に位置する開口部が形成されている。この開口
部は層間絶縁層２６をエッチングすることにより形成さ
れたものであり、この開口部の形成方法は後述する。こ
の開口部の内側壁は、第１の電極層２５の上面に対して
垂直ではなく上方にいくにつれて径が大きくなるように
テーパーが設けられている。この開口部内および層間絶
縁層２６の上には、厚さ１０〜１００ｎｍ程度の誘電体
層２７が形成されている。この誘電体層２７は、具体的
には酸化シリコン層またはＯＮＯ層（酸化層と窒化層と
酸化層の積層からなる層）などである。
【００６３】本実施の形態に係る静電容量部２００は、
第１の実施の形態と同様に、ＭＯＳトランジスタを含む
半導体装置の製造プロセスを用いて、ＭＯＳトランジス
タなどの電子素子と同一基板に作成することができる。
すなわち、第１の電極層２５および第２の電極層３１を
構成する導電層は、ＭＯＳトランジスタを含む半導体装
置の金属配線層と同じ工程で形成することができる。そ
して、第１および第２の電極層は、上下に隣り合う２層
の金属配線層であればよく、好ましくは最上層の金属配
線層とその下の金属配線層とによって構成される。同様
に、層間絶縁層２２，２６および保護層（パッシベーシ
ョン層）３４も同様にＭＯＳトランジスタなどの素子を
含む半導体製造プロセスを用いて形成することができ
る。
第１の実施の形態と同様に、ＭＯＳトランジスタを含む
半導体装置の製造プロセスを用いて、ＭＯＳトランジス
タなどの電子素子と同一基板に作成することができる。
すなわち、第１の電極層２５および第２の電極層３１を
構成する導電層は、ＭＯＳトランジスタを含む半導体装
置の金属配線層と同じ工程で形成することができる。そ
して、第１および第２の電極層は、上下に隣り合う２層
の金属配線層であればよく、好ましくは最上層の金属配
線層とその下の金属配線層とによって構成される。同様
に、層間絶縁層２２，２６および保護層（パッシベーシ
ョン層）３４も同様にＭＯＳトランジスタなどの素子を
含む半導体製造プロセスを用いて形成することができ
る。
【００６４】そして、静電容量部２００を構成する各層
は、ＭＯＳトランジスタなどの他の電子素子のプロセス
に応じて、その材質を変更できる。たとえば、アルミニ
ウム合金層の代わりに銅などの他の金属層を用いること
ができる。
は、ＭＯＳトランジスタなどの他の電子素子のプロセス
に応じて、その材質を変更できる。たとえば、アルミニ
ウム合金層の代わりに銅などの他の金属層を用いること
ができる。
【００６５】（製造方法）図６〜図２０は、第２の実施
の形態による半導体装置の製造方法を模式的に示す断面
図である。
の形態による半導体装置の製造方法を模式的に示す断面
図である。
【００６６】まず、図６に示すように、層間絶縁層２２
上に厚さ５〜５０ｎｍ程度のチタン層（図示せず）を形
成し、このチタン層上に厚さ１０〜２００ｎｍ程度の窒
化チタン層（図示せず）を形成する。この後、この窒化
チタン層上に厚さ１００〜１０００ｎｍ程度のアルミニ
ウムを主体とする導電層、たとえばＡｌ−Ｃｕ合金層ま
たはＡｌ−Ｓｉ−Ｃｕ合金層２３をスパッタにより形成
する。次に、この導電層２３上に厚さ１０〜１００ｎｍ
程度の窒化チタン層２４を形成した後、窒化チタン層２
４，導電層２３、窒化チタン層およびチタン層をパター
ニングすることにより、層間絶縁層２２上に第１の電極
層２５を形成する。次に、第１の電極層２５および層間
絶縁層２２の上にＣＶＤ法により厚さ１００〜１０００
ｎｍ程度のＴＥＯＳ層などの酸化シリコン層からなる層
間絶縁層２６を形成する。
上に厚さ５〜５０ｎｍ程度のチタン層（図示せず）を形
成し、このチタン層上に厚さ１０〜２００ｎｍ程度の窒
化チタン層（図示せず）を形成する。この後、この窒化
チタン層上に厚さ１００〜１０００ｎｍ程度のアルミニ
ウムを主体とする導電層、たとえばＡｌ−Ｃｕ合金層ま
たはＡｌ−Ｓｉ−Ｃｕ合金層２３をスパッタにより形成
する。次に、この導電層２３上に厚さ１０〜１００ｎｍ
程度の窒化チタン層２４を形成した後、窒化チタン層２
４，導電層２３、窒化チタン層およびチタン層をパター
ニングすることにより、層間絶縁層２２上に第１の電極
層２５を形成する。次に、第１の電極層２５および層間
絶縁層２２の上にＣＶＤ法により厚さ１００〜１０００
ｎｍ程度のＴＥＯＳ層などの酸化シリコン層からなる層
間絶縁層２６を形成する。
【００６７】この後、図７に示すように、層間絶縁層２
６上にｉ線レジスト層３５を形成し、このｉ線レジスト
層３５を露光、現像することにより、第１の電極層２５
の上方に位置する開口部３５ａを形成する。
６上にｉ線レジスト層３５を形成し、このｉ線レジスト
層３５を露光、現像することにより、第１の電極層２５
の上方に位置する開口部３５ａを形成する。
【００６８】次に、図８に示すように、ｉ線レジスト層
３５をマスクとして層間絶縁層２６をウェットエッチン
グすることにより、該層間絶縁層２６に第１の電極層２
５上に位置する開口部２６ａを形成する。このエッチン
グの際には以下の組成比のエッチング液を用いることが
望ましい。
３５をマスクとして層間絶縁層２６をウェットエッチン
グすることにより、該層間絶縁層２６に第１の電極層２
５上に位置する開口部２６ａを形成する。このエッチン
グの際には以下の組成比のエッチング液を用いることが
望ましい。
【００６９】（５０％のＨＦ）：（４０％のＮＨ
4Ｆ）：ＣＨ3ＣＯＨ＝２：２０：１０ 上記のようにｉ線レジスト層３５をマスクとして上記の
エッチング液により層間絶縁層２６をエッチングする
と、そのエッチング面（開口部２６ａの内側壁）にはテ
ーパーが形成される。ｉ線レジスト層３５は層間絶縁層
（ＳｉＯ2層）２６との密着性が良いので、開口部２６
ａに形成されるテーパーの角度も適度なものとなる。具
体的には、第１の電極層２５の上面と開口部２６ａの内
側面との角度が３０゜〜６０゜程度となる。
4Ｆ）：ＣＨ3ＣＯＨ＝２：２０：１０ 上記のようにｉ線レジスト層３５をマスクとして上記の
エッチング液により層間絶縁層２６をエッチングする
と、そのエッチング面（開口部２６ａの内側壁）にはテ
ーパーが形成される。ｉ線レジスト層３５は層間絶縁層
（ＳｉＯ2層）２６との密着性が良いので、開口部２６
ａに形成されるテーパーの角度も適度なものとなる。具
体的には、第１の電極層２５の上面と開口部２６ａの内
側面との角度が３０゜〜６０゜程度となる。
【００７０】この後、図９に示すように、開口部２６ａ
内および層間絶縁層２６の上に、ＣＶＤ法により厚さ８
０〜１２０ｎｍ程度のＳｉＯ2からなる誘電体層２７を
形成する。
内および層間絶縁層２６の上に、ＣＶＤ法により厚さ８
０〜１２０ｎｍ程度のＳｉＯ2からなる誘電体層２７を
形成する。
【００７１】次に、図１０に示すように、この誘電体層
２７の上に、レジスト層３７を塗布し、露光、現像する
ことにより、レジスト層３７には第１の電極層２５の上
方に位置する開口部３７ａが形成される。
２７の上に、レジスト層３７を塗布し、露光、現像する
ことにより、レジスト層３７には第１の電極層２５の上
方に位置する開口部３７ａが形成される。
【００７２】この後、図１１に示すように、このレジス
ト層３７をマスクとして誘電体層２７および層間絶縁層
２６をエッチングすることにより、第１の電極層２５上
に位置する開口部２７ａを形成する。次に、レジスト層
３７をエッチング除去する。
ト層３７をマスクとして誘電体層２７および層間絶縁層
２６をエッチングすることにより、第１の電極層２５上
に位置する開口部２７ａを形成する。次に、レジスト層
３７をエッチング除去する。
【００７３】次に、図１０に示すように、この開口部２
７ａ内および誘電体層２７上に、厚さ１００〜１０００
ｎｍ程度のＡｌ−Ｓｉ−Ｃｕ合金層またはＡｌ−Ｃｕ合
金層からなる導電層３０をスパッタにより堆積する。
７ａ内および誘電体層２７上に、厚さ１００〜１０００
ｎｍ程度のＡｌ−Ｓｉ−Ｃｕ合金層またはＡｌ−Ｃｕ合
金層からなる導電層３０をスパッタにより堆積する。
【００７４】この後、図１３に示すように、この導電層
３０の上にレジスト層３９を形成し、このレジスト層３
９を露光、現像する。
３０の上にレジスト層３９を形成し、このレジスト層３
９を露光、現像する。
【００７５】次に、図１４に示すように、レジスト層３
９をマスクとして導電層３０をエッチングすることによ
り、第１の電極層２５上には誘電体層２７を介して第２
の電極層３１が形成され、さらに第１の電極層２５と電
気的に接続された取出し電極３２が形成される。
９をマスクとして導電層３０をエッチングすることによ
り、第１の電極層２５上には誘電体層２７を介して第２
の電極層３１が形成され、さらに第１の電極層２５と電
気的に接続された取出し電極３２が形成される。
【００７６】この後、図１５に示すように、第２の電極
層３１および取出し電極３２を含むウェハの上面にＣＶ
Ｄ法により酸化シリコン層４５を堆積する。次に、図１
６に示すように、この酸化シリコン層４５の上にレジス
ト層４７を塗布し、このレジスト層４７を露光、現像す
る。
層３１および取出し電極３２を含むウェハの上面にＣＶ
Ｄ法により酸化シリコン層４５を堆積する。次に、図１
６に示すように、この酸化シリコン層４５の上にレジス
ト層４７を塗布し、このレジスト層４７を露光、現像す
る。
【００７７】この後、図１７に示すように、このレジス
ト層４７をマスクとして酸化シリコン層４５をエッチン
グすることにより、該酸化シリコン層４５には、第２の
電極層３１上に位置する開口部４５ａおよび取出し電極
３２上に位置する開口部４５ｂが形成される。次に、上
記レジスト層４７はエッチング除去される。
ト層４７をマスクとして酸化シリコン層４５をエッチン
グすることにより、該酸化シリコン層４５には、第２の
電極層３１上に位置する開口部４５ａおよび取出し電極
３２上に位置する開口部４５ｂが形成される。次に、上
記レジスト層４７はエッチング除去される。
【００７８】次に、図１８に示すように、開口部４５
ａ，４５ｂ内および酸化シリコン層４５上に窒化シリコ
ン層４９をＣＶＤ法により堆積する。次に、図１９に示
すように、窒化シリコン層４９上にレジスト層５１を塗
布し、このレジスト層５１を露光、現像する。
ａ，４５ｂ内および酸化シリコン層４５上に窒化シリコ
ン層４９をＣＶＤ法により堆積する。次に、図１９に示
すように、窒化シリコン層４９上にレジスト層５１を塗
布し、このレジスト層５１を露光、現像する。
【００７９】この後、図２０に示すように、このレジス
ト層５１をマスクとして窒化シリコン層４９をエッチン
グすることにより、該窒化シリコン層４９には、第２の
電極層３１上に形成された開口部４５ａを含む位置に第
２の電極層３１のための取出し用開口部４９ａが形成さ
れ、かつ取出し電極３２上に形成された開口部４５ｂを
含む位置に第１の電極層２５のための取出し用開口部４
９ｂが形成される。次に、上記レジスト層５１はエッチ
ング除去される。
ト層５１をマスクとして窒化シリコン層４９をエッチン
グすることにより、該窒化シリコン層４９には、第２の
電極層３１上に形成された開口部４５ａを含む位置に第
２の電極層３１のための取出し用開口部４９ａが形成さ
れ、かつ取出し電極３２上に形成された開口部４５ｂを
含む位置に第１の電極層２５のための取出し用開口部４
９ｂが形成される。次に、上記レジスト層５１はエッチ
ング除去される。
【００８０】本実施の形態では、ｉ線レジスト層３５を
マスクとして層間絶縁層２６をウェットエッチングする
ことにより開口部２６ａを形成しているが、この代わり
に、ｉ線レジスト層３５をマスクとして層間絶縁層２６
をウェットエッチングした後、選択比の大きいドライエ
ッチングをすることにより開口部２６ａを形成すること
も可能であり、さらにレジスト層をマスクとして層間絶
縁層２６を選択比の大きいドライエッチングをすること
により開口部２６ａを形成することも可能である。
マスクとして層間絶縁層２６をウェットエッチングする
ことにより開口部２６ａを形成しているが、この代わり
に、ｉ線レジスト層３５をマスクとして層間絶縁層２６
をウェットエッチングした後、選択比の大きいドライエ
ッチングをすることにより開口部２６ａを形成すること
も可能であり、さらにレジスト層をマスクとして層間絶
縁層２６を選択比の大きいドライエッチングをすること
により開口部２６ａを形成することも可能である。
【００８１】（作用，効果）第２の実施の形態において
は、以下のような作用，効果を有する。
は、以下のような作用，効果を有する。
【００８２】（ａ）第１の実施の形態と同様に、静電容
量部２００は、連続する分離絶縁層２０によって所定の
パターンで複数の単位静電容量部２１に分割されてい
る。そして、分離絶縁層２０は、シリコン基板の膜厚方
向に積層された複数の酸化シリコン層、具体的には第２
の層間絶縁層２６、誘電体層２７および保護層３４によ
って構成されている。したがって、図１に示すように、
各単位静電容量部２１は、連続する酸化シリコン層から
なる分離絶縁層２０によって周囲を囲まれた構造を有す
る。分離絶縁層２０は、酸化シリコン層からなる、いわ
ば固い層であるため、この分離絶縁層２０によって静電
容量部２００の機械的強度を大きくでき、単位静電容量
部２１に作用する外力を緩和することができる。
量部２００は、連続する分離絶縁層２０によって所定の
パターンで複数の単位静電容量部２１に分割されてい
る。そして、分離絶縁層２０は、シリコン基板の膜厚方
向に積層された複数の酸化シリコン層、具体的には第２
の層間絶縁層２６、誘電体層２７および保護層３４によ
って構成されている。したがって、図１に示すように、
各単位静電容量部２１は、連続する酸化シリコン層から
なる分離絶縁層２０によって周囲を囲まれた構造を有す
る。分離絶縁層２０は、酸化シリコン層からなる、いわ
ば固い層であるため、この分離絶縁層２０によって静電
容量部２００の機械的強度を大きくでき、単位静電容量
部２１に作用する外力を緩和することができる。
【００８３】このように、分離絶縁層２０によって静電
容量部２００の機械的強度を大きくすることができるの
で、本実施の形態に係る半導体装置は、たとえばＣＯ
Ｂ、ＣＯＧ、ＣＯＦ、ＴＡＢなどのベアチップで実装す
る場合に特に有用である。すなわち、これらの実装方法
では、半導体チップを圧着によってボードや基板に接合
するため、半導体チップに圧力が作用し、半導体チップ
内の素子がストレスを受ける。このようなストレスは、
特にアルミニウム合金などの金属層（第１および第２の
電極層２５，３１）においてひずみなどの問題を生じや
すい。そして、このような問題は、素子の面積が大きい
程顕著になる。
容量部２００の機械的強度を大きくすることができるの
で、本実施の形態に係る半導体装置は、たとえばＣＯ
Ｂ、ＣＯＧ、ＣＯＦ、ＴＡＢなどのベアチップで実装す
る場合に特に有用である。すなわち、これらの実装方法
では、半導体チップを圧着によってボードや基板に接合
するため、半導体チップに圧力が作用し、半導体チップ
内の素子がストレスを受ける。このようなストレスは、
特にアルミニウム合金などの金属層（第１および第２の
電極層２５，３１）においてひずみなどの問題を生じや
すい。そして、このような問題は、素子の面積が大きい
程顕著になる。
【００８４】しかし、本実施の形態の半導体装置によれ
ば、分離絶縁層２０によって単位静電容量部２１に加わ
るストレスが緩和されるので、静電容量部２００が大面
積であっても、ストレスによる単位静電容量部２１の破
損を確実に防止することができる。
ば、分離絶縁層２０によって単位静電容量部２１に加わ
るストレスが緩和されるので、静電容量部２００が大面
積であっても、ストレスによる単位静電容量部２１の破
損を確実に防止することができる。
【００８５】（ｂ）本実施の形態による半導体装置によ
れば、第１の電極層２５と第２の電極層３１との間にあ
る層間絶縁層２６の開口部にテーパーを設けているた
め、この開口部内に誘電体層２７を形成する際、ステッ
プカバレージが悪くなるのを抑制することができる。し
たがって、層間絶縁層２６の開口部内における第２の電
極層３１と第１の電極層２５の短絡を確実に防止するこ
とができる。
れば、第１の電極層２５と第２の電極層３１との間にあ
る層間絶縁層２６の開口部にテーパーを設けているた
め、この開口部内に誘電体層２７を形成する際、ステッ
プカバレージが悪くなるのを抑制することができる。し
たがって、層間絶縁層２６の開口部内における第２の電
極層３１と第１の電極層２５の短絡を確実に防止するこ
とができる。
【００８６】（ｃ）また、本実施の形態では、層間絶縁
層２６をエッチングすることにより該層間絶縁層２６に
開口部を形成する際、窒化チタン層２４をエッチングせ
ずに残している。このため、第１の電極層２５の表面を
凹凸の少ない平坦なものとすることができ、それによ
り、第１の電極層の表面においてピンホール等の欠陥を
減らすことができ、誘電体層２７の膜質を向上させるこ
とができる。その結果、信頼性の高い静電容量部を形成
することができる。
層２６をエッチングすることにより該層間絶縁層２６に
開口部を形成する際、窒化チタン層２４をエッチングせ
ずに残している。このため、第１の電極層２５の表面を
凹凸の少ない平坦なものとすることができ、それによ
り、第１の電極層の表面においてピンホール等の欠陥を
減らすことができ、誘電体層２７の膜質を向上させるこ
とができる。その結果、信頼性の高い静電容量部を形成
することができる。
【００８７】つまり、上記開口部を形成する際に窒化チ
タン層２４をもエッチング除去すると、スパッタにより
形成したアルミニウム合金層２３の表面にもともと存在
する凹凸が更に顕著になる。この凹凸が誘電体層の膜質
に影響を与え、誘電体層の欠陥数を増大させ、誘電体層
の膜厚のバラツキなどが生じ、その結果、半導体装置の
製造において歩留まりが低下し、信頼性が低下するとい
う問題が生じやすい。しかし、本実施の形態では、上記
構造を有することにより、これらの問題を解決すること
ができる。また、この構造により、短期的に発見される
不良を低減できるだけではなく、長期的時間内で発生す
る不良（信頼性の試験で発見される不良）をも低減する
ことができる。
タン層２４をもエッチング除去すると、スパッタにより
形成したアルミニウム合金層２３の表面にもともと存在
する凹凸が更に顕著になる。この凹凸が誘電体層の膜質
に影響を与え、誘電体層の欠陥数を増大させ、誘電体層
の膜厚のバラツキなどが生じ、その結果、半導体装置の
製造において歩留まりが低下し、信頼性が低下するとい
う問題が生じやすい。しかし、本実施の形態では、上記
構造を有することにより、これらの問題を解決すること
ができる。また、この構造により、短期的に発見される
不良を低減できるだけではなく、長期的時間内で発生す
る不良（信頼性の試験で発見される不良）をも低減する
ことができる。
【００８８】（ｄ）本実施の形態の半導体装置は、第１
の実施の形態と同様に、静電容量部２００が公知のＭＯ
Ｓトランジスタと共通する工程で作成できるので、ロジ
ック回路などの他の半導体装置と同じシリコン基板に形
成することができる。このように静電容量部２００と他
の半導体装置とを同一基板に搭載することで、本実施の
形態の半導体装置は、実装コストおよび占有スペースの
縮小などの点で有利である。
の実施の形態と同様に、静電容量部２００が公知のＭＯ
Ｓトランジスタと共通する工程で作成できるので、ロジ
ック回路などの他の半導体装置と同じシリコン基板に形
成することができる。このように静電容量部２００と他
の半導体装置とを同一基板に搭載することで、本実施の
形態の半導体装置は、実装コストおよび占有スペースの
縮小などの点で有利である。
【００８９】また、本実施の形態の半導体装置は、ロジ
ックなどの他の半導体装置と共通の工程で製造できるの
で、製造も容易である。
ックなどの他の半導体装置と共通の工程で製造できるの
で、製造も容易である。
【００９０】以上、本発明の好適な実施の形態について
述べたが、本発明はこれらに限定されず、発明の要旨の
範囲内で各種の態様を取りうる。
述べたが、本発明はこれらに限定されず、発明の要旨の
範囲内で各種の態様を取りうる。
【００９１】たとえば、上記実施の形態では、分離絶縁
層は、連続した格子状の平面パターンを有したが、これ
に限定されず、他の平面パターン、たとえば、単位静電
容量部の平面パターンが正方形以外の矩形や正六角形と
なるような平面パターンを有していてもよい。
層は、連続した格子状の平面パターンを有したが、これ
に限定されず、他の平面パターン、たとえば、単位静電
容量部の平面パターンが正方形以外の矩形や正六角形と
なるような平面パターンを有していてもよい。
【００９２】また、上記実施の形態では、分離絶縁層は
連続して形成されたが、単位静電容量部の機械的強度を
確保できればよく、分離絶縁層は連続していなくともよ
い。
連続して形成されたが、単位静電容量部の機械的強度を
確保できればよく、分離絶縁層は連続していなくともよ
い。
【図１】本発明の第１の実施の形態に係るＭＯＳ型の静
電容量部を含む半導体装置を模式的に示す平面図であ
る。
電容量部を含む半導体装置を模式的に示す平面図であ
る。
【図２】図１に示す領域１Ａを拡大した平面図であり、
単位静電容量部を互いに接続している状態を示す平面図
である。
単位静電容量部を互いに接続している状態を示す平面図
である。
【図３】図２に示すＢ−Ｂ線に沿った断面図である。
【図４】本発明の第２の実施の形態に係るＭＩＭ型の静
電容量部を含む半導体装置を模式的に示す平面図であ
る。
電容量部を含む半導体装置を模式的に示す平面図であ
る。
【図５】図４に示すＣ−Ｃ線に沿った断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置の
製造方法示す模式的に示す断面図である。
製造方法示す模式的に示す断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の
製造方法示すものであり、図６の次の工程を示す断面図
である。
製造方法示すものであり、図６の次の工程を示す断面図
である。
【図８】本発明の第２の実施の形態に係る半導体装置の
製造方法示すものであり、図７の次の工程を示す断面図
である。
製造方法示すものであり、図７の次の工程を示す断面図
である。
【図９】本発明の第２の実施の形態に係る半導体装置の
製造方法示すものであり、図８の次の工程を示す断面図
である。
製造方法示すものであり、図８の次の工程を示す断面図
である。
【図１０】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図９の次の工程を示す断面
図である。
の製造方法示すものであり、図９の次の工程を示す断面
図である。
【図１１】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１０の次の工程を示す断
面図である。
の製造方法示すものであり、図１０の次の工程を示す断
面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１１の次の工程を示す断
面図である。
の製造方法示すものであり、図１１の次の工程を示す断
面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１２の次の工程を示す断
面図である。
の製造方法示すものであり、図１２の次の工程を示す断
面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１３の次の工程を示す断
面図である。
の製造方法示すものであり、図１３の次の工程を示す断
面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１４の次の工程を示す断
面図である。
の製造方法示すものであり、図１４の次の工程を示す断
面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１５の次の工程を示す断
面図である。
の製造方法示すものであり、図１５の次の工程を示す断
面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１６の次の工程を示す断
面図である。
の製造方法示すものであり、図１６の次の工程を示す断
面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１７の次の工程を示す断
面図である。
の製造方法示すものであり、図１７の次の工程を示す断
面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１８の次の工程を示す断
面図である。
の製造方法示すものであり、図１８の次の工程を示す断
面図である。
【図２０】本発明の第２の実施の形態に係る半導体装置
の製造方法示すものであり、図１９の次の工程を示す断
面図である。
の製造方法示すものであり、図１９の次の工程を示す断
面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置
について行った、静電容量の試験結果を示す図である。
について行った、静電容量の試験結果を示す図である。
【図２２】本発明の第１の実施の形態に係る半導体装置
について行った、静電容量と周波数の関係に関する試験
結果を示す図である。
について行った、静電容量と周波数の関係に関する試験
結果を示す図である。
【図２３】本発明の第１の実施の形態に係る半導体装置
について行った、電界強度と0.1％の不良率が発生する
時間の関係に関する試験結果を示す図である。
について行った、電界強度と0.1％の不良率が発生する
時間の関係に関する試験結果を示す図である。
１０ シリコン基板 １２ Ｎ型のウェル １４ 第１の電極層（Ｎ+型不純物拡散層） １６ 素子分離領域 １８ 誘電体層（ゲート絶縁層） １９ 第２の電極層（ゲート電極層） ２０ 分離絶縁層 ２１ 単位静電容量部 ２２ 層間絶縁層 ２３ 金属層 ２４ 窒化チタン層 ２５ 第１の電極層 ２６ 層間絶縁層 ２６ａ 開口部 ２７ 誘電体層 ３１ 第２の電極層 ３４ 保護層 ４１ 接続部 １００，２００ 静電容量部 ２２０，２６０ 層間絶縁層 ２３０，３１０ 遮光層
Claims (23)
- 【請求項１】 半導体基板の上に静電容量部が形成さ
れ、 前記静電容量部は、複数の単位静電容量部に分割され、
該単位静電容量部の相互は分離層によって区画され、 各前記単位静電容量部は、第１の電極層と、第２の電極
層と、該第１の電極層および該第２の電極層の間に配置
された誘電体層とを含む、半導体装置。 - 【請求項２】 請求項１において、 前記単位静電容量部は、 前記半導体基板に形成された、不純物拡散層からなる第
１の電極層と、 前記第１の電極層上に形成された誘電体層と、 前記誘電体層上に形成された、導電性シリコン層からな
る第２の電極層と、を含む、半導体装置。 - 【請求項３】 請求項２において、 前記誘電体層は、ＭＯＳトランジスタのゲート絶縁層と
同じ工程で形成される酸化シリコン層からなり、かつ、 前記第２の電極層は、ＭＯＳトランジスタのゲート電極
と同じ工程で形成される導電性シリコン層からなる、半
導体装置。 - 【請求項４】 請求項２または３において、 前記単位静電容量部を区画するための分離層は、少なく
とも素子分離領域と同じ工程で形成される酸化シリコン
層を含む、半導体装置。 - 【請求項５】 請求項２〜４のいずれかにおいて、 さらに、前記第２の電極層より上に、少なくとも１層の
遮光層が形成された、半導体装置。 - 【請求項６】 請求項５において、 前記遮光層は、金属配線層と同じ工程で形成される金属
層からなる、半導体装置。 - 【請求項７】 請求項１において、 前記単位静電容量部は、 前記半導体基板より上に形成された、金属層からなる第
１の電極層と、 前記第１の電極層上に形成された誘電体層と、 前記誘電体層上に形成された、金属層からなる第２の電
極層と、を含む、半導体装置。 - 【請求項８】 請求項７において、 前記第１の電極層は、第１の金属配線層と同じ工程で形
成される金属層からなり、かつ、 前記第２の電極層は、第２の金属配線層と同じ工程で形
成される金属層からなる、半導体装置。 - 【請求項９】 請求項７または８において、 前記単位静電容量部を区画するための分離層は、少なく
とも前記第１の電極層と前記第２の電極層との間に形成
された層間絶縁層を含む、半導体装置。 - 【請求項１０】 請求項７〜９のいずれかにおいて、 前記誘電体層は、前記第１の電極層上の層間絶縁層に形
成された開口部の表面に沿って配置され、前記開口部
は、その側面が前記第２の電極層に向かうにつれて径の
大きくなるテーパ状に形成された、半導体装置。 - 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記単位静電容量部は、それぞれ並列に接続された、半
導体装置。 - 【請求項１２】 請求項１〜１１のいずれかに記載の静
電容量部と、少なくともＭＯＳトランジスタを含む他の
回路素子とが、前記半導体基板上に搭載された、半導体
装置。 - 【請求項１３】 半導体基板の上に静電容量部が形成さ
れる工程を含み、 前記静電容量部は、第１および第２の導電層が所定パタ
ーンの分離層で分割されて複数の単位静電容量部に区画
され、各前記単位静電容量部は、第１の電極層と、第２
の電極層と、該第１の電極層および該第２の電極層の間
に配置された誘電体層とを含む、半導体装置の製造方
法。 - 【請求項１４】 請求項１３において、 前記単位静電容量部は、第１の電極層、誘電体層および
第２の電極層を含み、 前記半導体基板に不純物拡散層を所定パターンで形成す
ることにより、第１の電極層が形成され、 前記第１の電極層上に誘電体層が形成され、 前記誘電体層上に所定パターンで導電性シリコン層を形
成することにより、第２の電極層が形成される、半導体
装置の製造方法。 - 【請求項１５】 請求項１４において、 前記誘電体層は、ＭＯＳトランジスタのゲート絶縁層と
同じ工程で形成される酸化シリコン層からなり、かつ、 前記第２の電極層は、ＭＯＳトランジスタのゲート電極
と同じ工程で形成される導電性シリコン層からなる、半
導体装置の製造方法。 - 【請求項１６】 請求項１４または１５において、 前記単位静電容量部を区画するための分離層は、少なく
とも素子分離領域と同じ工程で形成される酸化シリコン
層を含む、半導体装置の製造方法。 - 【請求項１７】 請求項１４〜１６のいずれかにおい
て、 さらに、前記第２の電極層より上に、少なくとも１層の
遮光層が形成される、半導体装置の製造方法。 - 【請求項１８】 請求項１７において、 前記遮光層は、金属配線層と同じ工程で形成される金属
層からなる、半導体装置の製造方法。 - 【請求項１９】 請求項１３において、 前記単位静電容量部は、第１の電極層、誘電体層および
第２の電極層を含み、 前記半導体基板より上に所定パターンで金属層を形成す
ることにより、第１の電極層が形成され、 前記第１の電極層上に誘電体層が形成され、 前記誘電体層上に所定パターンで金属層を形成すること
により、第２の電極層が形成される、半導体装置の製造
方法。 - 【請求項２０】 請求項１９において、 前記第１の電極層は、第１の金属配線層と同じ工程で形
成される金属層からなり、かつ、 前記第２の電極層は、第２の金属配線層と同じ工程で形
成される金属層からなる、半導体装置の製造方法。 - 【請求項２１】 請求項１９または２０において、 前記単位静電容量部を区画するための分離層は、少なく
とも前記第１の電極層と前記第２の電極層との間に形成
された層間絶縁層を含む、半導体装置の製造方法。 - 【請求項２２】 請求項１９〜２１のいずれかにおい
て、 前記誘電体層は、前記第１の電極層上の層間絶縁層に形
成された開口部の表面に沿って形成され、前記開口部
は、その側面が前記第２の電極層に向かうにつれて径の
大きくなるテーパ状に形成された、半導体装置の製造方
法。 - 【請求項２３】 半導体基板上に、請求項１〜１１のい
ずれかに記載の静電容量部と、少なくともＭＯＳトラン
ジスタを含む他の回路素子とが共通の工程を含んで形成
される、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11355889A JP2000286383A (ja) | 1999-01-27 | 1999-12-15 | 半導体装置およびその製造方法 |
| US09/491,760 US6479342B1 (en) | 1999-01-27 | 2000-01-27 | Semiconductor devices and manufacturing methods thereof |
| US10/212,651 US6897481B2 (en) | 1999-01-27 | 2002-08-05 | Semiconductor devices and manufacturing methods thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904899 | 1999-01-27 | ||
| JP11-19048 | 1999-01-27 | ||
| JP11355889A JP2000286383A (ja) | 1999-01-27 | 1999-12-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286383A true JP2000286383A (ja) | 2000-10-13 |
Family
ID=26355843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11355889A Pending JP2000286383A (ja) | 1999-01-27 | 1999-12-15 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6479342B1 (ja) |
| JP (1) | JP2000286383A (ja) |
Cited By (3)
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| US7554178B2 (en) | 2005-04-14 | 2009-06-30 | Seiko Epson Corporation | Semiconductor device |
| US7728410B2 (en) | 2005-04-14 | 2010-06-01 | Seiko Epson Corporation | Semiconductor device comprising light-blocking region enclosing semiconductor element |
| JP2020205132A (ja) * | 2019-06-17 | 2020-12-24 | 株式会社東芝 | 演算装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7395518B2 (en) * | 2002-02-28 | 2008-07-01 | Pdf Solutions, Inc. | Back end of line clone test vehicle |
| US6620673B1 (en) * | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
| DE10218613A1 (de) * | 2002-04-25 | 2003-12-04 | Wet Automotive Systems Ag | Vorrichtung zur Detektion mechanischer Kräfte |
| JP2007207878A (ja) * | 2006-01-31 | 2007-08-16 | Nec Electronics Corp | 半導体装置 |
| CN115997263A (zh) * | 2020-06-29 | 2023-04-21 | Tdk株式会社 | 薄膜电容器及其制造方法、以及具备薄膜电容器的电子电路基板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369861A (ja) * | 1991-06-19 | 1992-12-22 | Matsushita Electric Ind Co Ltd | 化合物半導体集積回路用容量素子の製造方法 |
| US5817533A (en) * | 1996-07-29 | 1998-10-06 | Fujitsu Limited | High-yield methods of fabricating large substrate capacitors |
| US5843817A (en) * | 1997-09-19 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits |
| KR100269309B1 (ko) * | 1997-09-29 | 2000-10-16 | 윤종용 | 고집적강유전체메모리장치및그제조방법 |
-
1999
- 1999-12-15 JP JP11355889A patent/JP2000286383A/ja active Pending
-
2000
- 2000-01-27 US US09/491,760 patent/US6479342B1/en not_active Expired - Fee Related
-
2002
- 2002-08-05 US US10/212,651 patent/US6897481B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554178B2 (en) | 2005-04-14 | 2009-06-30 | Seiko Epson Corporation | Semiconductor device |
| US7728410B2 (en) | 2005-04-14 | 2010-06-01 | Seiko Epson Corporation | Semiconductor device comprising light-blocking region enclosing semiconductor element |
| JP2020205132A (ja) * | 2019-06-17 | 2020-12-24 | 株式会社東芝 | 演算装置 |
| JP7123860B2 (ja) | 2019-06-17 | 2022-08-23 | 株式会社東芝 | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6897481B2 (en) | 2005-05-24 |
| US20020187604A1 (en) | 2002-12-12 |
| US6479342B1 (en) | 2002-11-12 |
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Legal Events
| Date | Code | Title | Description |
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