JP3891070B2 - タイミング調整回路、駆動回路、電気光学装置および電子機器 - Google Patents
タイミング調整回路、駆動回路、電気光学装置および電子機器 Download PDFInfo
- Publication number
- JP3891070B2 JP3891070B2 JP2002233881A JP2002233881A JP3891070B2 JP 3891070 B2 JP3891070 B2 JP 3891070B2 JP 2002233881 A JP2002233881 A JP 2002233881A JP 2002233881 A JP2002233881 A JP 2002233881A JP 3891070 B2 JP3891070 B2 JP 3891070B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- timing adjustment
- correction unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012937 correction Methods 0.000 claims description 96
- 230000000630 rising effect Effects 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 48
- 238000005070 sampling Methods 0.000 description 28
- 101150110971 CIN7 gene Proteins 0.000 description 22
- 101150110298 INV1 gene Proteins 0.000 description 22
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 22
- 101150070189 CIN3 gene Proteins 0.000 description 15
- 238000012546 transfer Methods 0.000 description 13
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 10
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 7
- 241001125929 Trisopterus luscus Species 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Nonlinear Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Pulse Circuits (AREA)
- Shift Register Type Memory (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、入力正論理信号と入力負論理信号との位相差を減少させた出力正論理信号と出力負論理信号とを生成するタイミング調整回路、駆動回路、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
電子回路では、ハイレベルでアクティブとなる正論理信号とこれを反転した負論理信号とを用いて、信号処理が行われることがある。代表的なものとしては、クロック信号と反転クロック信号とを用いて入力パルスを順次シフトするシフトレジスタが該当する。
【０００３】
このように２相の信号を用いて動作する電子回路は、正論理信号と負論理信号との間には遅延がないことが理想である。しかし、正論理信号と負論理信号との生成過程や配線の引き回し等によって両信号間に遅延が発生することが多い。例えば、一個の正論理信号から負論理信号を生成するためにインバータを用いると、負論理信号は、インバータの伝播遅延時間だけ正論理信号に対して遅延する。また、仮に、信号間に遅延がない正論理信号と負論理信号とを生成できたとしても、生成回路からこれらの信号を用いる回路までの配線距離や経路が異なると、配線容量の影響を受けて、一方の信号が他方の信号に対して遅延する。
【０００４】
そこで、正論理信号と負論理信号との間の遅延時間を減少させるべく、図１２に示すタイミング調整回路が用いられることがある。このタイミング調整回路は、６個のインバータＩＮＶ１〜ＩＮＶ６から構成される。そして、入力正論理信号ＰｉｎがインバータＩＮＶ１に供給される一方、入力負論理信号ＮｉｎがインバータＩＮＶ４に供給される。インバータＩＮＶ１〜ＩＮＶ４はバッファ回路として機能し、インバータＩＮＶ２から出力正論理信号Ｐｏｕｔが出力されるとともにインバータＩＮＶ３から出力負論理信号Ｎｏｕｔが出力されるようになっている。そして、配線Ｌｐと配線Ｌｎの間にはインバータＩＮＶ５とインバータＩＮＶ５とが逆向きに接続されている。
【０００５】
図１３は、従来のタイミング調整回路の動作を示すタイミングチャートである。この例では、入力負論理信号Ｎｉｎが入力正論理信号Ｐｉｎに対して時間Ｔだけ遅延しているものとする。図に示す（Ａ）は、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と切り離した場合のインバータＩＮＶ１の出力信号Ｐ１であり、（Ｂ）は点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と切り離した場合のインバータＩＮＶ４の出力信号Ｎ１である。信号Ｐ１と信号Ｎ１とを比較すると信号Ｎ１は信号Ｐ１に対して時間Ｔ１だけ遅延していることが分かる。
【０００６】
ここで、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と接続したとすると、信号Ｐ１の波形は同図（Ｃ）に示す信号Ｐ１’に変化する一方、信号Ｑ１の波形は同図（Ｄ）に示す信号Ｑ１’に変化する。
【０００７】
これは、インバータＩＮＶ５およびＩＮＶ６が配線Ｌｐと配線Ｌｎとの間にリング状に接続されているため、インバータＩＮＶ６の出力信号とインバータＩＮＶ１の出力信号とが配線Ｌｐ上で合成され、インバータＩＮＶ５の出力信号とインバータＩＮＶ４の出力信号とが配線Ｌｎ上で合成されるからである。すなわち、配線Ｌｐおよび配線Ｌｎ上で一方の信号と他方の信号が相互に影響しあい、出力タイミングを遅延させていきながら両信号のタイミングが調整される。この結果、信号Ｐ１’と信号Ｑ１’との位相差は時間Ｔ２となり、時間Ｔ１から減少する。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のタイミング調整回路にあっては、インバータＩＮＶ５およびＩＮＶ６を信号が通過すると、必ず遅延が発生するから、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と接続する前後で必ず遅延が発生する。
【０００９】
例えば、補正後の信号Ｐ１’の立ち下がりエッジＰＥ１’に着目すると、立ち下がりエッジＰＥ１’は、信号Ｐ１の立ち下がりエッジＰＥ１と、信号Ｑ１の立ち上がりエッジＱＥ１がインバータＩＮＶ６によって反転されたものとが合成されることによって得られる。このため、立ち下がりエッジＰＥ１’は、信号Ｐ１の立ち下がりエッジＰＥ１に対して時間ｔ１だけ遅延する。
【００１０】
そして、この遅延時間ｔ１は、インバータＩＮＶ１およびＩＮＶ４〜ＩＮＶ６を構成するトランジスタの特性、および、入力正論理信号Ｐｉｎと入力負論理信号Ｎｉｎとの位相差等によって定まる。したがって、遅延時間ｔ１を予め見積もることが困難である。
【００１１】
デジタルシステムの設計は、誤動作がないように信号の遅延を考慮して行うのが通常である。この場合、各回路の遅延時間を見積もることが必要となるが、上述しように従来のタイミング調整回路では、遅延時間の見積もりが困難であるから、システム設計に支障をきたし、使い勝手が悪いといった問題があった。
【００１２】
本発明は、上述した事情に鑑みてなされたものであり、遅延時間を見積もることができるタイミング調整回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るタイミング調整回路は、ハイレベルで有効となる入力正論理信号とローレベルで有効となる入力負論理信号とが供給され、両信号の位相差を減少させた出力正論理信号と出力負論理信号とを生成するタイミング調整回路であって、前記入力正論理信号と前記入力負論理信号とのうち、いずれか一方の信号に基づいて基準信号を生成し、他方の信号に基づいて補正対象信号を生成する信号生成部と、前記基準信号に基づいて前記補正対象信号を補正する補正部とを備え、前記基準信号を、前記出力正論理信号または前記出力負論理信号の一方として出力するとともに、前記補正対象信号を前記補正部によって補正した信号を前記出力正論理信号または前記出力負論理信号の他方として出力し、前記補正部は、前記基準信号の立ち上がりエッジに基づいて前記補正対象信号の立ち下がりエッジのタイミングを補正する第１補正部と、前記基準信号の立ち下がりエッジに基づいて前記補正対象信号の立ち上がりエッジのタイミングを補正する第２補正部とを備えることを特徴とする。
【００１４】
この発明によれば、補正対象信号は基準信号に基づいて補正される一方、基準信号はそのまま出力されるので、基準信号が遅延されることはない。したがって、出力正論理信号と出力負論理信号の遅延時間を容易に見積もることが可能となる。この結果、タイミング調整回路を組み込んだデジタルシステムの設計が容易となる。また、この発明によれば、基準信号の立ち上がりと補正対象信号の立ち下がりを揃えることができるとともに、基準信号の立ち下がりと補正対象信号の立ち上がりを揃えることができる。
【００１６】
具体的には、前記第１補正部および前記第２補正部のいずれか一方はナンド回路であり、他方はノア回路であることが好ましい。さらに、ナンド回路とノア回路を備える場合には、前記基準信号が供給される第１配線と、前記補正対象信号が供給される第２配線とを備え、前記ナンド回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ナンド回路の出力端子は前記第２配線に接続され、前記ノア回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ノア回路の出力端子は前記第２配線に接続されることが好ましい。
【００１７】
また、前記基準信号は前記補正対象信号に対して位相が進んでいてもよく、その場合に、前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となるならば、前記第１補正部は前記ナンド回路であり、前記第２補正部は前記ノア回路であることが好ましい。さらに、前記基準信号は前記補正対象信号に対して位相が進んでいてもよく、その場合に、前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となり、前記第１補正部は前記ノア回路であり、前記第２補正部は前記ナンド回路であることが好ましい。
【００１８】
一方、前記基準信号は前記補正対象信号に対して位相が遅れていても良く、その場合に、前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となるならば、前記第１補正部は前記ノア回路であり、前記第２補正部は前記ナンド回路であることが好ましい。さらに、前記基準信号は前記補正対象信号に対して位相が遅れていても良く、その場合に、前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となるならば、前記第１補正部は前記ナンド回路であり、前記第２補正部は前記ノア回路であることが好ましい。
【００１９】
次に、上述したタイミング調整回路にあっては、前記信号生成部は、前記入力正論理信号と前記入力負論理信号とのうちいずれか一方の信号を反転して前記基準信号を生成する第１反転回路と、他方の信号を反転して前記補正対象信号とを生成する第２反転回路とを備えることが好ましい。この場合には、２入力２出力タイプのタイミング調整回路が構成される。
【００２０】
さらに、前記入力正論理信号と前記入力負論理信号との替わりに１個の入力信号が前記信号生成部に供給され、前記信号生成部は、前記入力信号に基づいて前記基準信号と前記補正対象信号とを生成するものであってもよい。この場合には、１入力２出力タイプのタイミング調整回路が構成されることになる。
【００２１】
より具体的には、前記信号生成部は、前記入力信号を１回以上反転して前記基準信号を生成する第１反転回路と、前記入力信号を前記第１反転回路の反転回数より多く反転して前記補正対象信号を生成する第２反転回路とを備えればよく、例えば、第１反転回路を１個のインバータで構成し、第２反転回路を２個のインバータで構成してもよい。
【００２２】
次に、本発明に係る駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動するものであって、上述したタイミング調整回路を含み、前記タイミング調整回路を用いて所定の信号のタイミングを調整することが好ましい。駆動回路としては、例えば、データ線駆動回路、走査線駆動回路が含まれる。
【００２３】
次に、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、上述した駆動回路とを備える。この電気光学装置によれば、駆動回路における遅延時間の見積もりが容易であるから、誤動作のない設計を容易にすることができる。
【００２４】
次に、本発明の電子機器は、上述した電気光学装置を備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
＜１：タイミング調整回路の構成＞
【００２６】
図１は、タイミング調整回路１０の回路図である。この図に示すタイミング調整回路１０は、４個のインバータＩＮＶ１〜ＩＮＶ４と、ナンド回路１１と、ノア回路１２とを備える。
【００２７】
インバータＩＮＶ１は、入力正論理信号Ｐｉｎを反転して基準信号Ｒとして出力する一方、インバータＩＮＶ２は入力負論理信号Ｎｉｎを反転して補正対象信号Ｈとして出力する。
【００２８】
インバータＩＮＶ１の出力端子は配線Ｌｐを介してインバータＩＮＶ２の入力端子と接続されており、インバータＩＮＶ４の出力端子は配線Ｌｎを介してインバータＩＮＶ３の入力端子と接続されている。そして、インバータＩＮＶ２から出力正論理信号Ｐｏｕｔが出力される一方、インバータＩＮＶ３から出力負論理信号Ｎｏｕｔが出力される。
【００２９】
ナンド回路１１の一方の入力端子は配線Ｌｐに接続され、他方の入力端子は配線Ｌｎに接続され、その出力端子は配線Ｌｎに接続される。また、ノア回路１２の一方の入力端子は配線Ｌｐに接続され、他方の入力端子は配線Ｌｎに接続され、その出力端子は配線Ｌｎに接続される。
【００３０】
このような構成において、インバータＩＮＶ１およびインバータＩＮＶ４は、入力正論理信号Ｐｉｎおよび入力負論理信号Ｎｉｎに基づいて、基準信号Ｒおよび補正対象信号Ｈを生成する信号生成部として機能する。
【００３１】
そして、基準信号Ｒは、配線Ｌｐを介して伝送されるので、その過程において遅延を生ずることはない。一方、補正対象信号Ｈは、ナンド回路１１およびノア回路１２によって、基準信号Ｒの影響を受け、位相が補正されることになる。換言すれば、基準信号Ｒは補正対象信号Ｈの影響を受けることなく伝送され、補正対象信号Ｈのみが基準信号Ｒに基づいて補正される。なお、図１に示すタイミング調整回路１０において、点線で囲まれた部分がタイミングの補正に係る部分であるから、発明としては、インバータＩＮＶ１およびＩＮＶ４と点線で囲まれた部分とをタイミング調整回路として捕らえてもよいし、点線で囲まれた部分とインバータＩＮＶ２およびＩＮＶ３とをタイミング調整回路として捕らえてもよいし、あるいは点線で囲まれた部分のみをタイミング調整回路として捕らえてもよい。
【００３２】
＜２：タイミング調整回路の動作＞
【００３３】
次に、タイミング調整回路の動作について説明する。図２は、タイミング調整回路１０の動作を説明するためのタイミングチャートである。この例では、入力負論理信号Ｎｉｎが入力正論理信号Ｐｉｎに対して時間Ｔ１だけ遅延しているものとする。すなわち、基準信号Ｒがローレベルでアクティブとなり、基準信号Ｒの位相が補正対象信号Ｈに対して位相が進んでいる。
【００３４】
図示した補正対象信号Ｈの波形において点線で示した波形は、点ＱｎにおいてインバータＩＮＶ４を後段の回路から切り離した場合の波形である。
【００３５】
時刻ｔ１において基準信号Ｒの論理レベルがハイレベルからローレベルに遷移したとき、ノア回路１２の入力信号はともにローレベルとなるので、その出力信号はハイレベルとなる。ここで、ノア回路１２の伝播遅延時間をΔｔａとすれば、時刻ｔ１＋ｔａにおいて、補正対象信号Ｈはローレベルからハイレベルに遷移する。すなわち、この例において、ノア回路１２は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ１を補正する補正回路として機能する。
【００３６】
そして、時刻ｔ２において、基準信号Ｒがローレベルからハイレベルに遷移すると、ナンド回路１１の入力信号はともにハイレベルになるから、その出力信号はローレベルとなる。ここで、ナンド回路１１の伝播遅延時間をΔｔｂとすれば、時刻ｔ２＋ｔｂにおいて、補正対象信号Ｈはハイレベルからローレベルに遷移する。すなわち、この例において、ナンド回路１１は、基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２を補正する補正回路として機能する。
【００３７】
このように、補正前の立ち上がりエッジＵＥ２’を時間Ｔ１−Δｔａだけ早めて補正後の立ち上がりエッジＵＥ２とすることができるとともに、補正前の立ち下がりエッジＤＥ２’を時間Ｔ１−Δｔｂだけ早めて補正後の立ち下がりエッジＤＥ２を発生させることができる。
【００３８】
したがって、基準信号Ｒは全く遅延させることなく、補正対象信号Ｈの位相を補正することができる。つまり、基準信号Ｒに対応する入力正論理信号Ｐｉｎがタイミング調整回路１０に入力されてから、出力正論理信号Ｐｏｕｔとして出力される時間は、単にインバータＩＮＶ１およびＩＮＶ２の伝播遅延時間の合計で定まる。また、出力負論理信号Ｎｏｕｔは、入力負論理信号Ｎｉｎと入力正論理信号Ｐｉｎとの位相差とは無関係に、出力正論理信号Ｐｏｕｔから所定時間だけ遅延する。ここで、インバータＩＮＶ１〜ＩＮＶ４の伝播遅延時間が等しく、ナンド回路１１の遅延時間Δｔｂがノア回路１２の遅延時間Δｔａと等しいとすれば、出力負論理信号Ｎｏｕｔは出力正論理信号Ｐｏｕｔに比較して、時間Δｔａだけ遅れることになる。
【００３９】
したがって、このタイミング調整回路１０によれば、遅延時間を容易に見積もることができるから、デジタルシステムの一部に取り込んでもシステム全体を安定して動作させることが可能となる。
【００４０】
次に、基準信号Ｒがローレベルでアクティブとなり、基準信号Ｒの位相が補正対象信号Ｈに対して遅れている場合について説明する。図３にタイミング調整回路１０のタイミングチャートを示す。
【００４１】
この場合には、時刻ｔ１において補正対象信号Ｈの論理レベルがローレベルからハイレベルに遷移したとき、ナンド回路１１の入力信号はともにハイレベルとなるので、その出力信号はローレベルとなる。したがって、ナンド回路１１は基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ１’を補正して立ち上がりエッジＵＥ１を生成する補正回路として機能する。
【００４２】
そして、時刻ｔ２において、基準信号Ｒがハイレベルからローレベルに遷移すると、ノア回路１２の入力信号はともにローレベルになるから、その出力信号はハイレベルとなる。したがって、ノア回路１２は、基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を生成する補正回路として機能する。
【００４３】
次に、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給さる一方、インバータＩＮＶ４に入力正論理信号Ｐｉｎが供給され、入力負論理信号Ｎｉｎの位相が入力正論理信号Ｐｉｎに対して進んでいる場合について説明する。この場合、基準信号Ｒはハイレベルでアクティブとなり、補正対象信号Ｈはローレベルでアクティブとなる。図４にタイミング調整回路１０のタイミングチャートを示す。
【００４４】
この場合には、時刻ｔ１において基準信号Ｒの論理レベルがローレベルからハイレベルに遷移したとき、ナンド回路１１の入力信号はともにハイレベルとなるので、その出力信号はローレベルとなる。したがって、ナンド回路１１は基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を発生させる補正回路として機能する。
【００４５】
そして、時刻ｔ２において、基準信号Ｒがハイレベルからローレベルに遷移すると、ノア回路１２の入力信号はともにローレベルになるから、その出力信号はハイレベルとなる。したがって、ノア回路１２は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ２’を補正して立ち上がりエッジＵＥ２を発生させる補正回路として機能する。
【００４６】
次に、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給さる一方、インバータＩＮＶ４に入力正論理信号Ｐｉｎが供給され、入力負論理信号Ｎｉｎの位相が入力正論理信号Ｐｉｎに対して送れている場合について説明する。この場合、基準信号Ｒはローレベルでアクティブとなり、補正対象信号Ｈはハイレベルでアクティブとなる。図５にタイミング調整回路１０のタイミングチャートを示す。
【００４７】
この場合には、時刻ｔ１において補正対象信号Ｈの論理レベルがハイレベルからローレベルに遷移しようとすると、ノア回路１２の入力信号はともにローレベルとなるので、その出力信号はハイレベルとなる。したがって、ノア回路１２は基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を発生させる補正回路として機能する。
【００４８】
そして、時刻ｔ２において、補正対象信号Ｈがローレベルからハイレベルに遷移しようとすると、ナンド回路１１の入力信号はともにハイレベルになるから、その出力信号はローレベルとなる。したがって、ナンド回路１１は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ２’を補正して立ち上がりエッジＵＥ２を発生させる補正回路として機能する。
【００４９】
＜３：タイミング調整回路の他の構成例＞
【００５０】
次に、タイミング調整回路の他の構成例について説明する。上述したタイミング調整回路１０は２入力２出力タイプであったが、この構成例は１入力２出力タイプである。図６にタイミング調整回路２０の回路図を示す。このタイミング調整回路２０は、インバータＩＮＶ１の入力端子とインバータ１ＮＶ４の入力端子との間にインバータＩＮＶ７を設け、入力正論理信号Ｐｉｎをインバータ７で反転してインバータＩＮＶ４に供給している。
【００５１】
したがって、インバータＩＮＶ４の入力信号は、入力正論理信号Ｐｉｎに対してインバータＩＮＶ７の伝播遅延時間だけ、遅延したものとなっている。このタイミング調整回路２０の補正動作は、図２に示すタイミング調整回路１０の動作と同様である。また、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給された場合の補正動作は、図４に示すタイミング調整回路１０の動作と同様である。
【００５２】
このタイミング調整回路２０によれば、１相の入力信号に基づいて、正負論理関係にある２相の出力信号を生成することができるとともに、入力信号を基準として遅延時間を容易に見積もることができる。この結果、デジタルシステムの一部に取り込んでもシステム全体を安定して動作させることが可能となる。
【００５３】
＜４：液晶装置＞
【００５４】
次に、上述したタイミング調整回路１０および２０を液晶装置に適用した例について説明する。液晶装置は、電気光学材料として液晶を用いた電気光学装置である。液晶装置は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００５５】
図７は実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１を備える。この例では、データ線駆動回路２００に上述したタイミング調整回路１０および２０が組み込まれている。
【００５６】
この液晶装置に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、Ｘクロック信号ＸＣＫ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００５７】
ここで、Ｙクロック信号ＹＣＫは、走査線２を選択する期間を特定する信号である。Ｘクロック信号ＸＣＫは、データ線３を選択する期間を特定する。また、Ｙ転送開始パルスＤＹは走査線２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線３の選択開始を指示するパルスである。
【００５８】
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、画像データをＤ／Ａ変換して、画像信号４０を生成して液晶パネルＡＡに供給する。なお、この例では、説明を簡略化するため、画像信号４０の白黒の諧調を表すものとするが、本発明はこれに限定されるものではなく、画像信号４０をＲＧＢ各色に対応するＲ信号、Ｇ信号、およびＢ信号から構成してもよい。この場合には、画像信号供給線を３本設ければよい。
【００５９】
次に、画像表示領域Ａには、図７に示されるように、ｍ（ｍは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、ＴＦＴ５０のゲートが走査線２に接続される一方、ＴＦＴ５０のソースがデータ線３に接続されるとともに、ＴＦＴ５０のドレインが画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００６０】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線３から所定のタイミングで供給されるデータ線信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００６１】
各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
【００６２】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００６３】
次に、データ線駆動回路２００は、Ｘクロック信号ＸＣＫに同期して順次アクティブとなるサンプリング信号を生成する。サンプリング信号は２個で１組の信号であり、ある組のサンプリング信号はハイレベルでアクティブ（有効）となる正サンプリング信号とこれを反転したローレベルでアクティブとなる負サンプリング信号とからなる。そして、各組の正サンプリング信号Ｓａ１〜Ｓａｎは排他的にアクティブとなり、各組の負サンプリング信号Ｓｂ１〜Ｓｂｎは排他的にアクティブとなる。具体的には、サンプリング信号はＳａ１，Ｓｂ１→Ｓａ２，Ｓｂ２→…Ｓａｎ，Ｓｂｎの順にアクティブとなる。
【００６４】
サンプリング回路２４０は、ｎ個のトランスファーゲートＳＷ１〜ＳＷｎを備える（図示略）。各トランスファーゲートＳＷ１〜ＳＷｎは、相補型のＴＦＴによって構成されており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎによって制御される。そして、各サンプリング信号Ｓａ１〜ＳａｎおよびＳｂ１〜Ｓｂｎが順次アクティブになると、各トランスファーゲートＳＷ１〜ＳＷｎが順次オン状態となる。すると、画像信号供給線Ｌ１を介して供給される画像信号４０がサンプリングされ、各データ線３に順次供給される。
【００６５】
図８は、データ線駆動回路２００の構成を示すブロック図である。図に示すようにデータ線駆動回路２００は、シフトレジスタ部２１０と出力信号制御部２２０との他、タイミング調整回路１０および２０を含んでいる。
【００６６】
タイミング調整回路２０はタイミング発生回路３００から供給されるＸクロック信号ＸＣＫに基づいて、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’とを生成する。
【００６７】
次に、シフトレジスタ部２１０は、縦続接続されたシフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２を含む。各シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２は、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’に基づいて、開始パルスＤＸを順次転送する。開始パルスＤＸを確実に転送するためには、開始パルスＤＸとＸクロック信号ＸＣＫ’および反転Ｘクロック信号ＸＣＫＢ’との位相差を管理する必要がある。上述したようにＸクロック信号ＸＣＫを基準としたとき、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’との遅延時間は容易に見積もることができるから、タイミング発生回路４００で発生させる開始パルスＤＸとＸクロック信号ＸＣＫとのタイミングを容易に定めることができる。
【００６８】
また、タイミング発生回路４００から液晶パネルＡＡに単一相のＸクロック信号ＸＣＫのみを供給すればよいから、配線の数を減らすことができ、さらに、信号駆動のために消費される電力を削減することができる。
【００６９】
出力信号制御部２２０は、ｎ＋１個の演算単位回路Ｕｂ１〜Ｕｂｎ＋１を備える。演算単位回路Ｕｂ１〜Ｕｂｎはシフトレジスタ単位回路Ｕａ２〜Ｕａｎ＋２に対応して各々設けられており、シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２の各出力信号と次段の演算単位回路Ｕｂ１〜Ｕｂｎに基づいて、正サンプリング信号Ｓａ１’〜Ｓａｎ’と負サンプリング信号Ｓｂ１’〜Ｓｂｎ’とを生成する。正サンプリング信号Ｓａ１’〜Ｓａｎ’と負サンプリング信号Ｓｂ１’〜Ｓｂｎ’とは正負論理関係にある信号であるが、位相が若干ずれている。
【００７０】
各タイミング調整回路１０は、正・負サンプリング信号の組Ｓａ１’，Ｓｂ１’、Ｓａ２’，Ｓｂ２’、…、Ｓａｎ’，Ｓｂｎ’の位相を調整して正サンプリング信号Ｓａ１〜Ｓａｎと負サンプリング信号Ｓｂ１〜Ｓｂｎとを生成する。
【００７１】
このとき、正サンプリング信号Ｓａ１と負サンプリング信号Ｓｂ１との位相はほぼ一致するので、サンプリング回路２４０のトランスファーゲートＳＷ１を確実にオン・オフさせることができる。
【００７２】
また、正サンプリング信号Ｓａ１〜Ｓａｎと負サンプリング信号Ｓｂ１〜Ｓｂｎとの遅延時間は確実に見積もることができるから、画像信号供給線Ｌ１に供給する画像信号４０とのタイミングを正確に定めることができる。この結果、高精細で鮮明な画像を表示することが可能となる。
【００７３】
次に、走査線駆動回路１００は、タイミング調整回路２０、シフトレジスタ、レベルシフタおよびバッファ等を備えている。タイミング調整回路２０は、Ｙクロック信号ＹＣＫに基づいて、Ｙクロック信号ＹＣＫ’および反転Ｙクロック信号ＹＣＫＢ’を生成するようになっている。シフトレジスタはＹクロック信号ＹＣＫ’および反転Ｙクロック信号ＹＣＫＢ’に同期して、Ｙ転送開始パルスＤＹを転送して順次アクティブとなる信号を生成する。そして、シフトレジスタの各出力信号はＴＦＴ５０のオン・オフを制御できるようにレベルシフタによってレベル変換されるとともに、バッファによって電流増幅され、各走査信号Ｙ１〜Ｙｍとして各走査線２に供給される。
【００７４】
走査線駆動回路１００にタイミング調整回路２０を組み込むことによって、タイミング発生回路４００で発生させるＹ転送開始パルスＤＹとＹクロック信号ＹＣＫとのタイミングを容易に定めることができる。また、タイミング発生回路４００から液晶パネルＡＡに単一相のＹクロック信号ＹＣＫのみを供給すればよいから、配線の数を減らすことができ、さらに、信号駆動のために消費される電力を削減することができる。
【００７５】
なお、この例は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７６】
＜５：電子機器＞
【００７７】
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００７８】
＜５−１：プロジェクタ＞
【００７９】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図９は、プロジェクタの構成例を示す平面図である。
【００８０】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００８１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルＡＡと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００８２】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００８３】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００８４】
＜５−２：モバイル型コンピュータ＞
【００８５】
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１０は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００８６】
＜５−３：携帯電話＞
【００８７】
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１１は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【００８８】
なお、図９〜図１１を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【００８９】
【発明の効果】
以上説明したように本発明よれば、基準信号に基づいて補正対象信号を補正し、基準信号はそのまま出力するから、入出力間の遅延時間を容易に見積もることができるタイミング調整回路を提供することが可能となる。
【図面の簡単な説明】
本発明に係る液晶パネルＡＡの全体構成を示すブロック図である。
【図１】 本発明に係るタイミング調整回路１０の構成を示す回路図である。
【図２】 タイミング調整回路１０の動作例を示すタイミングチャートである。
【図３】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図４】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図５】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図６】 他の構成例であるタイミング調整回路２０の回路図である。
【図７】 本発明に係る液晶装置の構成を示すブロック図である。
【図８】同装置のデータ線駆動回路２００の構成を示すブロック図である。
【図９】 同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１０】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１１】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１２】 従来のタイミング調整回路の構成を示す回路図である。
【図１３】 従来のタイミング調整回路の動作を示すタイミングチャートである。
【符号の説明】
２……走査線
３……データ線
６……画素電極
１０、２０……タイミング調整回路
１１……ナンド回路
１２……ノア回路
５０……ＴＦＴ（スイッチング素子）
ＩＮＶ１〜ＩＮＶ７……インバータ
Ｓａ１〜Ｓａｎ……正サンプリング信号
Ｓｂ１〜Ｓｂｎ……負サンプリング信号
２００、２００’……データ線駆動回路
２１０……シフトレジスタ部
２２０……出力信号制御部
Ｕａ１〜Ｕａｎ＋２……シフトレジスタ単位回路
Ｕｂ１〜Ｕｂｎ＋１……演算単位回路
【発明の属する技術分野】
本発明は、入力正論理信号と入力負論理信号との位相差を減少させた出力正論理信号と出力負論理信号とを生成するタイミング調整回路、駆動回路、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
電子回路では、ハイレベルでアクティブとなる正論理信号とこれを反転した負論理信号とを用いて、信号処理が行われることがある。代表的なものとしては、クロック信号と反転クロック信号とを用いて入力パルスを順次シフトするシフトレジスタが該当する。
【０００３】
このように２相の信号を用いて動作する電子回路は、正論理信号と負論理信号との間には遅延がないことが理想である。しかし、正論理信号と負論理信号との生成過程や配線の引き回し等によって両信号間に遅延が発生することが多い。例えば、一個の正論理信号から負論理信号を生成するためにインバータを用いると、負論理信号は、インバータの伝播遅延時間だけ正論理信号に対して遅延する。また、仮に、信号間に遅延がない正論理信号と負論理信号とを生成できたとしても、生成回路からこれらの信号を用いる回路までの配線距離や経路が異なると、配線容量の影響を受けて、一方の信号が他方の信号に対して遅延する。
【０００４】
そこで、正論理信号と負論理信号との間の遅延時間を減少させるべく、図１２に示すタイミング調整回路が用いられることがある。このタイミング調整回路は、６個のインバータＩＮＶ１〜ＩＮＶ６から構成される。そして、入力正論理信号ＰｉｎがインバータＩＮＶ１に供給される一方、入力負論理信号ＮｉｎがインバータＩＮＶ４に供給される。インバータＩＮＶ１〜ＩＮＶ４はバッファ回路として機能し、インバータＩＮＶ２から出力正論理信号Ｐｏｕｔが出力されるとともにインバータＩＮＶ３から出力負論理信号Ｎｏｕｔが出力されるようになっている。そして、配線Ｌｐと配線Ｌｎの間にはインバータＩＮＶ５とインバータＩＮＶ５とが逆向きに接続されている。
【０００５】
図１３は、従来のタイミング調整回路の動作を示すタイミングチャートである。この例では、入力負論理信号Ｎｉｎが入力正論理信号Ｐｉｎに対して時間Ｔだけ遅延しているものとする。図に示す（Ａ）は、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と切り離した場合のインバータＩＮＶ１の出力信号Ｐ１であり、（Ｂ）は点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と切り離した場合のインバータＩＮＶ４の出力信号Ｎ１である。信号Ｐ１と信号Ｎ１とを比較すると信号Ｎ１は信号Ｐ１に対して時間Ｔ１だけ遅延していることが分かる。
【０００６】
ここで、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と接続したとすると、信号Ｐ１の波形は同図（Ｃ）に示す信号Ｐ１’に変化する一方、信号Ｑ１の波形は同図（Ｄ）に示す信号Ｑ１’に変化する。
【０００７】
これは、インバータＩＮＶ５およびＩＮＶ６が配線Ｌｐと配線Ｌｎとの間にリング状に接続されているため、インバータＩＮＶ６の出力信号とインバータＩＮＶ１の出力信号とが配線Ｌｐ上で合成され、インバータＩＮＶ５の出力信号とインバータＩＮＶ４の出力信号とが配線Ｌｎ上で合成されるからである。すなわち、配線Ｌｐおよび配線Ｌｎ上で一方の信号と他方の信号が相互に影響しあい、出力タイミングを遅延させていきながら両信号のタイミングが調整される。この結果、信号Ｐ１’と信号Ｑ１’との位相差は時間Ｔ２となり、時間Ｔ１から減少する。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のタイミング調整回路にあっては、インバータＩＮＶ５およびＩＮＶ６を信号が通過すると、必ず遅延が発生するから、点Ｑｐと点Ｑｎにおいて、インバータＩＮＶ１およびＩＮＶ２を後段の回路と接続する前後で必ず遅延が発生する。
【０００９】
例えば、補正後の信号Ｐ１’の立ち下がりエッジＰＥ１’に着目すると、立ち下がりエッジＰＥ１’は、信号Ｐ１の立ち下がりエッジＰＥ１と、信号Ｑ１の立ち上がりエッジＱＥ１がインバータＩＮＶ６によって反転されたものとが合成されることによって得られる。このため、立ち下がりエッジＰＥ１’は、信号Ｐ１の立ち下がりエッジＰＥ１に対して時間ｔ１だけ遅延する。
【００１０】
そして、この遅延時間ｔ１は、インバータＩＮＶ１およびＩＮＶ４〜ＩＮＶ６を構成するトランジスタの特性、および、入力正論理信号Ｐｉｎと入力負論理信号Ｎｉｎとの位相差等によって定まる。したがって、遅延時間ｔ１を予め見積もることが困難である。
【００１１】
デジタルシステムの設計は、誤動作がないように信号の遅延を考慮して行うのが通常である。この場合、各回路の遅延時間を見積もることが必要となるが、上述しように従来のタイミング調整回路では、遅延時間の見積もりが困難であるから、システム設計に支障をきたし、使い勝手が悪いといった問題があった。
【００１２】
本発明は、上述した事情に鑑みてなされたものであり、遅延時間を見積もることができるタイミング調整回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るタイミング調整回路は、ハイレベルで有効となる入力正論理信号とローレベルで有効となる入力負論理信号とが供給され、両信号の位相差を減少させた出力正論理信号と出力負論理信号とを生成するタイミング調整回路であって、前記入力正論理信号と前記入力負論理信号とのうち、いずれか一方の信号に基づいて基準信号を生成し、他方の信号に基づいて補正対象信号を生成する信号生成部と、前記基準信号に基づいて前記補正対象信号を補正する補正部とを備え、前記基準信号を、前記出力正論理信号または前記出力負論理信号の一方として出力するとともに、前記補正対象信号を前記補正部によって補正した信号を前記出力正論理信号または前記出力負論理信号の他方として出力し、前記補正部は、前記基準信号の立ち上がりエッジに基づいて前記補正対象信号の立ち下がりエッジのタイミングを補正する第１補正部と、前記基準信号の立ち下がりエッジに基づいて前記補正対象信号の立ち上がりエッジのタイミングを補正する第２補正部とを備えることを特徴とする。
【００１４】
この発明によれば、補正対象信号は基準信号に基づいて補正される一方、基準信号はそのまま出力されるので、基準信号が遅延されることはない。したがって、出力正論理信号と出力負論理信号の遅延時間を容易に見積もることが可能となる。この結果、タイミング調整回路を組み込んだデジタルシステムの設計が容易となる。また、この発明によれば、基準信号の立ち上がりと補正対象信号の立ち下がりを揃えることができるとともに、基準信号の立ち下がりと補正対象信号の立ち上がりを揃えることができる。
【００１６】
具体的には、前記第１補正部および前記第２補正部のいずれか一方はナンド回路であり、他方はノア回路であることが好ましい。さらに、ナンド回路とノア回路を備える場合には、前記基準信号が供給される第１配線と、前記補正対象信号が供給される第２配線とを備え、前記ナンド回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ナンド回路の出力端子は前記第２配線に接続され、前記ノア回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ノア回路の出力端子は前記第２配線に接続されることが好ましい。
【００１７】
また、前記基準信号は前記補正対象信号に対して位相が進んでいてもよく、その場合に、前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となるならば、前記第１補正部は前記ナンド回路であり、前記第２補正部は前記ノア回路であることが好ましい。さらに、前記基準信号は前記補正対象信号に対して位相が進んでいてもよく、その場合に、前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となり、前記第１補正部は前記ノア回路であり、前記第２補正部は前記ナンド回路であることが好ましい。
【００１８】
一方、前記基準信号は前記補正対象信号に対して位相が遅れていても良く、その場合に、前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となるならば、前記第１補正部は前記ノア回路であり、前記第２補正部は前記ナンド回路であることが好ましい。さらに、前記基準信号は前記補正対象信号に対して位相が遅れていても良く、その場合に、前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となるならば、前記第１補正部は前記ナンド回路であり、前記第２補正部は前記ノア回路であることが好ましい。
【００１９】
次に、上述したタイミング調整回路にあっては、前記信号生成部は、前記入力正論理信号と前記入力負論理信号とのうちいずれか一方の信号を反転して前記基準信号を生成する第１反転回路と、他方の信号を反転して前記補正対象信号とを生成する第２反転回路とを備えることが好ましい。この場合には、２入力２出力タイプのタイミング調整回路が構成される。
【００２０】
さらに、前記入力正論理信号と前記入力負論理信号との替わりに１個の入力信号が前記信号生成部に供給され、前記信号生成部は、前記入力信号に基づいて前記基準信号と前記補正対象信号とを生成するものであってもよい。この場合には、１入力２出力タイプのタイミング調整回路が構成されることになる。
【００２１】
より具体的には、前記信号生成部は、前記入力信号を１回以上反転して前記基準信号を生成する第１反転回路と、前記入力信号を前記第１反転回路の反転回数より多く反転して前記補正対象信号を生成する第２反転回路とを備えればよく、例えば、第１反転回路を１個のインバータで構成し、第２反転回路を２個のインバータで構成してもよい。
【００２２】
次に、本発明に係る駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動するものであって、上述したタイミング調整回路を含み、前記タイミング調整回路を用いて所定の信号のタイミングを調整することが好ましい。駆動回路としては、例えば、データ線駆動回路、走査線駆動回路が含まれる。
【００２３】
次に、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、上述した駆動回路とを備える。この電気光学装置によれば、駆動回路における遅延時間の見積もりが容易であるから、誤動作のない設計を容易にすることができる。
【００２４】
次に、本発明の電子機器は、上述した電気光学装置を備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
＜１：タイミング調整回路の構成＞
【００２６】
図１は、タイミング調整回路１０の回路図である。この図に示すタイミング調整回路１０は、４個のインバータＩＮＶ１〜ＩＮＶ４と、ナンド回路１１と、ノア回路１２とを備える。
【００２７】
インバータＩＮＶ１は、入力正論理信号Ｐｉｎを反転して基準信号Ｒとして出力する一方、インバータＩＮＶ２は入力負論理信号Ｎｉｎを反転して補正対象信号Ｈとして出力する。
【００２８】
インバータＩＮＶ１の出力端子は配線Ｌｐを介してインバータＩＮＶ２の入力端子と接続されており、インバータＩＮＶ４の出力端子は配線Ｌｎを介してインバータＩＮＶ３の入力端子と接続されている。そして、インバータＩＮＶ２から出力正論理信号Ｐｏｕｔが出力される一方、インバータＩＮＶ３から出力負論理信号Ｎｏｕｔが出力される。
【００２９】
ナンド回路１１の一方の入力端子は配線Ｌｐに接続され、他方の入力端子は配線Ｌｎに接続され、その出力端子は配線Ｌｎに接続される。また、ノア回路１２の一方の入力端子は配線Ｌｐに接続され、他方の入力端子は配線Ｌｎに接続され、その出力端子は配線Ｌｎに接続される。
【００３０】
このような構成において、インバータＩＮＶ１およびインバータＩＮＶ４は、入力正論理信号Ｐｉｎおよび入力負論理信号Ｎｉｎに基づいて、基準信号Ｒおよび補正対象信号Ｈを生成する信号生成部として機能する。
【００３１】
そして、基準信号Ｒは、配線Ｌｐを介して伝送されるので、その過程において遅延を生ずることはない。一方、補正対象信号Ｈは、ナンド回路１１およびノア回路１２によって、基準信号Ｒの影響を受け、位相が補正されることになる。換言すれば、基準信号Ｒは補正対象信号Ｈの影響を受けることなく伝送され、補正対象信号Ｈのみが基準信号Ｒに基づいて補正される。なお、図１に示すタイミング調整回路１０において、点線で囲まれた部分がタイミングの補正に係る部分であるから、発明としては、インバータＩＮＶ１およびＩＮＶ４と点線で囲まれた部分とをタイミング調整回路として捕らえてもよいし、点線で囲まれた部分とインバータＩＮＶ２およびＩＮＶ３とをタイミング調整回路として捕らえてもよいし、あるいは点線で囲まれた部分のみをタイミング調整回路として捕らえてもよい。
【００３２】
＜２：タイミング調整回路の動作＞
【００３３】
次に、タイミング調整回路の動作について説明する。図２は、タイミング調整回路１０の動作を説明するためのタイミングチャートである。この例では、入力負論理信号Ｎｉｎが入力正論理信号Ｐｉｎに対して時間Ｔ１だけ遅延しているものとする。すなわち、基準信号Ｒがローレベルでアクティブとなり、基準信号Ｒの位相が補正対象信号Ｈに対して位相が進んでいる。
【００３４】
図示した補正対象信号Ｈの波形において点線で示した波形は、点ＱｎにおいてインバータＩＮＶ４を後段の回路から切り離した場合の波形である。
【００３５】
時刻ｔ１において基準信号Ｒの論理レベルがハイレベルからローレベルに遷移したとき、ノア回路１２の入力信号はともにローレベルとなるので、その出力信号はハイレベルとなる。ここで、ノア回路１２の伝播遅延時間をΔｔａとすれば、時刻ｔ１＋ｔａにおいて、補正対象信号Ｈはローレベルからハイレベルに遷移する。すなわち、この例において、ノア回路１２は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ１を補正する補正回路として機能する。
【００３６】
そして、時刻ｔ２において、基準信号Ｒがローレベルからハイレベルに遷移すると、ナンド回路１１の入力信号はともにハイレベルになるから、その出力信号はローレベルとなる。ここで、ナンド回路１１の伝播遅延時間をΔｔｂとすれば、時刻ｔ２＋ｔｂにおいて、補正対象信号Ｈはハイレベルからローレベルに遷移する。すなわち、この例において、ナンド回路１１は、基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２を補正する補正回路として機能する。
【００３７】
このように、補正前の立ち上がりエッジＵＥ２’を時間Ｔ１−Δｔａだけ早めて補正後の立ち上がりエッジＵＥ２とすることができるとともに、補正前の立ち下がりエッジＤＥ２’を時間Ｔ１−Δｔｂだけ早めて補正後の立ち下がりエッジＤＥ２を発生させることができる。
【００３８】
したがって、基準信号Ｒは全く遅延させることなく、補正対象信号Ｈの位相を補正することができる。つまり、基準信号Ｒに対応する入力正論理信号Ｐｉｎがタイミング調整回路１０に入力されてから、出力正論理信号Ｐｏｕｔとして出力される時間は、単にインバータＩＮＶ１およびＩＮＶ２の伝播遅延時間の合計で定まる。また、出力負論理信号Ｎｏｕｔは、入力負論理信号Ｎｉｎと入力正論理信号Ｐｉｎとの位相差とは無関係に、出力正論理信号Ｐｏｕｔから所定時間だけ遅延する。ここで、インバータＩＮＶ１〜ＩＮＶ４の伝播遅延時間が等しく、ナンド回路１１の遅延時間Δｔｂがノア回路１２の遅延時間Δｔａと等しいとすれば、出力負論理信号Ｎｏｕｔは出力正論理信号Ｐｏｕｔに比較して、時間Δｔａだけ遅れることになる。
【００３９】
したがって、このタイミング調整回路１０によれば、遅延時間を容易に見積もることができるから、デジタルシステムの一部に取り込んでもシステム全体を安定して動作させることが可能となる。
【００４０】
次に、基準信号Ｒがローレベルでアクティブとなり、基準信号Ｒの位相が補正対象信号Ｈに対して遅れている場合について説明する。図３にタイミング調整回路１０のタイミングチャートを示す。
【００４１】
この場合には、時刻ｔ１において補正対象信号Ｈの論理レベルがローレベルからハイレベルに遷移したとき、ナンド回路１１の入力信号はともにハイレベルとなるので、その出力信号はローレベルとなる。したがって、ナンド回路１１は基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ１’を補正して立ち上がりエッジＵＥ１を生成する補正回路として機能する。
【００４２】
そして、時刻ｔ２において、基準信号Ｒがハイレベルからローレベルに遷移すると、ノア回路１２の入力信号はともにローレベルになるから、その出力信号はハイレベルとなる。したがって、ノア回路１２は、基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を生成する補正回路として機能する。
【００４３】
次に、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給さる一方、インバータＩＮＶ４に入力正論理信号Ｐｉｎが供給され、入力負論理信号Ｎｉｎの位相が入力正論理信号Ｐｉｎに対して進んでいる場合について説明する。この場合、基準信号Ｒはハイレベルでアクティブとなり、補正対象信号Ｈはローレベルでアクティブとなる。図４にタイミング調整回路１０のタイミングチャートを示す。
【００４４】
この場合には、時刻ｔ１において基準信号Ｒの論理レベルがローレベルからハイレベルに遷移したとき、ナンド回路１１の入力信号はともにハイレベルとなるので、その出力信号はローレベルとなる。したがって、ナンド回路１１は基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を発生させる補正回路として機能する。
【００４５】
そして、時刻ｔ２において、基準信号Ｒがハイレベルからローレベルに遷移すると、ノア回路１２の入力信号はともにローレベルになるから、その出力信号はハイレベルとなる。したがって、ノア回路１２は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ２’を補正して立ち上がりエッジＵＥ２を発生させる補正回路として機能する。
【００４６】
次に、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給さる一方、インバータＩＮＶ４に入力正論理信号Ｐｉｎが供給され、入力負論理信号Ｎｉｎの位相が入力正論理信号Ｐｉｎに対して送れている場合について説明する。この場合、基準信号Ｒはローレベルでアクティブとなり、補正対象信号Ｈはハイレベルでアクティブとなる。図５にタイミング調整回路１０のタイミングチャートを示す。
【００４７】
この場合には、時刻ｔ１において補正対象信号Ｈの論理レベルがハイレベルからローレベルに遷移しようとすると、ノア回路１２の入力信号はともにローレベルとなるので、その出力信号はハイレベルとなる。したがって、ノア回路１２は基準信号Ｒの立ち上りエッジＵＥ１に基づいて、補正対象信号Ｈの立ち下がりエッジＤＥ２’を補正して立ち下がりエッジＤＥ２を発生させる補正回路として機能する。
【００４８】
そして、時刻ｔ２において、補正対象信号Ｈがローレベルからハイレベルに遷移しようとすると、ナンド回路１１の入力信号はともにハイレベルになるから、その出力信号はローレベルとなる。したがって、ナンド回路１１は、基準信号Ｒの立ち下がりエッジＤＥ１に基づいて、補正対象信号Ｈの立ち上がりエッジＵＥ２’を補正して立ち上がりエッジＵＥ２を発生させる補正回路として機能する。
【００４９】
＜３：タイミング調整回路の他の構成例＞
【００５０】
次に、タイミング調整回路の他の構成例について説明する。上述したタイミング調整回路１０は２入力２出力タイプであったが、この構成例は１入力２出力タイプである。図６にタイミング調整回路２０の回路図を示す。このタイミング調整回路２０は、インバータＩＮＶ１の入力端子とインバータ１ＮＶ４の入力端子との間にインバータＩＮＶ７を設け、入力正論理信号Ｐｉｎをインバータ７で反転してインバータＩＮＶ４に供給している。
【００５１】
したがって、インバータＩＮＶ４の入力信号は、入力正論理信号Ｐｉｎに対してインバータＩＮＶ７の伝播遅延時間だけ、遅延したものとなっている。このタイミング調整回路２０の補正動作は、図２に示すタイミング調整回路１０の動作と同様である。また、インバータＩＮＶ１に入力負論理信号Ｎｉｎが供給された場合の補正動作は、図４に示すタイミング調整回路１０の動作と同様である。
【００５２】
このタイミング調整回路２０によれば、１相の入力信号に基づいて、正負論理関係にある２相の出力信号を生成することができるとともに、入力信号を基準として遅延時間を容易に見積もることができる。この結果、デジタルシステムの一部に取り込んでもシステム全体を安定して動作させることが可能となる。
【００５３】
＜４：液晶装置＞
【００５４】
次に、上述したタイミング調整回路１０および２０を液晶装置に適用した例について説明する。液晶装置は、電気光学材料として液晶を用いた電気光学装置である。液晶装置は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００５５】
図７は実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１を備える。この例では、データ線駆動回路２００に上述したタイミング調整回路１０および２０が組み込まれている。
【００５６】
この液晶装置に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、Ｘクロック信号ＸＣＫ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００５７】
ここで、Ｙクロック信号ＹＣＫは、走査線２を選択する期間を特定する信号である。Ｘクロック信号ＸＣＫは、データ線３を選択する期間を特定する。また、Ｙ転送開始パルスＤＹは走査線２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線３の選択開始を指示するパルスである。
【００５８】
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、画像データをＤ／Ａ変換して、画像信号４０を生成して液晶パネルＡＡに供給する。なお、この例では、説明を簡略化するため、画像信号４０の白黒の諧調を表すものとするが、本発明はこれに限定されるものではなく、画像信号４０をＲＧＢ各色に対応するＲ信号、Ｇ信号、およびＢ信号から構成してもよい。この場合には、画像信号供給線を３本設ければよい。
【００５９】
次に、画像表示領域Ａには、図７に示されるように、ｍ（ｍは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、ＴＦＴ５０のゲートが走査線２に接続される一方、ＴＦＴ５０のソースがデータ線３に接続されるとともに、ＴＦＴ５０のドレインが画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００６０】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線３から所定のタイミングで供給されるデータ線信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００６１】
各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
【００６２】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００６３】
次に、データ線駆動回路２００は、Ｘクロック信号ＸＣＫに同期して順次アクティブとなるサンプリング信号を生成する。サンプリング信号は２個で１組の信号であり、ある組のサンプリング信号はハイレベルでアクティブ（有効）となる正サンプリング信号とこれを反転したローレベルでアクティブとなる負サンプリング信号とからなる。そして、各組の正サンプリング信号Ｓａ１〜Ｓａｎは排他的にアクティブとなり、各組の負サンプリング信号Ｓｂ１〜Ｓｂｎは排他的にアクティブとなる。具体的には、サンプリング信号はＳａ１，Ｓｂ１→Ｓａ２，Ｓｂ２→…Ｓａｎ，Ｓｂｎの順にアクティブとなる。
【００６４】
サンプリング回路２４０は、ｎ個のトランスファーゲートＳＷ１〜ＳＷｎを備える（図示略）。各トランスファーゲートＳＷ１〜ＳＷｎは、相補型のＴＦＴによって構成されており、正サンプリング信号Ｓａ１〜Ｓａｎおよび負サンプリング信号Ｓｂ１〜Ｓｂｎによって制御される。そして、各サンプリング信号Ｓａ１〜ＳａｎおよびＳｂ１〜Ｓｂｎが順次アクティブになると、各トランスファーゲートＳＷ１〜ＳＷｎが順次オン状態となる。すると、画像信号供給線Ｌ１を介して供給される画像信号４０がサンプリングされ、各データ線３に順次供給される。
【００６５】
図８は、データ線駆動回路２００の構成を示すブロック図である。図に示すようにデータ線駆動回路２００は、シフトレジスタ部２１０と出力信号制御部２２０との他、タイミング調整回路１０および２０を含んでいる。
【００６６】
タイミング調整回路２０はタイミング発生回路３００から供給されるＸクロック信号ＸＣＫに基づいて、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’とを生成する。
【００６７】
次に、シフトレジスタ部２１０は、縦続接続されたシフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２を含む。各シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２は、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’に基づいて、開始パルスＤＸを順次転送する。開始パルスＤＸを確実に転送するためには、開始パルスＤＸとＸクロック信号ＸＣＫ’および反転Ｘクロック信号ＸＣＫＢ’との位相差を管理する必要がある。上述したようにＸクロック信号ＸＣＫを基準としたとき、Ｘクロック信号ＸＣＫ’と反転Ｘクロック信号ＸＣＫＢ’との遅延時間は容易に見積もることができるから、タイミング発生回路４００で発生させる開始パルスＤＸとＸクロック信号ＸＣＫとのタイミングを容易に定めることができる。
【００６８】
また、タイミング発生回路４００から液晶パネルＡＡに単一相のＸクロック信号ＸＣＫのみを供給すればよいから、配線の数を減らすことができ、さらに、信号駆動のために消費される電力を削減することができる。
【００６９】
出力信号制御部２２０は、ｎ＋１個の演算単位回路Ｕｂ１〜Ｕｂｎ＋１を備える。演算単位回路Ｕｂ１〜Ｕｂｎはシフトレジスタ単位回路Ｕａ２〜Ｕａｎ＋２に対応して各々設けられており、シフトレジスタ単位回路Ｕａ１〜Ｕａｎ＋２の各出力信号と次段の演算単位回路Ｕｂ１〜Ｕｂｎに基づいて、正サンプリング信号Ｓａ１’〜Ｓａｎ’と負サンプリング信号Ｓｂ１’〜Ｓｂｎ’とを生成する。正サンプリング信号Ｓａ１’〜Ｓａｎ’と負サンプリング信号Ｓｂ１’〜Ｓｂｎ’とは正負論理関係にある信号であるが、位相が若干ずれている。
【００７０】
各タイミング調整回路１０は、正・負サンプリング信号の組Ｓａ１’，Ｓｂ１’、Ｓａ２’，Ｓｂ２’、…、Ｓａｎ’，Ｓｂｎ’の位相を調整して正サンプリング信号Ｓａ１〜Ｓａｎと負サンプリング信号Ｓｂ１〜Ｓｂｎとを生成する。
【００７１】
このとき、正サンプリング信号Ｓａ１と負サンプリング信号Ｓｂ１との位相はほぼ一致するので、サンプリング回路２４０のトランスファーゲートＳＷ１を確実にオン・オフさせることができる。
【００７２】
また、正サンプリング信号Ｓａ１〜Ｓａｎと負サンプリング信号Ｓｂ１〜Ｓｂｎとの遅延時間は確実に見積もることができるから、画像信号供給線Ｌ１に供給する画像信号４０とのタイミングを正確に定めることができる。この結果、高精細で鮮明な画像を表示することが可能となる。
【００７３】
次に、走査線駆動回路１００は、タイミング調整回路２０、シフトレジスタ、レベルシフタおよびバッファ等を備えている。タイミング調整回路２０は、Ｙクロック信号ＹＣＫに基づいて、Ｙクロック信号ＹＣＫ’および反転Ｙクロック信号ＹＣＫＢ’を生成するようになっている。シフトレジスタはＹクロック信号ＹＣＫ’および反転Ｙクロック信号ＹＣＫＢ’に同期して、Ｙ転送開始パルスＤＹを転送して順次アクティブとなる信号を生成する。そして、シフトレジスタの各出力信号はＴＦＴ５０のオン・オフを制御できるようにレベルシフタによってレベル変換されるとともに、バッファによって電流増幅され、各走査信号Ｙ１〜Ｙｍとして各走査線２に供給される。
【００７４】
走査線駆動回路１００にタイミング調整回路２０を組み込むことによって、タイミング発生回路４００で発生させるＹ転送開始パルスＤＹとＹクロック信号ＹＣＫとのタイミングを容易に定めることができる。また、タイミング発生回路４００から液晶パネルＡＡに単一相のＹクロック信号ＹＣＫのみを供給すればよいから、配線の数を減らすことができ、さらに、信号駆動のために消費される電力を削減することができる。
【００７５】
なお、この例は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７６】
＜５：電子機器＞
【００７７】
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００７８】
＜５−１：プロジェクタ＞
【００７９】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図９は、プロジェクタの構成例を示す平面図である。
【００８０】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００８１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルＡＡと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００８２】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００８３】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００８４】
＜５−２：モバイル型コンピュータ＞
【００８５】
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１０は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００８６】
＜５−３：携帯電話＞
【００８７】
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１１は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【００８８】
なお、図９〜図１１を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【００８９】
【発明の効果】
以上説明したように本発明よれば、基準信号に基づいて補正対象信号を補正し、基準信号はそのまま出力するから、入出力間の遅延時間を容易に見積もることができるタイミング調整回路を提供することが可能となる。
【図面の簡単な説明】
本発明に係る液晶パネルＡＡの全体構成を示すブロック図である。
【図１】 本発明に係るタイミング調整回路１０の構成を示す回路図である。
【図２】 タイミング調整回路１０の動作例を示すタイミングチャートである。
【図３】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図４】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図５】 タイミング調整回路１０の他の動作例を示すタイミングチャートである。
【図６】 他の構成例であるタイミング調整回路２０の回路図である。
【図７】 本発明に係る液晶装置の構成を示すブロック図である。
【図８】同装置のデータ線駆動回路２００の構成を示すブロック図である。
【図９】 同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１０】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１１】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１２】 従来のタイミング調整回路の構成を示す回路図である。
【図１３】 従来のタイミング調整回路の動作を示すタイミングチャートである。
【符号の説明】
２……走査線
３……データ線
６……画素電極
１０、２０……タイミング調整回路
１１……ナンド回路
１２……ノア回路
５０……ＴＦＴ（スイッチング素子）
ＩＮＶ１〜ＩＮＶ７……インバータ
Ｓａ１〜Ｓａｎ……正サンプリング信号
Ｓｂ１〜Ｓｂｎ……負サンプリング信号
２００、２００’……データ線駆動回路
２１０……シフトレジスタ部
２２０……出力信号制御部
Ｕａ１〜Ｕａｎ＋２……シフトレジスタ単位回路
Ｕｂ１〜Ｕｂｎ＋１……演算単位回路
Claims (12)
- ハイレベルで有効となる入力正論理信号とローレベルで有効となる入力負論理信号とが供給され、両信号の位相差を減少させた出力正論理信号と出力負論理信号とを生成するタイミング調整回路であって、
前記入力正論理信号と前記入力負論理信号とのうち、いずれか一方の信号に基づいて基準信号を生成し、他方の信号に基づいて補正対象信号を生成する信号生成部と、
前記基準信号に基づいて前記補正対象信号を補正する補正部とを備え、
前記基準信号を、前記出力正論理信号または前記出力負論理信号の一方として出力するとともに、前記補正対象信号を前記補正部によって補正した信号を前記出力正論理信号または前記出力負論理信号の他方として出力し、
前記補正部は、
前記基準信号の立ち上がりエッジに基づいて前記補正対象信号の立ち下がりエッジのタイミングを補正する第１補正部と、前記基準信号の立ち下がりエッジに基づいて前記補正対象信号の立ち上がりエッジのタイミングを補正する第２補正部とを備えることを特徴とするタイミング調整回路。 - 前記第１補正部および前記第２補正部のいずれか一方はナンド回路であり、他方はノア回路であることを特徴とする請求項１に記載のタイミング調整回路。
- 前記基準信号が供給される第１配線と、
前記補正対象信号が供給される第２配線とを備え、
前記ナンド回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ナンド回路の出力端子は前記第２配線に接続され、
前記ノア回路の一方の入力端子は前記第１配線に接続され、他方の入力端子は前記第２配線に接続され、前記ノア回路の出力端子は前記第２配線に接続されることを特徴とする請求項２に記載のタイミング調整回路。 - 前記基準信号は前記補正対象信号に対して位相が進んでいることを特徴とする請求項１乃至３のうちいずれか１項に記載のタイミング調整回路。
- 前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となり、
前記第１補正部は前記ナンド回路であり、
前記第２補正部は前記ノア回路であることを特徴とする請求項４に記載のタイミング調整回路。 - 前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となり、
前記第１補正部は前記ノア回路であり、
前記第２補正部は前記ナンド回路であることを特徴とする請求項４に記載のタイミング調整回路。 - 前記基準信号は前記補正対象信号に対して位相が遅れていることを特徴とする請求項１乃至３のうちいずれか１項に記載のタイミング調整回路。
- 前記基準信号はハイレベルで有効となる一方、前記補正対象信号はローレベルで有効となり、
前記第１補正部は前記ノア回路であり、
前記第２補正部は前記ナンド回路であることを特徴とする請求項７に記載のタイミング調整回路。 - 前記基準信号はローレベルで有効となる一方、前記補正対象信号はハイレベルで有効となり、
前記第１補正部は前記ナンド回路であり、
前記第２補正部は前記ノア回路であることを特徴とする請求項７に記載のタイミング調整回路。 - 複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子とを有する電気光学装置を駆動する駆動回路であって、
請求項１乃至９のうちいずれか１項に記載したタイミング調整回路を含み、
前記タイミング調整回路を用いて所定の信号のタイミングを調整することを特徴とする駆動回路。 - 複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極およびスイッチング素子と、
請求項１０に記載した駆動回路とを備えた電気光学装置。 - 請求項１１に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233881A JP3891070B2 (ja) | 2002-08-09 | 2002-08-09 | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
| US10/629,590 US20040107390A1 (en) | 2002-08-09 | 2003-07-30 | Timing adjustment circuit, drive circuit, electrooptic device and electronic equipment |
| TW092121082A TW200415398A (en) | 2002-08-09 | 2003-08-01 | Timing adjustment circuit, drive circuit, electro-optic device and electronic equipment |
| KR1020030054929A KR100572427B1 (ko) | 2002-08-09 | 2003-08-08 | 타이밍 조정 회로, 구동 회로, 전기 광학 장치 및 전자 기기 |
| CNA031533043A CN1485656A (zh) | 2002-08-09 | 2003-08-08 | 定时调整电路、驱动电路、电光装置以及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233881A JP3891070B2 (ja) | 2002-08-09 | 2002-08-09 | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004080101A JP2004080101A (ja) | 2004-03-11 |
| JP3891070B2 true JP3891070B2 (ja) | 2007-03-07 |
Family
ID=32018896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233881A Expired - Fee Related JP3891070B2 (ja) | 2002-08-09 | 2002-08-09 | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040107390A1 (ja) |
| JP (1) | JP3891070B2 (ja) |
| KR (1) | KR100572427B1 (ja) |
| CN (1) | CN1485656A (ja) |
| TW (1) | TW200415398A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4097561B2 (ja) * | 2003-05-09 | 2008-06-11 | 富士通株式会社 | 遅延補償機能付き差動クロック生成回路 |
| JP4879569B2 (ja) * | 2005-11-29 | 2012-02-22 | パナソニック株式会社 | 位相調整回路 |
| JP6349897B2 (ja) * | 2014-04-11 | 2018-07-04 | 株式会社デンソー | 駆動回路のタイミング調整方法及び駆動回路のタイミング調整回路 |
| KR101743170B1 (ko) | 2015-09-10 | 2017-06-05 | 주식회사 블루웨일스크린 | 역유동 수로를 갖춘 협잡물 종합 처리기 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514153A (ja) * | 1991-07-04 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 二相クロツク信号発生回路 |
| US5396110A (en) * | 1993-09-03 | 1995-03-07 | Texas Instruments Incorporated | Pulse generator circuit and method |
| JP3611045B2 (ja) * | 1994-08-05 | 2005-01-19 | 日本電信電話株式会社 | 位相整合回路 |
| JPH0865113A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | 信号同期化回路及び信号同期化方法 |
| JP3149771B2 (ja) * | 1996-01-31 | 2001-03-26 | 日本電気株式会社 | 半導体集積回路 |
| JPH1185114A (ja) * | 1997-09-12 | 1999-03-30 | Sanyo Electric Co Ltd | データ線駆動回路 |
| JP3536657B2 (ja) * | 1998-03-30 | 2004-06-14 | セイコーエプソン株式会社 | 電気光学装置の駆動回路、電気光学装置、及び電子機器 |
-
2002
- 2002-08-09 JP JP2002233881A patent/JP3891070B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-30 US US10/629,590 patent/US20040107390A1/en not_active Abandoned
- 2003-08-01 TW TW092121082A patent/TW200415398A/zh unknown
- 2003-08-08 CN CNA031533043A patent/CN1485656A/zh active Pending
- 2003-08-08 KR KR1020030054929A patent/KR100572427B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100572427B1 (ko) | 2006-04-18 |
| CN1485656A (zh) | 2004-03-31 |
| TW200415398A (en) | 2004-08-16 |
| US20040107390A1 (en) | 2004-06-03 |
| KR20040014355A (ko) | 2004-02-14 |
| JP2004080101A (ja) | 2004-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6670944B1 (en) | Shift register circuit, driving circuit for an electrooptical device, electrooptical device, and electronic apparatus | |
| JP4474821B2 (ja) | シフトレジスタ、データ線駆動回路および走査線駆動回路 | |
| JP3832125B2 (ja) | 電気光学装置及び電子機器 | |
| US8558778B2 (en) | Shift register, scanning-line drive circuit, data-line drive circuit, electro-optical device, and electronic apparatus | |
| JP4691890B2 (ja) | 電気光学装置および電子機器 | |
| JP3692846B2 (ja) | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 | |
| JP3520756B2 (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
| JP4007117B2 (ja) | 出力制御回路、駆動回路、電気光学装置および電子機器 | |
| JPH1165536A (ja) | 画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置 | |
| JP3891070B2 (ja) | タイミング調整回路、駆動回路、電気光学装置および電子機器 | |
| JP3893819B2 (ja) | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 | |
| JP2001188520A (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
| JP3752960B2 (ja) | 電気光学パネルのデータ線駆動方法、データ線駆動装置、電気光学装置、および電子機器 | |
| JP4258501B2 (ja) | 電気光学装置及び電子機器並びに電気光学装置の駆動方法 | |
| JP4367342B2 (ja) | クロックドインバータ回路、シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器 | |
| JP4353203B2 (ja) | 電気光学装置及び電子機器並びに電気光学装置の駆動方法 | |
| JP2001324951A (ja) | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 | |
| JP3726675B2 (ja) | 電気光学パネル、その駆動回路、データ線駆動回路、走査線駆動回路および電子機器 | |
| JP4442425B2 (ja) | クロックドインバータ回路、シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器 | |
| JP2006243759A (ja) | 電気光学装置の駆動回路、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器 | |
| JP2004233446A (ja) | 電気光学パネルの駆動方法及び駆動回路、これを用いた電気光学パネル、並びに電子機器 | |
| JP4111212B2 (ja) | 駆動回路、電気光学装置、および電子機器 | |
| JP2004134053A (ja) | シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061019 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061127 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |