JP3886316B2

JP3886316B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3886316B2
Application number: JP2000057405A
Authority: JP
Inventors: 弘明中岡; 隆上原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2007-02-28
Anticipated expiration: 2020-03-02
Also published as: JP2001244457A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に自己整合型のコンタクト孔を有する絶縁ゲート電界効果トランジスタの製法に関する。
【０００２】
【従来の技術】
近年、半導体デバイス中の半導体素子の微細化及び高密度化は急速な勢いで進んでおり、現在では、ゲート長が０．１５μｍというデザインルールで設計されたトランジスタを搭載したＣＭＯＳデバイス等の高集積半導体デバイスが開発試作されている。このような高集積デバイスを量産プロセスによって製造するには、まだ、種々の課題が存在するが、その１つとして、半導体素子の製造プロセスにおいて繰り返し行なわれるフォトリソグラフィー工程でのマスク合せマージンの低減がある。
【０００３】
通常、半導体デバイスの製造では、半導体素子用のパターンはフォトリソグラフィー工程において、前工程で形成した下層のパターンのアライメントマークにマスクを重ね合せて上層のパターンを形成する。しかし、このマスク合せの際に完全に下層のパターンと上層のパターンを合わせるのは不可能で、必ず下層のパターンと上層のパターンとの間で重ね合せずれが生じる。そこで、この合せずれを見越してマスク上のパターンの寸法に余裕（マージン）をもたせ、最大限マスクの合わせずれが生じても、実際に形成される部材同士の接続や絶縁状態に不都合が生じないように工夫することが必要となる。しかし、このようなマージンを設けることは、トランジスタ等の半導体素子の高集積化を妨げる大きな障害となっている。
【０００４】
そこで、最近では、マージンを不要とするマージンレス化の技術手法が種々検討されている。その中でも、特に重要なコンタクト孔の形成の自己整合化（セルフアラインコンタクト、略してＳＡＣという）によるマージンレス化がある。以下、従来提案されているＳＡＣ技術の例について説明する。
【０００５】
（第１の従来例）
図７（ａ）〜（ｅ），図８（ａ）〜（ｅ）及び図９（ａ）〜（ｄ）は、第１の従来例である自己整合型コンタクト孔を有するＭＯＳトランジスタの製造工程を示す断面図である。
【０００６】
まず、図７（ａ）に示す工程で、ｐ型のシリコン基板５０１上に、選択酸化（ＬＯＣＯＳ）法によって、フィールド酸化膜５０２を形成し、その後、熱酸化法により、シリコン基板５０１のうちフィールド酸化膜５０２によって囲まれた領域の露出している表面部を酸化して、シリコン基板５０１上にゲート酸化膜５０３を形成する。
【０００７】
次に、図７（ｂ）に示す工程で、基板上に、ｎ型多結晶シリコン膜５０４を堆積し、続いて、ｎ型多結晶シリコン膜５０４の上にシリコン窒化膜５０５を堆積する。その後、シリコン窒化膜５０５の上にゲート電極を形成するためのレジストパターン５０６を形成する。
【０００８】
次に、図７（ｃ）に示す工程で、レジストパターン５０６をマスクとするエッチングにより、シリコン窒化膜５０５および多結晶シリコン膜５０４をパターニングして、ゲート電極５０７とゲート上絶縁膜５０８とをそれぞれ形成する。その後、レジストパターン５０６を除去した後、基板上に、サイドウォール用シリコン窒化膜５０９を堆積する。
【０００９】
次に、図７（ｄ）に示す工程で、サイドウォール用シリコン窒化膜５０９をエッチバックして、ゲート電極５０７およびゲート上絶縁膜５０８の側面上に、窒化膜サイドウォール５１０を形成する。
【００１０】
次に、図７（ｅ）に示す工程で、熱酸化処理を行なって、シリコン基板５０１の上に残存するゲート酸化膜５０３の厚みを増大させて、窒化膜サイドウォール５１０のパッド膜として機能する厚いシリコン酸化膜５１１を形成する。このとき、ゲート酸化膜５０３のうちゲート電極５０７の下方の部分はそれほど厚みが増大することはないが、ゲート酸化膜５０３のうち窒化膜サイドウォール５１０の下方の部分は、シリコン基板５０１が酸化される分だけ厚くなる。
【００１１】
次に、図８（ａ）に示す工程で、フィールド酸化膜５０２とゲート上絶縁膜５０８と窒化膜サイドウォール５１０とをマスクとして、不純物のイオン注入を行なって、シリコン基板５０１のうち窒化膜サイドウォール５１０の外側に位置する領域に低濃度イオン注入層５１２を形成する。
【００１２】
次に、図８（ｂ）に示す工程で、基板上に、追加サイドウォール用シリコン窒化膜５１３を堆積する。そして、図８（ｃ）に示す工程で、追加サイドウォール用シリコン窒化膜５１３をエッチバックして、窒化膜サイドウォール５１０の側面上に追加窒化膜サイドウォール５１４を形成する。
【００１３】
次に、図８（ｄ）に示す工程で、フィールド酸化膜５０２とゲート上絶縁膜５０８と窒化膜サイドウォール５１０と追加窒化膜サイドウォール５１４とをマスクとして、不純物のイオン注入を行ない、シリコン基板５０１のうち低濃度イオン注入層５１２の外側に位置する領域に高濃度イオン注入層５１５を形成する。
【００１４】
次に、図８（ｅ）に示す工程で、基板上に層間絶縁膜となるＢＰＳＧ（Boron-Phospho-Silicate-Glass）膜５１６を堆積した後、８５０℃，３０分間程度の熱処理（アニール）により、注入された不純物を活性化して、ｎ- 拡散層５１７およびｎ+ 拡散層５１８を形成する。
【００１５】
次に、図９（ａ）に示す工程で、ＢＰＳＧ膜５１６の上に、コンタクト孔を開口するためのマスクとなるレジストパターン５１９を形成する。このレジストパターン５１９は、ｎ+ 拡散層５１８の上方に位置する部分に開口を有しているが、この開口の位置はゲート電極５０７に対して自己整合的に形成されている。つまり、レジストパターン５１９の開口は、フォトマスクの位置のずれ方によっては、各窒化膜サイドウォール５１０，５１４やゲート上絶縁膜５０８とオーバーラップすることもあり、フィールド酸化膜５０２とオーバーラップすることもある。
【００１６】
次に、図９（ｂ）に示す工程で、レジストパターン５１９をマスクとするエッチングを行なって、層間絶縁膜であるＢＰＳＧ膜５１６とシリコン酸化膜５１１とを貫通してｎ+ 拡散層５１８に到達するコンタクト孔５２０を開口する。
【００１７】
次に、図９（ｃ）に示す工程で、レジストパターン５１９を除去した後、コンタクト孔５２０の内部及び層間絶縁膜５１６の上にアルミニウム合金膜５２１を堆積する。その後、アルミニウム合金膜５２１の上に配線を形成するためのレジストパターン５２２を形成する。
【００１８】
次に、図９（ｄ）に示す工程で、レジストパターン５２２をマスクとして用いたエッチングによりアルミニウム合金膜５２１をパターニングして、配線５２３を形成する。
【００１９】
（第２の従来例）
図１０（ａ）〜（ｅ）及び図１１（ａ）〜（ｄ）は、第２の従来例である自己整合型コンタクト孔を有するＭＯＳトランジスタの製造工程を示す断面図である。
【００２０】
まず、図１０（ａ）に示す工程で、上記第１の従来例における図７（ａ），（ｂ）と同様の処理を行なって、ｐ型のシリコン基板５０１上に、選択酸化（ＬＯＣＯＳ）法によるフィールド酸化膜５０２と、ゲート酸化膜５０３と、ｎ型多結晶シリコン膜からなるゲート電極５０７と、シリコン窒化膜からなるゲート上絶縁膜５０８とをそれぞれ形成する。
【００２１】
次に、図１０（ｂ）に示す工程で、フィールド酸化膜５０２と、ゲート電極５０７上のゲート上絶縁膜５０８をマスクとして、不純物のイオン注入を行なって、シリコン基板５０１のうちゲート電極５０７の両側方に位置する領域に低濃度イオン注入層５１２を形成する。
【００２２】
次に、図１０（ｃ）に示す工程で、基板上にサイドウォール用シリコン窒化膜を堆積した後、サイドウォール用シリコン窒化膜をエッチバックして、ゲート電極５０７及びゲート上絶縁膜５０８の側面上に窒化膜サイドウォール５１０を形成する。
【００２３】
次に、図１０（ｄ）に示す工程で、フィールド酸化膜５０２と、ゲート電極５０７及びゲート上絶縁膜５０８と、窒化膜サイドウォール５１０とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうち低濃度イオン注入層５１２の外側に位置する領域に高濃度イオン注入層５１５を形成する。
【００２４】
次に、図１０（ｅ）に示す工程で、１０００℃，１０秒間程度の熱処理（アニール）により、注入された不純物を活性化して、ｎ- 拡散層５１７及びｎ+ 拡散層５１８を形成する。さらに、基板上に、シリコン窒化膜からなるエッチストッパ膜５１３とＢＰＳＧ膜５１６とを堆積する。
【００２５】
次に、図１１（ａ）に示す工程で、ＢＰＳＧ膜５１６の上に、コンタクト孔を開口するためのマスクとなるレジストパターン５１９を形成する。このレジストパターン５１９は、ｎ+ 拡散層５１８の上方に位置する部分に開口を有しているが、この開口の位置はゲート電極５０７に対して自己整合的に形成されている。つまり、レジストパターン５１９の開口は、フォトマスクの位置のずれ方によっては、窒化膜サイドウォール５１０やゲート上絶縁膜５０８とオーバーラップすることもあり、フィールド酸化膜５０２とオーバーラップすることもある。
【００２６】
次に、図１１（ｂ）に示す工程で、レジストパターン５１９をマスクとするエッチングを行なって、層間絶縁膜であるＢＰＳＧ膜５１６とエッチストッパ膜５１３とゲート酸化膜５０３とを貫通してｎ+ 拡散層５１８に到達するコンタクト孔５２０を開口する。
【００２７】
次に、図１１（ｃ）に示す工程で、レジストパターン５１９を除去した後、コンタクト孔５２０の内部及び層間絶縁膜５１６の上にアルミニウム合金膜５２１を堆積する。その後、アルミニウム合金膜５２１の上に配線を形成するためのレジストパターン５２２を形成する。
【００２８】
次に、図１１（ｄ）に示す工程で、レジストパターン５２２をマスクとして用いたエッチングによりアルミニウム合金膜５２１をパターニングして、配線５２３を形成する。
【００２９】
【発明が解決しようとする課題】
上記２つの従来の技術では、ゲート電極の上面及び側面上に、ゲート上絶縁膜，窒化膜サイドウォールをそれぞれ形成することによって、ソース・ドレイン領域となる拡散層へのコンタクト孔を、ゲート電極に対してマージンレスで自己整合的に形成できることとなる。
【００３０】
しかしながら、上記第１の従来技術では、以下のような３つの不具合があった。
【００３１】
第１に、ゲート電極の側面上に窒化膜サイドウォールを形成した後に、熱酸化を行なって、窒化膜サイドウォールの下方にパッド膜となるシリコン酸化膜５１１を形成する。このため、シリコン基板５０１のうち窒化膜サイドウォールの下方に位置する部分が酸化されて凹み、酸化のための熱処理によってシリコン基板５０１中の不純物が拡散する。また、低濃度イオン注入層形成のためのＬＤＤ注入工程を、熱酸化工程の前後どちらで行っても、不純物濃度の制御が困難となる。これらの原因によって、パンチスルーの発生などの短チャネル効果、しきい値電圧のばらつき，電流駆動能力の低下が生じたり、設計マージンの低下を招くこととなる。
【００３２】
第２に、ゲート電極の上部を高融点金属膜により構成した場合、その後の工程の熱処理により膜はがれを起こすおそれが生じる。
【００３３】
第３に、層間絶縁膜を貫通するコンタクト孔が素子分離領域に跨って形成された場合、コンタクト孔が素子分離領域のフィールド酸化膜を貫通することにより、基板リークが発生するおそれがある。
【００３４】
また、第２の従来技術では、コンタクト孔が素子分離領域に跨って形成される場合の不具合を回避すべく、ソース・ドレイン領域となる拡散層の形成後、基板上にエッチングストップ用のシリコン窒化膜５１３を堆積している。このために、エッチストッパ膜５１３の膜厚分だけゲート電極間の間隙が縮小されるので、この狭い間隙への層間絶縁膜の埋め込みや、コンタクト孔を開口するためのエッチングが困難となり、半導体装置の微細化に不利となる。
【００３５】
本発明の目的は、自己整合型コンタクト孔を備え、超微細で信頼性の高いＭＩＳトランジスタを配置した半導体装置を形成するための方法を提供することにある。
【００３６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の一部に素子分離領域を形成する工程（ａ）と、上記半導体基板の上記素子分離領域によって囲まれる領域上に、ゲート絶縁膜，ゲート電極及びゲート上絶縁膜を形成する工程（ｂ）と、上記工程（ｂ）の後、基板上に、絶縁性材料からなるパッド膜を堆積する工程（ｃ）と、上記パッド膜の上に、パッド膜との選択的エッチングが可能な材質からなるサイドウォール用膜を堆積する工程（ｄ）と、上記サイドウォール用膜をエッチバックして、上記ゲート上絶縁膜及びゲート電極の側面上に、上記パッド膜を介在させてサイドウォールを形成する工程（ｅ）と、上記ゲート上絶縁膜及びサイドウォールをマスクとする不純物のイオン注入により上記半導体基板内に不純物を導入して、半導体基板内に高濃度拡散層を形成する工程（ｆ）と、選択的エッチングにより、上記基板上およびゲート電極表面上に上記パッド膜を残したままで上記サイドウォールを除去する工程（ｇ）と、上記工程（ｇ）の後、基板上に、コンタクト孔形成時における絶縁性材料からなるエッチストッパ膜を堆積する工程（ｈ）と、上記工程（ｈ）の後、基板上に、上記エッチストッパ膜との選択エッチングが可能な材料からなる層間絶縁膜を形成する工程（ｉ）と、上記層間絶縁膜，上記エッチストッパ膜及び上記パッド膜を貫通して上記上記高濃度拡散層に到達するコンタクト孔を上記ゲート電極に対して自己整合的に形成する工程（ｊ）とを含み、上記パッド膜と上記エッチストッパ膜とは異なる膜種である。
【００３７】
この方法により、工程（ｅ）においては、高濃度拡散層の範囲をサイドウォールによって規定しつつ、高濃度拡散層の濃度プロファイルを所望の状態に制御することができる。一方、工程（ｉ）においては、エッチストッパ膜はあるもののサイドウォールが除去されているので、ゲート電極同士の間の間隙を広く確保することができ、層間絶縁膜のゲート電極間への埋め込みや、工程（ｊ）におけるコンタクト孔の形成を円滑に行なうことができる。また、エッチストッパ膜によって、コンタクト孔をゲート電極に対して自己整合的に形成でき、かつ、コンタクト孔が素子分離領域に跨って形成された場合にも、コンタクト孔が素子分離領域を貫通するのを阻止することができる。さらに、エッチストッパ膜とゲート電極との間にはパッド膜が介在しているので、エッチストッパ膜の材質が何であってもチャネル領域へのストレスの印加を緩和することができ、ストレスの印加に起因する欠陥の発生などの不具合を確実に抑制することができる。したがって、自己整合型コンタクトを備え、超微細で信頼性の高いＭＩＳトランジスタを配置した半導体装置を形成することができる。
【００３８】
上記工程（ｃ）では、上記パッド膜としてシリコン酸化膜を堆積し、上記工程（ｄ）では、上記サイドウォール用膜としてシリコン窒化膜を堆積し、上記工程（ｇ）では、熱燐酸を用いて上記サイドウォールを除去することができる。
【００３９】
また、上記工程（ｃ）では、上記パッド膜としてシリコン酸化膜を堆積し、上記工程（ｄ）では、上記サイドウォール用膜として窒化チタン膜を堆積し、上記工程（ｇ）では、硫酸及び過酸化水素水の混合液を用いて上記サイドウォールを除去するようにしてもよい。
【００４０】
特に、上記工程（ｃ）では、上記パッド膜としてシリコン酸化膜を堆積し、上記工程（ｄ）では、上記サイドウォール用膜として不純物をドープしたシリコン酸化膜（ＢＰＳＧ膜）を堆積し、上記工程（ｇ）では、フッ酸蒸気を用いて上記サイドウォールを除去することにより、ウエットエッチングを行なわなくてもよいので、製造工程の所要時間の短縮と、工程の簡素化とを図ることができる。
【００４１】
上記工程（ｂ）の後、上記工程（ｃ）の前に、上記ゲート上絶縁膜及びゲート電極をマスクとする不純物のイオン注入により上記半導体基板内に不純物を導入して、半導体基板内に低濃度拡散層を形成する工程をさらに含むことにより、短チャネル効果の防止機能の高いＬＤＤ構造を有するＭＩＳトランジスタを配置した半導体装置を形成することができる。
【００４２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ），図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体装置の製造工程を示す断面図である。
【００４３】
まず、図１（ａ）に示す工程で、ｐ型のシリコン基板１０１上に、選択酸化（ＬＯＣＯＳ）法によって、膜厚が約４００ｎｍのフィールド酸化膜１０２を形成し、その後、熱酸化法により、シリコン基板１０１のうちフィールド酸化膜１０２によって囲まれた領域の露出している表面部を酸化して、シリコン基板１０１上に膜厚が約４ｎｍのゲート酸化膜１０３を形成する。
【００４４】
次に、図１（ｂ）に示す工程で、基板上に、膜厚が約２００ｎｍのｎ型多結晶シリコン膜１０４を堆積し、続いて、ｎ型多結晶シリコン膜１０４の上に膜厚が約１５０ｎｍのシリコン窒化膜１０５を堆積する。その後、シリコン窒化膜１０５の上にゲート電極を形成するためのレジストパターン１０６を形成する。
【００４５】
次に、図１（ｃ）に示す工程で、レジストパターン１０６をマスクとするエッチングにより、シリコン窒化膜１０５および多結晶シリコン膜１０４をパターニングして、ゲート上絶縁膜１０８とゲート電極１０７とをそれぞれ形成する。その後、フィールド酸化膜１０２とゲート上絶縁膜１０８（及びゲート電極１０７）とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうちゲート電極１０７の両側方に位置する領域に低濃度イオン注入層１１２を形成する。このとき、例えば砒素を、注入エネルギーが１０ｋｅＶで、ドーズ量５×１０¹⁴／ｃｍ²の条件で注入する。
【００４６】
次に、図１（ｄ）に示す工程で、基板上に、ゲート電極１０７およびゲート上絶縁膜１０８を覆う膜厚が約２０ｎｍの薄いシリコン酸化膜からなるパッド膜１０９を形成する。その後、シリコン窒化膜を堆積した後、シリコン窒化膜をエッチバックして、ゲート電極１０７およびゲート上絶縁膜１０８の側面上に、窒化膜サイドウォール１１０を形成する。その後、フィールド酸化膜１０２とゲート上絶縁膜１０８と窒化膜サイドウォール１１０とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうち低濃度イオン注入層１１２の外側に位置する領域に高濃度イオン注入層１１５を形成する。このとき、例えば砒素を、注入エネルギーが４０ｋｅＶで、ドーズ量３×１０¹⁵／ｃｍ²の条件で注入する。
【００４７】
次に、図２（ａ）に示す工程で、１０００℃，１０秒間の熱処理（アニール）により、低濃度イオン注入層１１２及び高濃度イオン注入層１１５に注入された不純物を活性化して、低濃度拡散層１１７及び高濃度拡散層１１８をそれぞれ形成する。
【００４８】
次に、図２（ｂ）に示す工程で、例えば熱燐酸によるウエットエッチングによって、窒化膜サイドウォール１１０を除去する。その後、基板上に、膜厚が約５０ｎｍのシリコン窒化膜であるエッチストッパ膜１１３を堆積する。さらに、エッチストッパ膜１１３の上に、層間絶縁膜として膜厚が約１０００ｎｍのＢＰＳＧ（Boron-Phospho-Silicate-Glass）膜１１６を堆積する。
【００４９】
次に、図２（ｃ）に示す工程で、ＢＰＳＧ膜１１６の上に、コンタクト孔を開口するためのマスクとなるレジストパターン１１９を形成する。このレジストパターン１１９は、高濃度拡散層１１８の上方に位置する部分に開口を有しているが、この開口の位置はゲート電極１０７に対して自己整合的に形成されている。つまり、レジストパターン１１９の開口は、フォトマスクの位置のずれ方によっては、エッチストッパ膜１１３の垂直方向に延びる部分やゲート上絶縁膜１０８とオーバーラップすることもあり、フィールド酸化膜１０２とオーバーラップすることもある。
【００５０】
次に、図２（ｄ）に示す工程で、レジストパターン１１９をマスクとするエッチングを行なって、層間絶縁膜であるＢＰＳＧ膜１１６とエッチストッパ膜１１３とパッド膜１０９とを貫通して高濃度拡散層１１８に到達するコンタクト孔１２０を開口する。
【００５１】
その後、上記従来例と同様に、コンタクト孔１２０の内部及び層間絶縁膜１１６の上にアルミニウム合金膜を堆積した後、アルミニウム合金膜をパターニングして、配線を形成する。
【００５２】
本実施形態によると、ゲート電極１０７及びゲート上絶縁膜１０８の上方と側方とが、エッチストッパ膜１１３によって覆われているので、層間絶縁膜であるＢＰＳＧ膜１１６を貫通するコンタクト孔１２０がゲート電極１０７及びゲート上絶縁膜１０８に跨って開口されても、コンタクト孔１２０がゲート電極１０７に到達することはない。したがって、コンタクト孔１２０をゲート電極１０７に対して自己整合的に形成することができる。また、コンタクト孔１２０が素子分離領域に跨って形成されても、フィールド酸化膜１０２の上もエッチストッパ膜１１３によって覆われているので、コンタクト孔１２０がフィールド酸化膜１０２を貫通することはなく、上記第１の従来例のような基板リークの発生を確実に防止することができる。つまり、いわゆるボーダーレスのセルフアラインコンタクト孔を形成することが可能になる。
【００５３】
一方、エッチストッパ膜１１３の下地としてシリコン酸化膜からなるパッド膜１０９が設けられているので、上記第１の従来例のごとくゲート酸化膜をさらに熱酸化して厚いシリコン酸化膜（図７（ｅ）に示すシリコン酸化膜５１１）を形成しなくても、エッチストッパ膜１１３によってチャネル領域にストレスが印加されることはない。したがって、上記第１の従来例のようなシリコン基板の凹みや低濃度拡散層１１７の不純物濃度の制御性の悪化を招くこともない。したがって、トランジスタの短チャネル効果の発生を確実に抑制することができる。
【００５４】
また、層間絶縁膜であるＢＰＳＧ膜１１６を堆積する際には、ゲート電極１０７の側方にはエッチストッパ膜１１３と薄いパッド膜１０９とがあるものの、窒化膜サイドウォール１１０がすでに除去されているので、ゲート電極１０７同士間の間隙は十分広く確保され、第２の従来例のごとく、ＢＰＳＧ膜１１６の埋め込みや、コンタクト孔１２０の開口が困難になることはない。
【００５５】
つまり、ＬＤＤ構造のトランジスタに必要な低濃度拡散層１１７，高濃度拡散層１１８をそれぞれ所定の位置に、かつ所定の濃度プロファイルを有するように形成するには、図１（ｄ）に示すように、ゲート電極１０７の側方に窒化膜サイドウォール１１０を設けておく必要がある。例えば、図２（ｂ）に示す状態、かつ、ＢＰＳＧ膜１１６がないとした状態で、高濃度拡散層１１８を形成するためのイオン注入を行なうと、比較的厚めのエッチストッパ膜１１３によって基板が覆われているために、イオン注入される不純物の濃度プロファイルを制御することが困難となるからである。一方、高濃度拡散層１１８形成のためのイオン注入を行なった後は、エッチストッパ膜１１３があることで、コンタクト孔１２０がゲート電極１０７とオーバーラップしても、ゲート上絶縁膜１０８とエッチストッパ膜１１３とによってコンタクト孔１２０がゲート電極１０７に到達するのを確実に阻止することができる。
【００５６】
ここで、上記各従来例においては、最終の仕上がり構造において設けられていた窒化膜サイドウォールは、ＬＤＤ構造の高濃度拡散層形成のためのイオン注入の際に高濃度拡散層の範囲を規定する部材として機能するとともに、セルフアラインコンタクト（ＳＡＣ）を形成する際のエッチングストッパーとしても機能している。それに対し、本実施形態においては、窒化膜サイドウォール１１０を不純物イオンの注入の際の高濃度拡散層１１８の範囲を規定するためにのみ用い、その後は、基板全体を覆うエッチストッパ膜１１３に、セルフアラインコンタクト（ＳＡＣ）の円滑な形成を確保する役割を果たさせるようにしているのである。
【００５７】
よって、本実施形態では、トランジスタの特性を良好に維持しつつ、セルフアラインコンタクト（ＳＡＣ）構造を有する，超微細で信頼性の高いＭＩＳトランジスタを配置した半導体装置を得ることができる。
【００５８】
（第２の実施形態）
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【００５９】
まず、図３（ａ）に示す工程で、ｐ型のシリコン基板１０１上に、選択酸化（ＬＯＣＯＳ）法によって、膜厚が約４００ｎｍのフィールド酸化膜１０２を形成し、その後、熱酸化法により、シリコン基板１０１のうちフィールド酸化膜１０２によって囲まれた領域の露出している表面部を酸化して、シリコン基板１０１上に膜厚が約４ｎｍのゲート酸化膜１０３を形成する。
【００６０】
次に、図３（ｂ）に示す工程で、基板上に、膜厚が約２００ｎｍのｎ型多結晶シリコン膜１０４を堆積し、続いて、ｎ型多結晶シリコン膜１０４の上に膜厚が約１５０ｎｍのシリコン窒化膜１０５を堆積する。その後、シリコン窒化膜１０５の上にゲート電極を形成するためのレジストパターン１０６を形成する。
【００６１】
次に、図３（ｃ）に示す工程で、レジストパターン１０６をマスクとするエッチングにより、シリコン窒化膜１０５および多結晶シリコン膜１０４をパターニングして、ゲート上絶縁膜１０８とゲート電極１０７とをそれぞれ形成する。その後、フィールド酸化膜１０２とゲート上絶縁膜１０８（及びゲート電極１０７）とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうちゲート電極１０７の両側方に位置する領域に低濃度イオン注入層１１２を形成する。このとき、例えば砒素を、注入エネルギーが１０ｋｅＶで、ドーズ量５×１０¹⁴／ｃｍ²の条件で注入する。
【００６２】
次に、図３（ｄ）に示す工程で、基板上に、ゲート電極１０７およびゲート上絶縁膜１０８を覆う膜厚が約２０ｎｍの薄いシリコン酸化膜からなるパッド膜１０９を形成する。その後、窒化チタン膜を堆積した後、窒化チタン膜をエッチバックして、ゲート電極１０７およびゲート上絶縁膜１０８の側面上に、窒化チタン膜サイドウォール１３０を形成する。その後、フィールド酸化膜１０２とゲート上絶縁膜１０８と窒化チタン膜サイドウォール１３０とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうち低濃度イオン注入層１１２の外側に位置する領域に高濃度イオン注入層１１５を形成する。このとき、例えば砒素を、注入エネルギーが４０ｋｅＶで、ドーズ量３×１０¹⁵／ｃｍ²の条件で注入する。
【００６３】
次に、図４（ａ）に示す工程で、１０００℃，１０秒間の熱処理（アニール）により、低濃度イオン注入層１１２及び高濃度イオン注入層１１５に注入された不純物を活性化して、低濃度拡散層１１７及び高濃度拡散層１１８をそれぞれ形成する。
【００６４】
次に、図４（ｂ）に示す工程で、例えば硫酸と過酸化水素水との混合液によるウエットエッチングによって、窒化チタン膜サイドウォール１３０を除去する。その後、基板上に、膜厚が約５０ｎｍのシリコン窒化膜であるエッチストッパ膜１１３を堆積する。さらに、エッチストッパ膜１１３の上に、層間絶縁膜として膜厚が約１０００ｎｍのＢＰＳＧ膜１１６を堆積する。
【００６５】
次に、図４（ｃ）に示す工程で、ＢＰＳＧ膜１１６の上に、コンタクト孔を開口するためのマスクとなるレジストパターン１１９を形成する。このレジストパターン１１９は、高濃度拡散層１１８の上方に位置する部分に開口を有しているが、この開口の位置はゲート電極１０７に対して自己整合的に形成されている。つまり、レジストパターン１１９の開口は、フォトマスクの位置のずれ方によっては、エッチストッパ膜１１３の垂直方向に延びる部分やゲート上絶縁膜１０８とオーバーラップすることもあり、フィールド酸化膜１０２とオーバーラップすることもある。
【００６６】
次に、図４（ｄ）に示す工程で、レジストパターン１１９をマスクとするエッチングを行なって、層間絶縁膜であるＢＰＳＧ膜１１６とエッチストッパ膜１１３とパッド膜１０９とを貫通して高濃度拡散層１１８に到達するコンタクト孔１２０を開口する。
【００６７】
その後、上記従来例と同様に、コンタクト孔１２０の内部及び層間絶縁膜１１６の上にアルミニウム合金膜を堆積した後、アルミニウム合金膜をパターニングして、配線を形成する。
【００６８】
本実施形態においても、上記第１の実施形態と同様に、高濃度拡散層１１８形成のための不純物イオンの注入の際（図３（ｄ）参照）には、窒化チタン膜サイドウォール１３０が存在するので、高濃度拡散層１１８の範囲の規定と濃度プロファイルの制御とが円滑に行なわれる。一方、層間絶縁膜であるＢＰＳＧ膜１１６を堆積する前には、窒化チタン膜サイドウォール１３０が除去されゲート電極間の間隙が広く確保されている。また、エッチストッパ膜１１３によってＳＡＣの形成時にコンタクト孔がゲート電極に到達したり、コンタクト孔が素子分離領域のフィールド酸化膜１０２を貫通するのが阻止される。よって、上記第１の実施形態と同じ効果を発揮することができる。
【００６９】
特に、本実施形態においては、第１の実施形態におけるシリコン窒化膜からなる窒化膜サイドウォール１１０に代えて、窒化チタン膜からなる窒化チタン膜サイドウォール１３０を設けているので、この窒化チタン膜サイドウォール１３０を除去する際、選択ウエットエッチングを用いればシリコン酸化膜との選択比が高くなるので、下地のパッド膜１０９をほとんどエッチングすることなく、容易に選択エッチングを行なうことができる。
【００７０】
（第３の実施形態）
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【００７１】
まず、図５（ａ）に示す工程で、ｐ型のシリコン基板１０１上に、選択酸化（ＬＯＣＯＳ）法によって、膜厚が約４００ｎｍのフィールド酸化膜１０２を形成し、その後、熱酸化法により、シリコン基板１０１のうちフィールド酸化膜１０２によって囲まれた領域の露出している表面部を酸化して、シリコン基板１０１上に膜厚が約４ｎｍのゲート酸化膜１０３を形成する。
【００７２】
次に、図５（ｂ）に示す工程で、基板上に、膜厚が約２００ｎｍのｎ型多結晶シリコン膜１０４を堆積し、続いて、ｎ型多結晶シリコン膜１０４の上に膜厚が約１５０ｎｍのシリコン窒化膜１０５を堆積する。その後、シリコン窒化膜１０５の上にゲート電極を形成するためのレジストパターン１０６を形成する。
【００７３】
次に、図５（ｃ）に示す工程で、レジストパターン１０６をマスクとするエッチングにより、シリコン窒化膜１０５および多結晶シリコン膜１０４をパターニングして、ゲート電極１０７とゲート上絶縁膜１０８とをそれぞれ形成する。
【００７４】
次に、図５（ｄ）に示す工程で、基板上に、ゲート電極１０７およびゲート上絶縁膜１０８を覆う膜厚が約２０ｎｍの薄いシリコン酸化膜からなるパッド膜１０９を形成する。その後、基板上にＢＰＳＧ膜を堆積した後、ＢＰＳＧ膜をエッチバックして、ゲート電極１０７およびゲート上絶縁膜１０８の側面上に、酸化膜サイドウォール１４０を形成する。その後、フィールド酸化膜１０２とゲート上絶縁膜１０８と酸化膜サイドウォール１４０とをマスクとして、不純物のイオン注入を行なって、シリコン基板１０１のうち酸化膜サイドウォール１４０の外側に位置する領域に高濃度イオン注入層１１５を形成する。このとき、例えば砒素を、注入エネルギーが４０ｋｅＶで、ドーズ量３×１０¹⁵／ｃｍ²の条件で注入する。
【００７５】
次に、図６（ａ）に示す工程で、１０００℃，１０秒間の熱処理（アニール）により、高濃度イオン注入層１１５に注入された不純物を活性化して、高濃度拡散層１１８を形成する。
【００７６】
次に、図６（ｂ）に示す工程で、フッ酸蒸気によるエッチングによって、酸化膜サイドウォール１４０を除去する。その後、基板上に、膜厚が約５０ｎｍのシリコン窒化膜であるエッチストッパ膜１１３を堆積する。さらに、エッチストッパ膜１１３の上に、層間絶縁膜として膜厚が約１０００ｎｍのＢＰＳＧ膜１１６を堆積する。
【００７７】
次に、図６（ｃ）に示す工程で、ＢＰＳＧ膜１１６の上に、コンタクト孔を開口するためのマスクとなるレジストパターン１１９を形成する。このレジストパターン１１９は、高濃度拡散層１１８の上方に位置する部分に開口を有しているが、この開口の位置はゲート電極１０７に対して自己整合的に形成されている。つまり、レジストパターン１１９の開口は、フォトマスクの位置のずれ方によっては、エッチストッパ膜１１３の垂直方向に延びる部分やゲート上絶縁膜１０８とオーバーラップすることもあり、フィールド酸化膜１０２とオーバーラップすることもある。
【００７８】
次に、図６（ｄ）に示す工程で、レジストパターン１１９をマスクとするエッチングを行なって、層間絶縁膜であるＢＰＳＧ膜１１６とエッチストッパ膜１１３とパッド膜１０９とを貫通して高濃度拡散層１１８に到達するコンタクト孔１２０を開口する。
【００７９】
その後、上記従来例と同様に、コンタクト孔１２０の内部及び層間絶縁膜１１６の上にアルミニウム合金膜を堆積した後、アルミニウム合金膜をパターニングして、配線を形成する。
【００８０】
本実施形態においても、上記第１の実施形態と同様に、高濃度拡散層１１８形成のための不純物イオンの注入の際（図５（ｄ）参照）には、酸化膜サイドウォール１４０が存在するので、高濃度拡散層１１８の範囲の規定と濃度プロファイルの制御とが円滑に行なわれる。一方、層間絶縁膜であるＢＰＳＧ膜１１６を堆積する前には、酸化膜サイドウォール１４０が除去されゲート電極間の間隙が広く確保されている。また、エッチストッパ膜１１３によってＳＡＣの形成時にコンタクト孔がゲート電極に到達したり、コンタクト孔が素子分離領域のフィールド酸化膜１０２を貫通するのが阻止される。よって、上記第１の実施形態と同じ効果を発揮することができる。
【００８１】
特に、本実施形態においては、第１，第２の実施形態におけるシリコン窒化膜からなる窒化膜サイドウォール１１０や、窒化チタン膜からなる窒化チタン膜サイドウォール１３０に代えて、ＢＰＳＧ膜からなる酸化膜サイドウォール１４０を設けているので、酸化膜サイドウォール１４０の除去をフッ酸蒸気によって選択的に行なうことが可能になる。つまり、本実施形態の方法を用いると、第１，第２の実施形態のごとき液槽に浸漬する必要のあるウエットエッチングではなく、チャンバ内で処理できる蒸気エッチングを用いることができるので、本実施形態により、酸化膜サイドウォール１４０の除去工程とその前後の工程との接続が極めて容易化され、製造工程の所要時間の短縮と工程の簡素化などを図ることができる。
【００８２】
上記第１〜３の実施例においては、半導体装置内のｎチャネル型のＭＩＳトランジスタの部分の構造の変化を示しながら、製造工程の説明を行なったが、一般的に半導体装置内にはｐチャネル型ＭＩＳトランジスタや、ゲート酸化膜の膜厚の異なるトランジスタ（ｎチャネル型及びｐチャネル型ＭＩＳトランジスタ）も配置されており、これらの各ＭＩＳトランジスタにおいても、製造工程において各実施形態に示すｎチャネル型ＭＩＳトランジスタと同様の構造の変化が生じることになる。
【００８３】
また、ＢｉＣＭＯＳデバイスである半導体装置におけるＣＭＯＳ部分に本発明を適用することにより、上記各実施形態と同様の効果を発揮することができる。
【００８４】
また、上記第１，第２の実施形態においては、ＭＩＳトランジスタの拡散層が低濃度拡散層と高濃度拡散層からなるいわゆるＬＤＤ構造を有するＭＩＳトランジスタに本発明を適用した例を説明したが、シングルドレイン構造を有するＭＩＳトランジスタに本発明を適用しても上述の効果を発揮することができる。逆に、第３の実施形態を、ＬＤＤ構造を有するＭＩＳトランジスタに適用しても、上述の効果を発揮することができる。
【００８５】
また、上記第１〜３の実施形態においてはエッチストッパ膜１１３をシリコン窒化膜により構成したが、本発明のエッチストッパ膜の材質はこれに限定するものではなく、例えばシリコンオキシナイトライド膜、窒化アルミニウム膜、あるいはアルミナ膜等によってエッチストッパ膜としての機能を果たさせてもかまわない。
【００８６】
また、上記各実施形態においては、ゲート電極１０７を単層のｎ型多結晶シリコン膜により構成したが、本発明はこれに限定するものではなく、多結晶シリコン膜からなる下部ゲート電極上に例えばモリブデンシリサイド膜等のシリサイド膜からなる上部ゲート電極が設けられたポリサイドゲート構造を有する半導体装置や、多結晶シリコン膜からなる下部ゲート電極上にタングステン膜等のメタル膜からなる上部ゲート電極が設けられたポリメタルゲート構造を有する半導体装置についても、上記各実施形態と同様の効果を得ることができる。
【００８７】
また、高濃度拡散層形成のためのイオン注入後に除去するサイドウォールを構成する材料は、上記各実施形態におけるシリコン窒化膜，窒化チタン膜，ＢＰＳＧ膜に限定されるものではなく、絶縁性材料に限定されるものでもない。例えば、ポリシリコン膜，Ａｌ膜，Ｃｕ膜，Ｔｉ膜などの導体膜など、パッド膜１０９を構成するシリコン酸化膜とのエッチング選択比が十分確保できる材料であれば、それをサイドウォール構成用材料として用いることにより、上記各実施形態とほぼ同様の効果を発揮することができる。
【００８８】
【発明の効果】
本発明の半導体装置の製造方法によれば、高濃度拡散層形成のための不純物のイオン注入の際には、高濃度拡散層の範囲をサイドウォールによって規定しつつ、層間絶縁膜を形成する前にサイドウォールを除去して、基板上にエッチストッパ膜を堆積してから、層間絶縁膜の形成，コンタクト孔の形成を行なうようにしたので、自己整合型コンタクトを備え、超微細で信頼性の高いＭＩＳトランジスタを配置した半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態における製造工程のうち高濃度イオン注入層を形成するまでの工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態における製造工程のうちコンタクト孔を形成するまでの工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態における製造工程のうち高濃度イオン注入層を形成するまでの工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態における製造工程のうちコンタクト孔を形成するまでの工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態における製造工程のうち高濃度イオン注入層を形成するまでの工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第３の実施形態における製造工程のうちコンタクト孔を形成するまでの工程を示す断面図である。
【図７】（ａ）〜（ｅ）は、第１の従来例における製造工程のうち厚いシリコン酸化膜を形成するまでの工程を示す断面図である。
【図８】（ａ）〜（ｅ）は、第１の従来例における製造工程のうち層間絶縁膜を形成するまでの工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第１の従来例における製造工程のうち配線を形成するまでの工程を示す断面図である。
【図１０】（ａ）〜（ｅ）は、第２の従来例における製造工程のうち層間絶縁膜を形成するまでの工程を示す断面図である。
【図１１】（ａ）〜（ｄ）は、第２の従来例における製造工程のうち配線を形成するまでの工程を示す断面図である。
【符号の説明】
１０１シリコン基板（半導体基板）
１０２フィールド酸化膜（素子分離領域）
１０３ゲート酸化膜（ゲート絶縁膜）
１０４多結晶シリコン膜
１０５シリコン窒化膜
１０６レジストパターン
１０７ゲート電極
１０８ゲート上絶縁膜
１０９パッド膜
１１０窒化膜サイドウォール
１１２低濃度イオン注入層
１１５高濃度イオン注入層
１１７低濃度拡散層
１１８高濃度拡散層
１１９レジストパターン
１２０コンタクト孔
１３０窒化チタン膜サイドウォール
１４０酸化膜サイドウォール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing an insulated gate field effect transistor having a self-aligned contact hole.
[0002]
[Prior art]
In recent years, semiconductor elements in semiconductor devices have been miniaturized and densified rapidly, and at present, highly integrated CMOS devices and the like equipped with transistors designed with a design rule of a gate length of 0.15 μm. Semiconductor devices are being developed and prototyped. In order to manufacture such a highly integrated device by a mass production process, various problems still exist, and one of them is photolithography that is repeatedly performed in a semiconductor element manufacturing process. - There is a reduction in mask alignment margin in the process.
[0003]
Usually, in the manufacture of a semiconductor device, a pattern for a semiconductor element is formed in an upper layer pattern by superimposing a mask on an alignment mark of a lower layer pattern formed in the previous step in a photolithography process. However, it is impossible to completely match the lower layer pattern and the upper layer pattern at the time of mask alignment, and there is always a misalignment between the lower layer pattern and the upper layer pattern. Therefore, in anticipation of this misalignment, a margin is provided for the dimension of the pattern on the mask, and even if the misalignment of the mask occurs to the maximum, there is no inconvenience in the connection and insulation between the members that are actually formed. Devise Ruko Is required. However, providing such a margin is a major obstacle that prevents high integration of semiconductor elements such as transistors.
[0004]
In view of this, recently, various techniques for marginless technology that do not require a margin have been studied. Among them, there is a marginless by self-alignment (self-aligned contact, abbreviated as SAC for short) formation of particularly important contact holes. Hereinafter, an example of a conventionally proposed SAC technique will be described.
[0005]
(First conventional example)
7A to 7E, FIGS. 8A to 8E, and FIGS. 9A to 9D are diagrams illustrating a manufacturing process of a MOS transistor having a self-aligned contact hole according to the first conventional example. FIG.
[0006]
First, in a step shown in FIG. 7A, a field oxide film 502 is formed on a p-type silicon substrate 501 by a selective oxidation (LOCOS) method, and then a field of the silicon substrate 501 is formed by a thermal oxidation method. The exposed surface portion of the region surrounded by the oxide film 502 is oxidized to form a gate oxide film 503 on the silicon substrate 501.
[0007]
Next, in the step shown in FIG. 7B, an n-type polycrystalline silicon film 504 is deposited on the substrate, and then a silicon nitride film 505 is deposited on the n-type polycrystalline silicon film 504. Thereafter, a resist pattern 506 for forming a gate electrode is formed on the silicon nitride film 505.
[0008]
Next, in the step shown in FIG. 7C, the silicon nitride film 505 and the polycrystalline silicon film 504 are patterned by etching using the resist pattern 506 as a mask to form the gate electrode 507 and the on-gate insulating film 508, respectively. Form. Thereafter, after the resist pattern 506 is removed, a sidewall silicon nitride film 509 is deposited on the substrate.
[0009]
Next, in the step shown in FIG. 7D, the sidewall silicon nitride film 509 is etched back to form nitride film sidewalls 510 on the side surfaces of the gate electrode 507 and the on-gate insulating film 508.
[0010]
Next, in the step shown in FIG. 7E, thermal oxidation is performed to increase the thickness of the gate oxide film 503 remaining on the silicon substrate 501 and function as a pad film for the nitride film sidewall 510. A thick silicon oxide film 511 is formed. At this time, the portion of the gate oxide film 503 below the gate electrode 507 does not increase so much in thickness, but the portion of the gate oxide film 503 below the nitride film sidewall 510 oxidizes the silicon substrate 501. It will be thicker.
[0011]
Next, in the step shown in FIG. 8A, impurity ion implantation is performed using the field oxide film 502, the on-gate insulating film 508, and the nitride film side wall 510 as a mask, so that the nitride film side of the silicon substrate 501 is formed. A low concentration ion implanted layer 512 is formed in a region located outside the wall 510.
[0012]
Next, in the step shown in FIG. 8B, an additional sidewall silicon nitride film 513 is deposited on the substrate. 8C, the additional sidewall silicon nitride film 513 is etched back to form additional nitride film sidewalls 514 on the side surfaces of the nitride film sidewalls 510. Next, as shown in FIG.
[0013]
Next, in the step shown in FIG. 8D, impurities are ion-implanted using the field oxide film 502, the on-gate insulating film 508, the nitride film side wall 510, and the additional nitride film side wall 514 as a mask to form a silicon substrate. A high concentration ion implantation layer 515 is formed in a region located outside the low concentration ion implantation layer 512 in the region 501.
[0014]
Next, in the step shown in FIG. 8E, after a BPSG (Boron-Phospho-Silicate-Glass) film 516 serving as an interlayer insulating film is deposited on the substrate, heat treatment (annealing) is performed at 850 ° C. for about 30 minutes. Then, the implanted impurities are activated to form n− diffusion layer 517 and n + diffusion layer 518.
[0015]
Next, in the step shown in FIG. 9A, a resist pattern 519 serving as a mask for opening contact holes is formed on the BPSG film 516. The resist pattern 519 has an opening in a portion located above the n + diffusion layer 518, and the position of this opening is formed in a self-aligned manner with respect to the gate electrode 507. That is, the opening of the resist pattern 519 may overlap the nitride film sidewalls 510 and 514 and the gate insulating film 508 depending on how the photomask is displaced, and may overlap the field oxide film 502. There is also.
[0016]
Next, in the step shown in FIG. 9B, etching is performed using the resist pattern 519 as a mask, and reaches the n + diffusion layer 518 through the BPSG film 516 and the silicon oxide film 511 which are interlayer insulating films. A contact hole 520 is opened.
[0017]
Next, in the step shown in FIG. 9C, after removing the resist pattern 519, an aluminum alloy film 521 is deposited inside the contact hole 520 and on the interlayer insulating film 516. Thereafter, a resist pattern 522 for forming a wiring is formed on the aluminum alloy film 521.
[0018]
Next, in the step shown in FIG. 9D, the aluminum alloy film 521 is patterned by etching using the resist pattern 522 as a mask to form a wiring 523.
[0019]
(Second conventional example)
FIGS. 10A to 10E and FIGS. 11A to 11D are cross-sectional views showing a manufacturing process of a MOS transistor having a self-aligned contact hole, which is a second conventional example.
[0020]
First, in the step shown in FIG. 10A, the same processing as in FIGS. 7A and 7B in the first conventional example is performed, and selective oxidation (LOCOS) is performed on the p-type silicon substrate 501. A field oxide film 502, a gate oxide film 503, a gate electrode 507 made of an n-type polycrystalline silicon film, and an on-gate insulating film 508 made of a silicon nitride film are formed by the method.
[0021]
Next, in the step shown in FIG. 10B, impurity ion implantation is performed using the field oxide film 502 and the on-gate insulating film 508 on the gate electrode 507 as a mask, so that the gate electrode 507 of the silicon substrate 501 is formed. Low concentration ion implantation layers 512 are formed in regions located on both sides.
[0022]
Next, in the step shown in FIG. 10C, a sidewall silicon nitride film is deposited on the substrate, and then the sidewall silicon nitride film is etched back to form side surfaces of the gate electrode 507 and the gate insulating film 508. A nitride film side wall 510 is formed thereon.
[0023]
Next, in the step shown in FIG. 10D, impurities are ion-implanted using the field oxide film 502, the gate electrode 507, the on-gate insulating film 508, and the nitride film side wall 510 as a mask, and a silicon substrate is formed. A high concentration ion implantation layer 515 is formed in a region located outside the low concentration ion implantation layer 512 in 101.
[0024]
Next, in the step shown in FIG. 10 (e), the impurity introduced by heat treatment (annealing) at 1000 ° C. for about 10 seconds. Things Upon activation, an n @-diffusion layer 517 and an n @ + diffusion layer 518 are formed. Further, an etch stopper film 513 and a BPSG film 516 made of a silicon nitride film are deposited on the substrate.
[0025]
Next, in the step shown in FIG. 11A, a resist pattern 519 serving as a mask for opening contact holes is formed on the BPSG film 516. The resist pattern 519 has an opening in a portion located above the n + diffusion layer 518, and the position of this opening is formed in a self-aligned manner with respect to the gate electrode 507. That is, the opening of the resist pattern 519 may overlap the nitride film sidewall 510 and the gate insulating film 508 or the field oxide film 502 depending on how the photomask is displaced.
[0026]
Next, in the step shown in FIG. 11B, etching using the resist pattern 519 as a mask is performed to penetrate the BPSG film 516, the etch stopper film 513, and the gate oxide film 503, which are interlayer insulating films, and n + A contact hole 520 reaching the diffusion layer 518 is opened.
[0027]
Next, in the step shown in FIG. 11C, after removing the resist pattern 519, an aluminum alloy film 521 is deposited inside the contact hole 520 and on the interlayer insulating film 516. Thereafter, a resist pattern 522 for forming a wiring is formed on the aluminum alloy film 521.
[0028]
Next, in the step shown in FIG. 11D, the aluminum alloy film 521 is patterned by etching using the resist pattern 522 as a mask to form a wiring 523.
[0029]
[Problems to be solved by the invention]
In the above two conventional techniques, an insulating film on the gate and a sidewall of the nitride film are formed on the upper surface and the side surface of the gate electrode, respectively, so that the contact hole to the diffusion layer serving as the source / drain region is formed in the gate electrode. On the other hand, it can be formed in a marginless and self-aligned manner.
[0030]
However, the first prior art has the following three problems.
[0031]
First, after forming a nitride film side wall on the side surface of the gate electrode, thermal oxidation is performed to form a silicon oxide film 511 to be a pad film below the nitride film side wall. Therefore, a portion of the silicon substrate 501 located below the nitride film sidewall is oxidized and recessed, and impurities in the silicon substrate 501 are diffused by the heat treatment for oxidation. In addition, it is difficult to control the impurity concentration whether the LDD implantation process for forming the low concentration ion implantation layer is performed before or after the thermal oxidation process. Due to these causes, short channel effects such as the occurrence of punch-through, variation in threshold voltage, reduction in current driving capability, and reduction in design margin are caused.
[0032]
Second, when the upper portion of the gate electrode is formed of a refractory metal film, the film may be peeled off by the heat treatment in the subsequent process.
[0033]
Third, when a contact hole penetrating the interlayer insulating film is formed across the element isolation region, the contact hole may penetrate the field oxide film in the element isolation region, thereby causing a substrate leak.
[0034]
Further, in the second prior art, in order to avoid a problem when the contact hole is formed over the element isolation region, silicon nitride for etching stop is formed on the substrate after forming the diffusion layer to be the source / drain region. A film 513 is deposited. For this reason, the gap between the gate electrodes is reduced by the film thickness of the etch stopper film 513, so that it becomes difficult to embed an interlayer insulating film in the narrow gap and to perform etching for opening a contact hole. It is disadvantageous for the miniaturization of.
[0035]
An object of the present invention is to provide a method for forming a semiconductor device having a self-aligned contact hole and having an ultrafine and highly reliable MIS transistor.
[0036]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming an element isolation region in a part of a semiconductor substrate, and a gate insulating film, a gate electrode, and a region on the region surrounded by the element isolation region of the semiconductor substrate. A step (b) of forming an insulating film on the gate; a step (c) of depositing a pad film made of an insulating material on the substrate after the step (b); and a pad film on the pad film. (D) depositing a sidewall film made of a material that can be selectively etched, and etching back the sidewall film to form the pad on the side surfaces of the on-gate insulating film and the gate electrode. A step (e) of forming a sidewall with a film interposed therebetween, and introducing an impurity into the semiconductor substrate by ion implantation of the impurity using the insulating film on the gate and the sidewall as a mask, And (f) forming a high concentration diffusion layer within, by selective etching, On the substrate and gate electrode surface After the step (g) of removing the side wall while leaving the pad film and the step (g), a contact hole is formed on the substrate. Made of insulating material A step (h) of depositing an etch stopper film; and a step (i) of forming an interlayer insulating film made of a material capable of selective etching with the etch stopper film on the substrate after the step (h), The interlayer insulating film, the edge Chis Forming a contact hole penetrating the topper film and the pad film and reaching the high-concentration diffusion layer in a self-aligned manner with respect to the gate electrode. The pad film and the etch stopper film are different film types. .
[0037]
By this method, in step (e), the concentration profile of the high concentration diffusion layer can be controlled to a desired state while the range of the high concentration diffusion layer is defined by the sidewall. On the other hand, in the step (i), although there is an etch stopper film, the sidewall is removed, so that a wide gap between the gate electrodes can be secured, and the interlayer insulating film can be embedded between the gate electrodes. The contact hole can be smoothly formed in the step (j). In addition, the contact hole can be formed in a self-aligned manner with respect to the gate electrode by the etch stopper film, and the contact hole penetrates the element isolation region even when the contact hole is formed across the element isolation region. Can be prevented. In addition, since a pad film is interposed between the etch stopper film and the gate electrode, the stress application to the channel region can be alleviated regardless of the material of the etch stopper film. Problems such as the occurrence of defects can be reliably suppressed. Therefore, it is possible to form a semiconductor device having a self-aligned contact and an ultrafine and highly reliable MIS transistor.
[0038]
In the step (c), a silicon oxide film is deposited as the pad film, in the step (d), a silicon nitride film is deposited as the sidewall film, and in the step (g), hot phosphoric acid is used. The sidewall can be removed.
[0039]
In the step (c), a silicon oxide film is deposited as the pad film, in the step (d), a titanium nitride film is deposited as the sidewall film, and in the step (g), sulfuric acid and hydrogen peroxide are deposited. You may make it remove the said side wall using the liquid mixture of hydrogen oxide water.
[0040]
In particular, in the step (c), a silicon oxide film is deposited as the pad film, and in the step (d), a silicon oxide film doped with impurities (BPSG film) is deposited as the sidewall film. In (g), it is not necessary to perform wet etching by removing the sidewall using hydrofluoric acid vapor, so that the time required for the manufacturing process can be shortened and the process can be simplified.
[0041]
After the step (b), before the step (c), impurities are introduced into the semiconductor substrate by ion implantation of impurities using the on-gate insulating film and the gate electrode as a mask, and the impurities are reduced in the semiconductor substrate. By further including the step of forming the concentration diffusion layer, it is possible to form a semiconductor device in which an MIS transistor having an LDD structure having a high function of preventing a short channel effect is arranged.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
1A to 1D, FIGS. 2A to 2D, and FIGS. 3A to 3D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the first embodiment of the present invention. is there.
[0043]
First, in the process shown in FIG. 1A, a field oxide film 102 having a film thickness of about 400 nm is formed on a p-type silicon substrate 101 by a selective oxidation (LOCOS) method, and then a thermal oxidation method is used. An exposed surface portion of a region surrounded by the field oxide film 102 in the silicon substrate 101 is oxidized to form a gate oxide film 103 having a thickness of about 4 nm on the silicon substrate 101.
[0044]
Next, in the step shown in FIG. 1B, an n-type polycrystalline silicon film 104 having a thickness of about 200 nm is deposited on the substrate, and then the thickness of the n-type polycrystalline silicon film 104 is increased. A silicon nitride film 105 of about 150 nm is deposited. Thereafter, a resist pattern 106 for forming a gate electrode is formed on the silicon nitride film 105.
[0045]
Next, in the step shown in FIG. 1C, the silicon nitride film 105 and the polycrystalline silicon film 104 are patterned by etching using the resist pattern 106 as a mask to form the on-gate insulating film 108 and the gate electrode 107, respectively. Form. Thereafter, impurity ion implantation is performed using field oxide film 102 and on-gate insulating film 108 (and gate electrode 107) as a mask, and low concentration ions are formed in regions of silicon substrate 101 located on both sides of gate electrode 107. An injection layer 112 is formed. At this time, for example, arsenic is implanted at an energy of 10 keV and a dose of 5 × 10. ¹⁴ / Cm ² Inject under the conditions of
[0046]
Next, in the step shown in FIG. 1D, a pad film 109 made of a thin silicon oxide film having a thickness of about 20 nm is formed on the substrate to cover the gate electrode 107 and the on-gate insulating film 108. Thereafter, after depositing a silicon nitride film, the silicon nitride film is etched back to form a nitride film sidewall 110 on the side surfaces of the gate electrode 107 and the gate insulating film 108. Thereafter, impurity ion implantation is performed using the field oxide film 102, the on-gate insulating film 108, and the nitride film sidewall 110 as a mask, so that a region located outside the low-concentration ion implantation layer 112 in the silicon substrate 101 is high. A concentration ion implantation layer 115 is formed. At this time, for example, arsenic is implanted at an energy of 40 keV and a dose of 3 × 10 ¹⁵ / Cm ² Inject under the conditions of
[0047]
Next, in the step shown in FIG. 2A, the impurities implanted into the low-concentration ion implantation layer 112 and the high-concentration ion implantation layer 115 are activated by a heat treatment (annealing) at 1000 ° C. for 10 seconds, so that the low concentration A diffusion layer 117 and a high concentration diffusion layer 118 are formed.
[0048]
Next, in the step shown in FIG. 2B, the nitride film sidewall 110 is removed by wet etching using hot phosphoric acid, for example. Thereafter, an etch stopper film 113, which is a silicon nitride film having a thickness of about 50 nm, is deposited on the substrate. Further, a BPSG (Boron-Phospho-Silicate-Glass) film 116 having a film thickness of about 1000 nm is deposited on the etch stopper film 113 as an interlayer insulating film.
[0049]
Next, a resist pattern 119 serving as a mask for opening contact holes is formed on the BPSG film 116 in the step shown in FIG. The resist pattern 119 has an opening in a portion located above the high concentration diffusion layer 118, and the position of the opening is formed in a self-aligned manner with respect to the gate electrode 107. That is, the opening of the resist pattern 119 may overlap with the portion extending in the vertical direction of the etch stopper film 113 or the on-gate insulating film 108 depending on how the photomask is displaced, and overlaps with the field oxide film 102. Sometimes.
[0050]
Next, in the step shown in FIG. 2D, etching using the resist pattern 119 as a mask is performed to penetrate the BPSG film 116, which is an interlayer insulating film, the etch stopper film 113, and the pad film 109, and perform high concentration diffusion. A contact hole 120 reaching the layer 118 is opened.
[0051]
Thereafter, as in the conventional example, an aluminum alloy film is deposited in the contact hole 120 and on the interlayer insulating film 116, and then the aluminum alloy film is patterned to form wiring.
[0052]
According to the present embodiment, since the upper and side portions of the gate electrode 107 and the upper gate insulating film 108 are covered with the etch stopper film 113, the contact hole 120 that penetrates the BPSG film 116 that is the interlayer insulating film is formed in the gate. The contact hole 120 does not reach the gate electrode 107 even if it is opened across the electrode 107 and the gate insulating film 108. Therefore, the contact hole 120 can be formed in a self-aligned manner with respect to the gate electrode 107. Even if the contact hole 120 is formed across the element isolation region, the field oxide film 102 is also covered with the etch stopper film 113, so that the contact hole 120 does not penetrate the field oxide film 102. It is possible to reliably prevent the occurrence of substrate leakage as in the first conventional example. That is, a so-called borderless self-aligned contact hole can be formed.
[0053]
On the other hand, since the pad film 109 made of a silicon oxide film is provided as a base for the etch stopper film 113, the gate oxide film is further thermally oxidized as in the first conventional example to form a thick silicon oxide film (FIG. The stress is not applied to the channel region by the etch stopper film 113 even if the silicon oxide film 511) shown in FIG. Therefore, the dent of the silicon substrate and the controllability of the impurity concentration of the low concentration diffusion layer 117 as in the first conventional example are not deteriorated. Therefore, the occurrence of the short channel effect of the transistor can be reliably suppressed.
[0054]
Further, when the BPSG film 116 as an interlayer insulating film is deposited, the nitride film sidewall 110 has already been removed although the etch stopper film 113 and the thin pad film 109 are present on the side of the gate electrode 107. Therefore, the gap between the gate electrodes 107 is sufficiently wide, and the BPSG film 116 and the contact hole 120 are not difficult to be filled as in the second conventional example.
[0055]
That is, in order to form the low-concentration diffusion layer 117 and the high-concentration diffusion layer 118 necessary for the LDD structure transistor at predetermined positions and having a predetermined concentration profile, as shown in FIG. It is necessary to provide the nitride film side wall 110 on the side of the gate electrode 107. For example, when ion implantation for forming the high concentration diffusion layer 118 is performed in the state shown in FIG. 2B and without the BPSG film 116, the substrate is made to be relatively thick by the etch stopper film 113. This is because it is difficult to control the concentration profile of the impurities implanted by ion implantation. On the other hand, after the ion implantation for forming the high-concentration diffusion layer 118 is performed, the etch stopper film 113 is provided, so that even if the contact hole 120 overlaps the gate electrode 107, the on-gate insulating film 108 and the etch stopper are formed. The film 113 can reliably prevent the contact hole 120 from reaching the gate electrode 107.
[0056]
Here, in each of the above conventional examples, the nitride film side wall provided in the final finished structure defines the range of the high concentration diffusion layer at the time of ion implantation for forming the high concentration diffusion layer of the LDD structure. In addition to functioning as a member, it also functions as an etching stopper when forming a self-aligned contact (SAC). On the other hand, in the present embodiment, the nitride film sidewall 110 is used only for defining the range of the high-concentration diffusion layer 118 at the time of impurity ion implantation, and thereafter, the etch stopper film 113 covering the entire substrate is used. It plays a role of ensuring the smooth formation of the self-aligned contact (SAC).
[0057]
Therefore, in this embodiment, it is possible to obtain a semiconductor device in which an ultra-fine and highly reliable MIS transistor having a self-aligned contact (SAC) structure is disposed while maintaining excellent transistor characteristics.
[0058]
(Second Embodiment)
3A to 3D and FIGS. 4A to 4D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
[0059]
First, in the step shown in FIG. 3A, a field oxide film 102 having a thickness of about 400 nm is formed on a p-type silicon substrate 101 by a selective oxidation (LOCOS) method, and then a thermal oxidation method is used. An exposed surface portion of a region surrounded by the field oxide film 102 in the silicon substrate 101 is oxidized to form a gate oxide film 103 having a thickness of about 4 nm on the silicon substrate 101.
[0060]
Next, in the step shown in FIG. 3B, an n-type polycrystalline silicon film 104 having a film thickness of about 200 nm is deposited on the substrate, and then the film thickness is formed on the n-type polycrystalline silicon film 104. A silicon nitride film 105 of about 150 nm is deposited. Thereafter, a resist pattern 106 for forming a gate electrode is formed on the silicon nitride film 105.
[0061]
Next, in the step shown in FIG. 3C, the silicon nitride film 105 and the polycrystalline silicon film 104 are patterned by etching using the resist pattern 106 as a mask to form the on-gate insulating film 108 and the gate electrode 107, respectively. Form. Thereafter, impurity ion implantation is performed using field oxide film 102 and on-gate insulating film 108 (and gate electrode 107) as a mask, and low concentration ions are formed in regions of silicon substrate 101 located on both sides of gate electrode 107. An injection layer 112 is formed. At this time, for example, arsenic is implanted at an energy of 10 keV and a dose of 5 × 10. ¹⁴ / Cm ² Inject under the conditions of
[0062]
Next, in a step shown in FIG. 3D, a pad film 109 made of a thin silicon oxide film having a thickness of about 20 nm is formed on the substrate to cover the gate electrode 107 and the on-gate insulating film 108. Thereafter, after depositing a titanium nitride film, the titanium nitride film is etched back to form titanium nitride film sidewalls 130 on the side surfaces of the gate electrode 107 and the on-gate insulating film 108. Thereafter, impurity ion implantation is performed using the field oxide film 102, the on-gate insulating film 108, and the titanium nitride film sidewalls 130 as masks, so that the silicon substrate 101 is located outside the low-concentration ion implantation layer 112. A high concentration ion implantation layer 115 is formed. At this time, for example, arsenic is implanted at an energy of 40 keV and a dose of 3 × 10 ¹⁵ / Cm ² Inject under the conditions of
[0063]
Next, in the step shown in FIG. 4A, the impurities implanted into the low-concentration ion implantation layer 112 and the high-concentration ion implantation layer 115 are activated by a heat treatment (annealing) at 1000 ° C. for 10 seconds, so that the low concentration A diffusion layer 117 and a high concentration diffusion layer 118 are formed.
[0064]
Next, in the step shown in FIG. 4B, the titanium nitride film sidewall 130 is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide solution, for example. Thereafter, an etch stopper film 113, which is a silicon nitride film having a thickness of about 50 nm, is deposited on the substrate. Further, a BPSG film 116 having a thickness of about 1000 nm is deposited on the etch stopper film 113 as an interlayer insulating film.
[0065]
Next, in the step shown in FIG. 4C, a resist pattern 119 serving as a mask for opening contact holes is formed on the BPSG film 116. The resist pattern 119 has an opening in a portion located above the high concentration diffusion layer 118, and the position of the opening is formed in a self-aligned manner with respect to the gate electrode 107. That is, the opening of the resist pattern 119 may overlap with the portion extending in the vertical direction of the etch stopper film 113 or the on-gate insulating film 108 depending on how the photomask is displaced, and overlaps with the field oxide film 102. Sometimes.
[0066]
Next, in the step shown in FIG. 4D, etching is performed using the resist pattern 119 as a mask to penetrate the BPSG film 116, which is an interlayer insulating film, the etch stopper film 113, and the pad film 109, and perform high concentration diffusion. A contact hole 120 reaching the layer 118 is opened.
[0067]
Thereafter, as in the conventional example, an aluminum alloy film is deposited in the contact hole 120 and on the interlayer insulating film 116, and then the aluminum alloy film is patterned to form wiring.
[0068]
Also in the present embodiment, as in the first embodiment, the titanium nitride film sidewall 130 exists when impurity ions are implanted for forming the high-concentration diffusion layer 118 (see FIG. 3D). Therefore, the definition of the range of the high concentration diffusion layer 118 and the control of the concentration profile are smoothly performed. On the other hand, before depositing the BPSG film 116 which is an interlayer insulating film, the titanium nitride film sidewall 130 is removed to ensure a wide gap between the gate electrodes. Further, the etch stopper film 113 prevents the contact hole from reaching the gate electrode when the SAC is formed, or the contact hole from penetrating the field oxide film 102 in the element isolation region. Therefore, the same effect as the first embodiment can be exhibited.
[0069]
In particular, in the present embodiment, instead of the nitride film sidewall 110 made of a silicon nitride film in the first embodiment, a titanium nitride film sidewall 130 made of a titanium nitride film is provided. When the wall 130 is removed, selective wet etching is used to select the silicon oxide film. High ratio Therefore, selective etching can be easily performed without almost etching the underlying pad film 109.
[0070]
(Third embodiment)
5A to 5D and FIGS. 6A to 6D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
[0071]
First, in a step shown in FIG. 5A, a field oxide film 102 having a thickness of about 400 nm is formed on a p-type silicon substrate 101 by a selective oxidation (LOCOS) method, and then a thermal oxidation method is used. An exposed surface portion of a region surrounded by the field oxide film 102 in the silicon substrate 101 is oxidized to form a gate oxide film 103 having a thickness of about 4 nm on the silicon substrate 101.
[0072]
Next, in the step shown in FIG. 5B, an n-type polycrystalline silicon film 104 having a thickness of about 200 nm is deposited on the substrate, and then the thickness of the n-type polycrystalline silicon film 104 is increased. A silicon nitride film 105 of about 150 nm is deposited. Thereafter, a resist pattern 106 for forming a gate electrode is formed on the silicon nitride film 105.
[0073]
Next, in the step shown in FIG. 5C, the silicon nitride film 105 and the polycrystalline silicon film 104 are patterned by etching using the resist pattern 106 as a mask to form the gate electrode 107 and the on-gate insulating film 108, respectively. Form.
[0074]
Next, in a step shown in FIG. 5D, a pad film 109 made of a thin silicon oxide film having a thickness of about 20 nm is formed on the substrate to cover the gate electrode 107 and the on-gate insulating film 108. Then, after depositing a BPSG film on the substrate, the BPSG film is etched back to form oxide film sidewalls 140 on the side surfaces of the gate electrode 107 and the on-gate insulating film 108. Thereafter, impurity ion implantation is performed using the field oxide film 102, the on-gate insulating film 108, and the oxide film sidewall 140 as a mask, and a high concentration is applied to a region of the silicon substrate 101 located outside the oxide film sidewall 140. An ion implantation layer 115 is formed. At this time, for example, arsenic is implanted at an energy of 40 keV and a dose of 3 × 10 ¹⁵ / Cm ² Inject under the conditions of
[0075]
Next, in the step shown in FIG. 6A, the impurity implanted into the high concentration ion implantation layer 115 is activated by heat treatment (annealing) at 1000 ° C. for 10 seconds, thereby forming the high concentration diffusion layer 118.
[0076]
Next, in the step shown in FIG. 6B, the oxide film sidewall 140 is removed by etching with hydrofluoric acid vapor. Thereafter, an etch stopper film 113, which is a silicon nitride film having a thickness of about 50 nm, is deposited on the substrate. Further, a BPSG film 116 having a thickness of about 1000 nm is deposited on the etch stopper film 113 as an interlayer insulating film.
[0077]
Next, in the step shown in FIG. 6C, a resist pattern 119 serving as a mask for opening contact holes is formed on the BPSG film 116. The resist pattern 119 has an opening in a portion located above the high concentration diffusion layer 118, and the position of the opening is formed in a self-aligned manner with respect to the gate electrode 107. That is, the opening of the resist pattern 119 may overlap with the portion extending in the vertical direction of the etch stopper film 113 or the on-gate insulating film 108 depending on how the photomask is displaced, and overlaps with the field oxide film 102. Sometimes.
[0078]
Next, in the step shown in FIG. 6D, etching using the resist pattern 119 as a mask is performed to penetrate the BPSG film 116, which is an interlayer insulating film, the etch stopper film 113, and the pad film 109, and perform high concentration diffusion. A contact hole 120 reaching the layer 118 is opened.
[0079]
Thereafter, as in the conventional example, an aluminum alloy film is deposited in the contact hole 120 and on the interlayer insulating film 116, and then the aluminum alloy film is patterned to form wiring.
[0080]
Also in the present embodiment, as in the first embodiment, the oxide film sidewall 140 exists when impurity ions are implanted to form the high concentration diffusion layer 118 (see FIG. 5D). Therefore, the definition of the range of the high concentration diffusion layer 118 and the control of the concentration profile are smoothly performed. On the other hand, before depositing the BPSG film 116 that is an interlayer insulating film, the oxide film side wall 140 is removed to ensure a wide gap between the gate electrodes. Further, the etch stopper film 113 prevents the contact hole from reaching the gate electrode when the SAC is formed, or the contact hole from penetrating the field oxide film 102 in the element isolation region. Therefore, the same effect as the first embodiment can be exhibited.
[0081]
In particular, in this embodiment, an oxide film made of a BPSG film is used in place of the nitride film sidewall 110 made of a silicon nitride film and the titanium nitride film sidewall 130 made of a titanium nitride film in the first and second embodiments. Since the sidewall 140 is provided, the oxide film sidewall 140 can be selectively removed by hydrofluoric acid vapor. In other words, when the method of the present embodiment is used, the vapor etching that can be processed in the chamber can be used instead of the wet etching that needs to be immersed in the liquid bath as in the first and second embodiments. According to the form, the connection between the removal process of the oxide film sidewall 140 and the process before and after the removal process can be extremely facilitated, and the time required for the manufacturing process can be shortened and the process can be simplified.
[0082]
In the first to third embodiments, the manufacturing process has been described while showing the change in the structure of the n-channel type MIS transistor portion in the semiconductor device. MIS transistors and transistors having different gate oxide film thicknesses (n-channel type and p-channel type MIS transistors) are also arranged. In each of these MIS transistors, the n-channel type shown in each embodiment in the manufacturing process is also provided. A structural change similar to that of the MIS transistor occurs.
[0083]
Further, by applying the present invention to the CMOS portion in the semiconductor device which is a BiCMOS device, the same effects as those in the above embodiments can be exhibited.
[0084]
In the first and second embodiments, the example in which the present invention is applied to the MIS transistor having the so-called LDD structure in which the diffusion layer of the MIS transistor includes the low concentration diffusion layer and the high concentration diffusion layer has been described. Even if the present invention is applied to a MIS transistor having a single drain structure, the above-described effects can be exhibited. On the contrary, even if the third embodiment is applied to the MIS transistor having the LDD structure, the above-described effects can be exhibited.
[0085]
In the first to third embodiments, the etch stopper film 113 is formed of a silicon nitride film. However, the material of the etch stopper film of the present invention is not limited to this. For example, a silicon oxynitride film, a nitride film is used. An aluminum film, an alumina film, or the like may function as an etch stopper film.
[0086]
In each of the above embodiments, the gate electrode 107 is formed of a single-layer n-type polycrystalline silicon film. However, the present invention is not limited to this. For example, the gate electrode 107 is formed on the lower gate electrode made of the polycrystalline silicon film. A semiconductor device having a polycide gate structure in which an upper gate electrode made of a silicide film such as a molybdenum silicide film is provided, or an upper gate electrode made of a metal film such as a tungsten film is provided on a lower gate electrode made of a polycrystalline silicon film. The same effects as those of the above-described embodiments can also be obtained for the semiconductor device having the polymetal gate structure.
[0087]
Further, the material constituting the sidewall removed after the ion implantation for forming the high concentration diffusion layer is not limited to the silicon nitride film, the titanium nitride film, and the BPSG film in each of the above embodiments, but may be an insulating material. It is not limited. For example, if it is a material that can secure a sufficient etching selection ratio with a silicon oxide film that constitutes the pad film 109, such as a conductor film such as a polysilicon film, an Al film, a Cu film, or a Ti film, this is used as a sidewall constituting material. By using as, substantially the same effect as the above-described embodiments can be exhibited.
[0088]
【The invention's effect】
According to the method of manufacturing a semiconductor device of the present invention, when ion implantation of impurities for forming a high-concentration diffusion layer, the range of the high-concentration diffusion layer is defined by the side wall before forming the interlayer insulating film. After removing the sidewalls and depositing an etch stopper film on the substrate, the interlayer insulation film and contact holes were formed, so it has self-aligned contacts and is ultra-fine and reliable. A semiconductor device in which a high MIS transistor is arranged can be formed.
[Brief description of the drawings]
FIGS. 1A to 1D are cross-sectional views showing steps up to forming a high-concentration ion-implanted layer in the manufacturing steps according to the first embodiment of the present invention.
FIGS. 2A to 2D are cross-sectional views showing a process until a contact hole is formed in the manufacturing process according to the first embodiment of the present invention.
FIGS. 3A to 3D are cross-sectional views showing steps up to forming a high-concentration ion implantation layer in the manufacturing steps according to the second embodiment of the present invention. FIGS.
FIGS. 4A to 4D are cross-sectional views showing a process until a contact hole is formed in a manufacturing process according to a second embodiment of the present invention.
FIGS. 5A to 5D are cross-sectional views showing steps up to forming a high-concentration ion implantation layer in the manufacturing steps according to the third embodiment of the present invention. FIGS.
FIGS. 6A to 6D are cross-sectional views showing a process until a contact hole is formed in a manufacturing process according to a third embodiment of the present invention.
FIGS. 7A to 7E are cross-sectional views showing steps up to formation of a thick silicon oxide film in the manufacturing steps in the first conventional example.
FIGS. 8A to 8E are cross-sectional views showing a process until an interlayer insulating film is formed in the manufacturing process in the first conventional example.
FIGS. 9A to 9D are cross-sectional views showing steps up to forming a wiring in the manufacturing steps in the first conventional example. FIGS.
FIGS. 10A to 10E are cross-sectional views showing steps up to formation of an interlayer insulating film in the manufacturing steps of the second conventional example.
FIGS. 11A to 11D are cross-sectional views showing steps up to forming a wiring in the manufacturing steps in the second conventional example. FIGS.
[Explanation of symbols]
101 Silicon substrate (semiconductor substrate)
102 Field oxide film (element isolation region)
103 Gate oxide film (gate insulation film)
104 Polycrystalline silicon film
105 Silicon nitride film
106 resist pattern
107 Gate electrode
108 Insulating film on gate
109 Pad membrane
110 Nitride film sidewall
112 Low concentration ion implantation layer
115 High concentration ion implantation layer
117 Low concentration diffusion layer
118 High concentration diffusion layer
119 resist pattern
120 Contact hole
130 Titanium nitride film sidewall
140 Oxide film sidewall

Claims

A step (a) of forming an element isolation region in a part of a semiconductor substrate;
Forming a gate insulating film, a gate electrode, and an on-gate insulating film on a region surrounded by the element isolation region of the semiconductor substrate;
After the step (b), a step (c) of depositing a pad film made of an insulating material on the substrate;
Depositing a sidewall film made of a material capable of selective etching with the pad film on the pad film;
Etching back the sidewall film, and forming a sidewall on the gate insulating film and the side surface of the gate electrode with the pad film interposed therebetween;
A step (f) of introducing an impurity into the semiconductor substrate by ion implantation of the impurity using the gate insulating film and the sidewall as a mask to form a high concentration diffusion layer in the semiconductor substrate;
A step (g) of removing the sidewall by selective etching while leaving the pad film on the substrate and the surface of the gate electrode; and
After the step (g), a step (h) of depositing an etch stopper film made of an insulating material at the time of contact hole formation on the substrate;
A step (i) of forming an interlayer insulating film made of a material capable of selective etching with the etch stopper film on the substrate after the step (h);
The interlayer insulating film, unrealized and a step formed in a self-aligned manner (j) the edge Chis stopper film and a contact hole reaching said the high concentration diffusion layer through the pad film to said gate electrode ,
A method of manufacturing a semiconductor device, wherein the pad film and the etch stopper film are different film types .

In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), a silicon oxide film is deposited as the pad film,
In the step (d), a silicon nitride film is deposited as the sidewall film,
In the step (g), the sidewall is removed using hot phosphoric acid.

In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), a silicon oxide film is deposited as the pad film,
In the step (d), a titanium nitride film is deposited as the sidewall film,
In the step (g), the sidewall is removed using a mixed solution of sulfuric acid and hydrogen peroxide solution.

In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), a silicon oxide film is deposited as the pad film,
In the step (d), a silicon oxide film (BPSG film) doped with impurities is deposited as the sidewall film,
In the step (g), the sidewall is removed using hydrofluoric acid vapor.

In the manufacturing method of the semiconductor device according to any one of claims 1 to 4,
After the step (b), before the step (c), impurities are introduced into the semiconductor substrate by ion implantation of impurities using the on-gate insulating film and the gate electrode as a mask, and the impurities are reduced in the semiconductor substrate. A method of manufacturing a semiconductor device, further comprising a step of forming a concentration diffusion layer.