JP3881448B2

JP3881448B2 - 電力増幅回路

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Publication number: JP3881448B2
Application number: JP08707598A
Authority: JP
Inventors: 博巳日下部; 博幸鶴見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 2007-02-14
Anticipated expiration: 2018-03-31
Also published as: KR19990077573A; KR100340193B1; JPH11284450A; US6107886A

Description

【０００１】
【発明の属する技術分野】
本発明は、オーディオ信号用の電力増幅回路（パワーアンプ）を内蔵した半導体集積回路に係り、特に複数チャンネルのオーディオ信号を高い効率で増幅する高効率パワーアンプ（High Efficiency Power Amplifier ）に関するもので、例えばカーステレオ装置に搭載されるモノリシックパワーアンプＩＣ（集積回路）への応用に好適な電力増幅回路に関する。
【０００２】
【従来の技術】
車載用のラジオやカセットプレーヤなどのオーディオ装置に搭載されるパワーアンプは、通常、Ｂ級で動作、もしくはＡＢ級ブリッジの回路形式で動作するものが多い。
【０００３】
正弦波信号に対するＢ級アンプの効率（出力電力／電源からの入力電力）は、一般によく知られているように、出力が零の時の０％から、最大出力時の７８. ５％（＝π／４）まで変化するが、通常の楽音信号では、効率のかなり低い領域で使用される頻度が高い。Ｂ級アンプの効率が例えば２０％である場合、音声出力の約５倍（１００％÷２０％）が消費電力としてアンプから熱放散されることを意味する。
【０００４】
車載用のオーディオ装置に搭載されるパワーアンプＩＣは、限られた空間に設置されることが多く、大きい放熱フィン等の放熱デバイスの設置が難しいほかに、高熱によるオーディオ装置の半導体デバイスの損傷や短寿命化などが問題になる。
【０００５】
近年のように車載オーディオ装置の大パワー化、多チャンネル化、マルチメディア化が進んでくると、高効率で発熱の少ないパワーアンプシステムが一層望まれるようになってきている。
【０００６】
オーディオ装置用のパワーアンプＩＣとして、同一出力パワーで低発熱（低消費電力）とするために、従来から種々の試みがなされてきた。即ち、高周波スイッチのＰＷＭ（パルス幅変調）方式によるＤ級、複数電源を信号レベルに応じて切り換えるＧ級［B. Murari, F. Bertotti, G.A. Vignola, "Smart Power ICs : Technologies and Applications ", New York: Springer, 1955（文献１）、pp.416〜419 参照］、信号レベルが大きい時に電源電位を一時的にリフトアップするＨ級［Philips Semiconductor, 40W Car Radio High Power Amplifier TDA1560Q DATA SHEET,1996, May 14. （文献２）］、更には、信号レベルに応じてブリッジとシングルを切り換えるＳＢ級［（文献１）pp.419〜423 ］などの方式が考えられ、商品化されてきている。
【０００７】
しかし、Ｄ級は約９５％にも及ぶ高効率が得られる一方で、高周波スイッチングのキャリアを除去するための大きなＬＣローパスフィルタが必要となるほか、不要輻射を防止するための大きく重いシールドケースが必要となるなど、一般車載用としては致命的な欠点がある。
【０００８】
Ｇ級は、楽音で通常のＢ級もしくはＡＢ級アンプの２倍程度の効率向上が得られるが、複数の電源レールが必要となり、実質的に単一電源レールである車載用には向かない。
【０００９】
Ｈ級は、Ｇ級と同様に２倍程度の効率向上が可能であるが、電源電位をリフトアップする為の追加パワーアンプと、複数の大容量コンデンサが必要となる欠点がある。
【００１０】
ＳＢ級は、単一電源レールでＧ級と同等の効率アップが得られるメリットがあるが、双方向の高速パワースイッチや、切換えタイミングを合わせるための遅延回路などが新たに必要となるほか、逆相信号に対しては効率改善効果が見られない欠点がある。また、回路構成上２チャンネル毎のペアに限られ、３チャンネルやそれ以上の奇数チャンネル構成による効率改善効果を望むことは不可能である。
【００１１】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みてなされたもので、複数チャンネルのオーディオ信号を高い効率で増幅でき、高効率で発熱の少ないパワーアンプシステムを実現する上で好適なオーディオ信号用の電力増幅回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の電力増幅回路は、電源電位が与えられる第１の電源ラインおよび接地電位が与えられる第２の電源ラインからなる一対の電源レールと、前記電源レール間の電源電圧を２分割した分圧電位を出力する電源分圧回路と、前記分圧電位が供給される中間電源ラインと、第１および第２の出力ブリッジ回路を有する第１のＢＴＬアンプと、第３および第４の出力ブリッジ回路を有する第２のＢＴＬアンプと、前記第１のＢＴＬアンプの出力バイアス電位として前記分圧電位より低くかつ前記接地電位より高い第１の中間電位を設定し、前記第２のＢＴＬアンプの出力バイアス電位として前記分圧電位より高くかつ前記電源電位より低い第２の中間電位を設定するバイアス設定回路と、前記第１のＢＴＬアンプの無信号入力時および小信号入力時には、前記第１および第２の出力ブリッジ回路を前記中間電源ラインと前記第２の電源ラインとの間に接続し、前記第１のＢＴＬアンプの大信号入力時には、前記第１および第２の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように前記第１および第２の出力ブリッジ回路の接続先の電圧を切り換える第１の切換回路と、前記第２のＢＴＬアンプの無信号入力時および小信号入力時には、前記第３および第４の出力ブリッジ回路を前記第１の電源ラインと前記中間電源ラインとの間に接続し、前記第２のＢＴＬアンプの大信号入力時には、前記第３および第４の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように前記第３および第４の出力ブリッジ回路の接続先の電圧を切り換える第２の切換回路とを具備することを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
図１は、本発明の高効率パワーアンプに係る２段縦積みアンプの基本構成を示す回路図である。
【００１５】
図１に示す２段縦積みアンプは、それぞれ出力段トランジスタがブリッジ接続された出力ブリッジ回路を有するＢＴＬ（ブリッジ接続負荷；Bridge Tied Loadまたは平衡トランスレス；Balanced Transless）型の２つのアンプを具備する。
【００１６】
この場合、上記２つのＢＴＬアンプは、相関が比較的高いオーディオ信号、たとえばカーステレオの左チャンネルの信号と右チャンネルの信号が入力されるものであり、本例では、第１のＢＴＬアンプ１１にＢチャンネル（ｃｈ．Ｂ）を割り当て、第２のＢＴＬアンプ１２にＡチャンネル（ｃｈ．Ａ）を割り当てている。
【００１７】
そして、上記２つのＢＴＬアンプは、各出力ブリッジ回路が電源レール間にスタック（縦積み）接続される、あるいは、各出力ブリッジ回路が電源レール間にそれぞれ独立に接続されるように切換え接続される。
【００１８】
即ち、図１において、１は電源電位Ｖccが与えられる電源ライン（Ｖccライン）、２は接地電位ＧＮＤが与えられる電源ライン（接地ライン、ＧＮＤライン）であり、これらは電源レールを形成している。
【００１９】
３は中間電源ライン、４は電源分圧回路であり、電源分圧回路４により前記電源レール間の電源電圧を２分割（例では均等に分割）して生成した分圧電位が中間電源ライン３に与えられる。
【００２０】
そして、電源分圧回路４による電圧分割数と同数のＢＴＬアンプ（図面中、下側の第１のＢＴＬアンプ１１と上側の第２のＢＴＬアンプ１２）が設けられる。
【００２１】
切換回路ＳＷ１〜ＳＷ４は、前記各ＢＴＬアンプの各出力ブリッジ回路に対応して設けられており、対応するＢＴＬアンプの出力電圧のレベルの増大に応じて各出力ブリッジ回路の動作電源電圧が段階的に大きくなるように、各出力ブリッジ回路の接続先の電源ラインを実質的に切り換えるように構成されている。
【００２２】
この場合、対応するＢＴＬアンプの出力電圧のレベルが中間電源ライン３を基準にした閾値を越えた時に、対応するＢＴＬアンプの出力ブリッジ回路の下側（低電位側）の出力段トランジスタまたは上側（高電位側）の出力段トランジスタを前記閾値を越えた側の１段隣りの電位を持つ電源ラインに切り換え接続するように切り換える。この切り換えは、信号の瞬時レベルに応じて、リアルタイムに行われる。
【００２３】
本例の切換回路ＳＷ１〜ＳＷ４は、各ＢＴＬアンプの無信号時および小信号時には、第２のＢＴＬアンプ１２の出力ブリッジ回路をＶccライン１と中間電源ライン３との間に接続し、第１のＢＴＬアンプ１１の出力ブリッジ回路を中間電源ライン３とＧＮＤライン２との間に接続する。この場合、中間電源ライン３は、２つのＢＴＬアンプに共通に使用されている。
【００２４】
これに対して、各ＢＴＬアンプの大信号時には、第２のＢＴＬアンプ１２および第１のＢＴＬアンプ１１の各出力ブリッジ回路をそれぞれ電源レール間に接続するように切り換える。
【００２５】
なお、前記電源分圧回路４は、電源レール間に２個の抵抗素子Ｒa 、Ｒb が直列に接続された抵抗分圧回路と、この抵抗分圧回路の分圧ノードからバイアスが与えられ、出力段にプッシュプル型のエミッタフォロア回路を有するバッファ回路Ｂｕｆとからなる。上記エミッタフォロア回路は、電源レール間に接続されており、その出力ノードに中間電源ライン３が接続されている。
【００２６】
さらに、前記第１のＢＴＬアンプ１１の一対の出力ノードのＤＣバイアス電位として、ＧＮＤライン２の電位より高く、かつ、中間電源ライン３の電位（Ｖcc／２）より低い第２の中間電圧（例えばＶcc／２とＧＮＤとの間のほぼ中点であるＶcc／４）を設定し、前記第２のＢＴＬアンプ１２の一対の出力ノードのＤＣ（直流）バイアス電位として、中間電源ライン３の電位（Ｖcc／２）より高く、かつ、Ｖccライン１の電位より低い第１の中間電圧（例えばＶcc／２とＶccとの間のほぼ中点である３Ｖcc／４）を設定するためのバイアス設定回路（図示せず）が設けられている。
【００２７】
また、前記各ＢＴＬアンプの差動出力信号波形を対応する入力信号波形と比例させ、各ＢＴＬアンプの瞬時差動利得を略一定に維持するための回路（図示せず）が設けられている。
【００２８】
以上の構成はパワーアンプ用ＩＣに内蔵されており、第２のＢＴＬアンプ１２の一対の出力ノードＮ1 、Ｎ2 に接続されている一対の外部端子（図示せず）間にスピーカ（ＳＰ-1）の駆動コイルが負荷回路ＲＬ-1として外付け接続され、第１のＢＴＬアンプ１１の一対の出力ノードＮ3 、Ｎ4 に接続されている一対の外部端子（図示せず）間にスピーカ（ＳＰ-2）の駆動コイルが負荷回路ＲＬ-2として外付け接続される。
【００２９】
図２は、図１の２段縦積みアンプの小信号時（小信号モード）、大信号時（大信号モード）における各ＢＴＬアンプの出力信号の電流経路を示している。
【００３０】
図２において、列方向を小信号時と大信号時に分け、行方向を３つの入力信号条件に分け、６通りの組み合わせについて電流経路を示している。
【００３１】
３つの入力信号条件は、チャンネルＡの信号とチャンネルＢの信号とが同一振幅で同位相（Ａ＝Ｂ）、Ａの信号とＢの信号とが同一振幅で逆位相（Ａ＝−Ｂ）、Ａの信号のみ（Ａ only ）である。なお、図２中、動作に寄与しないカットオフ状態のパワートランジスタは図示していない。
【００３２】
図３（ａ）、（ｂ）、（ｃ）は、図１の２段縦積みアンプの小信号時における動作波形の一例を示しており、図３（ａ）は第２のＢＴＬアンプの一対の出力ノードの理論的な電圧波形、図３（ｂ）は第１のＢＴＬアンプの一対の出力ノードの理論的な電圧波形、図３（ｃ）は実際のスピーカの駆動コイルに印加される差動出力電圧波形である。
【００３３】
図４（ａ）、（ｂ）、（ｃ）は、図１の２段縦積みアンプの大信号時における動作波形の一例を示しており、図４（ａ）は第２のＢＴＬアンプの一対の出力ノードの理論的な電圧波形、図４（ｂ）は第１のＢＴＬアンプの一対の出力ノードの理論的な電圧波形、図４（ｃ）は実際のスピーカの駆動コイルに印加される差動出力電圧波形である。
【００３４】
次に、図１の２段縦積みアンプの動作の概要について図２〜図４を参照しながら説明する。
【００３５】
図１の２段縦積みアンプにおいて、第１のＢＴＬアンプ１１の一対の出力ノードＮ3 、Ｎ4 に印加されるＤＣバイアス電位はＶcc／４、第２のＢＴＬアンプ１２の一対の出力ノードＮ1 、Ｎ2 に印加されるＤＣバイアス電位は３Ｖcc／４である。
【００３６】
各ＢＴＬアンプは、無信号入力時および小信号入力時には実質的に動作電源電圧がＶcc／２のＢＴＬアンプとして動作する。この際、チャンネルＡの信号とチャンネルＢの信号が同相である時にはＢＴＬアンプの出力信号電流の経路は図２中の上段左欄に示すようになり、チャンネルＡの信号とチャンネルＢの信号が逆相である時には、ＢＴＬアンプの出力信号電流の経路は図２中の中段左欄に示すようになり、チャンネルＡが小信号・チャンネルＢが無信号である時にはＢＴＬアンプの出力信号電流の経路は図２中の下段左欄に示すようになる。
【００３７】
上記したように各ＢＴＬアンプが実質的に動作電源電圧がＶcc／２のＢＴＬアンプとして動作する際、各ＢＴＬアンプの動作電流の差ΔＩは、電源分圧回路４のバッファ回路Ｂｕｆで吸収される。
【００３８】
これに対して、各ＢＴＬアンプは、大信号時には動作電源電圧がＶccのＢＴＬアンプとして動作する。この際、チャンネルＡの信号とチャンネルＢの信号が大信号で同相である時にはＢＴＬアンプの出力信号電流の経路は図２中の上段右欄に示すようになり、チャンネルＡの信号とチャンネルＢの信号が逆相である時にはＢＴＬアンプの出力信号電流の経路は図２中の中段右欄に示すようになり、チャンネルＡが大信号・チャンネルＢが無信号である時にはＢＴＬアンプの出力信号電流の経路は図２中の下段右欄に示すようになる。
【００３９】
図１の２段縦積みアンプによれば、最適信号レベル、位相（小信号モードでのノンクリップ最大振幅時、かつ全てのＢＴＬアンプが同相もしくは逆相・同レベル出力）において、理論電力効率は従来のＢ級アンプの２倍に改善され、理論消費電力（発熱）は最良値で、従来のＢ級アンプの約１／５．７へ大幅に低減されることが、後述する計算から明らかになる。
【００４０】
＜第１実施例＞（２段縦積みアンプ）
図５乃至図７は、図１の２段縦積みアンプの具体的な回路例を示しており、図１中の電源分圧回路４、第２のＢＴＬアンプ１２、第１のＢＴＬアンプ１１を対応して図５、図６、図７に示している。
【００４１】
図５乃至図７において、電源分圧回路４は、電源レール間に接続された４個の抵抗素子Ｒ18、Ｒ19、Ｒ35、Ｒ36と、この４個の抵抗素子の３個の分圧ノードが対応してバイアスとして供給される３個のバッファアンプＢｕｆ１、Ｂｕｆ２、Ｂｕｆ３とからなり、３個の分圧電位Ｖcc／４、Ｖcc／２、３Ｖcc／４を生成する。
【００４２】
そして、分圧電位Ｖcc／４を第１のＢＴＬアンプ１１のＤＣ出力バイアスとして供給し、分圧電位Ｖcc／２を中間電源ライン３に供給し、分圧電位３Ｖcc／４を第２のＢＴＬアンプ１２のＤＣ出力バイアスとして供給する。従って、上記電源分圧回路４は、バイアス設定回路を兼用している。
【００４３】
なお、前記バッファアンプＢｕｆ１の出力部のエミッタフォロアはＮＰＮトランジスタＱ31およびＰＮＰトランジスタＱ32からなり、バッファアンプＢｕｆ２の出力部のエミッタフォロアはＮＰＮトランジスタＱ33およびＰＮＰトランジスタＱ34からなり、バッファアンプＢｕｆ３の出力部のエミッタフォロアはＮＰＮトランジスタＱ35およびＰＮＰトランジスタＱ36からなる。
【００４４】
また、各バッファアンプＢｕｆ１、Ｂｕｆ２、Ｂｕｆ３の出力ノードを必要に応じて外部端子に接続し、この外部端子に低周波信号をバイパス（側路）するためのコンデンサを外付け接続すれば、動作の安定化を図ることが可能になる。
【００４５】
特に、分圧電位Ｖcc／２を供給するための中間電源ライン３を外部端子Ref に接続し、この外部端子Ref に大容量のバイパス用コンデンサＣ5 を外付け接続した場合は、電源効率がさらに向上するので好ましい。この理由は、瞬時的な誤差電流ΔＩを上記コンデンサＣ5 が吸収して充電、放電することにより、バッファアンプＢｕｆ２に消費される無駄な電流が減るからである。
【００４６】
第２のＢＴＬアンプ１２において、ＩＮ-1は入力信号Ａが入力する入力端子、Ｇｍ１は入力信号Ａが非反転入力ノード（＋）に入力し、反転入力ノード（−）にバイアス電圧ＶB1が入力するｇｍアンプであり、上記一対の入力ノード（＋）、（−）間に抵抗素子Ｒ1 が接続されている。
【００４７】
Ｇｍ２は前記ｇｍアンプＧｍ１の出力側に接続されたｇｍアンプ、Ｇｍ３およびＧｍ４は前記ｇｍアンプＧｍ２の出力側にそれぞれ接続されているｇｍアンプである。
【００４８】
ＰＮＰトランジスタＱ1 、Ｑ2 は前記ｇｍアンプＧｍ３の出力側でダーリントン接続されている出力駆動制御用のＰＮＰトランジスタ、Ｃ1 は前記トランジスタＱ2 のコレクタと前記トランジスタＱ1 のベースとの間に接続されている負帰還用のコンデンサである。
【００４９】
ＮＰＮトランジスタＱ7 およびＰＮＰトランジスタＱ8 は前記トランジスタＱ2 により駆動制御される相補極性の出力段駆動用のトランジスタである。
【００５０】
Ｑ3 およびＱ4 は前記出力段駆動用トランジスタＱ7 、Ｑ8 の各ベース間に直列に接続された温度特性補償用のダイオード（ダイオード接続されたトランジスタ）、Ｉ1 は前記ダイオードＱ3 、Ｑ4 に直列に接続された電流源である。
【００５１】
また、ＰＮＰトランジスタＱ30、Ｑ27は前記ｇｍアンプＧｍ４の出力側でダーリントン接続されている出力駆動制御用トランジスタであり、Ｃ2 は前記トランジスタＱ27のコレクタと前記トランジスタＱ30のベースとの間に接続されている負帰還用のコンデンサである。
【００５２】
ＮＰＮトランジスタＱ23およびＰＮＰトランジスタＱ22は前記トランジスタＱ27により駆動制御される相補極性の出力段駆動用トランジスタである。Ｑ28およびＱ29は前記出力段駆動用トランジスタＱ23、Ｑ22の各ベース間に直列に接続された温度特性補償用のダイオード、Ｉ2 は前記ダイオードＱ28、Ｑ29に直列に接続された電流源である。
【００５３】
ＰＮＰトランジスタＱ14、Ｑ11、Ｑ17、Ｑ20およびＮＰＮトランジスタＱ15、Ｑ16は、出力ブリッジ回路を形成する出力段パワートランジスタであって、ＢＴＬアンプの小信号入力時と大信号入力時とで異なる出力ブリッジ回路を形成するように接続されている。
【００５４】
即ち、Ｖccライン１とＶcc／２の中間電源ライン３との間にパワートランジスタＱ14、Ｑ11が直列に接続されており、電源レール間にパワートランジスタＱ14、Ｑ15が直列に接続されている。
【００５５】
また、Ｖccライン１とＶcc／２の中間電源ライン３との間にはパワートランジスタＱ17、Ｑ20が直列に接続され、電源レール間にパワートランジスタＱ17、Ｑ16が直列に接続されている。
【００５６】
上記Ｑ14とＱ11、Ｑ15との接続ノード（第１の出力ノードＮ1 ）およびＱ17とＱ20、Ｑ16との接続ノード（第２の出力ノードＮ2 ）、つまり、出力ブリッジ回路の一対の出力ノードには対応して一対の外部端子Ｔ1 、Ｔ2 が接続されている。
【００５７】
前記パワートランジスタＱ11、Ｑ15はＢＴＬアンプの小信号入力時と大信号入力時とに対応して選択的に動作可能状態に制御されるとともに信号入力に応じた駆動信号が与えられるものであり、これらのトランジスタＱ11、Ｑ15に共通に接続されているトランジスタＱ14は常に動作可能状態に制御されるとともに信号入力に応じた駆動信号が与えられる。
【００５８】
また、パワートランジスタＱ20、Ｑ16はＢＴＬアンプの小信号入力時と大信号入力時とに対応して選択的に動作可能状態に制御されるとともに駆動信号が与えられるものであり、これらのトランジスタＱ20、Ｑ16に共通に接続されているトランジスタＱ17は常に動作可能状態に制御されるとともに信号入力に応じた駆動信号が与えられる。
【００５９】
換言すれば、上記したように小信号入力時と大信号入力時とに対応してパワートランジスタ対（Ｑ11、Ｑ20）、（Ｑ15、Ｑ16）を選択的に動作可能状態に制御することによって、小信号入力時にはＱ14、Ｑ11、Ｑ17、Ｑ20が対応して第１辺〜第４辺を形成する出力ブリッジ回路を選択的に使用し、大信号入力時にはＱ14、Ｑ15、Ｑ17、Ｑ16が対応して第１辺〜第４辺を形成する出力ブリッジ回路を選択的に使用することになる。
【００６０】
一方、Ｒ10、Ｒ12、Ｒ15、Ｒ14は、出力ブリッジ回路の一対の出力ノードに前記３Ｖcc／４のＤＣバイアス電位を供給するための抵抗素子である。
【００６１】
ここで、Ｒ10、Ｒ12は３Ｖcc／４のＤＣバイアス電位と出力ブリッジ回路の一対の出力ノードのうちの第１の出力ノードＮ1 との間に直列に接続されている。
【００６２】
また、Ｒ15、Ｒ14は前記３Ｖcc／４のＤＣバイアス電位と出力ブリッジ回路の一対の出力ノードのうちの第２の出力ノードＮ2 との間に直列に接続されている。
【００６３】
なお、前記Ｒ10、Ｒ12の直列接続ノードは前記出力段駆動用トランジスタＱ7 、Ｑ8 の直列接続ノードに接続され、前記Ｒ15、Ｒ14の直列接続ノードは前記出力段駆動用トランジスタＱ23、Ｑ22の直列接続ノードに接続されており、換言すれば、出力ブリッジ回路の一対の出力ノードの電位は、出力段駆動用トランジスタＱ7 、Ｑ8 およびＱ23、Ｑ22に負帰還接続されている。
【００６４】
また、Ｒ9 、Ｒ8 、Ｒ16、Ｒ17は、ＢＴＬアンプ１２の差動出力信号を前記ｇｍアンプＧｍ３およびＧｍ４の基準入力ノードに負帰還させるための負帰還用の抵抗素子である。
【００６５】
ここで、抵抗素子Ｒ9 、Ｒ8 は出力ブリッジ回路の第１の出力ノードＮ1 と３Ｖcc／４のＤＣバイアス電位との間に直列に接続されており、このＲ9 、Ｒ8 の直列接続ノードがｇｍアンプＧｍ３の反転入力ノード（−）に接続されている。また、抵抗素子Ｒ16、Ｒ17は出力ブリッジ回路の第２の出力ノードＮ2 と３Ｖcc／４のＤＣバイアス電位との間に直列に接続されており、このＲ16、Ｒ17の直列接続ノードがｇｍアンプＧｍ４の反転入力ノード（−）に接続されている。
【００６６】
さらに、第２のＢＴＬアンプ１２の差動出力信号波形を入力端子ＩＮ-1の入力信号波形と比例させ、第２のＢＴＬアンプ１２の瞬時差動利得を略一定に維持するための回路として、本例では抵抗素子Ｒ2 〜Ｒ5 からなる第１の差動負帰還回路ＤＮＦ１が設けられている。
【００６７】
ここで、抵抗素子Ｒ2 、Ｒ4 は出力ブリッジ回路の一対の出力ノードとｇｍアンプＧｍ２の一対の入力ノードとの間に接続されており、抵抗素子Ｒ3 、Ｒ5 は上記ｇｍアンプＧｍ２の一対の入力ノードと３Ｖcc／４のＤＣバイアス電位の間に接続されている。
【００６８】
ところで、前記したように小信号時と大信号時とに対応してトランジスタＱ11、Ｑ15を選択的にオン状態に制御するために切換回路ＳＷ１が設けられている。
【００６９】
この切換回路ＳＷ１として、ＢＴＬアンプの出力電圧（出力振幅）を当該ＢＴＬアンプの出力段トランジスタに接続されている中間電源ライン３の電圧と比較し、比較結果に応じてトランジスタＱ11、Ｑ15の一方を動作可能状態に制御するとともに信号入力に応じた駆動信号を供給し、他方をカットオフ状態に設定するようにバイアスを与える差動回路が用いられている。
【００７０】
即ち、この差動回路は、差動スイッチ用のＰＮＰトランジスタＱ6 、Ｑ10、ダイオードＱ9 およびそれにカレントミラー接続された出力駆動制御用のＮＰＮトランジスタＱ5 、ダイオードＱ12、Ｑ13、抵抗素子Ｒ11からなる。上記差動スイッチ用のトランジスタＱ6 、Ｑ10のエミッタ共通接続ノードは出力駆動制御用トランジスタＱ8 のコレクタに接続されている。
【００７１】
上記差動スイッチ用のトランジスタＱ6 のベースは出力段駆動用のトランジスタＱ11のコレクタ（Ｖcc／２の中間電源ライン３）に接続されており、前記トランジスタＱ10のベースはレベルシフト用のダイオードＱ12を順方向に介して出力ブリッジ回路の第１の出力ノードＮ1 に接続されている。
【００７２】
そして、上記トランジスタＱ6 のコレクタは、前記ダイオードＱ9 を順方向に介してＧＮＤラインに接続されている。また、前記トランジスタＱ5 は、ベースがダイオードＱ9 のアノード（コレクタ・ベース接続ノード）に接続され、エミッタがＧＮＤラインに接続されている（つまり、ダイオードＱ9 に対してカレントミラー接続されている）。そして、上記トランジスタＱ5 のコレクタは小信号駆動用のパワートランジスタＱ11のベースに接続されている。
【００７３】
また、前記差動スイッチ用のトランジスタＱ10は、コレクタが大信号駆動用のパワートランジスタＱ15のベースに接続されており、ベースが抵抗素子Ｒ11を介してＧＮＤラインに接続されるとともに、ダイオードＱ13を逆方向に介して出力ブリッジ回路の第１の出力ノードに接続されている。
【００７４】
一方、前記したように小信号時と大信号時とに対応してトランジスタＱ20、Ｑ16を選択的にオン状態に制御するために切換回路ＳＷ２が設けられており、この切換回路ＳＷ２も切換回路ＳＷ１に準じて構成された差動回路が用いられている。
【００７５】
この切換回路ＳＷ２の差動回路は、差動スイッチ用のＰＮＰトランジスタＱ24、Ｑ21、ダイオードＱ25およびそれにカレントミラー接続された出力駆動制御用のＮＰＮトランジスタＱ26、ダイオードＱ18、Ｑ19、抵抗素子Ｒ13からなり、差動スイッチ用のトランジスタＱ24、Ｑ21のエミッタ共通接続ノードは前記出力駆動制御用トランジスタＱ22のコレクタに接続されている。
【００７６】
上記構成の各切換回路ＳＷ１、ＳＷ２は、ＢＴＬアンプの出力電圧のレベルがＶcc／２の中間電源ラインを基準にした規定の閾値を越えた時に、前記閾値を越えた側の１段隣りの電位を持つ１本の電源ライン（本例ではＧＮＤライン２）に出力ブリッジ回路の下側の出力段トランジスタを実質的に接続するとともに、出力段トランジスタの駆動電流を切り換える役割を持っている。
【００７７】
一方、第１のＢＴＬアンプ１１は、入力信号Ｂが入力する入力端子ＩＮ-2、ｇｍアンプＧｍ５〜Ｇｍ８、ダーリントン接続された出力駆動制御用のＮＰＮトランジスタＱ36、Ｑ38、Ｑ62、Ｑ56、負帰還用のコンデンサＣ3 、Ｃ4 、出力段駆動用のＰＮＰトランジスタＱ42およびＮＰＮトランジスタＱ43、ＰＮＰトランジスタＱ55およびＮＰＮトランジスタＱ54、温度特性補償用のダイオードＱ40、Ｑ41、Ｑ58、Ｑ59、電流源Ｉ3 、Ｉ4 、出力段のＰＮＰトランジスタＱ48、Ｑ47、Ｑ49、Ｑ50およびＮＰＮトランジスタＱ46、Ｑ51、出力ＤＣバイアス供給用の抵抗素子Ｒ29、Ｒ30、Ｒ32、Ｒ31、負帰還用の抵抗素子Ｒ28、Ｒ27、Ｒ33、Ｒ34、第２の差動負帰還回路ＤＮＦ２（抵抗素子Ｒ21〜Ｒ24）、切換回路ＳＷ３、ＳＷ４などからなり、一対の出力ノードＮ3 、Ｎ4 に対応して一対の外部端子Ｔ3 、Ｔ4 が接続されている。
【００７８】
初段のｇｍアンプＧｍ５の一対の入力ノード（＋）、（−）には、対応して入力信号Ｂおよびバイアス電圧ＶB2が与えられ、上記一対の入力ノード（＋）、（−）間には抵抗素子Ｒ20が接続されている。
【００７９】
第１のＢＴＬアンプ１１の構成は、前記した第２のＢＴＬアンプ１２の構成と基本的には同様であるが、切換回路ＳＷ３、ＳＷ４などの構成が異なる。この理由は、現状のプロセスの制限により、ベースエミッタ間の逆耐圧が大きいＶ−ＰＮＰトランジスタ（Ｑ35、Ｑ39）、（Ｑ57、Ｑ60）を差動スイッチに使用しているからである。
【００８０】
即ち、切換回路ＳＷ３は、差動スイッチ用のＰＮＰトランジスタＱ35、Ｑ39、出力段駆動用のＮＰＮトランジスタＱ44、ダイオードＱ37、Ｑ45からなり、上記差動スイッチ用のトランジスタＱ39、Ｑ35のエミッタ共通接続ノードとＶccライン１との間には前記電流源Ｉ3 が接続されている。
【００８１】
そして、上記差動スイッチ用のトランジスタＱ39は、ベースがレベルシフト用のダイオードＱ45を順方向に介して出力ブリッジ回路の第１の出力ノードＮ3 に接続され、コレクタが前記出力段駆動用トランジスタＱ43のベースに接続されている。そして、上記出力段駆動用トランジスタＱ43のコレクタが小信号駆動用のパワートランジスタＱ47のベースに接続されている。
【００８２】
また、前記差動スイッチ用のトランジスタＱ35は、ベースが小信号駆動用のパワートランジスタＱ47のエミッタ（Ｖcc／２の中間電源ライン３）に接続され、コレクタがダイオードＱ37を順方向に介して前記温度特性補償用のダイオードＱ40、Ｑ41の直列接続ノードに接続され、また、出力段駆動用トランジスタＱ44のベースに接続されている。この出力段駆動用トランジスタＱ44は、エミッタが前記出力段駆動用トランジスタＱ42、Ｑ43の直列接続ノードに接続されており、コレクタが大信号駆動用のパワートランジスタＱ48のベースに接続されている。
【００８３】
一方、前記したように小信号時と大信号時とに対応してパワートランジスタＱ49、Ｑ50を選択的にオン状態に制御するための切換回路ＳＷ４は、前記切換回路ＳＷ３に準じて、差動スイッチ用のＰＮＰトランジスタＱ57、Ｑ60、出力段駆動用のＮＰＮトランジスタＱ53、ダイオードＱ61、Ｑ52により構成されており、上記差動スイッチ用のトランジスタＱ57、Ｑ60のエミッタ共通接続ノードとＶccライン１との間には前記電流源Ｉ4 が接続されている。
【００８４】
上記各切換回路ＳＷ３、ＳＷ４は、ＢＴＬアンプの出力電圧のレベルがＶcc／２の分圧電位が与えられる中間電源ライン３を基準にした規定の閾値を越えた時に、前記閾値を越えた側の１段隣りの電位を持つ１本の電源ライン（本例ではＶccライン１）に出力ブリッジ回路の上側の出力段トランジスタを実質的に接続するとともに、出力段トランジスタの駆動電流を切り換える役割を持っている。
【００８５】
換言すれば、図５の２段縦積みアンプにおける４個の切換回路ＳＷ１〜ＳＷ４は、各ＢＴＬアンプの出力電圧のレベルの増大に応じて各出力ブリッジ回路の動作電源電圧が段階的に大きくなるように、出力ブリッジ回路の接続先の電源ラインを実質的に切り換えて電源レール間におけるＢＴＬアンプの出力ブリッジ回路の縦積み段数を段階的に大きくするように制御するとともに、出力段トランジスタの駆動電流を切り換える役割を持っている。
【００８６】
次に、図５の２段縦積みアンプの動作原理について図２〜図４を参照しながら詳述する。
【００８７】
まず、第２のＢＴＬアンプの動作について説明する。
【００８８】
入力端子ＩＮ-1の入力信号Ａは、ｇｍアンプＧｍ１で増幅され、さらにｇｍアンプＧｍ２により増幅されて差動信号としてｇｍアンプＧｍ３およびｇｍアンプＧｍ４に入力する。
【００８９】
ｇｍアンプＧｍ３の出力信号は、ダーリントン接続されたトランジスタＱ1 、Ｑ2 を経て出力段駆動用トランジスタＱ7 、Ｑ8 に入力する。上記出力段駆動用トランジスタＱ7 は出力段パワートランジスタＱ14を駆動し、出力段駆動用トランジスタＱ8 は出力段パワートランジスタＱ11またはＱ15を駆動する。
【００９０】
ｇｍアンプＧｍ４の出力信号は、ダーリントン接続されたトランジスタＱ30、Ｑ27を経て出力段駆動用トランジスタＱ23、Ｑ22に入力する。上記出力段駆動用トランジスタＱ23は出力段パワートランジスタＱ17を駆動し、出力段駆動用トランジスタＱ22は出力段パワートランジスタＱ20またはＱ16を駆動する。
【００９１】
これにより、出力ブリッジ回路の左辺側と右辺側は極性が反転している信号により対称的に駆動され、ＢＴＬアンプの動作が行われる。
【００９２】
この際、前記出力段パワートランジスタＱ11、Ｑ15を切り換え使用するための差動回路（スイッチ回路ＳＷ１）において、差動スイッチをなすトランジスタＱ6 、Ｑ10は、出力ブリッジ回路の第１の出力ノードＮ1 の電圧がＶcc／２より高い時は、Ｑ6 がオン、Ｑ10がオフとなり、小信号用のパワートランジスタＱ11に駆動電流を供給する。
【００９３】
そして、第１の出力ノードＮ1 の電圧が降下してＶcc／２に近付くと、Ｑ6 がオフ、Ｑ10がオンとなり、駆動電流の供給先を小信号用のパワートランジスタＱ11から大信号用のパワートランジスタＱ15に切り換える。この場合、レベルシフタ用のダイオードＱ13は、小信号用のパワートランジスタＱ11が飽和する前に差動スイッチを切り換える役割を有する。
【００９４】
上記と同様に、前記出力段パワートランジスタＱ20、Ｑ16を切り換え使用するための差動回路（スイッチ回路ＳＷ２）において、差動スイッチをなすトランジスタＱ24、Ｑ21は、出力ブリッジ回路の第２の出力ノードＮ2 の電圧がＶcc／２より高い時は、Ｑ24がオン、Ｑ21がオフとなり、小信号用のパワートランジスタＱ20に駆動電流を供給する。
【００９５】
そして、第２の出力ノードＮ2 の電圧が降下してＶcc／２に近付くと、Ｑ24がオフ、Ｑ21がオンとなり、駆動電流の供給先を小信号用のパワートランジスタＱ20から大信号用のパワートランジスタＱ16に切り換える。この場合、レベルシフタ用のダイオードＱ19は、小信号用のパワートランジスタＱ20が飽和する前に差動スイッチを切り換える役割を有する。
【００９６】
次に、第１のＢＴＬアンプ１１の動作について説明する。
【００９７】
入力端子ＩＮ-2の入力信号Ｂは、ｇｍアンプＧｍ５で増幅され、さらにｇｍアンプＧｍ６により増幅されて差動信号としてｇｍアンプＧｍ７およびｇｍアンプＧｍ８に入力する。
【００９８】
ｇｍアンプＧｍ７の出力信号は、ダーリントン接続されたトランジスタＱ36、Ｑ38を経て出力段駆動用トランジスタＱ42、Ｑ43に入力する。上記出力段駆動用トランジスタＱ42は出力段パワートランジスタＱ46を駆動し、出力段駆動用トランジスタＱ43は出力段パワートランジスタＱ47を駆動する。そして、出力段駆動用トランジスタＱ44は出力段パワートランジスタＱ48を駆動する。
【００９９】
ｇｍアンプＧｍ８の出力信号は、ダーリントン接続されたトランジスタＱ62、Ｑ56を経て出力段駆動用トランジスタＱ55、Ｑ54に入力する。上記出力段駆動用トランジスタＱ55は出力段パワートランジスタＱ51を駆動し、出力段駆動用トランジスタＱ54は出力段パワートランジスタＱ50を駆動する。そして、出力段駆動用トランジスタＱ53は出力段パワートランジスタＱ49を駆動する。
【０１００】
これにより、出力ブリッジ回路の左辺側と右辺側は極性が反転している信号により対称的に駆動され、ＢＴＬアンプの動作が行われる。
【０１０１】
第１のＢＴＬアンプの動作は、基本的には第２のＢＴＬアンプの動作と同様であるる。即ち、前記出力段パワートランジスタＱ47、Ｑ48を切り換え使用するための差動回路（スイッチ回路ＳＷ３）において、差動スイッチをなすトランジスタＱ39、Ｑ35は、出力ブリッジ回路の第１の出力ノードＮ3 の電圧がＶcc／２より低い時は、Ｑ39がオン、Ｑ35がオフとなり、小信号用のパワートランジスタＱ47に駆動電流を供給する。
【０１０２】
そして、第１の出力ノードＮ3 の電圧が上昇してＶcc／２に近付くと、Ｑ39がオフ、Ｑ35がオンとなり、駆動電流の供給先を小信号用のパワートランジスタＱ47から大信号用のパワートランジスタＱ48に切り換える。
【０１０３】
上記と同様に、前記出力段パワートランジスタＱ50、Ｑ49を切り換え使用するための差動回路（スイッチ回路ＳＷ４）において、差動スイッチをなすトランジスタＱ57、Ｑ60は、出力ブリッジ回路の第２の出力ノードＮ4 の電圧がＶcc／２より低い時は、Ｑ57がオン、Ｑ60がオフとなり、小信号用のパワートランジスタＱ50に駆動電流を供給する。
【０１０４】
そして、第２の出力ノードＮ4 の電圧が上昇してＶcc／２に近付くと、Ｑ57がオフ、Ｑ60がオンとなり、駆動電流の供給先を小信号用のパワートランジスタＱ50から大信号用のパワートランジスタＱ49に切り換える。
【０１０５】
上記したような動作原理により、出力信号のピークがＶcc／２未満の時は、図２中に示すような「小信号モード」の動作が行われ、第２のＢＴＬアンプ１２の一対の出力ノードＮ1 、Ｎ2 の信号、第１のＢＴＬアンプ１１の一対の出力ノードＮ3 、Ｎ4 の信号、実際のスピーカに印加される差動出力信号はそれぞれ対応して図３（ａ）、（ｂ）、（ｃ）に示すような波形になる。
【０１０６】
この時、各チャンネルの信号の関係がＡ＝Ｂ、もしくはＡ＝−Ｂの場合には、図２中に示す矢印の向きに電源ＶccからＡチャンネル、Ｂチャンネルに対応するパワートランジスタを電流が流れ、上下に隣接する各アンプの動作電流差（差電流）ΔＩは生じない。
【０１０７】
なお、図２中には、信号の半サイクルの電流経路を示しており、逆相になる次の半サイクルでは、図示していない反対側の出力段トランジスタに電流が流れ、このような動作が交互に繰り返されてスピーカに出力電流が供給される。
【０１０８】
これに対して、出力信号のピークがＶcc／２以上の時は、図２中に示すような「大信号モード」の動作が行われ、第２のＢＴＬアンプ１２の一対の出力ノードＮ1 、Ｎ2 の信号、第１のＢＴＬアンプ１１の一対の出力ノードＮ3 、Ｎ4 の信号、実際のスピーカに印加される差動出力信号はそれぞれ対応して図４（ａ）、（ｂ）、（ｃ）に示すような波形になる。
【０１０９】
つまり、出力信号の振幅ピークがＶcc／２を越えようとすると、Ａチャンネル側の第２のＢＴＬアンプ１２の出力ブリッジ回路の下側トランジスタが小信号駆動用のパワートランジスタＱ11またはＱ20から大信号駆動用のパワートランジスタＱ15またはＱ16に切り換わり、Ｂチャンネル側の第１のＢＴＬアンプ１１の出力ブリッジ回路の上側トランジスタが小信号駆動用のパワートランジスタＱ47またはＱ50から大信号駆動用のパワートランジスタＱ48またはＱ49に切り換わり、それぞれ実質的に電源電位がＶccのＢＴＬアンプとして動作することになる。
【０１１０】
この場合、Ｂチャンネル側の第１のＢＴＬアンプ１１の出力ノードの中心バイアス電位はＶcc／４、Ａチャンネル側の第２のＢＴＬアンプ１２の出力ノードの中心バイアス電位は３Ｖcc／４に設定されている。
【０１１１】
これは、従来のＢＴＬアンプの出力ノードの中心バイアス電位であるＶcc／２からオフセットしており、図４（ａ）、（ｂ）に示した波形のように、出力クリップがアンバランスになるが、ＢＴＬ出力で見ると、図４（ｃ）に示したように歪のない波形になる。
【０１１２】
なお、出力信号の振幅ピークがＶcc／２を越える部分は、ＢＴＬ出力信号の一方の信号の波形がクリップするので、他方の信号の振幅を２倍にしてＢＴＬ出力信号波形が歪まないようにする必要がある。
【０１１３】
この対策としては、各ＢＴＬアンプに対応して差動負帰還回路ＤＮＦ１、ＤＮＦ２を接続し、負荷両端から入力アンプへ差動負帰還を施すことにより比較的簡単に実現できる。これによって、最終的に出力波形の上端と下端が双方共にクリップするまでは、負荷両端の信号波形は歪のない波形となる。
【０１１４】
次に、図１、図５の構成の２段縦積みアンプの効果について説明する。
【０１１５】
「小信号モード」では、Ａチャンネル側で捨てた電流がＢチャンネル側で再度利用されることになるので、効率が２倍になる。
【０１１６】
そして、「大信号モード」では、出力波形の小信号相当部分が効率２倍となり、Ｖcc／２を越える部分は効率が１倍となるので、信号レベルにより１〜２倍の効率向上になる。
【０１１７】
ここで、効率が２倍ということは、同一出力時のパワーアンプの消費電力（つまり、発熱が）半分ではなく、半分以下になることに留意されたい。
【０１１８】
また、図５の２段縦積みアンプにおいては、切換回路ＳＷ１〜ＳＷ４の差動スイッチとして、出力電圧をＶcc／２と直接に比較するようにシンプルな構成の差動アンプを使用しているので、差動スイッチの切り換え速度が高速であり、出力信号の変化に対するスイッチングの遅れは実用上無視できる。このことは、従来のＳＢ級アンプにおけるようにスイッチングのタイミング合わせ用に設けていた遅延回路を省略できることを意味する。
【０１１９】
図９は、従来のＢ級アンプ、本発明に係る図１、図５および後述する図８のパワーアンプにおいて、Ｖcc＝１４Ｖ、スピーカの負荷抵抗ＲＬ-1、ＲＬ-2がそれぞれ４Ωの場合について、後述する理論解析に基づいてパワーアンプの消費電力を計算し、グラフ化したものである。ここで、横軸は１チャンネル当たりの出力（Ｗ）、縦軸は２チャンネル分の消費電力である。
【０１２０】
図９中、同一出力の条件で比較して全出力範囲で消費電力（発熱）が最も多いのがＢ級アンプである。本発明のパワーアンプの場合は、最も好条件の時（同相もしくは逆相、同振幅で出力振幅がＶcc／２の時）は、Ｂ級アンプに比べてアンプの理論効率は２倍、理論消費電力（発熱）は約１／５．７となっていることに注目されたい。
【０１２１】
本発明のパワーアンプにおいて、効率改善の見られない最悪のケース、つまり、図２中の最下段に示した小信号時の動作電流が全て差電流ΔＩとなる場合は、両チャンネルの一方のチャンネル（本例ではＡチャンネル）のみの出力があり、他方のチャンネルの出力が零の場合であるが、この時はＢ級アンプと同等の効率になる。
【０１２２】
しかし、このような最悪のケースは、実際のステレオ音源では滅多にないケースである。そして、この時は、一方のチャンネル（本例ではＢチャンネル）のアンプが電力を消費しないモードになっているので、アンプシステム全体の発熱は従来のＢ級アンプの半分であり、熱問題にダメージを与えることにはならない。
【０１２３】
また、通常のステレオ音源では左右両チャンネル信号の相関が高い以外に、振幅のピークに対して平均的な出力はかなり小さいので、実用的にも従来のＢ級アンプの２倍近い効率の向上が見込まれ、発熱の大幅な低減が可能である。
【０１２４】
上記したような左右のチャンネルの場合と同様のことが、４チャンネルステレオの前後のチャンネルについてもいえる。
【０１２５】
また、前段のプリアンプ段やパワートランジスタの駆動段などは、電源レールに対して回路的に２段縦積みが困難な場合があるが、これらの動作電流はパワートランジスタの動作電流に比べて非常に少ないので、効率に対する影響は小さい。
【０１２６】
本願発明者は、上記した本発明の高効率パワーアンプの方式をＫＢ級（Keyed B-class ）アンプと称することにした。
【０１２７】
図８は、本発明の高効率パワーアンプに係るＮ段縦積みＫＢ級アンプの基本構成を示すブロック図である。
【０１２８】
この高効率パワーアンプは、Ｎ（≧２の任意の整数）組のＢＴＬアンプを電源レールに対してスタック（縦積み）したものであり、図１に示したＢＴＬアンプの２段縦積みがＮ段縦積みに拡張されたものである。
【０１２９】
即ち、図８において、１はＶccライン、２はＧＮＤラインであり、これらは電源レールを形成している。
【０１３０】
電源分圧回路６０は、電源レール間の電源電圧を複数（Ｎ）に分割（本例では均等に分割）し、接地電位側から電源電位の順に段階的に高くなる第１乃至第（Ｎ−１）の分圧電位を出力するためのものである。
【０１３１】
３１〜３（Ｎ−１）は前記第１乃至第（Ｎ−１）の電源分圧電位が対応して供給される（Ｎ−１）本の中間電源ラインである。
【０１３２】
第１のＢＴＬアンプ１１１乃至第ＮのＢＴＬアンプ１１Ｎは、前記電源分圧回路６０による電圧分割数（Ｎ）と同数設けられ、図中下側の第１のアンプ１１１から図中上側の第Ｎのアンプ１１Ｎの順にそれぞれ対応して第１チャネル乃至第Ｎチャネルの信号が入力する。
【０１３３】
また、前記第１のＢＴＬアンプ１１１乃至第ＮのＢＴＬアンプ１１Ｎの各出力バイアス電位として、それぞれ対応して第１の分圧電位乃至電源電位より低く、かつ、接地電位乃至第（Ｎ−１）の分圧電位より高い中間電圧を設定するためのバイアス設定回路（図示せず）が設けられている。
【０１３４】
切換回路ＳＷは、前記各ＢＴＬアンプの出力ブリッジ回路に対応して設けられており、前記各ＢＴＬアンプの出力電圧のレベルの増大に応じて対応する各出力ブリッジ回路の動作電源電圧が段階的に順次大きくなるように各出力ブリッジ回路の接続先の電源ラインを実質的に切り換えるように制御される。
【０１３５】
換言すれば、各ＢＴＬアンプの出力電圧のレベルの増大に応じて電源レール間におけるＢＴＬアンプの出力ブリッジ回路の縦積み段数を段階的に順次大きくするように切り換え制御されるように構成されている。
【０１３６】
この場合、切換回路ＳＷは、各ＢＴＬアンプの無信号入力時には第１のＢＴＬアンプ１１１乃至第ＮのＢＴＬアンプ１１Ｎの各出力ブリッジ回路を対応して前記第１の分圧電位と接地電位との間の中間電位〜第（Ｎ−１）の分圧電位との間の中間電位に接続する。
【０１３７】
そして、対応するＢＴＬアンプの出力電圧のレベルが対応する中間電源ラインを基準にした規定の閾値を越えた時に、閾値を越えた側の１段隣りの電位を持つ１本の中間電源ラインあるいは電源レール用の電源ラインにＢＴＬアンプの出力ブリッジ回路を接続する。
【０１３８】
さらに、各ＢＴＬアンプの差動出力信号波形を対応する入力信号波形と比例させ、各ＢＴＬアンプの瞬時差動利得を略一定に維持するための回路（例えば差動負帰還回路）（図示せず）が設けられている。
【０１３９】
前記電源分圧回路６０は、電源レール間にＮ個の抵抗素子Ｒa 〜Ｒn が直列に接続された抵抗分圧回路と、上記抵抗分圧回路の（Ｎ−１）個の分圧ノードから対応してバイアスが与えられ、出力段にプッシュプル型のエミッタフォロア回路を有する（Ｎ−１）個のバッファ回路Ｂｕｆ１〜Ｂｕｆｎとからなる。そして、この（Ｎ−１）個のバッファ回路Ｂｕｆ１〜Ｂｕｆｎの各出力ノードに対応して（Ｎ−１）本の中間電源ラインが接続されている。
【０１４０】
この場合、バッファ回路Ｂｕｆ１〜Ｂｕｆｎの各エミッタフォロア回路は、それぞれ電源レール間に接続されてもよいが、本例では、それぞれ対応して接続されている中間電源ラインの電位より１段上下の一対の電源ライン（実質的な電源レール）間に接続されている。これにより、エミッタフォロア回路に流れる電流を再利用して効率を向上させることが可能になっている。
【０１４１】
そのほか、バイパスコンデンサ、パワースイッチなどは前記２段縦積みアンプの例に準じて接続されている。
【０１４２】
次に、図８のＮ段縦積みのＫＢ級アンプの動作の概要を説明する。
【０１４３】
このＮ段縦積みアンプは、任意のＮ組のＢＴＬアンプが電源レールの間に縦積みされており、Ｎ組のＢＴＬアンプに対応して第１〜第Ｎチャンネルのオーディオ信号が入力する。
【０１４４】
このように縦積みされたＮチャンネルのＢＴＬアンプのそれぞれは、小信号時には実質的に電源電位がＶcc／ＮのＢＴＬアンプとして動作し、大信号時には電源電位がｎ・Ｖcc／Ｎ（ｎは２≦ｎ≦Ｎの範囲の整数）のＢＴＬアンプとして動作する。
【０１４５】
即ち、小信号時は各ＢＴＬアンプに印加される実質的な電源電位がＶcc／Ｎであり、中〜大信号時は、信号の増加に伴って各ＢＴＬアンプに印加される実質的な電源電位がＶcc／Ｎステップで順次増大する。
【０１４６】
例えば最も下側の第１チャンネルにおいて、小信号時は出力段パワートランジスタの上側のトランジスタはＶcc／Ｎの中間電源ライン３１に接続されている。出力信号の瞬時電位がＶcc／Ｎを越えると、その上位の２・Ｖcc／Ｎの中間電源ラインに切換え接続される。出力信号の振幅が増加するにつれて、出力段の上側のパワートランジスタは順に３Ｖcc／Ｎの中間電源ライン、４Ｖcc／Ｎの中間電源ライン、・・・、（Ｎ−１）Ｖcc／Ｎの電位の中間電源ライン３（Ｎ−１）に接続され、最終的にはＶccライン１に接続される。
【０１４７】
最下段以外および最上段以外のＢＴＬアンプには、出力段パワートランジスタの上側、下側の双方に切換回路が設けられており、出力電圧に応じて電源ラインの切り換え接続が行われる。
【０１４８】
また、上下に隣接する２個のＢＴＬアンプの動作電流の差ΔＩは、当該２個のＢＴＬアンプに共通の中間電源ラインに接続されている電源分圧回路６０のバッファ回路Ｂｕｆ１〜Ｂｕｆｎで吸収される。
【０１４９】
図８のＮ段縦積みのＫＢ級アンプは、最適な信号レベル、位相（最小信号モードでのノンクリップ最大振幅時、かつ全アンプが同相もしくは逆相・同レベル出力時）において、後述する理論解析によれば、理論電力効率はＢ級アンプのＮ倍に改善され、理論消費電力（発熱）はＢ級アンプの(4- π) ／(4N-π) へ大幅に低減される。
【０１５０】
因みに、Ｎ＝４の場合の４段積み構成では、最適な信号レベル、位相（最小信号モードでのノンクリップ最大振幅時、かつ全アンプが同相もしくは逆相・同レベル出力）の時、理論電力効率は４倍に改善され、理論消費電力（発熱）は約１／１５に低減される。
【０１５１】
なお、パワー段の駆動電力やプリアンプ部など周辺の固定的な消費電力が存在する実際のケースでも、図１、図５に示した２段縦積みアンプの構成により、実用的な楽音信号におけるアンプの発熱量を半減することは十分に可能である。
【０１５２】
次に、上記Ｎ段縦積みのＫＢ級アンプの効果について説明する。
【０１５３】
通常のＢ級アンプでは、Ｎ個の負荷に流れる電流は全て並列に電源レールから供給される。
【０１５４】
これに対して、Ｎ段縦積みＫＢ級アンプは、最も効率が改善される最適条件（全チャンネルが最小電源モードで、同相もしくは逆相の同一レベルのノンクリップ最大出力時、つまりＢＴＬ出力振幅がＶcc／Ｎ）の時、Ｖccからの電流が最上段のＢＴＬアンプ出力の負荷から最下段のＢＴＬアンプ出力の負荷までのＮ個の負荷に直列に流れ、スピーカを駆動する。
【０１５５】
この結果、Ｎ段縦積みのＫＢ級アンプは、前記最適条件において、通常のＢ級アンプと比べて、効率はＮ倍、消費電力（発熱）は( ４−π) ／( ４Ｎ−π) になる。因みに、Ｎ＝４の場合は、前記最適条件で、効率は４倍、消費電力は約１／１５になる。この効率の最適条件は、消費電力が最も低減する最適条件である。
【０１５６】
これらを直感的に理解するために、従来のＢ級アンプ、本発明のＫＢ級アンプ（Ｎ＝２段および４段）、Ｖcc＝１４Ｖ、ＲL ＝４Ωの例について計算した結果を図９に示した。図９中、横軸は１チャンネル当たりの出力電力、縦軸は２チャンネル分の消費電力である。全出力範囲にわたって、消費電力を大幅に低減できることが分かる。
【０１５７】
なお、従来のＳＢ級アンプには本質的にＮ段縦積み構成の概念はなく、ＫＢ級アンプの２段縦積み構成に相当する効率改善にとどまるほか、中点の大容量コンデンサを利用しない場合では、逆相信号に対する効率向上の効果はない。
【０１５８】
換言すれば、本発明のＫＢ級アンプの大きな利点の１つは、任意の縦積み段数で大幅な消費電力の低減化を可能とした点である。
【０１５９】
また、上記の説明では電源レールの電圧を均等にＮ分割して各電源ラインの基準電圧としているが、縦積みされているＢＴＬアンプの平均出力電力が異なる場合は、平均出力の大きいＢＴＬアンプに電圧配分を多くして、平均出力の小さいＢＴＬアンプに電圧配分を小さくすると、効率が更に改善される。
【０１６０】
また、上記各説明例ではトランジスタはバイポーラタイプを使用しているが、ＭＯＳタイプを使用して上記実施例に準じて構成できることはいうまでもない。
次に、本発明のＫＢ級アンプを従来例の各種のアンプと比較して効果を述べる
。（１）比較的高効率のＳＢ級アンプと比べてＫＢ級アンプが優れている点は、
(1) 任意のＮ段構成が可能であり、理論効率をＮ倍にできる。
【０１６１】
(2) パワースイッチは単方向でよく、構成がシンプルである。
【０１６２】
(3) ２チャンネル構成で比べると、パワースイッチの数が少なく素子数が少なくて済む。
【０１６３】
(4) 同相信号だけでなく、逆相信号に対しても効率改善効果がある。
【０１６４】
(5) 出力信号と切換えタイミング信号の整合がよく、遅延回路が不要である。
【０１６５】
(6) 電源分割の非線型化により平均出力の異なるアンプの混在が効率的に構成できる。
【０１６６】
(7) 奇数チャンネル、例えば３チャンネルの構成が可能である。
【０１６７】
（２）Ｄ級アンプと比べてＫＢ級アンプが優れている点は、
(1) 高周波スイッチングを行わないので不要放射が殆んどない。
【０１６８】
(2) 高周波のリークを防止する大容量の出力ローパスフィルタが不要である。
【０１６９】
(3) 不要放射を低減するためのシールドケースが不要である。
【０１７０】
(4) 回路がシンプルで素子数が少なく、かつ平易である。
【０１７１】
(5) 回路は低速でよく、安価なプロセスを採用できる。
【０１７２】
（３）Ｇ級アンプと比べてＫＢ級アンプが優れている点は、
(1) 電源本体は単電源でよい。
【０１７３】
(2) 任意のＮ段構成が可能であり、理論効率をＮ倍にできる。
【０１７４】
(3) パワースイッチの数が少なく、シンプルである。
【０１７５】
（４）Ｈ級アンプと比べてＫＢ級アンプが優れている点は、
(1) リフトアップ用のパワーアンプ、大容量コンデンサが不要である。
【０１７６】
(2) 任意のＮ段構成が可能であり、理論効率をＮ倍にできる。
【０１７７】
(3) 回路がシンプルで素子数が少なく、かつ平易である。
【０１７８】
［理論解析］
（１）従来のＢ級アンプ。
【０１７９】
以下、平均を求めるのに、半周期（πラジアン）を考える。
【０１８０】
正弦波の平均入力電力は、
【数１】

【０１８１】
但し、Ｖccは電源レール電圧、Ｉm は出力電流振幅、Ｖm は出力電圧振幅、ωは角周波数、ｔは時間、ＲL は負荷抵抗である。
【０１８２】
正弦波の出力電力は、
【数２】

【０１８３】
効率ηは、
【数３】

【０１８４】
である。
【０１８５】
よく知られているように、出力瞬時電位が電源電位に達した時、即ち、Ｖm ＝Ｖccの時に効率が最大になり、最大効率は次式で示される。
【０１８６】
【数４】

【０１８７】
消費電力は、
【数５】

【０１８８】
である。ここで、消費電力が最大となる条件を求めてみる。
【０１８９】
【数６】

【０１９０】
即ち、出力振幅が電源レール電圧の６４％程度の時に消費電力が最大になり、最大消費電力は次式で示される。
【０１９１】
【数７】

【０１９２】
さらに、消費電力が最大となる時の最大出力に対する出力電力の比は、
【数８】

【０１９３】
つまり、最大出力の４０％付近で消費電力（発熱）は最大になる。
【０１９４】
（２）本発明の２段縦積みＫＢ級アンプ。
【０１９５】
まず、小信号モード時の平均入力電力は、実質的に電源電位がＶcc／２のＢ級ＢＴＬと同様であるから、Ｂ級の項で計算した結果を援用して簡単に求められる。
【０１９６】
【数９】

【０１９７】
正弦波出力電力はＢ級アンプと全く同一であるので、次式で示される。
【０１９８】
【数１０】

【０１９９】
従って、小信号モードの効率は、
【数１１】

【０２００】
で示され、この効率は当然にＢ級の２倍の効率である。
【０２０１】
次に、大信号モードについて考える。以下、１／４周期で平均をとる。
【０２０２】
まず、正弦波の平均入力電力は、次式で示される。
【０２０３】
【数１２】

【０２０４】
上式（１２）の第１項は小信号モード時の入力電力であって実質的な電源電位はＶcc／２、上式（１２）の第２項は大信号時の入力電力であって電源電位はＶccである。
【０２０５】
また、式（１２）中のθは小信号モードから大信号モードへ切り換わる時の位相角であり、次式で示される。
【０２０６】
【数１３】

【０２０７】
また、式（１２）中のその他の記号は、（１）従来のＢ級アンプで示したものを踏襲する。
【０２０８】
次に、正弦波の出力電力はＢ級と全く同一であるので、次式で示される。
【０２０９】
【数１４】

【０２１０】
大信号モードの効率ηは、次式で示される。
【０２１１】
【数１５】

【０２１２】
上記ηは、Ｖm がＶcc／２とＶccの時に極大値を持ち、Ｖm がＶcc／２の時の極大値およびＶm がＶccの時の極大値は、それぞれ次式で示される。
【０２１３】
【数１６】

【０２１４】
消費電力は、
【数１７】

【０２１５】
となるが、式が複雑になるので実際の数値を入れて計算した結果を図９に示す。
【０２１６】
横軸は１チャンネル当たりの出力（Ｗ）、縦軸は２チャンネル分の消費電力（発熱）である。図９中、○−○印のカーブは従来のＢ級アンプ、△−△印のカーブは本発明の２段縦積みＫＢ級アンプ、×−×印のカーブは後述する本発明の４段縦積みＫＢ級アンプに対応する結果である。
【０２１７】
（３）本発明の４段縦積みＫＢ級アンプ。
【０２１８】
簡略化のため、ここでは平均を求めるのに１／４周期を考える。
【０２１９】
正弦波の平均入力電力を求める。
【０２２０】
３Ｖcc／４＜Ｖm の時（大信号時）の平均入力電力は、
【数１８】

【０２２１】
で示される。上式（１８）中の第１項は実質的な電源電位がＶcc／４の時の入力電力、第２項は電源電位がＶcc／２の時の入力電力、第３項は電源電位が３Ｖcc／４の時の入力電力を表している。なお、上式（１８）中のθ1 、θ2 、θ3 は、それぞれ対応して出力電圧振幅がＶcc／４、Ｖcc／２、３Ｖcc／４を越える時の信号位相角である。
【０２２２】
Ｖcc／２＜Ｖm ＜３Ｖcc／４の時（中信号時）の平均入力電力は、
【数１９】

【０２２３】
で示される。
【０２２４】
Ｖcc／４＜Ｖm ＜Ｖcc／２の時（中小信号時）の平均入力電力は、
【数２０】

【０２２５】
で示される。
【０２２６】
０＜Ｖm ＜Ｖcc／４の時（小信号時）の平均入力電力は、
【数２１】

【０２２７】
で示される。
【０２２８】
上式（１９）〜（２１）中、θn （n=1,2,3,）は小信号モードから次第に大信号モードへ切り換わる時の各位相角であり、次式で示される。
【０２２９】
【数２２】

【０２３０】
以下、説明が複雑になるので割愛する。
【０２３１】
次に、Ｎ段縦積みＫＢ級アンプの最適条件における従来のＢ級アンプからの改善度を比較する。
【０２３２】
最良条件は、各チャンネルが同相もしくは逆相、同振幅で、かつ出力信号の振幅がＮ段分割の電源ラインに達した時、即ち、Ｖm ＝Ｖcc／Ｎの時である。
【０２３３】
ＫＢ級アンプのＮチャンネル分の消費電力は、次式で示される。
【０２３４】
【数２３】

【０２３５】
消費電力が極小になる点は、Ｖm がＶccの１／Ｎ、２／Ｎ、…、( Ｎ−１) ／Ｎ、１になるＮ個の点である。そのうち１／Ｎになる点が、Ｂ級アンプに比べて最も消費電力の低減比が大きくなる最適点である。
【０２３６】
Ｖm ＝Ｖcc／Ｎを前式（２３）に代入すると、次式が得られる。
【０２３７】
【数２４】

【０２３８】
一方、従来のＢ級アンプのＮチャンネル分の消費電力は、次式で示される。
【０２３９】
【数２５】

【０２４０】
従って、Ｎ段縦積みＫＢ級アンプの消費電力の低減割合は、次式で示される。
【数２６】

【０２４１】
上式（２６）に数値を代入して計算すると次表のようになる。
【０２４２】
【表１】

【０２４３】
この結果から、縦積み段数がかなり多くなる構成の利用は現状では実際的ではないが、将来のデバイス技術や高耐圧応用の進展などによって、本発明の利点を大きく活用することが可能になるであろう。
【０２４４】
【発明の効果】
上述したように本発明によれば、複数チャンネルのオーディオ信号を高い効率で増幅でき、高効率で発熱の少ないパワーアンプシステムを実現する上で好適なオーディオ信号用の電力増幅回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の高効率パワーアンプに係る２段縦積みアンプの基本構成を示す回路図。
【図２】図１の２段縦積みアンプの小信号入力時、大信号入力時における各ＢＴＬアンプの出力信号の電流経路を示す回路図。
【図３】図１の２段縦積みアンプの小信号入力時における動作波形の一例を示す図。
【図４】図１の２段縦積みアンプの大信号入力時における動作波形の一例を示す図。
【図５】図１の２段縦積みアンプの具体的な回路例を示す回路図。
【図６】図１の２段縦積みアンプの具体的な回路例を示す回路図。
【図７】図１の２段縦積みアンプの具体的な回路例を示す回路図。
【図８】本発明の高効率パワーアンプに係るＮ段縦積みアンプの基本構成を示す回路図。
【図９】本発明の高効率パワーアンプの理論消費電力を従来例のＢ級アンプと比較して示すグラフ。
【符号の説明】
１、２…電源レール用の電源ライン（１…Ｖccライン、２…ＧＮＤライン）、
３…中間電源ライン、
４…電源分圧回路、
ＳＷ１〜ＳＷ４…切換回路、
１１…第１のＢＴＬアンプ、
１２…第２のＢＴＬアンプ、
ＲＬ-1…第１の負荷回路、
ＲＬ-2…第２の負荷回路。

Claims

電源電位が与えられる第１の電源ラインおよび接地電位が与えられる第２の電源ラインからなる一対の電源レールと、
前記電源レール間の電源電圧を２分割した分圧電位を出力する電源分圧回路と、
前記分圧電位が供給される中間電源ラインと、
第１および第２の出力ブリッジ回路を有する第１のＢＴＬアンプと、
第３および第４の出力ブリッジ回路を有する第２のＢＴＬアンプと、
前記第１のＢＴＬアンプの出力バイアス電位として前記分圧電位より低くかつ前記接地電位より高い第１の中間電位を設定し、前記第２のＢＴＬアンプの出力バイアス電位として前記分圧電位より高くかつ前記電源電位より低い第２の中間電位を設定するバイアス設定回路と、
前記第１のＢＴＬアンプの無信号入力時および小信号入力時には、前記第１および第２の出力ブリッジ回路を前記中間電源ラインと前記第２の電源ラインとの間に接続し、前記第１のＢＴＬアンプの大信号入力時には、前記第１および第２の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように前記第１および第２の出力ブリッジ回路の接続先の電圧を切り換える第１の切換回路と、
前記第２のＢＴＬアンプの無信号入力時および小信号入力時には、前記第３および第４の出力ブリッジ回路を前記第１の電源ラインと前記中間電源ラインとの間に接続し、前記第２のＢＴＬアンプの大信号入力時には、前記第３および第４の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように前記第３および第４の出力ブリッジ回路の接続先の電圧を切り換える第２の切換回路
とを具備することを特徴とする電力増幅回路。
前記第１および第２のＢＴＬアンプの差動出力信号波形を前記第１および第２のＢＴＬアンプの入力信号波形と比例させ、前記第１および第２のＢＴＬアンプの瞬時差動利得を略一定に維持する回路をさらに具備することを特徴とする請求項１記載の電力増幅回路。
前記第１の切換回路は、前記第１のＢＴＬアンプの出力電圧のレベルが前記中間電源ラインの分圧電圧を基準にした規定の閾値を超えた時を前記第１のＢＴＬアンプの大信号入力時として、前記第１および第２の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように切り換え接続し、
前記第２の切換回路は、前記第２のＢＴＬアンプの出力電圧のレベルが前記中間電源ラインの分圧電圧を基準にした規定の閾値を超えた時を前記第２のＢＴＬアンプの大信号入力時として、前記第３および第４の出力ブリッジ回路を前記第１の電源ラインと前記第２の電源ラインとの間に接続するように切り換え接続することを特徴とする請求項１記載の電力増幅回路。
前記第１の切換回路は、前記第１のＢＴＬアンプの出力電圧を前記中間電源ラインの分圧電圧と比較し、比較結果に応じて前記第１および第２の出力ブリッジ回路の接続先の電源ラインを選択するように切り換える差動回路が用いられており、
前記第２の切換回路は、前記第２のＢＴＬアンプの出力電圧を前記中間電源ラインの分圧電圧と比較し、比較結果に応じて前記第３及び第４の出力ブリッジ回路の接続先の電源ラインを選択するように切り換える差動回路が用いられていることを特徴とする請求項３記載の電力増幅回路。
前記第１の切換回路は、前記第１および第２の出力ブリッジ回路における高電位側の出力段トランジスタの接続先の電源ラインを選択し、
前記第２の切換回路は、前記第３および第４の出力ブリッジ回路における低電位側の出力段トランジスタの接続先の電源ラインを選択する
ことを特徴とする請求項１乃至４のいずれか１項に記載の電力増幅回路。
前記第１、第２の各ＢＴＬアンプの出力ブリッジ回路における低電位側の出力段トランジスタあるいは高電位側の出力段トランジスタは、前記中間電源ラインあるいは前記第１および第２の電源ラインに対応して接続された複数個の出力段トランジスタを有し、
前記第１の切換回路は、前記第１のＢＴＬアンプの出力電圧を当該ＢＴＬアンプの出力段トランジスタに接続されている中間電源ラインの電圧と比較し、比較結果に応じて前記複数個の出力段トランジスタのうちの特定の出力段トランジスタを選択して前段回路から入力する駆動信号を供給するように切り換える差動回路が用いられており、
前記第２の切換回路は、前記第２のＢＴＬアンプの出力電圧を当該ＢＴＬアンプの出力段トランジスタに接続されている中間電源ラインの電圧と比較し、比較結果に応じて前記複数個の出力段トランジスタのうちの特定の出力段トランジスタを選択して前段回路から入力する駆動信号を供給するように切り換える差動回路が用いられていることを特徴とする請求項５記載の電力増幅回路。
前記電源分圧回路は、
前記電源レール間に２個の抵抗素子が直列に接続された抵抗分圧回路と、
前記抵抗分圧回路の分圧ノードからバイアスが与えられ、出力ノードに前記中間電源ラインが接続されるプッシュプル型のエミッタフォロワ回路とからなることを特徴とする請求項１記載の電力増幅回路。
電源電位が与えられる第１の電源ラインと、
接地電位が与えられる第２の電源ラインと、
前記電源電位と前記接地電位との間の電位が与えられる第３の電源ラインと、
前記第２の電源ラインと前記第３の電源ラインとの間に接続された第１および第２の出力ブリッジ回路を有し、前記第１の出力ブリッジ回路は一端が前記第２の電源ラインに接続された第１のトランジスタと一端が前記第１のトランジスタの他端に接続された第２のトランジスタとを有し、前記第２の出力ブリッジ回路は一端が前記第２の電源ラインに接続された第３のトランジスタと一端が前記第３のトランジスタの他端に接続された第４のトランジスタとを有する第１のＢＴＬアンプと、
前記第１の電源ラインと前記第３の電源ラインとの間に接続された第３および第４の出力ブリッジ回路を有し、前記第３の出力ブリッジ回路は一端が前記第１の電源ラインに接続された第５のトランジスタと一端が前記第５のトランジスタの他端に接続された第６のトランジスタとを有し、前記第４の出力ブリッジ回路は一端が前記第１の電源ラインに接続された第７のトランジスタと一端が前記第７のトランジスタの他端に接続された第８のトランジスタとを有する第２のＢＴＬアンプと、
前記第１のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えない時には前記第２のトランジスタの他端を前記第３の電源ラインに接続し、前記第１のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えた時には前記第２のトランジスタの他端を前記第１の電源ラインに接続する第１の切換回路と、
前記第１のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えない時には前記第４のトランジスタの他端を前記第３の電源ラインに接続し、前記第１のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えた時には前記第４のトランジスタの他端を前記第１の電源ラインに接続する第２の切換回路と、
前記第２のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えない時には前記第６のトランジスタの他端を前記第３の電源ラインに接続し、前記第２のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えた時には前記第６のトランジスタの他端を前記第２の電源ラインに接続する第３の切換回路と、
前記第２のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えない時には前記第８のトランジスタの他端を前記第３の電源ラインに接続し、前記第２のＢＴＬアンプの出力電圧のレベルが前記第３の電源ラインの電位を基準とした閾値を超えた時には前記第８のトランジスタの他端を前記第２の電源ラインに接続する第４の切換回路
とを具備することを特徴とする電力増幅回路。
前記第１および第２のＢＴＬアンプの差動出力信号波形を前記第１および第２のＢＴＬアンプの入力信号波形と比例させ、前記第１および第２のＢＴＬアンプの瞬時差動利得を略一定に維持する回路をさらに具備することを特徴とする請求項８記載の電力増幅回路。