JP3851771B2

JP3851771B2 - Voltage drop analysis system

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Publication number: JP3851771B2
Application number: JP2000395395A
Authority: JP
Inventors: 左千夫林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2006-11-29
Anticipated expiration: 2020-12-26
Also published as: JP2002197139A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧降下解析システムに関し、特に、セル内部の消費電流をより正確に反映した電圧降下解析を行うための電圧降下解析システムに関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩による半導体集積回路の微細化や高速化が進んできている。このため、半導体集積回路の電源系の電源配線に関して、半導体集積回路の内部における電源電圧の降下という問題が、顕在化しつつある。このため、この電圧降下の状態が１つの半導体集積回路内で、どのようになっているのかを、コンピュータを用いて、解析することが行われている。
【０００３】
このような半導体集積回路内には、各種の機能を実現するためのトランジスタやキャパシタ等の複数の素子と、これら複数の素子を電気的に接続する配線とが設けられている。また、設計作業の効率化を図るため、予めまとまった機能を実現するための素子と配線をセルとして用意しておき、これを半導体集積回路内に配置する手法も用いられている。このようなセルの中でも、特に大規模で高機能なものをメガセルと呼んでいる。半導体集積回路内にセル（メガセル）を配置している場合には、このセル（メガセル）の内部構成が、電圧降下にも影響を与えることになる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このコンピュータ解析では、半導体集積回路内のセル（メガセル）部分は、その具体的内部構成が省略されているため、セル（メガセル）を含んでいる半導体集積回路内の電圧降下の解析を、必要とされている精度で行うことができないという問題がある。
【０００５】
例えば、特開平５−４７９２８号には、半導体集積回路内に親セルと子供セルという階層的なノードが存在する場合の電圧降下解析手法が開示されている。しかし、セル（メガセル）の内部構成や電源を消費する箇所の分布については、何の考慮も払われておらず、このため、セル（メガセル）を含んでいる場合には、半導体集積回路内の電圧降下解析を適切に行えないという、問題が存在している。
【０００６】
そこで本発明は、前記課題に鑑みてなされたものであり、セルを含んでいる半導体集積回路内の電圧降下をより適正に解析することのできる半導体集積回路の電圧降下解析システムを、提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に敷設された電源配線に均等に分割して、定電流源として割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セル全体の消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記セル全体の消費電流を取得し、この取得したセル全体の消費電流を、前記セル内に設けられた電源ピンの面積比に基づいて分割し、この分割により得られる消費電流分の電流容量を有する定電流源として、前記電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルに設けられた各電源ピンの消費電流がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの、前記各電源ピンの消費電流を取得し、この取得した各電源ピンの消費電流に相当する電流容量を有する定電流源を、前記セル特定手段で特定されたセルの各電源ピンに割り付ける、定電流源割付手段と、
前記定電流源割付手段で割り付けられた定電流源を含むセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
また、本発明に係る電圧降下解析システムは、
セルが配置された半導体集積回路の設計データを保持するための、設計データ保持手段と、
複数の種類のセルについて、セルの電源配線と消費電流をモデル化した回路網の縮約回路網がライブラリとして登録された、ライブラリ手段と、
前記設計データ保持手段に保持されている設計データに基づいて、前記半導体集積回路に配置されているセルの種類を特定する、セル特定手段と、
前記ライブラリ手段を検索して、前記セル特定手段で特定されたセルの縮約回路網を取得し、この取得した縮約回路網を、この特定されたセルに割り付ける、縮約回路網割付手段と、
前記縮約回路網割付手段で縮約回路網が割り付けられたセルが配置された半導体集積回路の電圧降下解析を行う、解析手段と、
を備えることを特徴とする。
【０００８】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態においては、メガセル内の消費電流を複数の定電流源として分割し、これら複数の定電流源をメガセル内の電源配線に対して均等に割り付けることにより、メガセル内の消費電流の分布をより適切に反映した半導体集積回路の電圧降下の解析が行えるようにしたものである。より詳しくを、以下に説明する。
【０００９】
図１は、半導体集積回路内の電圧降下を解析するための本実施形態に係る電圧降下解析システム１０におけるハードウェア構成を示すブロック図である。
【００１０】
この図１に示すように、本実施形態に係る電圧降下解析システム１０は、コンピュータ本体２０と、このコンピュータ本体２０に接続された表示装置３０とを備えて、構成されている。コンピュータ本体２０は、ＣＰＵ（Central Processing Unit）４０と、ＲＡＭ（Random Access Memory）４２と、ＲＯＭ（Read Only Memory）４４とを備えており、これらは相互に内部バスを介して接続されている。また、内部バスは、この内部バスに接続されたインターフェース回路４６を介して、ハードディスク４８が接続されている。また、内部バスは、この内部バスに接続されたインターフェース回路５０とケーブルとを介して、表示装置３０のインターフェース回路３２に接続されている。
【００１１】
次に、図２に基づいて、本実施形態に係る電圧降下解析処理について説明する。この図２は、電圧降下解析システム１０が行う電圧降下解析処理を説明するフローチャートである。本実施形態においては、この電圧降下解析処理は、ハードディスク４８に電圧降下解析プログラムとして格納されており、ＣＰＵ４０がこれを読み出して実行することにより、実現される。
【００１２】
図２に示すように、まず、電圧降下解析システム１０は、半導体集積回路内の電源系の抵抗網を抽出する（ステップＳ１０）。すなわち、ユーザが設計した半導体集積回路の設計データが、ハードディスク４８に格納されている。この設計データに基づいて、電圧降下解析システム１０は、半導体集積回路内の配線のうち電源系の電源配線を抽出する。
【００１３】
次に、電圧降下解析システム１０は、この抽出した電源系の抵抗網に対する、消費電流を抽出する（ステップＳ１１）。すなわち、電源系の配線に接続されているトランジスタやキャパシタ等の素子で消費される電流が、どの程度であるのかを決定する。
【００１４】
次に、電圧降下解析システム１０は、半導体集積回路内に配置されているメガセルを、メガセルモデルに置き換える（ステップＳ１２）。どうのようなメガセルモデルに置き換えるかは、後述する。
【００１５】
次に、電圧降下解析システム１０は、この半導体集積回路内の電圧降下の解析を行う（ステップＳ１３）。この解析の具体的手法は既知のものであるので、ここではその詳しい説明は割愛する。
【００１６】
次に、図３に基づいて、上述したステップＳ１２におけるメガセルモデル付加処理について詳しく説明する。この図３は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においては、このメガセルモデル付加処理についても、ハードディスク４８に格納されているメガセルモデル付加プログラムをＣＰＵ４０が読み出して実行することにより、実現される。
【００１７】
図３に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ２０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００１８】
次に、電圧降下解析システム１０は、選択したメガセル全体の消費電流を求める（ステップＳ２１）。メガセル全体の消費電流は、メガセルの種類毎に予めライブラリ登録されている。但し、ステップＳ２１で、メガセル全体の消費電流を、その都度解析により求めるようにしてもよい。
【００１９】
次に、電圧降下解析システム１０は、メガセル内部に敷設されている配線の中から、電源配線を抽出する（ステップＳ２２）。図４は、一例として、メガセル６０を示す図である。この図４に示すメガセル６０の場合、ステップＳ２２で、格子状に敷設された電源配線６２が抽出される。
【００２０】
次に、図３に示すように、電圧降下解析システム１０は、ステップＳ２１で求めたメガセル全体の消費電流を、複数に均等に分割して、電源配線に定電流源として割り付ける（ステップＳ２３）。図４に示すメガセル６０の場合、２０個の定電流源６４を電源配線６２に均等に割り付けている。例えば、メガセル６０全体の消費電流が２０ｍＡであるとすると、１ｍＡの定電流源を２０個、均等に、電源配線６２に割り付ける。
【００２１】
次に、図３に示すように、電圧降下解析システム１０は、ステップＳ２３で生成したメガセルのモデルを、半導体集積回路にメガセルとして付加する（ステップＳ２４）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ２５）。すべてのメガセルをモデル化し終えていない場合（ステップＳ２５：Ｎｏ）には、上述したステップＳ２０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ２５：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００２２】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図４に示すように、電圧降下解析の際に、メガセル６０全体の消費電流を、複数の定電流源を用いて電源配線６２に均等に割り付けることとしたので、メガセル６０内部で消費される電流を、より実際の製品に近い形式で表すことができる。このため、より精度の高い電圧降下解析を行うことができるようになる。
【００２３】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態を変形して、メガセル内に設けられている電源ピンの面積比に基づいてメガセル全体の消費電流を分割し、この分割した消費電流を各電源ピンに定電流源として割り付けるようにしたものである。より詳しくを、以下に説明する。
【００２４】
本実施形態における電圧降下解析システム１０は、上述した第１実施形態と比較して、メガセルモデル付加処理が異なる。
【００２５】
図５は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００２６】
図５に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ３０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００２７】
次に、電圧降下解析システム１０は、選択したメガセル全体の消費電流を求める（ステップＳ３１）。メガセル全体の消費電流は、メガセルの種類毎に予めライブラリ登録されている。但し、ステップＳ３１で、メガセル全体の消費電流を、その都度解析により求めるようにしてもよい。
【００２８】
次に、電圧降下解析システム１０は、メガセル内部に設けられている電源ピンを抽出し、各電源ピンの面積を算出する（ステップＳ３２）。図６は、一例として、メガセル７０を示す図である。この図６に示すメガセル７０の場合、ステップＳ３２で、メガセル内に設けられた７個の電源ピン７２が抽出される。さらに、このステップＳ３２で、７個の電源ピン７２のそれぞれの面積が算出される。なお、この電源ピン７２は、メガセル７０の外部から内部に、電源配線を接続する部分であり、その面積が大きいほど、外部からの電源配線を接続する箇所の設計自由度が増大することになる。
【００２９】
次に、図５に示すように、電圧降下解析システム１０は、ステップＳ３１で求めたメガセル全体の消費電流を、ステップＳ３２で算出した電源ピンの面積に比例するように分割して、定電流源としてそれぞれの電源ピンに割り付ける（ステップＳ３３）。図６に示すメガセル７０の場合、７個の定電流源７４を、各電源ピン７２の面積に比例する電流容量で割り振る。
【００３０】
次に、図５に示すように、電圧降下解析システム１０は、ステップＳ３３で生成したメガセルのモデルを、半導体集積回路に付加する（ステップＳ３４）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ３５）。すべてのメガセルをモデル化し終えていない場合（ステップＳ３５：Ｎｏ）には、上述したステップＳ３０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ３５：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００３１】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図６に示すように、メガセル７０全体の消費電流を、電源ピン７２の面積比に応じて分割し、それぞれの電源ピン７２に定電流源７４として割り付けることとしたので、メガセル７０内部で消費される電流を、より実際の製品に近い形式で表すことができる。このため、より精度の高い電圧降下解析を行うことができるようになる。
【００３２】
なお、本実施形態は、図７に示すような電源リング８２を有するメガセル８０に対して、適用することもできる。この場合、ステップＳ３２で、電源リング８２を適当なサイズに分割して、複数の電源ピン８４とし、それぞれの面積を算出する。そして、ステップＳ３３で、それぞれ電源ピン８４の面積比に応じてメガセル８０全体の消費電流を分割し、その分割した電流容量を有する定電流源８６を、それぞれの電源ピンに割り付けるようにすればよい。
【００３３】
〔第３実施形態〕
本発明の第３実施形態は、上述した第２実施形態を変形して、シミュレータを用いてメガセル内の各電源ピンで消費される電流を求め、この消費電流を対応する電源ピンに定電流源として割り付けるようにしたものである。より詳しくを、以下に説明する。
【００３４】
本実施形態における電圧降下解析システム１０は、上述した第１及び第２実施形態のものと、メガセルモデル付加処理が異なる。
【００３５】
図８は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００３６】
図８に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ４０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００３７】
次に、電圧降下解析システム１０は、ライブラリから、メガセル内の各電源ピンの消費電流を読み出す（ステップＳ４１）。すなわち、本実施形態においては、予めシミュレータを用いて、各電源ピンで消費される電流を算出し、この算出結果がライブラリに、メガセルの種類毎に登録されている。したがって、本実施形態に係るメガセルモデル付加処理では、このライブラリに登録されている対応するメガセルにおける各電源ピンの消費電流を読み出す。本実施形態では、このライブラリもハードディスク４８に格納されている。
【００３８】
なお、シミュレータとしては、ＳＰＩＣＥ、ＰｏｗｅｒＭｉｌｌなどが知られているが、これらに限るものではない。また、シミュレータを実現するためのプログラムは、ハードディスク４８に格納されており、ＣＰＵ４０がこれを読み出して実行することにより、実現される。さらに、本実施形態においては、各電源ピンの消費電流は予めライブラリに登録しておくこととしたが、ステップＳ４１でその都度シミュレータで算出するようにしてもよい。
【００３９】
図９は、一例として、メガセル９０を示す図である。この図９に示すメガセル９０の場合、ステップＳ４１で、メガセル内に設けられた７個の電源ピン９２のそれぞれの消費電流が、ライブラリから読み出される。
【００４０】
次に、図８に示すように、電圧降下解析システム１０は、ステップＳ４１で求めた各電源ピンの消費電流に相当する電流容量の定電流源を、対応する電源ピンに割り付ける（ステップＳ４２）。図９のメガセル９０では、シミュレータで算出された消費電流に相当する電流容量の定電流源９４を、それぞれ対応する電源ピン９２に割り付ける。
【００４１】
次に、図８に示すように、電圧降下解析システム１０は、ステップＳ４２で生成したメガセルのモデルを、半導体集積回路にメガセルとして付加する（ステップＳ４３）。続いて、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ４４）。すべてのメガセルをモデル化し終えていない場合（ステップＳ４４：Ｎｏ）には、上述したステップＳ４０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ４４：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００４２】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、上述した第２実施形態と比べて、メガセル９０内部で消費される電流を、より実際の製品に近い形式で表すことができ、より精度の高い電圧降下解析を行うことができるようになる。
【００４３】
なお、本実施形態は、図１０に示すような電源リング１０２を有するメガセル１００に対して、適用することもできる。この場合、電源リング１０２を適当なサイズに分割して、複数の電源ピン１０４とし、それぞれの電源ピン１０４で消費する電流をシミュレータを用いて予め算出し、これをライブラリに登録しておく。そして、ステップＳ４１で、ライブラリから各電源ピン１０４の消費電流を読み出し、ステップＳ４２で、それぞれ電源ピン１０４の消費電流に相当する電流容量を有する定電流源１０６を、それぞれの電源ピンに割り付けるようにすればよい。
【００４４】
〔第４実施形態〕
本発明の第４実施形態は、メガセルの電源配線をモデル化した抵抗網と、消費電流をモデル化した定電流源とからなる回路網を生成し、さらにこの回路網を縮約したものをライブラリとして登録しておき、このライブラリに登録したものを電圧降下解析の際に使用するようにしたものである。より詳しくを、以下に説明する。
【００４５】
図１１は、メガセル１１０の電源配線を抵抗を用いてモデル化し、且つ、消費電流を定電流源を用いてモデル化した回路網を示す図である。この図１１においては、四隅のノードがメガセル１１０の外部に接続する外部ノード１１２を構成しており、それ以外のノードが外部には接続しない内部ノード１１４を構成している。
【００４６】
図１１のメガセル１１０の回路網から節点方程式を生成すると、式（１）のようになる。
【００４７】
【数１】

ここで、Ｙ１１〜Ｙｍｎは各ノードのアドミッタンスであり、Ｖ１〜Ｖｎは、各ノードの電圧であり、Ｉ１〜Ｉｍは各ノードに流れ込む電流である。式（１）において、外部ノード１１２と、内部ノード１１４とに分離して、整理すると、式（２）のようになる。
【００４８】
【数２】

但し、Ａ、Ｂ、Ｃ、及び、Ｄは、それぞれアドミッタンスの行列を表しており、Ｖｅは外部ノードの電圧の行列を表しており、Ｖｉは内部ノードの電圧の行列を表しており、Ｉｅは外部ノードの電流の行列を表しており、Ｉｉは内部ノードの電流の行列を表している。この式（２）を変形すると、式（３）のようになる。
【００４９】
【数３】

この式（３）においては、式（１）から内部ノードを消去した節点方程式になっている。この式（３）を用いると、図１２に示すような外部ノード１１２のみからなる縮約された回路網１２０が得られる。つまり、図１１のメガセル１１０を縮約すると、図１２に示す回路網１２０が得られる。
【００５０】
式（３）のＡ−ＢＤ^−１Ｃにより、回路網１２０の抵抗Ｒ１２０〜Ｒ１２５の値が定まり、式（３）の−ＢＤ^−１Ｉｉにより、回路網１２０の定電流源Ｉ１２０〜Ｉ１２３の電流容量が定まる。
【００５１】
本実施形態においては、この縮約された回路網１２０をライブラリに登録しておく。あるいは、式（３）におけるＡ−ＢＤ^−１Ｃと−ＢＤ^−１Ｉｉとをライブラリに登録しておき、半導体集積回路全体の節点方程式を立てる際に、メガセル部分のＹ行列要素、Ｉベクトル要素として、利用するようにしてもよい。また、縮約した回路網は、メガセルの種類毎に異なるので、その種類毎に回路網を生成し、ライブラリに登録しておく。
【００５２】
なお、式（２）を変形して、式（４）のようにしてもよい。
【００５３】
【数４】

この式（４）は、内部ノード１１４の電圧Ｖｉと、外部ノード１１２の電圧Ｖｅとの間の関係式になっている。この式（４）をライブラリに登録しておくようにしてもよい。これにより、半導体集積回路全体の電圧降下解析によりメガセルの外部ノードの電圧Ｖｅが求まった場合に、そのメガセルの内部ノードの電圧Ｖｉを式（４）を用いて求めることができる。
【００５４】
次に、図１３に基づいて、本実施形態に係るメガセルモデル付加処理を説明する。この図１３は、本実施形態に係るメガセルモデル付加処理を詳しく説明するフローチャートである。本実施形態においても、このメガセルモデル付加処理は、ハードディスク４８に格納されているメガセルモデル付加プログラムを、ＣＰＵ４０が読み出して実行することにより、実現される。
【００５５】
図１３に示すように、まず、電圧降下解析システム１０は、半導体集積回路内のメガセルを１つ選択する（ステップＳ５０）。具体的には、ハードディスク４８に格納されている半導体集積回路の設計データに基づいて、半導体集積回路の中からメガセルを１つ選択する。
【００５６】
次に、電圧降下解析システム１０は、ライブラリから、選択したメガセルに対応する回路網を読み出す（ステップＳ５１）。すなわち、本実施形態においては、上述した式（３）により求められた回路網が予めライブラリに登録されているので、これを読み出す。本実施形態では、このライブラリもハードディスク４８に格納されている。但し、式（３）により縮約した回路網を予めライブラリに登録せずに、ステップＳ５１で、その都度、式（３）に基づいて縮約した回路網を生成するようにしてもよい。
【００５７】
次に、電圧降下解析システム１０は、ステップＳ５１で読み出した回路網を、メガセルモデルとして、半導体集積回路に付加する（ステップＳ５２）。続いて、電圧降下解析システム１０は、半導体集積回路内のすべてのメガセルをモデル化したかどうかを判断する（ステップＳ５３）。すべてのメガセルをモデル化し終えていない場合（ステップＳ５３：Ｎｏ）には、上述したステップＳ５０からを繰り返す。一方、すべてのメガセルをモデル化し終えた場合（ステップＳ５４：Ｙｅｓ）には、このメガセルモデル付加処理を終了する。
【００５８】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図１２に示すように、メガセル１２０の縮約した回路網を予め求めておき、これをライブラリに登録しておく。そして、電圧降下解析の際には、半導体集積回路内のメガセルに、ライブラリに登録されているそのメガセルに対応する回路網を割り付けた上で、解析を行うこととしたので、より実際の回路に近い形式で電圧降下解析を行うことができ、解析精度の向上を図ることができる。
【００５９】
〔第５実施形態〕
本発明の第５実施形態は、メガセルの電源配線と消費電流とをモデル化して抵抗網を生成し、この抵抗網を縮約した回路網を、ライブラリとして登録しておき、このライブラリに登録したものを電圧降下解析の際に使用するようにしたものである。より詳しくを、以下に説明する。
【００６０】
ＣＭＯＳ論理ゲートの平均消費電流は、式（５）で表される。
【００６１】
【数５】

ここで、ＩはＣＭＯＳ論理ゲートの平均消費電流であり、ｆは駆動周波数であり、Ｖ_ＤＤは電源電圧である。この式（５）から分かるように、駆動周波数ｆが一定であれば、平均消費電流は電源電圧に比例する。したがって、直流解析においては、図１４に示すように、消費電流を定電流源でモデル化する代わりに、抵抗でモデル化することで、消費電流を電源電圧依存性を考慮してモデル化することができる。すなわち、電源電圧Ｖ_ＤＤにおいて、消費電流Ｉの部分はＩの定電流源でモデル化する代わりに、Ｒ＝Ｖ_ＤＤ／Ｉの抵抗でモデル化することができる。
【００６２】
図１５は、あるメガセルの、電源配線と消費電流とを抵抗を用いてモデル化した抵抗網１３０を示す図である。この図１５においては、角部にあるノードのうち４つのノードがメガセルの外部に接続する外部ノード１３２を構成しており、それ以外のノードが外部には接続しない内部ノード１３４を構成している。また、この図１５の例では、図中垂直方向に延びる配線に設けられた抵抗Ｒ１３０が消費流源をモデル化した抵抗であり、図中水平方向に延びる配線に設けられた抵抗Ｒ１３１が電源配線をモデル化した抵抗である。
【００６３】
図１５の抵抗網１３０から節点方程式をたてると、式（６）のようになる。
【００６４】
【数６】

ここで、Ｙ１１〜Ｙｍｎは各ノードのアドミッタンスであり、Ｖ１〜Ｖｎは、各ノードの電圧であり、Ｉ１〜Ｉｍは各ノードに流れ込む電流である。式（１）において、外部ノード１３２と、内部ノード１３４とに分離して、整理すると、式（７）のようになる。
【００６５】
【数７】

但し、Ａ、Ｂ、Ｃ、及び、Ｄは、それぞれアドミッタンスの行列を表しており、Ｖｅは外部ノードの電圧の行列を表しており、Ｖｉは内部ノードの電圧の行列を表しており、Ｉｅは外部ノードの電流の行列を表している。また、内部ノードには電流源が存在しないので、対応するの電流の行列はゼロになっている。この式（７）を変形すると、式（８）のようになる。
【００６６】
【数８】

この式（８）においては、式（６）から内部ノードを消去した節点方程式になっている。この式（８）を用いると、図１６に示すように、ノードとしては内部ノードの存在しない外部ノード１３２のみからなる縮約された回路網１４０が得られる。式（８）のＡ−ＢＤ^−１Ｃにより、回路網１４０の抵抗Ｒ１４０〜Ｒ１４５の値が定まる。
【００６７】
本実施形態においては、この縮約された回路網１４０をライブラリに登録しておく。あるいは、式（８）におけるＡ−ＢＤ^−１Ｃをライブラリに登録しておき、半導体集積回路全体の節点方程式を立てる際に、メガセル部分のＹ行列要素として、利用するようにしてもよい。また、縮約した回路網は、メガセルの種類毎に異なるので、その種類毎に回路網を生成し、ライブラリに登録しておく。
【００６８】
なお、式（７）を変形して、式（９）のようにしてもよい。
【００６９】
【数９】

この式（９）は、内部ノード１４４の電圧Ｖｉと、外部ノード１４２の電圧Ｖｅとの間の関係式になっている。この式（９）をライブラリに登録しておくようにしてもよい。これにより、半導体集積回路全体の電圧降下解析からメガセルの外部ノードの電圧Ｖｅが求まった場合に、そのメガセルの内部ノードの電圧Ｖｉを式（９）を用いて求めることができる。
【００７０】
なお、本実施形態に係るメガセルモデル付加処理は、上述した第４実施形態と同様であるので、その詳しい説明は省略する。
【００７１】
以上のように、本実施形態に係る電圧降下解析システム１０によれば、例えば図１６に示すように、メガセル１３０の縮約した回路網１４０を予め求めておき、これをライブラリに登録しておく。そして、電圧降下解析の際には、半導体集積回路内のメガセルに、ライブラリに登録されているそのメガセルに対応する回路網を割り付けた上で、解析を行うこととしたので、より実際の回路に近い形式で電圧降下解析を行うことができ、解析精度の向上を図ることができる。
【００７２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、メガセルを例に説明したが、メガセルよりも回路規模の小さい通常のセルに対しても、本発明を同様に適用することができる。
【００７３】
さらに、上述の実施形態で説明した各処理については、これら各処理を実行するためのプログラムをフロッピーディスク、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）、ＲＯＭ、メモリカード等の記録媒体に記録して、記録媒体の形で頒布することが可能である。この場合、このプログラムが記録された記録媒体をコンピュータ本体２０に読み込ませ、実行させることにより、上述した電圧降下解析システム１０を実現することができる。
【００７４】
また、コンピュータ本体２０は、オペレーティングシステムや別のアプリケーションプログラム等の他のプログラムを備える場合がある。この場合、コンピュータ本体２０の備える他のプログラムを活用し、記録媒体にはそのコンピュータ本体２０が備えるプログラムの中から、上述した実施形態と同等の処理を実現するプログラムを呼び出すような命令を記録するようにしてもよい。
【００７５】
さらに、このようなプログラムは、記録媒体の形ではなく、ネットワークを通じて搬送波として頒布することも可能である。ネットワーク上を搬送波の形で伝送されたプログラムは、コンピュータ本体２０に取り込まれて、このプログラムを実行することにより上述した実施形態を実現することができる。
【００７６】
また、記録媒体にプログラムを記録する際や、ネットワーク上を搬送波として伝送される際に、プログラムの暗号化や圧縮化がなされている場合がある。この場合には、これら記録媒体や搬送波からプログラムを読み込んだコンピュータ本体２０は、そのプログラムの復号化や伸張化を行った上で、実行する必要がある。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、第１モデル化手段で、前記半導体集積回路内に配置されたセルを、このセル内部の消費電流の分布を考慮してモデル化し、このモデル化された回路網に基づいて電圧降下解析を行うこととしたので、より精度の高い電圧降下解析を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電圧降下解析システムのハードウェア構成の一例を示す図。
【図２】本発明の一実施形態に係る電圧降下解析処理を説明するフローチャートを示す図。
【図３】本発明の第１実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図４】本発明の第１実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図５】本発明の第２実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図６】本発明の第２実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図７】本発明の第２実施形態の変形例を説明するメガセルを示す図。
【図８】本発明の第３実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図９】本発明の第３実施形態に係る定電流源割付手法を説明するためのメガセルを示す図。
【図１０】本発明の第３実施形態の変形例を説明するメガセルを示す図。
【図１１】本発明の第４実施形態におけるメガセルの縮約手法を説明するためのメガセルを示す図。
【図１２】本発明の第４実施形態において、図１１のメガセルを縮約した回路網を示す図。
【図１３】本発明の第４実施形態に係るメガセルモデル付加処理を説明するフローチャートを示す図。
【図１４】本発明の第５実施形態において、定電流源を抵抗に置き換え可能であることを説明する図。
【図１５】本発明の第５実施形態におけるメガセルの縮約手法を説明するためのメガセルを示す図。
【図１６】本発明の第５実施形態において、図１１のメガセルを縮約した回路網を示す図。
【符号の説明】
１０電圧降下解析システム
２０コンピュータ本体
３０表示装置
３２インターフェース回路
４０ＣＰＵ
４２ＲＡＭ
４４ＲＯＭ
４６インターフェース回路
４８ハードディスク
５０インターフェース回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a voltage drop analysis system, and more particularly to a voltage drop analysis system for performing a voltage drop analysis that more accurately reflects the current consumption inside a cell.
[0002]
[Prior art]
In recent years, semiconductor integrated circuits have been miniaturized and speeded up due to advances in semiconductor manufacturing technology. For this reason, regarding the power supply wiring of the power supply system of the semiconductor integrated circuit, the problem of a drop in the power supply voltage inside the semiconductor integrated circuit is becoming apparent. For this reason, the state of this voltage drop is analyzed in one semiconductor integrated circuit using a computer.
[0003]
In such a semiconductor integrated circuit, a plurality of elements such as transistors and capacitors for realizing various functions and wirings for electrically connecting the plurality of elements are provided. Further, in order to increase the efficiency of design work, a method is also used in which elements and wirings for realizing a unified function are prepared in advance as cells and these are arranged in a semiconductor integrated circuit. Among such cells, a particularly large-scale and highly functional cell is called a megacell. When a cell (megacell) is arranged in a semiconductor integrated circuit, the internal configuration of this cell (megacell) also affects the voltage drop.
[0004]
[Problems to be solved by the invention]
However, in this computer analysis, since the specific internal configuration of the cell (megacell) portion in the semiconductor integrated circuit is omitted, the analysis of the voltage drop in the semiconductor integrated circuit including the cell (megacell) is performed. There is a problem that it cannot be performed with the required accuracy.
[0005]
For example, Japanese Patent Application Laid-Open No. 5-47928 discloses a voltage drop analysis method when there are hierarchical nodes of a parent cell and a child cell in a semiconductor integrated circuit. However, no consideration has been given to the internal configuration of the cell (megacell) and the distribution of locations where power is consumed. For this reason, if the cell (megacell) is included, There is a problem that voltage drop analysis cannot be performed properly.
[0006]
Therefore, the present invention has been made in view of the above problems, and provides a voltage drop analysis system for a semiconductor integrated circuit that can more appropriately analyze a voltage drop in a semiconductor integrated circuit including cells. With the goal.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, a voltage drop analysis system according to the present invention is:
Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which the current consumption of the entire cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to obtain the current consumption of the whole cell of the cell specified by the cell specification means, and the obtained current consumption of the whole cell is equalized to the power supply wiring laid in the cell. A constant current source assigning means for assigning as a constant current source,
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
It is characterized by providing.
The voltage drop analysis system according to the present invention is
Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which the current consumption of the entire cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to obtain the consumption current of the whole cell of the cell specified by the cell specification means, and the obtained consumption current of the whole cell is calculated as the area of the power supply pin provided in the cell. A constant current source allocating means that divides based on the ratio and allocates to the power supply pin as a constant current source having a current capacity corresponding to the consumed current obtained by the division;
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
It is characterized by providing.
The voltage drop analysis system according to the present invention is
Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For a plurality of types of cells, library means in which the current consumption of each power supply pin provided in the cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to acquire the current consumption of each power supply pin of the cell specified by the cell specifying means, and a constant current source having a current capacity corresponding to the current consumption of each acquired power supply pin is obtained. Constant current source assigning means for assigning to each power pin of the cell specified by the cell specifying means;
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
It is characterized by providing.
The voltage drop analysis system according to the present invention is
Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which a reduced network of a network modeling the power supply wiring and current consumption of the cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
Searching the library means, obtaining a reduced circuit network of the cell specified by the cell specifying means, and assigning the acquired reduced circuit network to the specified cell; ,
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which the cells to which the reduced network is assigned by the reduced circuit assignment means are arranged;
It is characterized by providing.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
In the first embodiment of the present invention, the current consumption in the megacell is divided by dividing the current consumption in the megacell as a plurality of constant current sources, and evenly allocating the plurality of constant current sources to the power supply wiring in the megacell. This makes it possible to analyze the voltage drop of a semiconductor integrated circuit that more appropriately reflects the current distribution. More details will be described below.
[0009]
FIG. 1 is a block diagram showing a hardware configuration of a voltage drop analysis system 10 according to the present embodiment for analyzing a voltage drop in a semiconductor integrated circuit.
[0010]
As shown in FIG. 1, the voltage drop analysis system 10 according to this embodiment includes a computer main body 20 and a display device 30 connected to the computer main body 20. The computer main body 20 includes a CPU (Central Processing Unit) 40, a RAM (Random Access Memory) 42, and a ROM (Read Only Memory) 44, which are connected to each other via an internal bus. The internal bus is connected to a hard disk 48 via an interface circuit 46 connected to the internal bus. The internal bus is connected to the interface circuit 32 of the display device 30 via an interface circuit 50 and a cable connected to the internal bus.
[0011]
Next, the voltage drop analysis processing according to the present embodiment will be described based on FIG. FIG. 2 is a flowchart for explaining voltage drop analysis processing performed by the voltage drop analysis system 10. In the present embodiment, this voltage drop analysis process is stored in the hard disk 48 as a voltage drop analysis program, and is realized by the CPU 40 reading and executing it.
[0012]
As shown in FIG. 2, first, the voltage drop analysis system 10 extracts a resistance network of a power supply system in the semiconductor integrated circuit (step S10). That is, design data of the semiconductor integrated circuit designed by the user is stored in the hard disk 48. Based on the design data, the voltage drop analysis system 10 extracts the power supply wiring of the power supply system from the wirings in the semiconductor integrated circuit.
[0013]
Next, the voltage drop analysis system 10 extracts current consumption for the extracted resistance network of the power supply system (step S11). That is, it determines how much current is consumed by elements such as transistors and capacitors connected to the power supply wiring.
[0014]
Next, the voltage drop analysis system 10 replaces the megacell arranged in the semiconductor integrated circuit with a megacell model (step S12). How to replace the megacell model will be described later.
[0015]
Next, the voltage drop analysis system 10 analyzes the voltage drop in the semiconductor integrated circuit (step S13). Since the specific method of this analysis is known, its detailed explanation is omitted here.
[0016]
Next, the megacell model addition process in step S12 described above will be described in detail with reference to FIG. FIG. 3 is a flowchart for explaining in detail the megacell model addition processing according to this embodiment. In the present embodiment, this mega cell model addition process is also realized by the CPU 40 reading and executing the mega cell model addition program stored in the hard disk 48.
[0017]
As shown in FIG. 3, first, the voltage drop analysis system 10 selects one megacell in the semiconductor integrated circuit (step S20). Specifically, one megacell is selected from the semiconductor integrated circuit based on the design data of the semiconductor integrated circuit stored in the hard disk 48.
[0018]
Next, the voltage drop analysis system 10 obtains the current consumption of the entire selected megacell (step S21). The current consumption of the entire megacell is registered in advance as a library for each type of megacell. However, in step S21, the current consumption of the entire megacell may be obtained by analysis each time.
[0019]
Next, the voltage drop analysis system 10 extracts power supply wiring from the wiring laid inside the megacell (step S22). FIG. 4 is a diagram showing a megacell 60 as an example. In the case of the megacell 60 shown in FIG. 4, the power supply wiring 62 laid out in a lattice shape is extracted in step S22.
[0020]
Next, as shown in FIG. 3, the voltage drop analysis system 10 equally divides the current consumption of the entire megacell obtained in step S21 into a plurality of parts and assigns them to the power supply wiring as constant current sources (step S23). In the case of the megacell 60 shown in FIG. 4, the 20 constant current sources 64 are equally allocated to the power supply wiring 62. For example, if the consumption current of the entire megacell 60 is 20 mA, 20 constant current sources of 1 mA are equally allocated to the power supply wiring 62.
[0021]
Next, as shown in FIG. 3, the voltage drop analysis system 10 adds the model of the megacell generated in step S23 as a megacell to the semiconductor integrated circuit (step S24). Subsequently, it is determined whether or not all megacells in the semiconductor integrated circuit have been modeled (step S25). If all the megacells have not been modeled (step S25: No), the above-described steps from S20 are repeated. On the other hand, when all the megacells have been modeled (step S25: Yes), this megacell model addition process is terminated.
[0022]
As described above, according to the voltage drop analysis system 10 according to the present embodiment, as shown in FIG. 4, for example, as shown in FIG. 4, the current consumption of the entire megacell 60 is calculated using a plurality of constant current sources. Since the power supply wiring 62 is equally allocated, the current consumed in the megacell 60 can be expressed in a form closer to an actual product. For this reason, a more accurate voltage drop analysis can be performed.
[0023]
[Second Embodiment]
The second embodiment of the present invention is a modification of the first embodiment described above, and divides the current consumption of the entire megacell based on the area ratio of the power supply pins provided in the megacell. Each power supply pin is assigned as a constant current source. More details will be described below.
[0024]
The voltage drop analysis system 10 in this embodiment differs from the first embodiment described above in the megacell model addition process.
[0025]
FIG. 5 is a flowchart for explaining in detail the megacell model addition processing according to the present embodiment. Also in the present embodiment, this megacell model addition process is realized by the CPU 40 reading and executing the megacell model addition program stored in the hard disk 48.
[0026]
As shown in FIG. 5, first, the voltage drop analysis system 10 selects one megacell in the semiconductor integrated circuit (step S30). Specifically, one megacell is selected from the semiconductor integrated circuit based on the design data of the semiconductor integrated circuit stored in the hard disk 48.
[0027]
Next, the voltage drop analysis system 10 calculates the current consumption of the entire selected megacell (step S31). The current consumption of the entire megacell is registered in advance as a library for each type of megacell. However, in step S31, the current consumption of the entire megacell may be obtained by analysis each time.
[0028]
Next, the voltage drop analysis system 10 extracts the power supply pins provided inside the megacell, and calculates the area of each power supply pin (step S32). FIG. 6 is a diagram showing a megacell 70 as an example. In the case of the megacell 70 shown in FIG. 6, in step S32, seven power pins 72 provided in the megacell are extracted. Further, in this step S32, the area of each of the seven power pins 72 is calculated. The power supply pin 72 is a portion for connecting the power supply wiring from the outside to the inside of the megacell 70. The larger the area, the greater the degree of freedom in designing the location where the power supply wiring from the outside is connected. .
[0029]
Next, as shown in FIG. 5, the voltage drop analysis system 10 divides the current consumption of the entire megacell obtained in step S31 so as to be proportional to the area of the power supply pin calculated in step S32, thereby generating a constant current source. Are assigned to the respective power pins (step S33). In the case of the megacell 70 shown in FIG. 6, seven constant current sources 74 are allocated with a current capacity proportional to the area of each power supply pin 72.
[0030]
Next, as shown in FIG. 5, the voltage drop analysis system 10 adds the model of the megacell generated in step S33 to the semiconductor integrated circuit (step S34). Subsequently, it is determined whether or not all megacells in the semiconductor integrated circuit have been modeled (step S35). If all the megacells have not been modeled (step S35: No), the above-described step S30 is repeated. On the other hand, when all the megacells have been modeled (step S35: Yes), this megacell model addition process is terminated.
[0031]
As described above, according to the voltage drop analysis system 10 according to the present embodiment, for example, as shown in FIG. 6, the current consumption of the entire megacell 70 is divided according to the area ratio of the power supply pins 72 and each power supply is divided. Since the pin 72 is assigned as the constant current source 74, the current consumed in the megacell 70 can be expressed in a form closer to an actual product. For this reason, a more accurate voltage drop analysis can be performed.
[0032]
The present embodiment can also be applied to a megacell 80 having a power supply ring 82 as shown in FIG. In this case, in step S32, the power supply ring 82 is divided into appropriate sizes to form a plurality of power supply pins 84, and the respective areas are calculated. In step S33, the current consumption of the entire megacell 80 is divided according to the area ratio of the power supply pins 84, and the constant current source 86 having the divided current capacity is assigned to each power supply pin. .
[0033]
[Third Embodiment]
The third embodiment of the present invention is a modification of the second embodiment described above, and uses a simulator to determine the current consumed by each power supply pin in the megacell, and this consumption current is supplied to the corresponding power supply pin as a constant current source. Is assigned as More details will be described below.
[0034]
The voltage drop analysis system 10 in the present embodiment is different from that in the first and second embodiments described above in the megacell model addition process.
[0035]
FIG. 8 is a flowchart for explaining in detail the megacell model addition processing according to the present embodiment. Also in the present embodiment, this megacell model addition process is realized by the CPU 40 reading and executing the megacell model addition program stored in the hard disk 48.
[0036]
As shown in FIG. 8, first, the voltage drop analysis system 10 selects one megacell in the semiconductor integrated circuit (step S40). Specifically, one megacell is selected from the semiconductor integrated circuit based on the design data of the semiconductor integrated circuit stored in the hard disk 48.
[0037]
Next, the voltage drop analysis system 10 reads out the current consumption of each power supply pin in the megacell from the library (step S41). That is, in this embodiment, the current consumed by each power supply pin is calculated in advance using a simulator, and the calculation result is registered in the library for each type of megacell. Therefore, in the megacell model addition process according to the present embodiment, the current consumption of each power supply pin in the corresponding megacell registered in this library is read. In the present embodiment, this library is also stored in the hard disk 48.
[0038]
In addition, although SPICE, PowerMill, etc. are known as a simulator, it is not restricted to these. A program for realizing the simulator is stored in the hard disk 48, and is realized by the CPU 40 reading and executing the program. Furthermore, in this embodiment, the current consumption of each power supply pin is registered in the library in advance, but it may be calculated by a simulator each time in step S41.
[0039]
FIG. 9 is a diagram showing a megacell 90 as an example. In the case of the megacell 90 shown in FIG. 9, the current consumption of each of the seven power pins 92 provided in the megacell is read from the library in step S41.
[0040]
Next, as shown in FIG. 8, the voltage drop analysis system 10 assigns a constant current source having a current capacity corresponding to the current consumption of each power supply pin obtained in step S41 to the corresponding power supply pin (step S42). In the megacell 90 of FIG. 9, the constant current sources 94 having a current capacity corresponding to the consumption current calculated by the simulator are assigned to the corresponding power supply pins 92, respectively.
[0041]
Next, as shown in FIG. 8, the voltage drop analysis system 10 adds the model of the megacell generated in step S42 as a megacell to the semiconductor integrated circuit (step S43). Subsequently, it is determined whether all megacells in the semiconductor integrated circuit have been modeled (step S44). If all the megacells have not been modeled (step S44: No), the above-described steps S40 and after are repeated. On the other hand, when all the megacells have been modeled (step S44: Yes), this megacell model addition process is terminated.
[0042]
As described above, according to the voltage drop analysis system 10 according to the present embodiment, the current consumed in the megacell 90 can be expressed in a form closer to an actual product as compared with the second embodiment described above. This makes it possible to perform voltage drop analysis with higher accuracy.
[0043]
The present embodiment can also be applied to the megacell 100 having the power supply ring 102 as shown in FIG. In this case, the power supply ring 102 is divided into appropriate sizes to form a plurality of power supply pins 104, and the current consumed by each of the power supply pins 104 is calculated in advance using a simulator and registered in the library. In step S41, the current consumption of each power supply pin 104 is read from the library, and in step S42, the constant current source 106 having a current capacity corresponding to the current consumption of each power supply pin 104 is assigned to each power supply pin. do it.
[0044]
[Fourth Embodiment]
In the fourth embodiment of the present invention, a circuit network including a resistor network that models a power supply wiring of a megacell and a constant current source that models current consumption is generated, and a reduced version of this circuit network is a library. Are registered in the library and used in the voltage drop analysis. More details will be described below.
[0045]
FIG. 11 is a diagram illustrating a circuit network in which the power supply wiring of the megacell 110 is modeled using a resistor and the current consumption is modeled using a constant current source. In FIG. 11, the nodes at the four corners constitute an external node 112 connected to the outside of the megacell 110, and the other nodes constitute an internal node 114 not connected to the outside.
[0046]
When a nodal equation is generated from the network of the megacell 110 in FIG.
[0047]
[Expression 1]

Here, Y11 to Ymn are admittances of the respective nodes, V1 to Vn are voltages of the respective nodes, and I1 to Im are currents flowing into the respective nodes. In the formula (1), when the external node 112 and the internal node 114 are separated and arranged, the formula (2) is obtained.
[0048]
[Expression 2]

Where A, B, C, and D each represent an admittance matrix, Ve represents an external node voltage matrix, Vi represents an internal node voltage matrix, and Ie is An external node current matrix is represented, and Ii represents an internal node current matrix. When this equation (2) is transformed, the following equation (3) is obtained.
[0049]
[Equation 3]

This equation (3) is a nodal equation in which the internal nodes are eliminated from the equation (1). When this equation (3) is used, a contracted circuit network 120 including only the external nodes 112 as shown in FIG. 12 is obtained. That is, when the megacell 110 of FIG. 11 is contracted, the circuit network 120 shown in FIG. 12 is obtained.
[0050]
A-BD of formula (3) ^-1 C determines the values of the resistors R120 to R125 of the network 120, and −BD in the equation (3) ^-1 The current capacity of the constant current sources I120 to I123 of the network 120 is determined by Ii.
[0051]
In the present embodiment, the reduced circuit network 120 is registered in the library. Alternatively, A-BD in formula (3) ^-1 C and -BD ^-1 Ii may be registered in the library and used as the Y matrix element and the I vector element of the megacell portion when the node equation of the entire semiconductor integrated circuit is established. Further, since the contracted circuit network differs for each type of megacell, a circuit network is generated for each type and registered in the library.
[0052]
Note that equation (2) may be modified into equation (4).
[0053]
[Expression 4]

This equation (4) is a relational expression between the voltage Vi of the internal node 114 and the voltage Ve of the external node 112. This equation (4) may be registered in the library. Thereby, when the voltage Ve of the external node of the megacell is obtained by the voltage drop analysis of the entire semiconductor integrated circuit, the voltage Vi of the internal node of the megacell can be obtained using the equation (4).
[0054]
Next, the megacell model addition process according to the present embodiment will be described based on FIG. FIG. 13 is a flowchart for explaining in detail the megacell model addition processing according to the present embodiment. Also in the present embodiment, this megacell model addition process is realized by the CPU 40 reading and executing the megacell model addition program stored in the hard disk 48.
[0055]
As shown in FIG. 13, first, the voltage drop analysis system 10 selects one megacell in the semiconductor integrated circuit (step S50). Specifically, one megacell is selected from the semiconductor integrated circuit based on the design data of the semiconductor integrated circuit stored in the hard disk 48.
[0056]
Next, the voltage drop analysis system 10 reads out a circuit network corresponding to the selected megacell from the library (step S51). That is, in the present embodiment, the circuit network obtained by the above-described equation (3) is registered in the library in advance, and is read out. In the present embodiment, this library is also stored in the hard disk 48. However, instead of previously registering the circuit network contracted according to Expression (3) in the library, a circuit network contracted based on Expression (3) may be generated in step S51 each time.
[0057]
Next, the voltage drop analysis system 10 adds the circuit network read in step S51 to the semiconductor integrated circuit as a megacell model (step S52). Subsequently, the voltage drop analysis system 10 determines whether all the megacells in the semiconductor integrated circuit are modeled (step S53). If all the megacells have not been modeled (step S53: No), the above-described step S50 is repeated. On the other hand, when all the megacells have been modeled (step S54: Yes), this megacell model addition process is terminated.
[0058]
As described above, according to the voltage drop analysis system 10 according to the present embodiment, for example, as shown in FIG. 12, a contracted circuit network of the megacell 120 is obtained in advance and registered in the library. In the voltage drop analysis, the analysis is performed after the circuit network corresponding to the megacell registered in the library is assigned to the megacell in the semiconductor integrated circuit. Voltage drop analysis can be performed in a close format, and analysis accuracy can be improved.
[0059]
[Fifth Embodiment]
In the fifth embodiment of the present invention, a resistance network is generated by modeling the power supply wiring and current consumption of a megacell, and a circuit network obtained by reducing the resistance network is registered as a library and registered in this library. This is used for the voltage drop analysis. More details will be described below.
[0060]
The average current consumption of the CMOS logic gate is expressed by equation (5).
[0061]
[Equation 5]

Where I is the average current consumption of the CMOS logic gate, f is the drive frequency, and V _DD Is the power supply voltage. As can be seen from this equation (5), if the drive frequency f is constant, the average current consumption is proportional to the power supply voltage. Therefore, in the DC analysis, as shown in FIG. 14, instead of modeling the current consumption with a constant current source, the current consumption is modeled in consideration of the power supply voltage dependency by modeling with a resistor. Can do. That is, the power supply voltage V _DD , Instead of modeling the current consumption I portion with a constant current source of I, R = V _DD It can be modeled with a resistance of / I.
[0062]
FIG. 15 is a diagram illustrating a resistance network 130 in which a power supply wiring and current consumption of a megacell are modeled using resistors. In FIG. 15, four nodes among the nodes at the corners constitute an external node 132 connected to the outside of the megacell, and other nodes constitute an internal node 134 not connected to the outside. . In the example of FIG. 15, the resistor R130 provided in the wiring extending in the vertical direction in the drawing is a resistor that models the consumption current source, and the resistor R131 provided in the wiring extending in the horizontal direction in the drawing is the power supply wiring. Is a resistance modeled by
[0063]
When a nodal equation is established from the resistor network 130 of FIG. 15, the equation (6) is obtained.
[0064]
[Formula 6]

Here, Y11 to Ymn are admittances of the respective nodes, V1 to Vn are voltages of the respective nodes, and I1 to Im are currents flowing into the respective nodes. In the formula (1), when the external node 132 and the internal node 134 are separated and arranged, the formula (7) is obtained.
[0065]
[Expression 7]

Where A, B, C, and D each represent an admittance matrix, Ve represents an external node voltage matrix, Vi represents an internal node voltage matrix, and Ie is It represents a matrix of currents at external nodes. Also, since there is no current source at the internal node, the corresponding current matrix is zero. When this equation (7) is transformed, the following equation (8) is obtained.
[0066]
[Equation 8]

The equation (8) is a nodal equation in which the internal node is eliminated from the equation (6). When this equation (8) is used, as shown in FIG. 16, a contracted circuit network 140 including only external nodes 132 having no internal nodes is obtained. A-BD of formula (8) ^-1 C determines the values of the resistors R140 to R145 of the network 140.
[0067]
In the present embodiment, the contracted circuit network 140 is registered in the library. Alternatively, A-BD in formula (8) ^-1 C may be registered in the library and used as the Y matrix element of the megacell portion when the node equation of the entire semiconductor integrated circuit is established. Further, since the contracted circuit network differs for each type of megacell, a circuit network is generated for each type and registered in the library.
[0068]
Note that equation (7) may be modified into equation (9).
[0069]
[Equation 9]

This equation (9) is a relational expression between the voltage Vi of the internal node 144 and the voltage Ve of the external node 142. This equation (9) may be registered in the library. Thereby, when the voltage Ve of the external node of the megacell is obtained from the voltage drop analysis of the entire semiconductor integrated circuit, the voltage Vi of the internal node of the megacell can be obtained using the equation (9).
[0070]
Note that the megacell model addition processing according to the present embodiment is the same as that of the above-described fourth embodiment, and thus detailed description thereof is omitted.
[0071]
As described above, according to the voltage drop analysis system 10 according to the present embodiment, for example, as shown in FIG. 16, the contracted circuit network 140 of the megacell 130 is obtained in advance and registered in the library. . In the voltage drop analysis, the analysis is performed after the circuit network corresponding to the megacell registered in the library is assigned to the megacell in the semiconductor integrated circuit. Voltage drop analysis can be performed in a close format, and analysis accuracy can be improved.
[0072]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. For example, in the above-described embodiment, the mega cell has been described as an example, but the present invention can be similarly applied to a normal cell having a circuit scale smaller than that of the mega cell.
[0073]
Further, for each process described in the above embodiment, a program for executing each process is recorded on a recording medium such as a floppy disk, a CD-ROM (Compact Disc-Read Only Memory), a ROM, or a memory card. Thus, it can be distributed in the form of a recording medium. In this case, the above-described voltage drop analysis system 10 can be realized by causing the computer main body 20 to read and execute the recording medium on which the program is recorded.
[0074]
The computer main body 20 may include other programs such as an operating system and another application program. In this case, another program provided in the computer main body 20 is utilized, and an instruction for calling a program that realizes processing equivalent to that of the above-described embodiment is recorded on the recording medium from the programs provided in the computer main body 20. You may do it.
[0075]
Further, such a program can be distributed not as a recording medium but as a carrier wave through a network. The program transmitted in the form of a carrier wave on the network is taken into the computer main body 20, and the above-described embodiment can be realized by executing this program.
[0076]
Further, when a program is recorded on a recording medium or transmitted as a carrier wave on a network, the program may be encrypted or compressed. In this case, the computer main body 20 that has read the program from the recording medium or the carrier wave needs to execute the program after decoding or expanding the program.
[0077]
【The invention's effect】
As described above, according to the present invention, the first modeling means models the cells arranged in the semiconductor integrated circuit in consideration of the distribution of current consumption inside the cells, and the modeling is performed. Since the voltage drop analysis is performed based on the circuit network, a more accurate voltage drop analysis can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a hardware configuration of a voltage drop analysis system according to an embodiment of the present invention.
FIG. 2 is a flowchart illustrating voltage drop analysis processing according to an embodiment of the present invention.
FIG. 3 is a flowchart illustrating a megacell model addition process according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a megacell for explaining a constant current source allocation method according to the first embodiment of the present invention.
FIG. 5 is a flowchart illustrating a megacell model addition process according to the second embodiment of the present invention.
FIG. 6 is a diagram showing a megacell for explaining a constant current source allocation method according to a second embodiment of the present invention.
FIG. 7 is a diagram showing a megacell for explaining a modification of the second embodiment of the present invention.
FIG. 8 is a flowchart illustrating a megacell model addition process according to a third embodiment of the present invention.
FIG. 9 is a diagram showing a megacell for explaining a constant current source allocation method according to a third embodiment of the present invention.
FIG. 10 is a diagram showing a megacell for explaining a modification of the third embodiment of the present invention.
FIG. 11 is a diagram showing a megacell for explaining a megacell reduction method according to a fourth embodiment of the present invention.
FIG. 12 is a diagram showing a circuit network in which the megacell of FIG. 11 is reduced in the fourth embodiment of the present invention.
FIG. 13 is a flowchart illustrating a megacell model addition process according to the fourth embodiment of the present invention.
FIG. 14 is a diagram for explaining that the constant current source can be replaced with a resistor in the fifth embodiment of the present invention.
FIG. 15 is a diagram showing a megacell for explaining a megacell reduction method according to a fifth embodiment of the present invention.
FIG. 16 is a diagram showing a circuit network in which the megacell of FIG. 11 is contracted in the fifth embodiment of the present invention.
[Explanation of symbols]
10 Voltage drop analysis system
20 Computer body
30 Display device
32 Interface circuit
40 CPU
42 RAM
44 ROM
46 Interface circuit
48 hard disk
50 Interface circuit

Claims

Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which the current consumption of the entire cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to obtain the current consumption of the whole cell of the cell specified by the cell specification means, and the obtained current consumption of the whole cell is equalized to the power supply wiring laid in the cell. A constant current source assigning means for assigning as a constant current source,
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
A voltage drop analysis system comprising:

Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which the current consumption of the entire cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to obtain the consumption current of the whole cell of the cell specified by the cell specification means, and the obtained consumption current of the whole cell is calculated as the area of the power supply pin provided in the cell. A constant current source allocating means that divides based on the ratio and allocates to the power supply pin as a constant current source having a current capacity corresponding to the consumed current obtained by the division;
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
A voltage drop analysis system comprising:

Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For a plurality of types of cells, library means in which the current consumption of each power supply pin provided in the cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
The library means is searched to acquire the current consumption of each power supply pin of the cell specified by the cell specifying means, and a constant current source having a current capacity corresponding to the current consumption of each acquired power supply pin is obtained. Constant current source assigning means for assigning to each power pin of the cell specified by the cell specifying means;
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which a cell including the constant current source allocated by the constant current source allocation means is arranged;
A voltage drop analysis system comprising:

Design data holding means for holding design data of a semiconductor integrated circuit in which cells are arranged;
For multiple types of cells, library means in which a reduced network of a network modeling the power supply wiring and current consumption of the cell is registered as a library,
Based on design data held in the design data holding means, a cell specifying means for specifying the type of cell arranged in the semiconductor integrated circuit;
Searching the library means, obtaining a reduced circuit network of the cell specified by the cell specifying means, and assigning the acquired reduced circuit network to the specified cell; ,
Analyzing means for performing a voltage drop analysis of a semiconductor integrated circuit in which the cells to which the reduced network is assigned by the reduced circuit assignment means are arranged;
A voltage drop analysis system comprising:

In the library means, as a contracted circuit network of cells, a circuit network contracted from a resistor network that models cell power supply wiring and a constant current source that models current consumption is registered, The voltage drop analysis system according to claim 4 .

In the library means, as a contracted circuit network of the cell, a resistor network that models the power supply wiring of the cell and a circuit network that contracts the resistor network that consists of the resistor that models the current consumption are registered. The voltage drop analysis system according to claim 4 , wherein: